JPWO2016009472A1 - 相変化メモリおよび半導体装置 - Google Patents

Abstract

データ書換えに必要な電流、電力が小さい相変化メモリセルを提供することを課題とする。また先記メモリセルを用いた、消費電力が小さく、かつデータ保持耐性(リテンション)が良好な相変化メモリアレイを提供することを課題とする。基板上に形成された第一の電極と、第一の電極に接するように形成された下地層と、下地層に接するように形成され、GeTe、Sb2Te3材料を交互に積層された所謂超格子層と、超格子層に接するように形成された第二の電極から成る素子を作製し、書換えに用いる電流の方向が下地層から超格子層に向かう方向に規定する。また、先記メモリセルを少なくとも2個以上用いて構成されたメモリアレイで、第二の電極、もしくは第二の電極に電気的に短絡される配線がメモリアレイを構成する全相変化メモリセル間で電気的に短絡させる。

Description

本発明は、相変化メモリおよび半導体装置に関する。特に電流を素子に流すことにより、電流抵抗値が変化する物質を利用して情報を記憶し、電気的書換えが可能な不揮発性半導体記憶装置に関する。

公共機関、企業、データセンターなどに設置されるサーバーでは、かつて経験したことがないような莫大な量のデータの処理が必要になってきており、この先もその総量は増大し続けると予想されている。これに伴いサーバーの記憶装置であるストレージに対しても、記憶容量の増加、データ転送速度の高速化といった高性能化が要求されている。ストレージでは、性能とコストを両立する手段として階層化という概念がある。ストレージの階層化とは、データのアクセス頻度・容量の差異を階層化し、保存先のストレージデバイスを階層別に性能・コストの観点で選択するという概念である。これはストレージで高速・低電力化と低コストを両立する製品を供給する手段として必須の概念である。近年では最も高いデータ転送速度を要するストレージ階層（Tier0と呼ばれている）には、高速動作が可能なフラッシュメモリを用いたSSD(solid state drive)を採用し、アクセス頻度が低く、それほどデータ転送速度を要求しないがデータ容量が非常に大きいストレージ階層(Tier1,2,・・・と呼ばれている)には、HDD(hard disk drive)、磁気テープを採用したストレージが製品化されている。

Tier0に要求されるデータ転送速度は年次およそ40 %ずつ増大している。フラッシュメモリを用いたSSDでは要求されるデータ転送速度を満足するため、複数のメモリチップを並列動作させることで仕様を満たしている。しかしながらメモリチップの性能と要求データ転送速度とのかい離が年次大きくなっているため、将来にわたってフラッシュメモリを用いたSSDでTier0を構成することは極めて難しくなると予測されており、次世代のSSDの開発が望まれている。

次世代の固体ストレージとして、抵抗変化型メモリが盛んに研究されており、その中の一つに、記録材料にカルコゲナイド材料を用いた相変化メモリがある。相変化メモリセルの基本構造は、記録材料となる相変化材料を金属電極で挟んだものである。

相変化メモリセルは、Ge₂Sb₂Te₅などの相変化材料で構成される記録材料の抵抗値がアモルファス状態と結晶状態で異なることを利用して情報を記憶する。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。したがって読み出しは、メモリセルの両端に電位差を与え、メモリセルに流れる電流を測定し、メモリセルの高抵抗状態／低抵抗状態を判別することで行う。

相変化メモリセルでは、電流により発生するジュール熱によって、相変化膜の電気抵抗を異なる状態に変化させることによりデータ書換え行う。リセット動作、すなわち高抵抗のアモルファス状態へ変化させる動作は、電流を印加し発生したジュール熱で相変化材料を溶解させた後、電流を急減させ急冷することにより行う。一方、セット動作、すなわち低抵抗の結晶状態へ変化させる動作は、相変化材料を結晶化温度以上に保持するのに十分な電流を長時間流すことで行う。

相変化メモリは、微細化を進めると相変化膜の状態を変化させるために必要となる電流が小さくなり、原理上、微細化に向いているため、次世代の固体ストレージの一候補として研究開発されている。

相変化メモリセルの動作電流低減、電力低減は、重要な技術開発要素の一つである。これを実現する技術として相変化材料の部分に超格子膜を用いたメモリセルがある。超格子材料とはGeTe、Sb₂Te₃の結晶を交互に積層したメタマテリアルである。

従来の相変化メモリセルは全構成原子の再配置により状態変化を起こすのに対して、
超格子膜を用いたメモリセルは、材料を溶融することなく、電荷注入によってGeTe / Sb₂Te₃界面付近のGe原子のみを短範囲移動させ、状態変化を起こす。そのため、書換えに要するエネルギーは従来の相変化メモリセルと比較して1/20以上低減することができると考えられている。

超格子膜を用いたメモリセルを作製する際、下部電極上にSb₂Te₃、GeTeの結晶を交互に積層するが、下部電極の表面荒れにより、積層構造が保てず、素子間のばらつきが大きくなったり、場合によっては低電力動作をせず、従来の相変化メモリセルと同程度の書換え電力を有するデバイスが作製されてしまう。そこで特許文献１に記載のように、膜質を向上するために下部電極上部に例えばSb₂Te₃等の非晶質膜を下地層として5 nm程度成膜した後、GeTe、Sb₂Te₃結晶を交互に積層することで、平坦化、積層構造の保持を実現している。ここで下地層は積層面の平坦化、結晶の配向制御の役割を有している。

特開２０１０−２６３１３１号公報 特開２０１０−２８７７４４号公報

本発明は、データ書換えに必要な電流、電力が小さい相変化メモリセルを提供することを課題とする。またこのメモリセルを用いた、消費電力が小さく、かつデータ保持耐性(リテンション)が良好な相変化メモリアレイを提供することを課題とする。

本発明の一つの態様は、基板上に形成された第一の電極と、第一の電極上に形成された下地層と、下地層に接するように形成され、GeTe、Sb₂Te₃材料を交互に積層した超格子層と、超格子層上に形成された第二の電極から成るメモリセルを備え、超格子層に書換え電流を流すことによるメモリセルの抵抗の変化により、情報を記憶する相変化メモリであって、書換え電流の方向が前記下地層から前記超格子層に向かう方向に規定されていることを特徴とする。

また、他の態様は、基板と、基板上に形成された第一の電極と、第一の電極上に形成された下地層と、下地層に接するように形成された超格子層と、超格子層上に形成された第二の電極から成る複数のメモリセルと、メモリセルに選択的に電流を流すために、メモリセルに直列に接続された選択素子と、を備え、第一の電極側を高電位、第二の電極側を低電位として、超格子層に書換え電流を流し、その抵抗値を変化させることで情報を記憶する半導体装置である。

本発明により、データ書換えに必要な電流、電力が小さい相変化メモリセル、およびこれを用いた半導体記憶装置を提供することが可能になる。

本発明の相変化メモリセルの一構造を示す素子断面図である。 本発明の相変化メモリセルの別の一構造を示す素子断面図である。 本発明の相変化メモリセルの書換え特性を示すグラフ図である。 本発明の相変化メモリセルを採用したメモリアレイの一構造を示す断面図である。 本発明の相変化メモリセルを採用したメモリアレイの別の一構造を示す断面図である。 本発明のメモリアレイのアレイ部分の等価回路図である。 本発明のメモリアレイのプレート状ソース線の構成例を示した上面図である。 本発明のメモリアレイの作製プロセスを示した断面図である。 本発明のメモリアレイの作製プロセスを示した断面図である。 本発明のメモリアレイの作製プロセスを示した断面図である。 本発明のメモリアレイの作製プロセスを示した断面図である。 本発明のメモリアレイの作製プロセスを示した断面図である。 本発明のメモリアレイの回路ブロックの一例を示した回路図である。 超格子層と下地層を用いない、公知の相変化メモリセルを採用した場合の、電源との接続関係を示す断面図である。 本発明の半導体装置に適用可能な、メモリアレイ周辺の制御回路の構成要素である、CMOSの接続例断面図である。 本発明のメモリ領域における電源配線との接続方法を示す断面図である。

以下、本発明の実施例について図面を用いて説明する。ただし、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。本発明の思想ないし趣旨から逸脱しない範囲で、その具体的構成を変更し得ることは当業者であれば容易に理解される。

以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、重複する説明は省略する。

本明細書等における「第一」、「第二」、「第三」などの表記は、構成要素を識別するために付するものであり、必ずしも、数または順序を限定するものではない。

以下で説明する本発明の一態様の相変化メモリセルは、基板上に形成された第一の電極と、第一の電極に接するように形成された下地層と、下地層に接するように形成され、GeTe、Sb₂Te₃材料を交互に積層された所謂超格子層と、超格子層に接するように形成された第二の電極から成り、書換えに用いる電流の方向が下地層から超格子層に向かう方向に規定されていることを特徴とする。
また、先記メモリセルを少なくとも2個以上用いて構成されたメモリアレイで、第二の電極、もしくは第二の電極に電気的に短絡される配線がメモリアレイを構成するすべての相変化メモリセル間で電気的に短絡されている。

図１は、本発明の相変化メモリセルの例を示す断面図である。

図２は、本発明の相変化メモリセルの他の例を示す断面図である。

各図の(a)、(b)で示す断面はそれぞれ互いに直交している。図１および図２で示された相変化メモリセルは、図面では省略された基板上に、層間絶縁膜101を介して形成された下部配線102の上に、下部電極(第一の電極)103と、下部電極103に接するように形成された下地層104を有する。また、下地層104に接するように形成された超格子層105と、超格子層105に接するように形成された上部電極(第二の電極)106を有する。本実施例では、超格子層105は、GeTe、Sb₂Te₃材料を交互に積層したものを用いる。

上記の各構成要素は電気的に接続されていればよく、必ずしも直接接している必要はない。ただし、超格子層は下地層上に直接形成されることが望ましい。

書換えに用いる電流の方向は下地層104から超格子層105に向かう方向に規定されている。図中矢印100で電流の方向を示す。ここで基板とは半導体基板、絶縁体基板、導体基板には限られない。また第一の電極103、第二の電極106の基板に対する上下関係はどちらでも良く、下地層104と超格子層105の位置関係が重要である。つまり図１および図２では、電流が基板側から基板上部側へ流れるように規定しているが、第一の電極103と第二の電極106の基板に対する関係が反転している場合は、電流は基板上部側から、基板側へ流れるように規定する。いずれの場合も下地層104から超格子層105に向かう方向に電流が規定されている。

なお、図１、図２では上部電極106に上部配線層107が接続されている。また、上部配線層107の上下には層間絶縁膜108,109が存在する。以上のように、本実施例では、メモリセルを構成する各層は、図示しない基板に平行に積層されている。よって、電流は理想的なモデルでは基板に垂直な方向に流れ、これらの層の厚さ方向に貫通している。

後に述べるように、図１の例と図２の例では、下地層、超格子層、上部電極(第二の電極)の幅が異なる。

図３は図１に示した構造を持つ相変化メモリセルのデータ書換え特性である。横軸は書換えのために印加したパルス電流密度の振幅、縦軸は読み出し抵抗である。図１の電流方向100と同じ方向にパルスを印加した場合が正方向書換え301、逆の方向にパルスを印加した場合が反方向書換え302である。正方向書換え301では、反方向書換え302の場合のおよそ1/2の電流密度で低抵抗状態303から高抵抗状態304への書換えが達成されることを確認された。

この非対称性は、図１、図２で示される超格子膜と下地膜との接合面で整流性が付加されることに起因すると考えられる。この事実から、図１、図２に示した構造を持つ相変化メモリセルでは、下地膜から超格子膜へ向かう方向に電流を流すように電流パルスを印加し、データ書換えを行うと低電力でデータを書換えることができる。

低電力でデータを書き換えができるため、本実施例による相変化メモリセルを適用することにより、データ書換えに必要な電流、電力が小さい相変化メモリセルを提供することが可能になる。また、本実施例による相変化メモリアレイを採用することで動作消費電力が低い半導体装置を提供できる。またデータ書換え電流を小さくすることができるので、データ保持耐性(リテンション)が良好な相変化メモリアレイを提供することが可能になる。

図４は、本発明の相変化メモリセルを用いたメモリアレイ1ビット分（抵抗変化が２値の場合である。原理的には多値も可能。）の構成例の断面を示す図である。図４はビットを選択する選択トランジスタ400と相変化メモリセルで構成されている。選択トランジスタの片側（図中右側）チャネルは、下部配線（２）401にビア（２）402、下部配線（１）403、ビア（１）404を介して電気的に短絡されている。ゲート405はビット線に電気的に短絡されている。選択トランジスタ400のもう一方（図中左側）のチャネルは、ビア（１）404、下部配線（１）403、ビア（２）402、下部配線（２）401、ビア（３）406、下部配線（３）102、下部電極103を介して下地層104へ電気的に短絡されている。上部配線107は上部電極106を介して超格子層105へ短絡されている。

先に述べたように、図４の電流方向100に書換え電流を規定することで書換え電力が低減できることから、下部配線（２）401が高電圧側、上部配線107が低電圧側となる。

本発明の相変化メモリセルで、図４に示す構成のビットからなるメモリアレイを構成する時、下部配線（２）401がワード線、上部電極106がソース線となる。407,408は拡散層、409はSTI領域である。

図５は、本発明の相変化メモリセルを用いたメモリアレイ1ビット分の別の構成例の断面を示す図である。図５はビットを選択する選択ダイオード500と相変化メモリセルで構成されている。選択ダイオードの整流方向は図５に示す相変化メモリセルの電流方向100に一致している。図５の選択ダイオード500はp型半導体層501、真性半導体層502、n型半導体層503からなるいわゆるpin型ダイオードの例を示しているが、整流特性を持ったデバイスであれば選択素子として採用可能である。重要な点は、整流方向がメモリアレイの電流方向100と一致していることである。

図４に示すビット構成のメモリアレイでは、書換えの電力を低減することができるが、図５の構成では、これに加えてメモリアレイのデータ保持耐性（リテンション）を向上させることが可能となる。

図６は図４に示すビット構成のメモリアレイに対するアレイ部分の等価回路図である。メモリセル600を抵抗として示した。図４によれば、第二の電極（上部電極）106が電流の下流側になるため、全ビットで第二の電極（上部電極）106の電圧をソース電圧として固定することができる。図６でソース線を接地電位(GND)で示した。定電流源や内蔵回路も不要となることから、接地することが有益である。ゲート線405をワード線W1,W2,W3,W4に、下部配線（２）401をビット線B1,B2,B3に短絡することでメモリアレイを構成できる。

この例では、第二の電極、もしくは第二の電極に電気的に短絡される配線が、メモリアレイを構成する相変化メモリセル間で電気的に短絡されている。全ビットの第二の電極106で印加電圧を共通化できるため、ソース線は配線化する必要はなく、アレイ全体、あるいはいくつかのアレイブロックでプレート状に配置することが可能である。

図７はソース線701をプレート状に配置した場合のアレイ上面図である。(a)はアレイ全体をプレート状に覆った例、(b)はアレイブロックに分割し、ブロック毎にプレート状に覆った例である。ソース線701は一般的な配線材料である銅、アルミなど、熱伝導度が大きい金属材料で作製する。熱伝導度が大きい材料が相変化メモリセルを広く覆うことにより、データ書換え、読み出し時の電流によって超格子層で発生するジュール熱はソース線を介して周辺へ広く拡散する。そのため、メモリセルの温度上昇が抑制でき、発熱起因のリテンションに対し耐性を持ったメモリアレイが実現できる。図７ではソース線701の下に存在する上部電極（図１等の106）を702で示した。

図７(b)でソース線のプレートをアレイブロックに分けるメリットは、配線形成工程でダマシン工程を採用する場合の加工不良が低減することである。

図８Ａ〜Ｅを用いて、図４に記載のビット構成からなるメモリアレイの作製プロセスを説明する。

図８(a)はシリコン基板800上に形成された選択トランジスタ400と配線層を示す断面図である。図４と共通の構成は同じ符号を付す。これらはよく知られたLSI CMOS、配線形成プロセスで作製する。本工程で周辺回路、選択トランジスタを形成する。図８では配線層は2層（401,403）であるが、回路要求に応じ配線の層数を選択すると良い。

図８(b)に示すようにビア（３）406をホトリソ工程で開口した後、下部配線802、下部電極803となる金属層801を成膜する。金属材料は下部配線802、下部電極803で異なる材料でも良いし、同一材料でも構わない。また成膜方法はPVD(physical vapor deposition)法、CVD(chemical vapor deposition)法などがあるが、MOSが形成されたSi基板への熱負荷や、膜の均質性などを考慮して適宜最適なものを選択する。

図８(c)に示すようにホトリソ工程で下部電極803を加工する。下部配線802と下部電極803とで金属材料が異なれば、両者の選択比が異なるエッチング工程を採用すれば精度の良い加工が可能となる。また同じ材料の場合でも、加工時間など、加工条件の最適化で精度のよい加工が可能である。

図８(d)に示すように、CVD法により層間絶縁膜804を成膜し、下部電極803を一旦埋込んだ後、CMP(Chemical mechanical polishing)法で下部電極803の上面を露出させないよう平坦化した後、ホトリソ工程で下部配線802を加工する。CMPの際、下部電極803を露出させても構わないが、下部電極803と下地層との界面を保護する観点から、下部電極803上面の露出は後の工程で１回のみ行うことが好ましい。

図８(e)に示すように、CVD法により層間絶縁膜805を成膜し、下部電極803を再度埋込んだ後、CMP法で平坦化しつつ下部電極803の上面を露出させる。

図８(f)に示すように、露出した下部電極803上面を洗浄し、PVD法、もしくはCVD法で下地層806、超格子層807、上部電極となる金属層808を順次成膜する。下部電極803上面の洗浄は、露出面の反応膜を除去する目的がある。ウェット洗浄などでも良いが、PVD法で上記膜を成膜する場合には、PVD装置で逆スパッタを行い、表面の反応膜を除去しても良い。超格子層807は特許文献1、特許文献２に記載の通り、GeTe、Sb₂Te₃の結晶層が交互に積層された構造を持つ。PVD法ではたとえばGeTe、Sb₂Te₃のターゲットを交互にスパッタするマルチスパッタ方式を採用する。下地層806は超格子層807の安定形成のために重要な膜である。特許文献1に記載のように5 nm以上のSb-Te系、Bi-Te系の材料を成膜する。この膜は特許文献1に記載の通りその上に成膜される超格子層807の結晶配向を制御する役割を有するとともに、下地層の下の下部電極の表面荒れを平坦化する効果がある。

図８(g)に示すように、ホトリソ工程で上部電極106、超格子層105、下地層104の３層を加工する。図８(g)では、下部電極803（図４の103と同じ）と３層は、３層が下部電極803に対して、尤度を持つように（はみ出すように）加工している。これは超格子層105の加工端部が電流特性に影響を与えないよう、配慮したためであるが、加工端部が電流特性に影響を与える懸念がない場合は、尤度を与える必要はなく、図２(a)、(b)のように同一形状に加工することも可能である。その場合は、図８(c)で行った下部電極の加工も本工程で一括で行えば良い。その場合は、下部配線の加工はこの後の工程で行うことになる。

図８(h)に示すように、上部電極106、超格子層105、下地層104の３層をCVD法で形成した層間絶縁膜108で埋込んだ後、ホトリソ工程で上部配線層のトレンチを形成する。アレイ部分のトレンチの上面形状は図６に記載のアレイ構成の場合、図７(a)(b)で例示したようなソース線の形状になる。

図８(i)に示すように、トレンチに銅材料をメッキしたのちCMP法でトレンチにのみ銅材料を残し、上部配線107を形成する。図７(a)のようにトレンチの面積が非常に広い場合、CMP法で余分なCu材料を除去すると中央付近の銅材料が除去されてしまうディッシングという加工不良が起こる懸念がある。そこで図７(b)にソース線のプレートを放熱効果が保持される程度までアレイブロックに分け、トレンチの面積を分割することで不良発生を抑える方策をとっても良い。この場合、レイアウトルールの制限などの影響で、アレイに特徴的なパタンが発生することがある。たとえば図７(b)の場合は、縦方向２列おきにスペースが空く構造になっている。

図８(j)に示すように、上部配線107をCVD法で形成した層間絶縁膜809で埋込んだ後、ホトリソ工程でパッドビア810を開口し、パッド用の金属膜をPVD法もしくはCVD法で成膜する。更にホトリソ工程でパッド811を形成し、メモリアレイが完成する。

図９は本発明のメモリの回路構成例を示すブロック図である。900はメモリアレイの中の一つのメモリセル（特定ビット）であり、400は選択トランジスタ、600は超格子を用いた抵抗変化素子、Ｂはビット線、Ｗはワード線である。VDDはMOS素子のドレイン側電源電圧 (Dorain Voltage)、VSSはMOS素子のソース側電源電圧 (Source Voltage)、VGATEはMOS素子のゲート電圧を示す。bitDATAはビット線への信号、 wordDATAはワード線への信号を示す。VWRITEは書換え電圧、VREADは読み出し電圧である。

図９の例では、アレイの特定ビットを選択するためのワード線デコーダ901およびビット線デコーダ902、デコーダのタイミング発生回路903、書換え・読出しのパルスを発生するパルス波形発生回路904を備えている。ワード線Ｗには、ワード線デコーダ901からのシグナルwordDATAを、選択トランジスタ動作に必要なゲート電圧VGATEまで引き上げるワード線レベルシフタ905が接続されている。ビット線Ｂには、ビット線デコーダ902からのシグナルbitDATAを、書換え電圧VWRITE・読出しの電圧VREADまで引き上げ、パルス波形発生回路904で生成した波形に成型するビット線レベルシフタ906が接続されている。また、アレイの上部を被覆する、プレート状ソース線907で構成されている。

メモリアレイは図９の構成に限るものではなく、付加機能によってブロック構成は増減する。本実施例に必須の構成は、ワード線レベルシフタ905、ビット線レベルシフタ906、およびアレイの上部を被覆するソース線907とその接続関係である。ソース線はプレート状にすると好適であり、ここではプレート状の例を説明する。

図９では、超格子を用いた抵抗変化素子600は選択トランジスタ400からプレート状ソース線907に向かって、図４に対応して第一の電極（下部電極）103、下地層104、超格子層105、第二の電極（上部電極）106の順に層が構成されている。プレート状ソース線907（図4の107に相当）は、ビット線シフトレジスタ906から印加される電圧よりも低い電圧に固定されている。例えば、図９でVSSを接地電位とすれば、VWRITEとVREADとの関係は、「VWRITE＞VREAD＞VSS」の関係となる。ここで接地電位は０Ｖとは限らず、基準電位点例えば基板電位に接続することを指す。仮にVSSを０Ｖとすると、VWRITEとVREADは極性が同じ（共に正）で絶対値が異なる関係を有する。

選択トランジスタ400は電流駆動能力が高いn型チャネルを採用してもよいが、抵抗変化素子に接続されない電極側が高電圧となるため、p型チャネルを採用し、安定動作をさせることも可能である。

図６で説明したように、図４のゲート線405をワード線Wに、下部配線（２）401をビット線Bに短絡することでメモリアレイを構成している。すなわち、下部電極103とメモリアレイに印加する電圧を決定するレベルシフタ回路905,906との間には、超格子層105及び下地層104が電気的に介在しないことになる。

ビット線とプレート状ソース線907の基板に対する位置関係は、作製工程の順番から、基板、ビット線、プレート状ソース線の順が一般的だが、例えばシリコン基板に回路、メモリアレイを構成した後、回路基板ごと剥離、例えばサファイアなど絶縁基板へ転写する工程を採用した場合、基板、プレート状ソース線、ビット線の順となる。しかしこのような場合も、抵抗変化素子600は選択トランジスタ400からプレート状ソース線907に向かって、図４に対応して第一の電極（下部電極）103、下地層104、超格子層105、第二の電極（上部電極）106の順となる。

いずれのアレイも消費電力が小さく、かつデータ保持耐性(リテンション)が良好な相変化メモリアレイを提供することが可能となる。

次に、メモリアレイと制御回路を含む半導体装置を構成する場合、本発明の電流方向の意味について詳細に説明する。

図１０は超格子層と下地層を用いない、公知の相変化メモリセルを採用した場合の、電源との接続関係を示す断面図である。

相変化材料1000は電流印加によるジュール熱で書換えを行うため、通常は、より電流を流すことが可能なN型MOSトランジスタを採用する。相変化メモリセル（CELL)の２つの電極のうち、MOSトランジスタと接続していない側は、高電圧を供給する電源に接続された高電圧配線（HIGH）へ電気的に接続される。一方MOSトランジスタのソース、ドレイン電極のうち、相変化メモリセル（CELL)と接続していない側は、低電圧を供給する電源に接続された低電圧配線(LOW)へ電気的に接続される。このため、図１０で示したメモリセル構成では、電流は電流の方向100に示すように上から下に流れる。

このように接続する理由は、相変化メモリセル（CELL)の書換えに必要な電流方向はどちらの方向でも良いこと、電流を確保するためにN型MOSトランジスタを採用することに起因する。このように接続した場合、MOSトランジスタは低電圧供給配線(LOW)側がソースとして機能する。すなわちソースの電圧が固定されたスイッチとなり、ゲート（G)で制御可能な、安定したスイッチ素子として機能する。

仮に逆に接続した場合は、相変化メモリセル（CELL)が接続された側がソースとして機能する。この場合はソース側が不定電圧となり、ゲート（G)で制御が難しい。この場合、MOSトランジスタは不安定なスイッチ素子として機能する。よって、この接続は通常採用されない。

図１１はメモリアレイ周辺の制御回路の構成要素である、CMOSの接続例である。この構成は、本発明のメモリアレイを有する半導体装置の制御回路としても用いられる。また、CMOSは、メモリと論理回路、あるいは他の機能を有する回路を混載した半導体制御装置において、論理回路やその他の回路に一般的に用いられる。

CMOSはN型MOSトランジスタ、P型MOSトランジスタが直列に接続された形で構成されており、広く知られたものである。安定した機能を確保するために、N型MOSトランジスタ側が低電圧配線へ、P型MOSトランジスタ側が高電圧配線へそれぞれ電気的に接続されるのが通常である。

設計上のレイアウト工数、検査工数を低減するために、トランジスタと電源配線との接続関係は、メモリアレイと制御回路を含めた半導体装置全体で統一するのが合理的である。よって、回路領域を図１１の構成にした場合、N型MOSトランジスタをスイッチ素子として採用する公知の相変化デバイスにおいても、相変化メモリセル側ではなく、N型MOSトランジスタ側を低電圧配線へ電気的に接続するのが合理的である。すなわち、メモリ領域および回路領域の両方において、N型MOSトランジスタ側を低電圧配線（LOW）側に接続するのが通常である。以上の理由から、公知の場合、図１０のような接続が採用され、逆の接続とする理由はない。

図１２は、本発明のメモリ領域における電源配線との接続方法を示す断面図である。図１０、図１１との対比上、上部配線が高電圧配線（HIGH）と低電圧配線（LOW）に分かれている点が、図４の構成と異なる。

電流の方向100は下地層104から超格子層105に向かう方向に規定される。これは、本発明の超格子層105と下地層104を用いた相変化メモリセルを用いた場合、相変化メモリセルの書換えに必要な電流方向は、下地層から超格子層へ向かって電流が流れる方が小さくなるという知見に基づく。

ただし、このように電流を規定すると、メモリセルにN型MOSトランジスタを用いた場合、制御回路のN型MOSトランジスタと、電源配線との接続関係が逆になる。また、相変化メモリセル（CELL)が接続された側がソースとして機能するので、MOSトランジスタの特性上からは不利となる。

P型MOSトランジスタを採用すれば、上記の問題はないが、電流量の点からはN型MOSトランジスタよりも不利となる。

しかしながら、本願発明では、超格子層105と下地層104を備える相変化メモリセルを用いた場合、メモリの電力低減の効果が顕著であることから、敢えて図１２に示す接続を採用している。

図１０のメモリセルでは、書換えに大きい電流が必要なため、電流駆動能力がN型MOSトランジスタより小さなP型MOSトランジスタを採用することは合理的でない。しかし本発明の超格子を用いた相変化メモリセルは、書換えに大きい電流を必要としないため、P型MOSトランジスタをスイッチ素子として採用することが可能である。

図１２に示す接続でP型MOSトランジスタを採用した場合、MOSトランジスタは高電圧供給配線（HIGH）側がソースとして機能する。すなわちソースの電圧が固定されたスイッチとなり、ゲートで制御可能な、安定したスイッチ素子として機能する。

図面等において示す各構成の位置、大きさ、形状、範囲などは、発明の理解を容易にするため、実際の位置、大きさ、形状、範囲などを表していない場合がある。このため、本発明は、必ずしも、図面等に開示された位置、大きさ、形状、範囲などに限定されない。

本発明は上記した実施形態に限定されるものではなく、様々な変形例が含まれる。例えば、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることが可能である。また、各実施例の構成の一部について、他の実施例の構成の追加・削除・置換をすることが可能である。

トランジスタの「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることができる場合がある。

本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

低消費電力が期待できる半導体メモリに適用が可能である。

Claims (15)

1. 基板上に形成された第一の電極と、該第一の電極上に形成された下地層と、該下地層に接するように形成され、GeTe、Sb₂Te₃材料を交互に積層した超格子層と、該超格子層上に形成された第二の電極から成るメモリセルを備え、前記超格子層に書換え電流を流すことによる前記メモリセルの抵抗の変化により、情報を記憶する相変化メモリであって、前記書換え電流の方向が前記下地層から前記超格子層に向かう方向に規定されていることを特徴とする相変化メモリ。
2. 前記メモリセルを少なくとも２個以上用いて構成されたメモリアレイを有し、
   前記メモリセルを選択する選択素子としてトランジスタを有し、
   前記第二の電極、もしくは前記第二の電極に電気的に短絡される配線が、前記メモリアレイを構成する相変化メモリセル間で電気的に短絡されていることを特徴とする請求項１記載の相変化メモリ。
3. 前記トランジスタがＰチャネル型トランジスタであることを特徴とする請求項２記載の相変化メモリ。
4. 前記第二の電極、もしくは前記第二の電極に電気的に短絡されている配線が、前記メモリアレイを被覆するプレート状の構造となっていることを特徴とする請求項２記載の相変化メモリ。
5. 前記第二の電極、もしくは前記第二の電極に電気的に短絡された配線が、接地されていることを特徴とする請求項２記載の相変化メモリ。
6. 前記第一の電極と、メモリアレイに印加する電圧を決定するレベルシフタ回路との間に、前記超格子層及び下地層が電気的に介在しないことを特徴とする請求項２記載の相変化メモリ。
7. 前記メモリセルを少なくとも２個以上用いて構成されたメモリアレイを有し、
   前記メモリセルを選択する選択素子は整流素子であり、該整流素子の整流方向が前記下地層から前記超格子層に向かう方向に規定されることを特徴とする請求項１記載の相変化メモリ。
8. 基板と、
   該基板上に形成された第一の電極と、該第一の電極上に形成された下地層と、該下地層に接するように形成された超格子層と、該超格子層上に形成された第二の電極から成る複数のメモリセルと、
   前記メモリセルに選択的に電流を流すために、前記メモリセルに直列に接続された選択素子と、を備え、
   前記第一の電極側を高電位、前記第二の電極側を低電位として、前記超格子層に書換え電流を流し、その抵抗値を変化させることで情報を記憶する半導体装置。
9. 前記選択素子はＰチャネル型トランジスタであり、
   該トランジスタのソース・ドレイン経路が、前記メモリセルに直列に接続され、
   前記メモリセルの第二の電極が低電圧配線に接続され、
   前記Ｐチャネル型トランジスタの前記メモリセルに接続されていない側が、高電圧配線に接続されている、請求項８記載の半導体装置。
10. 前記選択素子はＮチャネル型トランジスタであり、
    該トランジスタのソース・ドレイン経路が、前記メモリセルに直列に接続され、
    前記メモリセルの第二の電極が低電圧配線に接続され、
    前記Ｎチャネル型トランジスタの前記メモリセルに接続されていない側が、高電圧配線に接続され、
    ＣＭＯＳ構成のトランジスタを有する周辺回路を有し、
    該ＣＭＯＳ構成のトランジスタは、Ｐチャネル型トランジスタ側が高電位、Ｎチャネル型トランジスタ側が低電位となっている、請求項８記載の半導体装置。
11. 前記選択素子はダイオードであり、
    該ダイオードが、前記メモリセルに直列に接続され、
    前記メモリセルの第二の電極が低電圧配線に接続され、
    前記ダイオードの前記メモリセルに接続されていない側が、高電圧配線に接続され、
    前記ダイオードの整流方向は、前記書換え電流の方向と同じになっている、請求項８記載の半導体装置。
12. 前記メモリセルの第二の電極が第一の配線に接続され、
    前記第一の配線は接地電位であり、
    前記メモリセルの第一の電極が前記選択素子に接続され、
    前記選択素子の前記メモリセルに接続されていない側が、第二の配線に接続され、
    前記第二の配線はビット線を形成し、前記書換え電流を流すための書換え電圧を印加するビット線レベルシフタに接続されている、請求項８記載の半導体装置。
13. 前記ビット線レベルシフタは、メモリセルに記憶されている情報を読み出すための読出し電圧を印加する機能を有し、前記読出し電圧は前記書換え電圧と極性が同じで、絶対値が小さい、請求項１２記載の半導体装置。
14. 前記選択素子はトランジスタであり、
    前記トランジスタのゲートがワード線に接続され、
    該ワード線は前記トランジスタの動作に必要なゲート電圧を印加するワード線レベルシフタに接続されている、請求項１３記載の半導体装置。
15. 前記第一の配線を形成する配線層は、前記第二の配線を形成する配線層よりも、前記基板から遠い位置に配置される、請求項１２記載の半導体装置。

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