JP2007294695A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】 複数のメモリセルと、各々が同一行に並ぶ複数のメモリセルに共通に接続された複数のビット線BLと、各々が同一列に並ぶ複数のメモリセルに共通に接続された複数のワード線WLおよびプレート線CPと、列方向に並ぶ複数のプレート電位供給線CPSと、該複数のプレート電位供給線の各々と、対応する複数のプレート線の各々とを電気的に接続する手段とを備える。プレート電位供給線は、プレート線より低抵抗の材料で構成され、複数のメモリセルのキャパシタの各々は、その周囲を水素バリア膜HBで包括され、複数のプレート電位供給線は、水素バリア膜HBより下方に配置され、複数のプレート電位供給線CPSは、平面的に見て水素バリア膜が配置されている領域内において、同一のプレート線の複数箇所で同一のプレート線と電気的に接続されている。
【選択図】 図5
Description
第1の従来技術では、プレート線駆動方式では上記課題を回避できないとして、プレート線を駆動しないでプレート線の電位を固定した状態で動作する半導体回路を開示している(例えば、特許文献1参照)。この方式によれば、プレート線を駆動しないために、プレート線駆動時間を省略しアクセス時間の増大を防止することができる。
第2、第3の従来技術では、強誘電体キャパシタを水素バリア膜で包括する技術が用いられており、上部電極を下方から電気的接続をとる構造が、開示されている(例えば特許文献2、3参照)。この方式によれば、キャパシタへの水素の拡散を防止し、キャパシタの水素による還元作用を防止し、キャパシタ特性の劣化を防ぐことができる。
まず、第1の従来技術では、通常図4に示すようなレイアウトが考えられる。これは、特許文献1に開示された第1の従来技術では特にレイアウトは指定していないため、図4には、一般的に考えられるレイアウトを仮定して示しているものである。
以下、本発明の実施の形態1による半導体記憶装置について、図5と図9を参照しながら説明する。
図5は、本発明の実施の形態1による半導体記憶装置100の平面図である。
図9(a)は、本発明の実施の形態1による半導体記憶装置100の平面図である図5を、部分的に拡大してその詳細を示した平面図である。また、図9(b)は、図9(a)のA102〜A102’の断面図であり、図9(c)は、図9(a)のA101〜A101’の断面図であり、図9(d)は、図9(a)のB101〜B101’の断面図であり、図9(e)は、図9(a)の回路模式図である。なお、図9(a)においては、メモリアレイの説明のために、実際にはメモリアレイ上面全体を覆う水素バリア膜の図示は省略している。
以下、本発明の実施の形態2について、図6(a)と、図10を参照しながら説明する。
図6(a)は、本発明の実施の形態2による半導体記憶装置200の平面図である。
図10(a)は、本発明の実施の形態2による半導体記憶装置200の平面図である図6(a)を、部分的に拡大してその詳細を示した平面図である。また、図10(b)は、図10(a)のA102〜A102’の断面図であり、図10(c)は、図10(a)のA101〜A101’の断面図であり、図10(d)は、図10(a)のB101〜B101’の断面図であり、図10(e)は、図10(a)の回路模式図である。なお、図10(a)においては、メモリアレイの説明のために、実際にはメモリアレイ上面全体を覆う水素バリア膜の図示は省略している。
前記実施の形態1では、1つのワード線WLに関わるメモリセル数と、1つのプレート線CPに関わるメモリセル数とは同一であるが、本実施の形態2では、1つのワード線WLに関わるメモリセル数と、1つのプレート線CPに関わるメモリセル数とは異なり、本実施の形態2では、1つのプレート線CPに関わるメモリセル数は、1つのワード線WLに関わるメモリセル数より少ない構成である。
以下、本発明の実施の形態3について、図6(b)と、図11を参照しながら説明する。
図6(b)は、本発明の実施の形態3による半導体記憶装置300の平面図である。
図11(a)は、本発明の実施の形態3による半導体記憶装置300の平面図である図6(b)を、部分的に拡大してその詳細を示した平面図である。また、図11(b)は、図11(a)のA102〜A102’の断面図であり、図11(c)は、図11(a)のA101〜A101’の断面図であり、図11(d)は、図11(a)のB101〜B101’の断面図であり、図11(e)は、図11(a)の回路模式図である。なお、図11(a)においては、メモリアレイの説明のために、実際にはメモリアレイ上面全体を覆う水素バリア膜の図示は省略している。
前期実施の形態2では、プレート電位供給線CPSは、配線層を用いて直接プレート線CPに接続されていたが、本実施の形態3では、プレート電位供給線CPSは、拡散層で形成されており、かつトランジスタを介してプレート線CPに電位を供給するようにしている。
以下、本発明の実施の形態4による半導体記憶装置について、図7、図8および図12を参照しながら説明する。
図7、および図8は、本発明の実施の形態4による半導体記憶装置400の一例、および他の例の、各々の平面図である。
図12(a)は、本発明の実施の形態4による半導体記憶装置400の平面図である図7、図8を、部分的に拡大してその詳細を記した平面図であり、この図12(a)は、図7と図8の両図について、同じ図となるものである。また、図12(b)は、図12(a)のA102〜A102’の断面図であり、図12(c)は、図12(a)のA101〜A101’の断面図であり、図12(d)は、図12(a)のB101〜B101’の断面図であり、図12(e)は、図12(a)の回路模式図である。なお、図12(a)においては、メモリアレイの説明のために、実際にはメモリアレイ上面全体を覆う水素バリア膜の図示は省略している。
前記実施の形態1では、図5に示されるように、列方向(DWL方向)に延びる複数のワード線WLと、ワード線WLと同数のプレート線CPを配列しているが、本実施の形態4では、図7、および図8に示されるように、列方向(DWL方向)に延びる複数のワード線WLと、これらの複数のワード線WLに共通に対応する1つのプレート線CPとを配置している。すなわち、本実施の形態4では、図7、図8に示されるように、メモリアレイ全領域にわたって1つのプレート線CPを形成しているものである。
前記実施の形態1では、図9に示されるように、列方向(DWL方向)に延びる複数のワード線WLと、ワード線WLと同数のプレート線CPを配列しているが、本実施の形態4では、図12に示されるように、列方向(DWL方向)に延びる複数のワード線WLと、これらのワード線WLに共通に対応する1つのプレート線CPとを配置している。
BL ビット線
SS ストレージノード
FE キャパシタ強誘電体膜
CP プレート線
CPS プレート線電位供給線
CPL プレート線電位供給選択線
HB 水素バリア膜
WL ワード線
CS ストレージノードコンタクト
CB ビット線コンタクト
CSP プレート線電位供給コンタクト
SA センスアンプ回路
CPD プレート線電位供給回路
CCP プレート線駆動信号線
CAP キャパシタ
MC メモリセル
MA メモリセルアレイ
DWL 列方向
WBL 行方向
Claims (12)
- 基板上に形成され、各々がキャパシタを有する行列状に配列された複数のメモリセルと、
各々が同一行に並ぶ前記複数のメモリセルに共通に接続された複数のビット線と、
各々が同一列に並ぶ前記複数のメモリセルに共通に接続された複数のワード線、およびプレート線と、
列方向に並ぶ複数のプレート電位供給線と、
該複数のプレート電位供給線の各々と、対応する前記複数のプレート線の各々とを電気的に接続する手段と、を備え、
前記プレート電位供給線は、前記プレート線より低抵抗の材料で構成され、
前記複数のキャパシタの各々は、その周囲を水素バリア膜で覆われ、
前記複数のプレート電位供給線は、前記水素バリア膜より下方に配置され、
前記複数のプレート電位供給線は、平面的に見て前記水素バリア膜が配置されている領域内において、同一の前記プレート線の複数箇所で、前記同一のプレート線と電気的に接続されている、
ことを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記複数のプレート線の各々は、前記同一列に並ぶ前記複数のメモリセルの各々に含まれる前記キャパシタの上部電極を兼ねる、
ことを特徴とする半導体記憶装置。 - 請求項1または2に記載の半導体記憶装置において、
前記複数のプレート電位供給線は、前記基板中に形成された拡散層よりなる、
ことを特徴とする半導体記憶装置。 - 請求項1または2に記載の半導体記憶装置において、
前記複数のプレート電位供給線は、前記ワード線と同層にて形成されている、
ことを特徴とする半導体記憶装置。 - 請求項1ないし4のいずれか1項に記載の半導体記憶装置において、
1つの前記水素バリア膜に覆われた前記複数のメモリセルは、列方向において少なくとも2つのメモリセル群に分割され、
同一列に並び、異なる前記メモリセル群に属するメモリセルは、異なるプレート線に接続されている、
ことを特徴とする半導体記憶装置。 - 請求項1ないし5のいずれか1項に記載の半導体記憶装置において、
前記プレート線は、前記プレート電位供給線と電気的に接続する手段によって選択的に動作する、
ことを特徴とする半導体記憶装置。 - 請求項6に記載の半導体記憶装置において、
前記プレート線と、前記プレート電位供給線とを電気的に接続する手段が、少なくとも1つのトランジスタを含む選択回路である、
ことを特徴とする半導体記憶装置。 - 請求項7に記載の半導体記憶装置において、
前記選択回路に含まれるトランジスタのうちの少なくとも1つのトランジスタのゲートは、前記ワード線に接続されている、
ことを特徴とする半導体記憶装置。 - 請求項1ないし5のいずれか1項に記載の半導体記憶装置において、
前記プレート線と、前記プレート電位供給線とを電気的に接続する手段は、配線、およびコンタクトプラグのうちの少なくとも1つを用いて構成されており、
前記プレート線と、前記プレート電位供給線とが、直接電気的に接続されている、
ことを特徴とする半導体記憶装置。 - 請求項1ないし9のいずれか1項に記載の半導体記憶装置において、
前記プレート電位供給線は、電源配線である、
ことを特徴とする半導体記憶装置。 - 請求項1ないし10のいずれか1項に記載の半導体記憶装置において、
前記キャパシタは、強誘電体キャパシタ、もしくは高誘電体キャパシタである、
ことを特徴とする半導体記憶装置。 - 基板上に形成され、各々がキャパシタを有する行列状に配列された複数のメモリセルと、
各々が同一行に並ぶ前記複数のメモリセルに共通に接続された複数のビット線と、
各々が同一列に並ぶ前記複数のメモリセルに共通に接続された複数のワード線と、
該複数のワード線に対し共通に設けられた1つのプレート線と、
列方向に並ぶ複数のプレート電位供給線と、
該複数のプレート電位供給線と、前記プレート線とを電気的に接続する手段と、を備え、
前記プレート電位供給線は、前記プレート線より低抵抗の材料で構成され、
前記複数のキャパシタの各々は、その周囲を水素バリア膜で覆われ、
前記複数のプレート電位供給線は、前記水素バリア膜より下方に配置され、
前記複数のプレート電位供給線は、平面的に見て前記水素バリア膜が配置されている領域内において、同一の前記プレート線の複数箇所で、前記同一のプレート線と電気的に接続されている、
ことを特徴とする半導体記憶装置。
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