KR20070105258A - 반도체 기억 장치 - Google Patents

Abstract

본 발명은, 고속, 소면적으로, 또한 저소비 전력을 실현하는 강유전체를 탑재한 반도체 기억 장치를 제공한다.

복수의 메모리 셀과, 각각이 동일 행에 나란히 배열되는 복수의 메모리 셀에 공통으로 접속된 복수의 비트선 BL과, 각각이 동일 열에 나란히 배열되는 복수의 메모리 셀에 공통으로 접속된 복수의 워드선 WL 및 플레이트선 CP과, 열 방향으로 나란히 배열되는 복수의 플레이트 전위 공급선 CPS와, 해당 복수의 플레이트 전위 공급선의 각각과, 대응하는 복수의 플레이트선의 각각을 전기적으로 접속하는 수단을 구비한다. 플레이트 전위 공급선은, 플레이트선보다 저저항의 재료로 구성되며, 복수의 메모리 셀의 캐패시터의 각각은, 그 주위를 수소 배리어막 HB으로 포괄되고, 복수의 플레이트 전위 공급선은, 수소 배리어막 HB보다 아래쪽에 배치되고, 복수의 플레이트 전위 공급선 CPS는, 평면적으로 보아 수소 배리어막이 배치되어 있는 영역 내에서, 동일한 플레이트선의 복수 개소에서 동일한 플레이트선과 전기적으로 접속되어 있다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}

도 1은 제 2 및 제 3 종래 기술에 의한 제 1 레이아웃의 반도체 기억 장치(210)의 평면도,

도 2는 제 2 및 제 3 종래 기술에 의한 제 2 레이아웃의 반도체 기억 장치(220)의 평면도,

도 3은 제 2 및 제 3 종래 기술에 의한 제 2 레이아웃의 반도체 기억 장치(220)의 단면도,

도 4는 제 1 종래 기술에 의한 반도체 기억 장치(110)의 평면도,

도 5는 본 발명의 실시예 1에 의한 반도체 기억 장치(100)의 평면도,

도 6a은 본 발명의 실시예 2에 의한 반도체 기억 장치(200)의 평면도,

도 6b는 본 발명의 실시예 3에 의한 반도체 기억 장치(300)의 평면도,

도 7은 본 발명의 실시예 4에 의한 반도체 기억 장치(400)의 평면도,

도 8은 본 발명의 실시예 4에 의한 반도체 기억 장치(400)의 평면도,

도 9a은 상기 실시예 1의 반도체 기억 장치(100)의 부분 확대 평면도,

도 9b는 도 9a의 반도체 기억 장치(100)의 A102∼A102'선 단면도,

도 9c는 도 9a의 반도체 기억 장치(100)의 A101∼A101'선 단면도,

도 9d는 도 9a의 반도체 기억 장치(100)의 B101∼B101'선 단면도,

도 9e는 도 9a의 반도체 기억 장치(100)의 회로 모식도,

도 10a는 상기 실시예 2의 반도체 기억 장치(200)의 부분 확대 평면도,

도 10b는 도 10a의 반도체 기억 장치(200)의 A102∼A102'선 단면도,

도 10c는 도 10a의 반도체 기억 장치(200)의 A101∼A101'선 단면도,

도 10d는 도 10a의 반도체 기억 장치(200)의 B101∼B101'선 단면도,

도 10e는 도 10a의 반도체 기억 장치(200)의 회로 모식도,

도 11a는 상기 실시예 3의 반도체 기억 장치(300)의 부분 확대 평면도,

도 11b는 도 11a의 반도체 기억 장치(300)의 A102∼A102'선 단면도,

도 11c는 도 11a의 반도체 기억 장치(300)의 A101∼A101'선 단면도,

도 11d는 도 11a의 반도체 기억 장치(300)의 B101∼B101'선 단면도,

도 11e는 도 11a의 반도체 기억 장치(300)의 회로 모식도,

도 12a는 상기 실시예 4의 반도체 기억 장치(400)의 부분 확대 평면도,

도 12b는 도 12a의 반도체 기억 장치(400)의 A102∼A102'선 단면도,

도 12c는 도 12a의 반도체 기억 장치(400)의 A101∼A101'선 단면도,

도 12d는 도 12a의 반도체 기억 장치(400)의 B101∼B101'선 단면도,

도 12e는 도 12a의 반도체 기억 장치(400)의 회로 모식도이다.

도면의 주요 부분에 대한 부호의 설명

OD : 확산층 BL : 비트선

SS : 저장 노드 FE : 캐패시터 강유전체막

CP : 플레이트선 CPS : 플레이트선 전위 공급선

CPL : 플레이트선 전위 공급 선택선 CPU : 이면 배선

HB : 수소 배리어막 WL : 워드선

CS : 저장 노드 콘택트 CB : 비트선 콘택트

CSP : 플레이트선 전위 공급 콘택트 SA : 센스 앰프 회로

CPD : 플레이트선 전위 공급 회로 CAP : 캐패시터

MC : 메모리 셀 MA : 메모리 셀 어레이

DWL : 열 방향 DBL : 행 방향

본 발명은, 반도체 기억 장치에 관한 것이며, 특히 강유전체를 탑재한 반도체 기억 장치의 레이아웃 기술에 관한 것이다.

최근, 강유전체막을 캐패시터의 절연막으로서 이용함으로써, 데이터의 기억을 비휘발성으로 하는 반도체 기억 장치가 알려져 있다. 강유전체의 분극 상태의 천이는 히스테리시스 특성을 나타내고, 강유전체에 걸린 전압이 0가 될 때에도 강유전체에는 잔류 분극이 남아, 이것을 이용하여 비휘발성 데이터의 기억을 행하는 것이다.

이 비휘발성 데이터를, 강유전체 캐패시터로부터 판독하기 위해서는, 강유전 체 캐패시터에 전압을 인가할 필요가 있고, 일반적으로 강유전체 캐패시터의 전극을 구성하는 플레이트선을 구동하여 판독을 행하고 있다.

통상, 플레이트선은, 워드선 방향의 복수의 메모리 셀을 구동하고 있지만, 플레이트선이 구동하는 강유전체 캐패시터의 용량은, 통상 다이나믹 방식의 반도체 기억 장치로 이용되는 실리콘 산화막으로 형성되는 캐패시터에 비해 매우 크고, 플레이트선에 연결되는 부하 용량이 과대하게 된다. 또한, 플레이트선은, 구성 재료로서 Ir나 IrO가 사용되는 것이 대부분이며, 그들의 저항은 크다.

이러한 플레이트선에 연결되는 부하 용량의 과대, 또한 플레이트선의 고저항화는, 기억 장치의 액세스 시간이 현저히 커진다고 하는 과제로 연결된다.

한편, 플레이트선을 적절한 속도로 구동하기 위해서는, 구동 능력이 큰 MOS 트랜지스터를 이용할 필요가 있어, 소비 전력, 레이아웃 면적이 증대한다고 하는 문제가 있다.

그래서, 상기의 종래의 과제인 플레이트선의 부하 용량의 과대, 또한 레이아웃 면적의 증대를 개선하는 방법으로서, 플레이트선 전위 고정 방식 등의 회로 방식, 회로 동작이 제안되어 있다.

이하, 이 과제를 해결하는 수단을 제안한 제 1 종래 기술을 나타내는 강유전체를 탑재한 반도체 기억 장치에 대하여 설명한다.

제 1 종래 기술로서는, 플레이트선 구동 방식에 따라서는 상기 과제를 회피할 수 없다고 하여, 플레이트선을 구동하지 않고 플레이트선의 전위를 고정한 상태로 동작하는 반도체 회로를 개시하고 있다(예컨대, 특허 문헌 1 참조). 이 방식에 의하면, 플레이트선을 구동하지 않기 때문에, 플레이트선 구동 시간을 생략하여 액세스 시간의 증대를 방지할 수 있다.

그런데, 강유전체를 탑재한 반도체 기억 장치로서는, 제조 공정 중에 발생하는 수소에 의한 환원 작용으로 강유전체 캐패시터 특성이 열화한다고 하는 과제가 존재하는 것이 종래부터 잘 알려져 있다.

그래서, 상기의 종래의 과제인 수소에 의한 강유전체 캐패시터 특성의 열화를 방지하는 방법으로서, 강유전체 캐패시터의 주위를 수소 배리어막으로 덮는 기술이 제안되어 있다.

이하, 이 과제를 해결하는 수단을 제안한 제 2 및 제 3 종래 기술을 나타내는 강유전체를 탑재한 반도체 기억 장치에 대하여 설명한다.

제 2 및 제 3 종래 기술로서는, 강유전체 캐패시터를 수소 배리어막으로 포괄하는 기술이 이용되고 있고, 상부 전극을 하방으로부터 전기적 접속을 취하는 구조가 개시되어 있다(예컨대 특허 문헌 2, 3 참조). 이 방식에 의하면, 캐패시터에의 수소의 확산을 방지하고, 캐패시터의 수소에 의한 환원 작용을 방지하여, 캐패시터 특성의 열화를 막을 수 있다.

(특허 문헌 1) 일본 특허 공개 평성 제 10-162587 호 공보

(특허 문헌 2) 일본 특허 공개 2002-198494 호 공보

(특허 문헌 3) 일본 특허 공개 2001-44376 호 공보

그러나, 상기 제 1 내지 제 3 종래 기술로서는, 이하와 같은 과제가 발생할 가능성이 높다.

우선, 제 1 종래 기술로서는, 통상 도 4에 나타내는 바와 같은 레이아웃이 생각된다. 이것은, 특허 문헌 1에 개시된 제 1 종래 기술로서는 특별히 레이아웃은 지정하지 않았기 때문에, 도 4에는 일반적으로 생각되는 레이아웃을 가정하여 나타내고 있는 것이다.

도 4는 제 1 종래 기술에 관한 레이아웃으로서 생각되는 반도체 기억 장치(110)의 평면도이다. 여기서, 이 반도체 기억 장치는, 열 방향(DWL 방향)으로 연장하는 워드선 WL을 배열하고, 행 방향(DBL 방향)으로 연장하는 비트선 BL을 배열하고, 메모리 셀 어레이 MA 정도의 크기의 하나의 플레이트선 CP을 배치하고, 메모리 셀 어레이 MA의 행 방향(DBL 방향)으로 인접하도록 센스 앰프 회로 SA가, 메모리 셀 어레이 MA의 열 방향(DWL 방향)으로 인접하도록 플레이트선 전위 공급 회로 CPD가 배열되어 있고, 비트선 BL은 센스 앰프 회로 SA와 접속되어 있고, 플레이트선 CP은 플레이트선 전위 공급 회로 CPD와 접속되어 있다.

이 방식에서는, 플레이트선 CP의 전위를 고정한 동작 방식을 이용하지만, 통상, 플레이트선에의 전위의 공급은, 메모리 셀 어레이 MA의 끝에서 행하여진다.

그러나, 메모리 셀 어레이 MA의 주위에서만 플레이트선의 전위를 공급하는 경우, 특정의 메모리 셀이 동작할 때에, 이 동작한 메모리 셀의 주위에 배치된 동작하지 않는 메모리 셀로서는, 플레이트선의 저항이 높은 것에 의해, 이 플레이트 선의 전위가, 일시적으로 국소적으로 언더슈트, 또는 오버슈트를 일으키기 쉽고, 메모리 셀의 데이터 유지의 열화로 이어진다고 하는 문제가 있는 것이, 발명자의 해석으로 분명해졌다.

예컨대, 도 4 내의 Pos1의 메모리 셀을 동작시킨 경우에, Pos1의 부근의 플레이트선 전위가 변동한다.

이때, 동작되지 않고 있는 Pos2 부근의 플레이트선 전위는, 메모리 셀 어레이 MA의 주위로부터 플레이트선의 전위를 공급하고 있지만, 플레이트선의 저항이 높아 전위 공급 부족이 일어나, Pos1의 플레이트선 전위 변동에 맞춰 Pos2의 부근의 플레이트선 전위도 변동해 버린다.

이 결과, Pos2 부근의 메모리 셀의 간단한 기록 동작이 행해져, 메모리 셀의 데이터 유지의 열화로 이어진다.

또한, 이 과제에 대하여, 메모리 셀 어레이 MA를 복수의 소규모인 메모리 셀 어레이로 구성하고, 이 소규모인 메모리 셀 어레이와 같은 정도의 크기의 플레이트선을 복수의 메모리 셀 어레이의 각각에 대응하여 마련하는 것으로 하면, 복수의 플레이트선 전위 발생 회로 CPD를 마련할 필요가 있어, 반도체 장치의 대면적화로 이어진다.

다음에, 제 2 및 제 3 종래 기술로는, 통상, 도 1∼도 3에 나타내는 바와 같은 레이아웃이 생각된다. 이것은, 특허 문헌 2 및 3에 개시된 제 2 및 제 3 종래 기술에서는 특별히 레이아웃은 지정하지 않기 때문에, 도 1∼도 3에는, 일반적으로 생각되는 레이아웃을 가정하여 나타내고 있는 것이다.

도 1은, 제 2 및 제 3 종래 기술에 관한 제 1 레이아웃으로서 생각되는 반도체 기억 장치(210)의 평면도이다. 여기서, 이 반도체 기억 장치(210)는, 열 방향(DWL 방향)으로 연장하는 플레이트선 CP과, 워드선 WL을 배열하고, 행 방향(DBL 방향)으로 연장하는 비트선 BL을 배열하고 있고, 메모리 셀 MC은, 수소 배리어막 HB으로 포괄되어 있다.

도 2는, 제 2 및 제 3 종래 기술에 관한 제 2 레이아웃으로서 생각되는 반도체 기억 장치(220)의 평면도이다. 여기서, 이 반도체 기억 장치(220)는, 열 방향(DWL 방향)으로 연장하는 플레이트선 CP은, 복수의 수소 배리어막 HB 사이의 수소 배리어막 HB이 존재하지 않는 영역에서 플레이트선 CP의 이면 배선 CPU와 접속되어 있다.

도 3은, 제 2 및 제 3 종래 기술에 관한 제 2 레이아웃으로서 생각되는 반도체 기억 장치(220)의 단면도이며, 도 2의 B1-B1'을 따라 절단한 단면도이다. 여기서, 이 반도체 기억 장치(220)는, 열 방향(DWL 방향)으로 연장하는 플레이트선 CP을 갖고, 메모리 셀 MC은, 수소 배리어막 HB으로 포괄되어 있다. 플레이트선 CP은, 복수의 수소 배리어막 HB 사이의 영역에서, 플레이트선 CP의 이면 배선 CPU와 접속되어 있다.

이 방식으로는, 반도체 기억 장치의 미세화, 고집적화가 진행되면, 플레이트선 CP의 저항이 무시할 수 없는 레벨로 되지만, 수소 배리어막 HB보다 위쪽에, 플레이트선 CP보다 저항이 낮은 이면 배선 CPU를 배치하여, 하방의 플레이트선 CP과, 위쪽의 이면 배선 CPU를 접속하는 것으로, 고속화에 대응하고 있다.

그러나, 이면 배선 CPU와, 플레이트선 CP을 접속하는 영역을 마련하기 위해서는, 수소 배리어막 HB이 존재하지 않는 영역을 마련할 필요가 있어, 강유전체 메모리 장치의 대면적화로 이어지는 문제가 있었다.

본 발명은, 상기 과제를 감안하여, 플레이트선에의 전위 공급의 레이아웃을 고안하는 것으로, 고속, 소면적으로, 또한 저소비 전력을 실현하는 강유전체를 탑재한 반도체 기억 장치를 제공하는 것을 목적으로 한다.

(과제를 해결하기 위한 수단)

상기의 과제를 해결하기 위해서, 본 발명에 따른 반도체 기억 장치는, 워드선과 동일 방향으로 배치된 플레이트선에 전위를 공급하는 플레이트 전위 공급선을 마련하고, 이것을 수소 배리어막의 아래 방향으로 플레이트선과 동일 방향으로 배치하는 구조로 한 것이다.

구체적으로는, 본 발명의 반도체 기억 장치는, 기판상에 형성되어, 각각이 캐패시터를 갖는 행렬 형상으로 배열된 복수의 메모리 셀과, 각각이 동일 행에 나란히 배열되는 상기 복수의 메모리 셀에 공통으로 접속된 복수의 비트선과, 각각이 동일 열에 나란히 배열되는 상기 복수의 메모리 셀에 공통으로 접속된 복수의 워드선, 및 플레이트선과, 열 방향으로 나란히 배열되는 복수의 플레이트 전위 공급선과, 해당 복수의 플레이트 전위 공급선의 각각과, 대응하는 상기 복수의 플레이트선의 각각을 전기적으로 접속하는 수단을 구비하고, 상기 플레이트 전위 공급선은, 상기 플레이트선보다 저저항의 재료로 구성되고, 상기 복수의 캐패시터의 각각은, 그 주위가 수소 배리어막으로 포괄되고, 상기 복수의 플레이트 전위 공급선은, 상기 수소 배리어막보다 아래쪽에 배치되고, 상기 복수의 플레이트 전위 공급선의 각각은, 평면적으로 보아 상기 수소 배리어막이 배치되어 있는 영역 내에서, 동일한 상기 플레이트선의 복수 개소에서 상기 동일한 플레이트선과 전기적으로 접속되어 있는 것이다.

이 구조에 의하면, 플레이트선의 전위를, 플레이트선보다 저항이 낮은 플레이트선 전위 공급선에 의해 그 복수 개소로부터 공급되는 것이 가능해져, 플레이트선 구동의 지연을 방지할 수 있어, 플레이트선 전위의 안정화, 플레이트선의 구동의 고속화가 가능해지는 효과가 있다.

또한, 플레이트 전위 공급선을, 수소 배리어막보다 아래쪽에 배치함으로써, 수소 배리어막을 분리하는 일 없이, 수소 배리어막이 존재하는 영역내에서, 플레이트선과 플레이트 전위 공급선을 접속하는 것이 가능해져, 메모리 셀 어레이의 소면적화가 가능해진다고 하는 효과가 있다.

또한, 본 발명의 반도체 기억 장치에 있어서, 상기 복수의 플레이트선의 각각은, 상기 동일 열에 나란히 배열되는 상기 복수의 메모리 셀의 각각에 포함되는 상기 캐패시터의 상부 전극을 겸하는 것이 바람직하다.

이 구조에 의하면, 새롭게 배선층을 마련하는 일없이, 플레이트선을 형성하는 것이 가능해지기 때문에, 프로세스 공정의 증가를 초래하는 일없이, 용이하게 제조하는 것이 가능해진다.

또한, 본 발명의 반도체 기억 장치에 있어서, 상기 복수의 플레이트 전위 공급선은, 상기 기판중에 형성된 확산층으로 이루어지는 것이 바람직하다.

또한, 본 발명의 반도체 기억 장치에 있어서, 상기 복수의 플레이트 전위 공급선은, 상기 워드선과 동층으로 형성되어 있는 것이 바람직하다.

이 구조에 의하면, 새롭게 배선층을 마련하는 일이 없이 플레이트 전위 공급선을 형성하는 것이 가능해지기 때문에, 프로세스 공정의 증가를 초래하는 일없이, 용이하게 제조하는 것이 가능해진다.

또한, 본 발명의 반도체 기억 장치에 있어서, 하나의 상기 수소 배리어막에 포괄된 상기 복수의 메모리 셀은, 열 방향에 있어서 적어도 2개의 메모리 셀 군으로 분할되고, 동일 열에 나란히 배열되고, 다른 상기 메모리 셀 군에 속하는 메모리 셀은, 다른 플레이트선에 접속되어 있는 것이 바람직하다.

이 구성에 의하면, 하나의 워드선에 대한 플레이트선이 분할되어 있어, 하나의 플레이트선, 및 플레이트 전위 공급선의 부하 용량을 작게 할 수 있기 때문에, 플레이트선 및 플레이트 전위 공급선 구동의 지연을 또한 방지할 수 있어, 플레이트선 전위를 또한 안정화할 수 있고, 또한, 플레이트선 및 플레이트 전위 공급선의 구동을 또한 고속화할 수 있고, 또한, 플레이트선에 전위를 공급하는 회로를 또한 소면적화할 수 있다고 하는 효과가 있다.

또한, 본 발명의 반도체 장치에 있어서, 상기 플레이트선은, 상기 플레이트 전위 공급선과 전기적으로 접속하는 수단에 의해서 선택적으로 동작하는 것이 바람직하다.

이 구성에 의하면, 복수의 플레이트선 전위 공급선 중으로부터 선택적으로 플레이트선 전위 공급을 행하는 것이 가능하기 때문에, 저소비 전력화가 가능해진다고 하는 효과를 얻을 수 있다.

또한, 플레이트 전위 공급선에는, 동작을 행하기 전부터 전위를 공급하고 있어, 동작할 때에 접속하는 수단에 의해서, 플레이트선에 전위를 부여할 수 있기 때문에, 전위를 전달하는 경로가 짧고, 플레이트선에의 전위의 공급이 조속히 행하여져, 또한 고속화할 수 있다고 하는 효과를 얻을 수 있다.

또한, 본 발명의 반도체 기억 장치에 있어서, 상기 플레이트선과, 상기 플레이트 전위 공급선을 전기적으로 접속하는 수단이, 적어도 하나의 트랜지스터를 포함하는 선택 회로인 것이 바람직하다.

이 구성에 의하면, 하나의 플레이트 전위 공급선으로, 복수의 플레이트선 중 필요한 수의 플레이트선을 선택적으로 구동할 수 있기 때문에, 소면적화·저소비 전력화가 가능해진다.

또한, 본 발명의 반도체 기억 장치에 있어서, 상기 선택 회로에 포함되는 트랜지스터의 게이트는, 상기 워드선에 접속되어 있는 것이 바람직하다.

이 구성에 의하면, 플레이트선은, 워드선과 동기하여 구동하는 것이 가능해지기 때문에, 회로 구성· 동작 방식을 간단하게 할 수 있다고 하는 효과를 얻을 수 있다. 또한, 워드선과, 해당 트랜지스터의 게이트를, 공용의 배선으로 구성할 수 있기 때문에, 또한 메모리 셀의 소면적화가 가능해진다.

또한, 본 발명의 반도체 기억 장치에 있어서, 상기 플레이트선과, 상기 플레 이트 전위 공급선을 전기적으로 접속하는 수단은, 배선, 및 콘택트 플러그 중 적어도 1개를 이용하여 구성되어 있고, 상기 플레이트선과 상기 플레이트 전위 공급선이 직접 전기적으로 접속되어 있는 것이 바람직하다.

이 구성에 의하면, 플레이트선의 전위를 고정한 동작 방식을 용이하게 얻을 수 있다고 하는 효과가 있다.

특히, 종래는 메모리 셀 어레이의 주위에서밖에 플레이트선의 전위를 공급하고 있지 않기 때문에, 동작시에 동작한 메모리 셀의 주위에 배치된 메모리 셀로는, 플레이트선의 저항이 높고, 플레이트선의 전위가 국소적으로 언더슈트, 오버슈트를 일으키기 쉽고, 나아가서는 메모리 셀의 데이터 유지의 열화로 이어진다고 하는 과제가 발생하였지만, 이 구성에 의하면, 플레이트선에 대해, 행 방향에 대하여도, 열 방향에 대하여도, 복수의 개소에서 전위를 공급하는 것이 가능해지기 때문에, 또한 플레이트선의 전위를 안정화시키는 것이 가능해진다.

또한, 본 발명의 반도체 기억 장치에 있어서, 상기 플레이트 전위 공급선은 전원 배선인 것이 바람직하다.

이 구성에 의하면, 플레이트 전위 공급선에 전원 배선을 이용하기 위해서 새로운 전압 생성 회로를 필요로 하지 않기 때문에, 메모리 회로의 소면적화가 가능해진다.

또한, 전원 배선은, 충분한 전위의 공급 능력이 있기 때문에, 플레이트 전위 공급선이나 플레이트선의 전위를 안정화시키는 것이 가능해진다.

또한, 본 발명의 반도체 기억 장치에 있어서, 상기 캐패시터는, 강유전체 캐 패시터, 또는 고유전체 캐패시터인 것이 바람직하다.

또한, 본 발명의 반도체 기억 장치는, 기판상에 형성되어, 각각이 캐패시터를 갖는 행렬 형상으로 배치된 복수의 메모리 셀과, 각각이 동일 행에 나란히 배열되는 상기 복수의 메모리 셀에 공통으로 접속된 복수의 비트선과, 각각이 동일 열에 나란히 배열되는 상기 복수의 메모리 셀에 공통으로 접속된 복수의 워드선과, 해당 복수의 워드선에 대하여 공통으로 마련된 1개의 플레이트선과, 열 방향으로 나란히 배열되는 복수의 플레이트 전위 공급선과, 해당 복수의 플레이트 전위 공급선과, 대응하는 상기 플레이트선을 전기적으로 접속하는 수단을 구비하고, 상기 플레이트 전위 공급선은 상기 플레이트선보다 저저항의 재료로 구성되고, 상기 복수의 캐패시터의 각각은, 그 주위가 수소 배리어막으로 포괄되고, 상기 복수의 플레이트 전위 공급선은, 상기 수소 배리어막보다 아래쪽으로 배치되고, 상기 복수의 플레이트 전위 공급선의 각각은, 평면적으로 보아 상기 수소 배리어막이 배치되어 있는 영역 내에서, 동일한 상기 플레이트선의 복수 개소에서 상기 동일한 플레이트선과 전기적으로 접속되어 있는 것이다.

이 구성에 의하면, 플레이트선에의 전위의 공급은 메모리 셀 어레이의 끝뿐만 아니라, 하나의 플레이트선에 대하여, 행 방향에 대하여도, 열 방향에 대하여도 복수의 개소에서 전위를 공급하는 것이 가능해지기 때문에, 종래 기술에 비해, 특히 플레이트선의 중앙부 부근에서, 더욱 더 플레이트선의 전위를 안정화시키는 것이 가능해진다.

발명의 효과

이상과 같이, 본 발명의 반도체 기억 장치에 의하면, 워드선과 동일 방향으로 배치된 플레이트선에 전위를 공급하는 플레이트 전위 공급선을 마련하고, 이것을 수소 배리어막의 아래쪽에 있어 플레이트선과 동일 방향으로 배치함으로써, 소면적으로, 또한 플레이트선의 구동의 고속화가 가능한 반도체 기억 장치를 얻을 수 있다.

(발명을 실시하기 위한 최선의 형태)

(실시예 1)

이하, 본 발명의 실시예 1에 의한 반도체 기억 장치에 대하여, 도 5 및 도 9를 참조하면서 설명한다.

도 5는, 본 발명의 실시예 1에 의한 반도체 기억 장치(100)의 평면도이다.

도 9a는, 본 발명의 실시예 1에 의한 반도체 기억 장치(100)의 평면도인 도 5를, 부분적으로 확대하여 그 상세를 나타낸 평면도이다. 또한, 도 9b는 도 9a의 A102∼A102'의 단면도이며, 도 9c는 도 9a의 A101∼A101'의 단면도이며, 도 9d는 도 9a의 B101∼B101'의 단면도이며, 도 9e는 도 9a의 회로 모식도이다. 또, 도 9a에 있어서는, 메모리 어레이의 설명을 위해, 실제로는 메모리 어레이 상면 전체를 덮는 수소 배리어막의 도시는 생략한다.

우선, 도 5로부터 알 수 있는 바와 같이, 본 실시예 1에 의한 반도체 기억 장치(100)는, 열 방향(DWL 방향)으로 연장하는 플레이트선 CP과, 플레이트 전위 공 급선 CPS와, 워드선 WL을 배열하고, 행 방향(DBL 방향)으로 연장하는 비트선 BL을 배열하고, 메모리 어레이와, 플레이트선 CP은, 그 주위 전체를 수소 배리어막 HB으로 둘러싸고 있다.

다음에, 도 9a∼도 9e로부터 알 수 있는 바와 같이, 반도체 기판에 형성된 확산층 OD와, 반도체 기판상에 형성된 워드선 WL에 의해 메모리 트랜지스터가 구성되어 있다. 여기서, 확산층 OD는, 비트선 콘택트 CB에 의해서, 수소 배리어막 HB보다 아래쪽에 형성된 비트선 BL에, 또한 캐패시터 콘택트 CS에 의해서, 캐패시터 하부 전극(저장 노드 SS)에 전기적으로 접속되어 있다.

저장 노드 SS의 위쪽에는, 아래로부터 순서대로 캐패시터 강유전체막 FE와, 캐패시터 상부 전극(플레이트선 CP)이 형성되고, 이들에 의해서 캐패시터가 구성되어 있다.

플레이트선 CP은, 플레이트선 전위 공급 콘택트 CSP, 저장 노드 SS, 캐패시터 콘택트 CS을 거쳐서, 확산층 OD, 워드선 WL의 각각과 다른 층으로 형성하고 있는 플레이트 전위 공급선 CPS에 접속되어 있다.

또한, 각각의 플레이트 전위 공급선 CPS는, 열 방향(DWL 방향)에 있어서의 복수 개소에서, 캐패시터 콘택트 CS, 및 플레이트선 전위 공급 콘택트 CSP을 거쳐서, 플레이트선 CP과 접속되어 있다. 또한, 복수의 플레이트 전위 공급선 CPS의 각각에는, 도시하지 않는 플레이트선 전위 공급 회로로부터 플레이트선 전위가 공급된다.

이상과 같이, 본 실시예 1에 의한 반도체 기억 장치(100)에 의하면, 플레이 트선을, 복수의 메모리 셀에 공통으로 접속된 복수의 워드선과, 각 메모리 셀과의 접속 관계에 있어서 마찬가지의 구성으로 마련하고, 또한, 열 방향으로 나란히 배열되는 복수의 플레이트 전위 공급선, 및 해당 복수의 플레이트 전위 공급선의 각각과, 대응하는 상기 복수의 플레이트선의 각각을 전기적으로 접속하는 수단을 마련한 구성으로 하고, 또한, 상기 플레이트 전위 공급선은, 상기 플레이트선보다 저저항의 재료로 구성하고, 상기 복수의 캐패시터의 각각은, 그 주위를 수소 배리어막으로 포괄하고, 상기 복수의 플레이트 전위 공급선은, 상기 수소 배리어막보다 아래쪽에 배치하고, 상기 복수의 플레이트 전위 공급선은, 평면적으로 보아 상기 수소 배리어막이 배치되어 있는 영역 내에서, 동일한 상기 플레이트선의 복수 개소에서 상기 동일한 플레이트선과 전기적으로 접속되어 있는 것으로 했기 때문에, 플레이트선의 전위는, 플레이트선보다 저항이 낮은 플레이트선 전위 공급선으로부터 복수 개소를 거쳐서 공급될 수 있고, 이것에 의해 플레이트선 구동의 지연을 방지할 수 있고, 또한, 플레이트선 전위의 안정화, 플레이트선의 구동의 고속화를 달성할 수 있는 효과가 있다.

즉, 플레이트 전위 공급선 CPS로부터 플레이트선 CP에, 복수의 개소로부터 동시에 전위를 공급할 수 있어, 플레이트선의 지연을 방지하고, 플레이트선의 구동을 고속화할 수 있다.

또한, 플레이트 전위 공급선 CPS를, 수소 배리어막 HB의 아래쪽에 배치하고 있기 때문에, 플레이트선 CP을 수소 배리어막 HB보다 위쪽의 플레이트 전위 공급선과 접속할 때와 같이, 수소 배리어막을 분할하는 것이 불필요하게 되어, 용이하게 소면적화할 수 있다.

또한, 본 실시예 1에서는, 플레이트선 CP이 메모리 셀의 캐패시터의 상부 전극을 겸하는 구성으로 하고 있기 때문에, 새롭게 배선층을 마련하는 일없이, 플레이트선을 형성하는 것이 가능하고, 프로세스 공정의 증가를 초래하는 일없이, 용이하게 제조할 수 있다.

또, 상기 실시예 1에서는, 플레이트선 전위 공급선 CPS는, 확산층 OD, 워드선 WL의 각각과 다른 층으로 형성하고 있지만, 해당 플레이트선 전위 공급선 CPS는, 확산층 OD, 워드선 WL 중 어느 하나와 동일층으로 형성하더라도 좋다. 그 경우는, 프로세스 공정의 증가를 필요로 하지 않기 때문에, 용이하게 제조할 수 있다.

또한, 플레이트선 CP에는, 열 방향에 있어서 플레이트선 전위 공급선 CPS의 복수의 개소로부터 전위를 공급하고 있지만, 그 접속 개소의 수는, 동작하는 메모리 셀의 주위에 배치된 동작하지 않는 메모리 셀의 데이터 유지의 열화로 이어지는, 플레이트선의 전위의 일시적 또한 국소적인 언더슈트 또는 오버슈트가 일어나지 않는 것이면, 상기에 비해 더 적게 또는 더 많이 구성하더라도 좋다. 이 경우, 특히, 메모리 셀 어레이 MA의 면적이 작아지도록 배치, 구성하는 것이 바람직하다.

또한, 본 실시예 1에 의한 반도체 기억 장치에 있어서, 플레이트 전위 공급선 CPS로서는, 전원 배선을 이용하는 것이 바람직하다. 이러한 구성으로 하면, 플레이트 전위의 생성에 새로운 전압 생성 회로를 필요로 하지 않기 때문에, 메모리 회로의 소면적화가 가능하다.

또한, 메모리 셀의 캐패시터가, 캐패시터의 절연막으로서 강유전체막을 이용한 강유전체 캐패시터인 것에 대하여 나타냈지만, 메모리 셀의 캐패시터를, 캐패시터의 절연막으로서 고유전체막을 이용한 고유전체 캐패시터로서도 좋다.

(실시예 2)

이하, 본 발명의 실시예 2에 대하여, 도 6a 및 도 10을 참조하여 설명한다.

도 6a은 본 발명의 실시예 2에 의한 반도체 기억 장치(200)의 평면도이다.

도 10a는 본 발명의 실시예 2에 의한 반도체 기억 장치(200)의 평면도인 도 6a를, 부분적으로 확대하여 그 상세를 나타낸 평면도이다. 또한, 도 10b는 도 10a의 A102∼A102'의 단면도이며, 도 10c는, 도 10a의 A101∼A101'의 단면도이며, 도 10d는 도 10a의 B101∼B101'의 단면도이며, 도 1Oe는 도 1Oa의 회로 모식도이다. 또, 도 1Oa에 있어서는, 메모리 어레이의 설명을 위해, 실제로는 메모리 어레이 상면 전체를 덮는 수소 배리어막의 도시는 생략하고 있다.

이하, 우선, 본 실시예 2의, 상기 실시예 1와의 상위점에 대해 설명한다.

상기 실시예 1에서는, 하나의 워드선 WL에 관련된 메모리 셀 수와, 하나의 플레이트선 CP에 관련된 메모리 셀 수는 동일하지만, 본 실시예 2에서는, 하나의 워드선 WL에 관련된 메모리 셀 수와, 하나의 플레이트선 CP에 관련된 메모리 셀 수는 다르며, 본 실시예 2에서는, 하나의 플레이트선 CP에 관련된 메모리 셀 수는, 하나의 워드선 WL에 관련된 메모리 셀 수보다 적은 구성이다.

즉, 도 6a에 도시하는 바와 같이, 하나의 메모리 어레이 내에서 열 방향(DWL 방향)으로 연장하는 워드선 WL은, 연속하는 1개이지만, 같은 열 방향(DWL 방향)으로 연장하는 플레이트선 CP은, 중앙부에서 분할된 2개이다.

본 실시예 2에 의한 반도체 기억 장치(200)에 있어서는, 상기 실시예 1에 의한 반도체 기억 장치(100)에 있어서와 마찬가지로, 플레이트선의 전위는, 플레이트선보다 저항이 낮은 플레이트선 전위 공급선 CPS로부터 복수 개소를 거쳐서 공급되는 것으로 할 수 있고, 이것에 의해 플레이트선 구동의 지연을 방지할 수 있고, 또한, 플레이트선 전위의 안정화, 플레이트선의 구동의 고속화를 달성할 수 있는 효과를 얻을 수 있고, 또한, 이하의 효과를 얻을 수 있다.

즉, 우선, 플레이트선 CP가 분할되어 배치되어 있기 때문에, 하나의 플레이트선 CP의 부하 용량을 작게 할 수 있다. 그 때문에, 플레이트선 CP의 구동의 지연을 또한 방지할 수 있고, 이것에 의해, 플레이트선 CP의 구동을 또한 고속화할 수 있고, 또한, 플레이트선 CP의 전위를 또한 안정화할 수 있고, 또한, 각각의 플레이트선 전위 공급 회로를, 또한 소면적화할 수 있다.

또한, 본 실시예 2에서는, 플레이트선 CP가 메모리 셀의 캐패시터의 상부 전극을 겸하는 구성으로 하고 있기 때문에, 새롭게 배선층을 마련하는 일없이, 플레이트선을 형성하는 것이 가능하고, 프로세스 공정의 증가를 초래하는 일없이, 용이하게 제조할 수 있다.

또, 상기 실시예 2에서는, 상기 실시예 1에서와 마찬가지로, 플레이트선 전위 공급선 CPS를, 확산층 OD, 워드선 WL의 각각과 다른 층으로 형성하고 있지만, 해당 플레이트선 전위 공급선 CPS는, 확산층 OD, 워드선 WL 중 어느 것과 동일층으 로 형성하더라도 좋다. 이 경우는, 프로세스 공정의 증가를 필요하지 않기 때문에, 용이하게 제조할 수 있다.

또한, 플레이트선 CP에는, 열 방향에 있어서 플레이트선 전위 공급선 CPS의 복수의 개소로부터 전위를 공급하고 있지만, 그 접속 개소의 수는, 동작하는 메모리 셀의 주위에 배치된 동작하지 않는 메모리 셀의 데이터 유지의 열화로 이어지는, 상기 플레이트선의 전위의 일시적 또한 국소적인 언더슈트 또는 오버슈트가 일어나지 않는 것이면, 상기에 비해 더 적게 또는 더 많이 구성하더라도 좋다. 이 경우, 특히, 메모리 셀 어레이 MA의 면적이 작아지도록 배치, 구성하는 것이 바람직하다.

또한, 본 실시예 2에 의한 반도체 기억 장치에 있어서도 상기 실시예 1에 의한 반도체 기억 장치와 마찬가지로 플레이트 전위 공급선 CPS으로서는, 전원 배선을 이용하는 것이 바람직하다. 이러한 구성으로 하면, 플레이트 전위의 생성에 새로운 전압 생성 회로를 필요로 하지 않기 때문에, 메모리 회로의 소면적화가 가능하다.

또한, 메모리 셀의 캐패시터가, 캐패시터의 절연막으로서 강유전체막을 이용한 강유전체 캐패시터인 것에 대하여 나타냈지만, 메모리 셀의 캐패시터를, 캐패시터의 절연막으로서 고유전체막을 이용한 고유전체 캐패시터로서도 좋다.

(실시예 3)

이하, 본 발명의 실시예 3에 대하여, 도 6b 및 도 11을 참조하여 설명한다.

도 6b은 본 발명의 실시예 3에 의한 반도체 기억 장치(300)의 평면도이다.

도 11a는 본 발명의 실시예 3에 의한 반도체 기억 장치(300)의 평면도인 도 6b를 부분적으로 확대하여 그 상세를 나타낸 평면도이다. 또한, 도 11b은 도 11a의 A102∼A102'의 단면도이며, 도 11c는 도 11a의 A101∼A101'의 단면도이며, 도 11d는 도 11a의 B101∼B101의 단면도이며, 도 11e는 도 11a의 회로 모식도이다. 또, 도 11a에 있어서는, 메모리 어레이의 설명을 위해서, 실제로는 메모리 어레이 상면 전체를 덮는 수소 배리어막의 도시는 생략되어 있다.

이하, 우선, 본 실시예 3의 상기 실시예 2와의 상위점에 대해 설명한다.

상기 실시예 2에서는, 플레이트 전위 공급선 CPS는, 배선층을 이용하여 직접 플레이트선 CP에 접속되어 있지만, 본 실시예 3에서는, 플레이트 전위 공급선 CPS는, 확산층으로 형성되어 있고, 또한 트랜지스터를 거쳐서 플레이트선 CP에 전위를 공급하도록 하고 있다.

즉, 도 11에 도시하는 바와 같이, 확산층으로 형성된 플레이트 전위 공급선 CPS는, 트랜지스터의 게이트의 플레이트선 전위 공급 선택선 CPL에 의해서 선택적으로 플레이트선 CP과 접속되어 있다.

본 실시예 3에 의한 반도체 기억 장치(300)에 있어서는, 상기 실시예 1에 의한 반도체 기억 장치(100)에서와 마찬가지로, 플레이트선의 전위는, 플레이트선보다 저항이 낮은 플레이트선 전위 공급선으로부터 복수 개소를 거쳐서 공급되는 것이 가능해지고, 이것에 의해 플레이트선 구동의 지연을 방지할 수 있고, 또한, 플레이트선 전위의 안정화, 플레이트선의 구동의 고속화를 달성할 수 있는 효과를 얻 을 수 있고, 또한, 이하의 효과를 얻을 수 있다.

즉, 플레이트선 전위 공급선 CPS와 접속되는 트랜지스터의 게이트가, 워드선 WL이 아니라, 플레이트선 전위 공급 선택선 CPL으로 구성되어 있기 때문에, 플레이트선 CP은, 워드선 WL과 비동기로 구동하는 것이 가능해진다. 이 결과, 플레이트선 전위 공급선 CPS의 전위를 고정해 놓은 것이 가능해져, 회로의 고속화를 달성하는 것이 가능해진다.

또한, 플레이트선 전위 공급선 CPS의 전위를 고정하는 것은, 플레이트선 전위 공급선 CPS의 구동을 필요로 하지 않기 때문에, 플레이트선 전위 공급 회로의 회로 규모를 축소할 수 있고, 또한 플레이트선 전위 공급 회로의 소비 전력을 저감할 수 있어, 이와 같이 플레이트선 전위 공급 회로 CPD의 소면적화를 달성 가능해진다.

또한, 하나의 플레이트 전위 공급선 CPS에서, 워드선 방향으로 복수로 분할된 플레이트선 CP 중 필요한 수의 플레이트선 CP을 선택적으로 구동할 수 있기 때문에, 소면적화·저소비 전력화가 가능해진다.

또한, 플레이트 전위 공급선 CPS에는 동작을 행하기 전부터 전위를 공급해 놓은 것이 가능해져, 동작할 때에, 접속하는 수단인 트랜지스터에 의해서 플레이트선 CP에 전위를 부여할 수 있기 때문에, 플레이트선 CP에 전위를 전달하는 경로가 짧아져, 플레이트선에의 전위의 공급이 조속히 행해지고, 또한 고속화를 달성할 수 있다고 효과를 얻을 수 있다.

또한, 본 실시예 3에서는, 플레이트선 CP가 메모리 셀의 캐패시터의 상부 전 극을 겸하는 구성으로 하고 있기 때문에, 새롭게 배선층을 마련하는 일없이, 플레이트선을 형성하는 것이 가능하고, 프로세스 공정의 증가를 초래하는 일없이, 용이하게 제조할 수 있다.

또, 상기 실시예 3에서, 플레이트선 전위 공급선 CPS는, 확산층 OD와 동일 층으로 형성하고 있지만, 이것은, 워드선 WL과 동일 층으로 형성하더라도 좋다. 그 경우에 있어서도, 프로세스 공정의 증가를 필요하지 않기 때문에 용이하게 제조할 수 있다. 또한, 상기에서, 플레이트선 전위 공급선 CPS는, 확산층 OD, 워드선 WL의 각각과 다른 층으로 형성하더라도 좋다. 그 경우, 확산층 OD, 워드선 WL 중 어느 하나와 동일층으로 형성한 경우보다, 플레이트선 전위 공급선 CPS의 저항이 내려가도록 형성, 배치하는 것이 바람직하다.

또한, 플레이트선 CP에는, 열 방향에 있어서 플레이트선 전위 공급선 CPS의 복수의 개소로부터 전위를 공급하고 있지만, 그 개소의 수는, 동작하는 메모리 셀의 주위에 배치된 동작하지 않는 메모리 셀의 데이터 유지의 열화로 이어지는, 플레이트선의 전위가 일시적으로 국소적으로 언더슈트 또는 오버슈트를 발생하지 않도록 하면, 상기에 비해 적게 또는 많이 구성하더라도 좋고, 이 경우, 특히, 메모리 셀 어레이 MA의 면적이 작아지도록 배치하여 구성하는 것이 바람직하다.

또한, 상기 실시예 3에서는 플레이트선 전위 공급선 CPS와 접속되는 트랜지스터의 게이트가 플레이트선 전위 공급 선택선 CPL로 구성된 것으로 나타냈지만, 해당 트랜지스터의 게이트가 인접하는 워드선에 접속된 구성으로서도 좋다. 이러한 구성이면, 플레이트선 CP을 워드선 WL과 동기하여 구동하는 것이 가능해져, 회 로 구성·동작 방식을 간단하게 할 수 있다. 또한, 워드선과, 해당 트랜지스터의 게이트를, 공용의 배선으로 구성할 수 있기 때문에, 또한 메모리 셀의 소면적화가 가능해진다.

또한, 본 실시예 3에 의한 반도체 기억 장치에 있어서도 상기 실시예 1에 의한 반도체 기억 장치와 마찬가지로 플레이트 전위 공급선 CPS로는, 전원 배선을 이용하는 것이 바람직하다. 이러한 구성이라고 하면, 플레이트 전위의 생성에 새로운 전압 생성 회로를 필요로 하지 않기 때문에, 메모리 회로의 소면적화가 가능하다.

또한, 메모리 셀의 캐패시터가, 캐패시터의 절연막으로서 강유전체막을 이용한 강유전체 캐패시터인 것에 대하여 나타냈지만, 메모리 셀의 캐패시터를, 캐패시터의 절연막으로서 고유전체막을 이용한 고유전체 캐패시터로서도 좋다.

(실시예 4)

이하, 본 발명의 실시예 4에 의한 반도체 기억 장치에 대하여, 도 7, 도 8, 및 도 12를 참조하여 설명한다.

도 7 및 도 8은, 본 발명의 실시예 4에 의한 반도체 기억 장치(400)의 일례 및 다른 예의 각각의 평면도이다.

도 12a는, 본 발명의 실시예 4에 의한 반도체 기억 장치(400)의 평면도인 도 7 및 도 8을 부분적으로 확대하여 그 상세를 적은 평면도이며, 이 도 12a은 도 7과 도 8의 양 도면에 대해서 동일 도면으로 되는 것이다. 또한, 도 12b은, 도 12a의 A102∼A102'의 단면도이며, 도 12c는, 도 12a의 A101∼A101'의 단면도이며, 도 12d는 도 12a의 B101∼B101'의 단면도이며, 도 12e는 도 12a의 회로 모식도이다. 또, 도 12a에 있어서는, 메모리 어레이의 설명을 위해, 실제로는 메모리 어레이 상면 전체를 덮는 수소 배리어막의 도시는 생략하고 있다.

이하, 본 실시예 4의, 실시예 1와의 상위점에 대하여, 도 5, 도 7 및 도 8을 이용하여 설명한다.

상기 실시예 1에서는, 도 5에 도시하는 바와 같이, 열 방향(DWL 방향)으로 연장하는 복수의 워드선 WL과, 워드선 WL과 동수의 플레이트선 CP을 배열하고 있지만, 본 실시예 4에서는, 도 7 및 도 8에 도시하는 바와 같이, 열 방향(DWL 방향)으로 연장하는 복수의 워드선 WL과, 이들의 복수의 워드선 WL에 공통으로 대응하는 하나의 플레이트선 CP을 배치하고 있다. 즉, 본 실시예 4에서는, 도 7 및 도 8에 도시하는 바와 같이, 메모리 어레이 전 영역에 걸쳐 하나의 플레이트선 CP을 형성하고 있는 것이다.

여기서, 도 7에서는, 워드선 WL와 거의 동수의 플레이트선 전위 공급선 CPS를 배치하고 있지만, 도 8에서는, 워드선 WL의 수보다 적은 플레이트선 전위 공급선 CPS를 배치하고 있는 점에서, 다른 것이다.

다음에, 또한 본 실시예 4의 상기 실시예 1와의 상위점에 대하여, 도 9 및 도 12를 이용하여 설명한다.

상기 실시예 1에서는, 도 9에 도시하는 바와 같이, 열 방향(DWL 방향)으로 연장하는 복수의 워드선 WL과, 워드선 WL과 동수의 플레이트선 CP을 배열하고 있지 만, 본 실시예 4에서는, 도 12에 도시하는 바와 같이, 열 방향(DWL 방향)으로 연장하는 복수의 워드선 WL과, 이들의 워드선 WL에 공통으로 대응하는 하나의 플레이트선 CP을 배치하고 있다.

또한, 상기 실시예 1에서는, 도 9에 도시하는 바와 같이, 플레이트 전위 공급선 CPS는 배선층을 이용하여 직접 플레이트선 CP에 접속되어 있지만, 본 실시예 4에서는, 도 12에 도시하는 바와 같이, 플레이트 전위 공급선 CPS는 확산층으로 형성되어 있고, 또한 트랜지스터를 거치는 일없이, 플레이트선 CP에 전위를 공급하는 구성이다.

또한, 상기 실시예 1에서는, 도 9에 도시하는 바와 같이, 플레이트 전위 공급선 CPS은, 확산층 OD, 워드선 WL의 각각과 다른 층으로 형성했지만, 본 실시예 4에서는, 도 12에 도시하는 바와 같이, 해당 플레이트 전위 공급선 CPS는, 확산층 OD와 동일 층으로 형성하고 있다.

또한, 본 실시예 4에 있어서는, 도 12에 도시하는 바와 같이, 확산층으로 형성된 플레이트 전위 공급선 CPS은, 캐패시터 콘택트 CS, 저장 노드 SS, 플레이트선 전위 공급 콘택트 CSP을 거쳐서 직접적으로 플레이트선 CP과 접속되어 있다.

본 실시예 4에 의한 반도체 기억 장치(400)에 있어서는, 상기 실시예 1에 의한 반도체 기억 장치(100)에서와 마찬가지로, 플레이트선의 전위는, 플레이트선보다 저항이 낮은 플레이트선 전위 공급선으로부터 복수 개소를 거쳐서 공급되는 것으로 할 수 있고, 이것에 의해 플레이트선 구동의 지연을 방지할 수 있고, 또한, 플레이트선 전위의 안정화, 플레이트선의 구동의 고속화를 달성할 수 있는 효과를 얻을 수 있고, 또한, 이하의 효과를 얻을 수 있다.

즉, 본 실시예 4의 구성으로서는, 플레이트선 CP의 전위를 고정한 동작 방식을 용이하게 얻을 수 있다. 특히, 특정의 메모리 셀이 동작할 때에, 이 동작하는 메모리 셀의 주위에 배치된 동작하지 않는 메모리 셀로는, 종래의 기술에서는, 통상 플레이트선에의 전위의 공급은 메모리 셀 어레이 MA의 끝에서 행하여져, 플레이트선의 저항이 높아지는 것에 의해, 이 플레이트선의 전위가 일시적으로 국소적으로 언더슈트, 또는 오버슈트를 일으키기 쉽고, 그 결과 메모리 셀의 데이터 유지의 열화로 이어지는 것이지만, 본 실시예 4의 구성에 의하면, 플레이트선에의 전위의 공급은 메모리 셀 어레이 MA의 끝뿐만 아니라, 하나의 플레이트선에 대하여, 행 방향에 대하여도, 열 방향에 대하여도 복수의 개소에서 전위를 공급하는 것이 가능해지기 때문에, 종래 기술에 비해, 특히 플레이트선의 중앙부 부근에서, 더욱더 플레이트선의 전위를 안정화하는 것이 가능해진다.

또한, 본 실시예 4의 구성으로는, 동작시에 플레이트선 CP의 전위를 구동할 필요가 없기 때문에, 강유전체 기억 장치의 고속화가 가능하다고 하는 효과를 얻을 수 있다.

또한, 본 실시예 4의 구성으로는, 플레이트선 CP의 전위를 구동할 필요가 없고, 따라서 플레이트선 전위 공급선 CPS의 전위를 고정하는 것이 되기 때문에, 결과적으로 플레이트선 전위 공급선 CPS의 구동을 필요로 하지 않고, 플레이트선 전위 공급 회로의 회로 규모를 축소할 수 있고, 또한 플레이트선 전위 공급 회로의 소비 전력을 저감할 수 있어, 이와 같이 플레이트선 전위 공급 회로 CPD의 소면적 화가 달성 가능해진다.

또한, 본 실시예 4에서는, 플레이트선 CP가 메모리 셀의 캐패시터의 상부 전극을 겸하는 구성으로 하고 있기 때문에, 새롭게 배선층을 마련하는 일없이, 플레이트선을 형성하는 것이 가능하고, 프로세스 공정의 증가를 초래하는 일없이, 용이하게 제조할 수 있다.

또, 상기 실시예 4에서는 플레이트선 전위 공급선 CPS는, 확산층 OD와 동일 층으로 형성하고 있지만, 이것은, 워드선 WL과 동일 층으로 형성하더라도 좋다. 그 경우에 있어서도, 프로세스 공정의 증가를 필요로 하지 않기 때문에 용이하게 제조할 수 있다. 또한, 상기에서는 플레이트선 전위 공급선 CPS는, 확산층 OD, 워드선 WL의 각각과 다른 층으로 형성하더라도 좋다. 그 경우, 확산층 OD, 워드선 WL 중 어느 것과 동일 층으로 형성한 경우보다, 플레이트선 전위 공급선 CPS의 저항이 내려가도록 형성, 배치하는 것이 바람직하다.

또, 도 12a에서는, 열 방향으로 배치된 플레이트선 전위 공급선 CPS의 개수는, 워드선 WL의 수로부터 1을 뺀 수를 배치해 놓지만, 그 개수는, 동작하는 메모리 셀의 주위에 배치된 동작하지 않는 메모리 셀의 데이터 유지의 열화로 이어지는, 플레이트선의 전위가 일시적으로 국소적으로 언더슈트 또는 오버슈트를 일어나지 않는 것이면, 플레이트선 전위 공급선 CPS의 개수는, 상기에 비해 적은 또는 많은 개수를 배치하여 구성하더라도 좋다. 이 경우, 특히 메모리 셀 어레이 MA의 면적이 작아지도록 배치하여 구성하는 것이 바람직하다.

또한, 플레이트선 CP에는, 열 방향으로 플레이트선 전위 공급선 CPS의 복수 의 개소에서 전위를 공급하고 있지만, 그 개소의 수도, 동작하는 메모리 셀의 주위에 배치된 동작하지 않는 메모리 셀의 데이터 유지의 열화로 이어지고, 플레이트선의 전위가 일시적으로 국소적으로 언더슈트 또는 오버슈트를 일으키지 않는 것이면, 상기에 비교해서 적게 또는 많게 구성하더라도 좋다. 이 경우, 특히, 메모리 셀 어레이 MA의 면적이 작아지도록 배치하고 구성하는 것이 바람직하다.

또한, 메모리 셀의 캐패시터가, 캐패시터의 절연막으로서 강유전체막을 이용한 강유전체 캐패시터인 것에 대하여 나타냈지만, 메모리 셀의 캐패시터를, 캐패시터의 절연막으로서 고유전체막을 이용한 고유전체 캐패시터로서도 좋다.

이상 설명한 바와 같이, 본 발명에 따른 반도체 기억 장치는, 고속, 소면적으로, 저소비 전력을 실현하는 강유전체를 탑재한 반도체 기억 장치를 제공하는 것이고, 특히 강유전체를 탑재한 반도체 기억 장치의 레이 아웃 기술 등에 유효하다.

Claims (12)

1. 기판상에 형성되고, 각각이 캐패시터를 갖는 행렬 형상으로 배열된 복수의 메모리 셀과,

   각각이 동일 행에 나란히 배열되는 상기 복수의 메모리 셀에 공통으로 접속된 복수의 비트선과,

   각각이 동일 열에 나란히 배열되는 상기 복수의 메모리 셀에 공통으로 접속된 복수의 워드선 및 플레이트선과,

   열 방향으로 나란히 배열되는 복수의 플레이트 전위 공급선과,

   상기 복수의 플레이트 전위 공급선의 각각과, 대응하는 상기 복수의 플레이트선의 각각을 전기적으로 접속하는 수단

   을 구비하고,

   상기 플레이트 전위 공급선은, 상기 플레이트선보다 저저항의 재료로 구성되고,

   상기 복수의 캐패시터의 각각은 그 주위를 수소 배리어막으로 덮고,

   상기 복수의 플레이트 전위 공급선은 상기 수소 배리어막보다 아래쪽에 배치되고,

   상기 복수의 플레이트 전위 공급선은, 평면적으로 보아 상기 수소 배리어막이 배치되어 있는 영역 내에서, 동일한 상기 플레이트선의 복수 개소에서, 상기 동일한 플레이트선과 전기적으로 접속되어 있는

   것을 특징으로 하는 반도체 기억 장치.
2. 제 1 항에 있어서,

   상기 복수의 플레이트선의 각각은, 상기 동일 열에 나란히 배열되는 상기 복수의 메모리 셀의 각각에 포함되는 상기 캐패시터의 상부 전극을 겸하는 것을 특징으로 하는 반도체 기억 장치.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 복수의 플레이트 전위 공급선은, 상기 기판 중에 형성된 확산층으로 이루어지는 것을 특징으로 하는 반도체 기억 장치.
4. 제 1 항 또는 제 2 항에 있어서,

   상기 복수의 플레이트 전위 공급선은 상기 워드선과 같은 층으로 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

   하나의 상기 수소 배리어막으로 덮힌 상기 복수의 메모리 셀은, 열 방향에 있어서 적어도 2개의 메모리 셀 군으로 분할되고,

   동일 열에 나란히 배열되고, 서로 다른 상기 메모리 셀 군에 속하는 메모리 셀은, 서로 다른 플레이트선에 접속되어 있는

   것을 특징으로 하는 반도체 기억 장치.
6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

   상기 플레이트선은 상기 플레이트 전위 공급선과 전기적으로 접속하는 수단에 의해서 선택적으로 동작하는 것을 특징으로 하는 반도체 기억 장치.
7. 제 6 항에 있어서,

   상기 플레이트선과 상기 플레이트 전위 공급선을 전기적으로 접속하는 수단이 적어도 하나의 트랜지스터를 포함하는 선택 회로인 것을 특징으로 하는 반도체 기억 장치.
8. 제 7 항에 있어서,

   상기 선택 회로에 포함되는 트랜지스터 중 적어도 하나의 트랜지스터의 게이 트는 상기 워드선에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
9. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,

   상기 플레이트선과 상기 플레이트 전위 공급선을 전기적으로 접속하는 수단은, 배선 및 콘택트 플러그 중 적어도 하나를 이용하여 구성되어 있고,

   상기 플레이트선과 상기 플레이트 전위 공급선이 직접 전기적으로 접속되어 있는

   것을 특징으로 하는 반도체 기억 장치.
10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,

    상기 플레이트 전위 공급선은 전원 배선인 것을 특징으로 하는 반도체 기억 장치.
11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,

    상기 캐패시터는 강유전체 캐패시터 또는 고유전체 캐패시터인 것을 특징으로 하는 반도체 기억 장치.
12. 기판 상에 형성되고, 각각이 캐패시터를 갖는 행렬 형상으로 배열된 복수의 메모리 셀과,

    각각이 동일 행에 나란히 배열되는 상기 복수의 메모리 셀에 공통으로 접속된 복수의 비트선과,

    각각이 동일 열에 나란히 배열되는 상기 복수의 메모리 셀에 공통으로 접속된 복수의 워드선과,

    상기 복수의 워드선에 대하여 공통으로 마련된 하나의 플레이트선과,

    열 방향으로 나란히 배열되는 복수의 플레이트 전위 공급선과,

    해당 복수의 플레이트 전위 공급선과, 상기 플레이트선을 전기적으로 접속하는 수단

    을 구비하고,

    상기 플레이트 전위 공급선은 상기 플레이트선보다 저저항의 재료로 구성되고,

    상기 복수의 캐패시터의 각각은 그 주위를 수소 배리어막으로 덮고,

    상기 복수의 플레이트 전위 공급선은 상기 수소 배리어막보다 아래쪽에 배치되고,

    상기 복수의 플레이트 전위 공급선은, 평면적으로 보아 상기 수소 배리어막이 배치되어 있는 영역 내에서, 동일한 상기 플레이트선의 복수 개소에서, 상기 동일한 플레이트선과 전기적으로 접속되어 있는

    것을 특징으로 하는 반도체 기억 장치.

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