KR20070021946A - 반도체 기억 장치 - Google Patents

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KR20070021946A
KR20070021946A KR1020060077694A KR20060077694A KR20070021946A KR 20070021946 A KR20070021946 A KR 20070021946A KR 1020060077694 A KR1020060077694 A KR 1020060077694A KR 20060077694 A KR20060077694 A KR 20060077694A KR 20070021946 A KR20070021946 A KR 20070021946A
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다카시 미키
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마츠시타 덴끼 산교 가부시키가이샤
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Abstract

본 발명은 고속 동작이 가능하고, 소면적을 갖고 저소비 전력을 실현한 강유전체를 탑재한 반도체 기억 장치를 제공하기 위한 것으로, 행렬 형상으로 배치된 복수의 메모리셀 MC과, 행 방향으로 정렬되는 복수의 비트선 BL 및 복수의 플레이트선 전위 공급선 SCP와, 열 방향으로 정렬되는 복수의 워드선 WL 및 복수의 플레이드선 CP와, 복수의 비트선의 각각과 전기적으로 접속되어, 열 방향으로 정렬되는 복수의 센스 앰프 회로 SA와, 열 방향에 정렬되는 해당 플레이트선 전위 공급선 SCP를 구동하는 복수의 플레이트선 전위 공급 회로 CPD와, 플레이트 전위 공급선 SCP와 복수의 플레이트선 CP를 전기적으로 접속하는 수단을 구비하고, 복수의 플레이트 전위 공급선 SCP의 각각을, 동일 플레이트선 CP 상의 다른 개소에서, 해당 플레이트선 CP에 전기적으로 접속했다.

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치를 설명하는 평면도,
도 2는 본 발명의 실시예 2에 따른 반도체 기억 장치를 설명하는 평면도,
도 3은 본 발명의 실시예 3에 따른 반도체 기억 장치를 설명하는 평면도,
도 4는 본 발명의 실시예 4에 따른 반도체 기억 장치를 설명하는 평면도,
도 5a는 실시예 1의 반도체 기억 장치에 있어서의 메모리셀 어레이를 나타내는 평면도,
도 5b는 도 5a의 A1-A1'선 단면도,
도 5c는 도 5a의 A2-A2'선 단면도,
도 5d는 도 5a의 B1-B1'선 단면도,
도 5e는 도 5a의 메모리셀 어레이의 회로 모식도,
도 6a는 실시예 2의 반도체 기억 장치에 있어서의 메모리셀 어레이를 나타내는 평면도,
도 6b는 도 6a의 A1-A1'선 단면도,
도 6c는 도 6a의 A2-A2'선 단면도,
도 6d는 도 6a의 B1-B1'선 단면도,
도 6e는 도 6a의 메모리셀 어레이의 회로 모식도,
도 7a는 실시예 3의 반도체 기억 장치에 있어서의 메모리셀 어레이를 나타내는 평면도,
도 7b는 도 7a의 A1-A1'선 단면도,
도 7c는 도 7a의 A2-A2'선 단면도,
도 7d는 도 7a의 B1-B1'선 단면도,
도 7e는 도 7a의 메모리셀 어레이의 회로 모식도,
도 8a는 실시예 4의 반도체 기억 장치에 있어서의 메모리셀 어레이를 나타내는 평면도,
도 8b는 도 8a의 A1-A1'선 단면도,
도 8c는 도 8a의 A2-A2'선 단면도,
도 8d는 도 8a의 B1-B1'선 단면도,
도 8e는 도 8a의 메모리셀 어레이의 회로 모식도,
도 9는 본 발명의 실시예 5에 따른 반도체 기억 장치를 설명하는 평면도,
도 10a는 실시예 5의 반도체 기억 장치에 있어서의 메모리 어레이를 나타내는 평면도,
도 10b는 도 10a의 A1-A1'선 단면도,
도 10c는 도 10a의 A2-A2'선 단면도,
도 10d는 도 10a의 B1-B1'선 단면도,
도 10e는 도 10a의 메모리셀 어레이의 회로 모식도,
도 11은 특허 문헌 1에 개시된 종래의 반도체 기억 장치를 설명하는 평면도,
도 12는 특허 문헌 2에 개시된 종래의 반도체 기억 장치를 설명하는 평면도,
도 13a는 본 발명의 실시예 6의 반도체 기억 장치에 있어서의 비트선과 플레이트선 전위 공급선을 다른 층에 형성한 예를 설명하는 평면도,
도 13b는 도 13a의 A1-A1'선 단면도,
도 13c는 도 13a의 A2-A2'선 단면도,
도 13d는 도 13a의 B1-B1'선 단면도,
도 13e는 도 13a의 메모리셀 어레이의 회로 모식도,
도 14a는 본 발명의 실시예 7의 반도체 기억 장치에 있어서의 비트선과 플레이트선 전위 공급선을 다른 층에 형성한 다른 예를 설명하는 평면도,
도 14b는 도 14a의 A1-A1'선 단면도,
도 14c는 도 14a의 A2-A2'선 단면도,
도 14d는 도 14a의 B1-B1'선 단면도,
도 14e는 도 14a의 메모리셀 어레이의 회로 모식도,
도 15는 본 발명의 실시예 8의 반도체 기억 장치에 있어서의, 상기 실시예 1의 플레이트선 전위 공급선의 폭을 비트선의 폭보다 굵게 한 예를 나타내는 평면도,
도 16은 본 발명의 실시예 9의 반도체 기억 장치에 있어서의, 상기 실시예 1의 플레이트선 전위 공급 회로를, 열 방향으로 정렬되는 복수의 센스 앰프 회로 사이 이외에 배치한 예를 나타내는 평면도,
도 17a는 본 발명의 실시예 10의 반도체 기억 장치에 있어서의, 하나의 플레 이트선 전위 공급 회로에 네 개의 플레이트선 전위 공급선을 접속한 예를 나타내는 도면,
도 17b는 본 발명의 실시예 10의 반도체 기억 장치에 있어서의, 하나의 플레이트선 전위 공급 회로에 두 개의 플레이트선 전위 공급선을 접속한 예를 나타내는 도면,
도 17c는 상기 실시예 1의 플레이트선 전위 공급 회로와 플레이트선 전위 공급선의 접속을 나타내는 도면,
도 18a는 본 발명의 실시예 11의 반도체 기억 장치에 있어서의, 상기 실시예 1의 플레이트선 전위 공급선을 선택 수단을 통해 플레이트선 전위 공급 회로에 접속한 예를 나타내는 도면,
도 18b는 네 개의 플레이트선 전위 공급선을 각각 선택 수단을 통해 하나의 플레이트선 전위 공급 회로에 접속한 예를 나타내는 도면,
도 18c는 두 개의 플레이트선 전위 공급선을, 각각 선택 수단을 통해 하나의 플레이트선 전위 공급 회로에 접속한 예를 나타내는 도면,
도 19는 본 발명의 실시예 12의 반도체 기억 장치에 있어서의, 도 18c에 나타내는 플레이트선 전위 공급선과 선택 수단의 접속의 변형예를 나타내는 도면,
도 20a는 본 발명의 실시예 13의 반도체 기억 장치에 있어서의, 상기 실시예 1의 플레이트선 전위 공급선에, 전원 배선에 의해 전위를 공급하는 예를 나타내는 도면,
도 20b는 본 발명의 실시예 13의 반도체 기억 장치에 있어서의, 상기 실시예 1의 플레이트선 전위 공급선의 전위를, 그라운드 전원 배선에 의해 고정한 예를 나타내는 도면,
도 21a는 본 발명의 실시예 14의 반도체 기억 장치에 있어서의, 상기 실시예 1의 메모리셀 어레이에 있어서의 메모리셀의 배열을 열 방향만의 배열로 한 예를 나타내는 평면도,
도 21b는 본 발명의 실시예 15의 반도체 기억 장치에 있어서의, 상기 실시예 1의 메모리셀 어레이에 있어서의 메모리셀의 배열을 행 방향만의 배열로 한 예를 나타내는 평면도.
도면의 주요 부분에 대한 부호의 설명
101, 101a, 101b, 101c, 101d, 102∼105 : 반도체 기억 장치
OD : 확산층 BL : 비트선
SS : 스토리지 노드 FE : 커패시터 강유전체막
CP : 플레이트선 SCP : 플레이트선 전위 공급선
WL : 워드선 CS : 스토리지 노드 콘택트
CB : 비트선 콘택트 CPC : 배선 콘택트
CSP : 플레이트선 전위 공급 콘택트
SA : 센스 앰프 회로 CPD : 플레이트선 전위 공급 회로
CCP : 플레이트선 구동 신호선 CAP : 커패시터
MC : 메모리셀 MA : 메모리셀 어레이
DWL : 열 방향 DBL : 행 방향
TR : 트랜지스터
SL1, SL2, SL3, SL4, SLa, SLb : 선택 수단
본 발명은, 반도체 기억 장치에 관한 것으로, 특히 강유전체를 탑재한 반도체 기억 장치에 적용한 경우에 유효한 기술에 관한 것이다.
최근, 강유전체막을 커패시터의 절연막으로서 이용하는 것에 의해 데이터의 기억을 비휘발성으로 하는 반도체 기억 장치가 알려져 있다.
강유전체의 분극 상태의 천이는 히스테리시스 특성을 나타내고, 강유전체에 걸리는 전압이 0으로 되었을 때에도 강유전체에는 잔류 분극이 남고, 이것을 이용하여 데이터의 비휘발성 기억을 행하는 것이다.
이 비휘발성 데이터를 강유전체 커패시터로부터 판독하기 위해서는 강유전체 커패시터에 전압을 인가할 필요가 있으며, 일반적으로 강유전체 커패시터의 전극을 구성하는 플레이트선을 구동하여 판독을 실행하고 있다.
플레이트선은 워드선 방향으로 정렬되는 복수의 메모리셀을 구동하고 있지만, 플레이트선이 구동하는 강유전체 커패시터의 용량은, 통상 다이내믹 방식의 반도체 기억 장치에서 이용되는 실리콘 산화막으로 형성되는 커패시터에 비해 너무 커, 플레이트선에 연결되는 부하 용량이 과대하게 된다. 또한, 플레이트선은 구성 재료로서 Ir이나 IrO가 사용되고 있기 때문에, 저항이 크다.
이러한 플레이트선에 연결되는 부하 용량의 과대, 또한, 플레이트선의 고저항은 기억 장치의 액세스 시간이 현저히 커진다고 하는 과제로 이어진다.
한편, 플레이트선을 적절한 속도로 구동하기 위해서는, 구동 능력이 큰 MOS 트랜지스터를 이용할 필요가 있어, 소비 전력, 레이아웃 면적이 증대한다고 하는 문제가 있다.
그래서, 상기 종래의 과제인 플레이트선의 부하 용량의 과대, 또한, 레이아웃 면적의 증대를 개선하는 방법으로서, 플레이트선 분할 방식, 플레이트선 전위 고정 방식 등의 회로 방식, 회로 동작이 제안되어 있다.
이하, 종래의 강유전체를 탑재한 반도체 기억 장치에 대하여 설명한다.
우선, 제 1 종래 방식에서는, 플레이트선 구동 방식에서는 상기 과제를 회피할 수 없다고 하여, 플레이트선을 구동하지 않고, 플레이트선의 전위를 고정한 상태로 동작하는 반도체 회로를 개시하고 있다(예컨대, 특허 문헌 1 참조). 이 방식에 의하면, 플레이트선을 구동하지 않기 때문에, 플레이트선 구동 시간을 생략하여, 액세스 시간의 증대를 방지할 수 있다.
또한, 제 2 종래 방식인 플레이트선 분할 방식에서는, 하나의 워드선에 대하여 복수의 플레이트선을 마련하는 반도체 회로를 개시하고 있다(예컨대, 특허 문헌 2 참조). 이 방식에 의하면, 하나의 워드선에 대하여 복수의 플레이트선을 설치함으로써, 필요한 메모리셀만을 동작 가능하고, 플레이트선에 연결되는 부하 용량의 증대를 막아, 액세스 시간의 증대를 방지할 수 있다.
(특허 문헌 1) 일본 공개 특허 공보 평10-162587호
(특허 문헌 2) 일본 공개 특허 공보 평10-162589호
그러나, 상기한 바와 같은 종래 기술에서는, 이하와 같은 과제가 생각된다. 여기서는, 특허 문헌 1, 2 중 어느 것에 있어서도, 레이아웃은 특별히 지정하지 않고 있기 때문에, 일반적으로 생각되는 레이아웃을 가정하여 설명한다.
우선, 특허 문헌 1에 있어서의 방식에서는, 통상, 도 11에 나타내는 바와 같은 레이아웃이 생각된다. 이하에, 이 레이아웃에 관하여 도 11을 참조하면서 설명한다.
도 11은 제 1 종래 방식의 반도체 기억 장치를 설명하는 평면도이다. 여기서, 반도체 기억 장치는 열 방향 DWL로 연장하는 워드선 WL을 복수 배열하고, 행 방향 DBL로 연장하는 비트선 BL을 복수 배열하며, 메모리 어레이 MA 정도 크기의 하나의 플레이트선 CP를 배치하고, 메모리 어레이 MA의 행 방향 DBL에서 메모리 어레이 MA에 인접하도록 센스 앰프 회로 SA를, 메모리 어레이 MA의 열 방향 DWL에 있어서 메모리 어레이 MA에 인접하도록 플레이트선 전위 공급 회로 CPD를 배열하고 있고, 비트선 BL은 센스 앰프 회로 SA와 접속되어 있으며, 플레이트선 CP는 플레이트선 전위 공급 회로 CPD와 접속되어 있다.
이 회로 방식에서는, 플레이트선 CP의 전위를 고정한 동작 방식을 이용하지 만, 통상, 플레이트선으로의 전위의 공급은 메모리셀 어레이 MA의 단(端)에서 행해진다. 그러나, 메모리셀 어레이의 주위에서만 플레이트선의 전위를 공급하는 경우, 특정한 메모리셀이 동작할 때에, 이 동작된 메모리셀의 주위에 배치된, 동작하지 않는 메모리셀에서는, 플레이트선의 저항이 높은 것에 의해, 이 플레이트선의 전위가 일시적, 국소적으로 언더슈트 또는 오버슈트를 일으키기 쉽고, 메모리셀의 데이터 유지의 열화로 이어진다고 하는 과제가 발생하는 것이 본 건 발명자의 해석으로 명백하게 되었다.
예컨대, 도 11 내의 Pos1의 메모리셀을 동작시킨 경우에, Pos1 부근의 플레이트선 전위가 변동하고, 동작시키고 있지 않은 Pos2의 부근의 플레이트선 전위는, 메모리셀 어레이의 주위로부터 플레이트선의 전위를 공급하고 있지만, 플레이트선의 저항이 높기 때문에 전위 공급 부족이 일어나, Pos1의 플레이트선 전위 변동에 맞춰, Pos2의 부근의 플레이트선 전위도 변동하고, 나아가서는 Pos2 부근의 메모리셀의 간단한 기록 동작이 행해져, 메모리셀의 데이터 유지의 열화로 이어진다는 것이다.
또한, 이 과제에 대하여, 메모리셀 어레이를 소규모화하고자 하면, 더 많은 플레이트선 전위 발생 회로 CPD를 마련할 필요가 있어, 반도체 기억 장치의 대면적화로 이어진다.
다음에, 특허 문헌 2에 있어서의 방식에서는, 통상, 도 12에 나타내는 바와 같은 레이아웃이 생각된다.
이하에, 이 레이아웃에 관하여 도 12를 참조하면서 설명한다.
도 12는 제 2 종래 방식의 반도체 기억 장치를 설명하는 평면도이다. 여기서, 반도체 기억 장치는 열 방향 DWL로 연장하는 플레이트선 CP와, 워드선 WL을 배열하고(여기서는, 하나의 워드선 WL에 대하여 두 개의 플레이트선 CP를 배열하고 있음), 행 방향 DBL로 연장하는 비트선 BL을 배열하며, 메모리 어레이 MA의 행 방향 DBL로부터 메모리 어레이 MA에 인접하도록 센스 앰프 회로 SA를, 메모리 어레이 MA의 열 방향 DWL에 있어서 메모리 어레이 MA에 인접하도록 플레이트선 전위 공급 회로 CPD를 배열하고 있고, 비트선 BL은 센스 앰프 회로 SA와 접속되어 있고, 플레이트선 CP는 플레이트선 전위 공급 회로 CPD와 접속되어 있다.
이 방식에서는, 강유전체를 탑재한 반도체 기억 장치가 미세화, 고집적화가 진행되면, 플레이트선 CP의 부하 용량, 저항이 무시할 수 없는 레벨로 되어, 고속화를 진행시키는 데에 있어서 더욱 과제로 된다.
또한, 이 과제에 대하여, 플레이트선 CP를 구동할 능력을 향상시키고자 하면, 플레이트선 전위 발생 회로 CPD에 구동 능력이 큰 트랜지스터를 이용해야 하고, 플레이트선 전위 발생 회로 CPD의 대면적화로 이어진다.
또한, 이 과제에 대하여, 추가로 플레이트선 CP의 분할을 실행하여 대응하고자 하면, 복수의 플레이트선 전위 발생 회로 CPD를 마련할 필요가 있어, 강유전체 기억 장치의 대면적화로 이어진다.
본 발명은, 상기 과제에 감안하여, 플레이트선으로의 전위 공급의 레이아웃을 고안하는 것에 의해, 고속 동작 가능하고, 소면적이고, 또한 저소비 전력을 실현할 수 있는 강유전체를 탑재한 반도체 기억 장치를 제공하는 것을 목적으로 한 다.
상기한 과제를 해결하기 위해, 본 발명은, 반도체 기억 장치에 있어서, 워드선과 같은 방향으로 배치된 플레이트선에 전위를 공급하는 플레이트 전위 공급선을, 비트선과 같은 방향으로, 단수 또는 복수 배치한 것이다.
본 발명의 반도체 기억 장치는, 행렬 형상으로 배치된 복수의 메모리셀과, 행 방향으로 정렬되는 복수의 비트선 및 복수의 플레이트 전위 공급선과, 열 방향으로 정렬되는 복수의 워드선 및 복수의 플레이트선과, 상기 복수의 비트선 각각과 전기적으로 접속하고, 열 방향으로 정렬되는 복수의 센스 앰프 회로와, 열 방향으로 정렬되는 복수의 플레이트선 전위 공급 회로와, 상기 복수의 플레이트 전위 공급선의 각각과, 상기 복수의 플레이트선 각각을 전기적으로 접속하는 수단과, 상기 복수의 플레이트 전위 공급선 각각과, 상기 복수의 플레이트선 전위 공급 회로의 각각을 전기적으로 접속하는 수단을 구비하고, 상기 복수의 비트선의 각각은 동일 행으로 정렬되는 상기 복수의 메모리셀의 각각에 공통으로 접속되고, 상기 복수의 워드선 및 상기 복수의 플레이트선의 각각은, 동일 열로 정렬되는 상기 복수의 메모리셀의 각각에 공통으로 접속되며, 상기 복수의 메모리셀의 각각은 게이트 전극이 상기 워드선과 접속한 선택 트랜지스터를 통해 상기 비트선과 전기적으로 접속되고, 또한 상기 플레이트선과 전기적으로 접속하는 커패시터를 갖고 있고, 상기 복수의 플레이트 전위 공급선의 각각은 동일 플레이트선 상의 서로 다른 개소에서 해당 플레이트선에 전기적으로 접속되어 있는 것이다.
본 발명에 의하면, 하나의 플레이트선의 전위를 복수의 플레이트선 전위 공 급선으로부터 공급하는 것이 가능해져, 플레이트선 구동의 지연을 방지할 수 있고, 플레이트선 전위의 안정화, 플레이트선 구동의 고속화가 가능해지는 효과가 있으며, 또한 각각의 플레이트선 전위 공급 회로를 소면적화할 수 있다고 하는 효과가 있다.
또한, 플레이트선 전위 공급 회로는 열 방향으로 연장하는 복수의 플레이트선에 대하여 최소 하나 배치되면 좋기 때문에, 플레이트선 전위 공급 회로를 소면적화할 수 있다고 하는 효과가 있다.
또한, 열 방향으로 배치된 복수의 메모리셀 열에서, 메모리셀 열 사이에 플레이트선 전위 공급 회로가 배치되지 않는 것에 의해, 메모리셀의 배열의 주기성을 높이는 것이 가능해지고, 메모리셀의 형상 형성에 있어 형상 안정성이 증가하고, 나아가서는, 메모리셀의 특성의 편차를 감소시킬 수 있다고 하는 효과가 있다.
본 발명의 반도체 기억 장치에 있어서, 상기 커패시터는 강유전체 커패시터 또는 고유전체 커패시터인 것이 바람직하다.
또한, 본 발명의 반도체 기억 장치에 있어서, 상기 플레이트 전위 공급선은 상기 비트선과 같은 층에 형성되어 있는 것이 바람직하다.
이 구성에 의하면, 새롭게 배선층을 마련하는 일없이 플레이트 전위 공급선을 마련하는 것이 가능해지기 때문에, 프로세스 공정의 증가를 초래하는 일이 없고, 플레이트 전위 공급선을 용이하게 제조하는 것이 가능해진다.
또한 이 구성에 의하면, 플레이트 전위 공급선은 고속 동작이 가능한 비트선의 저항 특성, 부하 용량을 이용하기 위해, 비트선과 같거나, 또는 비트선보다 폭 이 넓은 배선을 이용함으로써 비트선의 구동 시간보다 더 고속인 동작이 가능해져, 플레이트선 구동의 고속화, 나아가서는, 강유전체 기억 장치의 고속 동작이 가능해진다.
또한, 본 발명의 반도체 기억 장치에 있어서, 상기 플레이트 전위 공급선은 상기 비트선과 다른 층에 형성되어 있도록 하더라도 좋다.
이 구성에 의하면, 상기 플레이트 전위 공급선은 상기 비트선과 동층에 형성되어 있는 경우보다, 플레이트 전위 공급선의 폭을 굵게 할 수 있고, 이 때문에, 기억 장치의 동작을 고속화하는 것이 가능해진다.
또한, 본 발명의 반도체 기억 장치에 있어서, 상기 플레이트 전위 공급선은, 상기 복수의 비트선 각각과 거의 동일한 형상으로, 또는 인접하는 비트선과의 간격이, 인접하는 두 개의 비트선의 간격과 거의 동일 간격으로 배치되어 있는 것이 바람직하다.
이 구성에 의하면, 플레이트 전위 공급선과, 비트선은 주기적으로 배치되어 있는 것에 의해, 집적화를 높일 수 있어, 강유전체 기억 장치를 소면적화할 수 있는 효과가 있다. 또한, 형상의 안정화와 평탄화성을 높일 수 있고, 나아가서는, 플레이트 전위 공급선과 비트선의 저항 특성과, 부하 용량의 편차를 감소시킬 수 있다.
또한, 본 발명의 반도체 기억 장치에 있어서, 상기 각 플레이트 전위 공급선은 상기 복수의 비트선 각각과 다른 형상으로 형성되어 있더라도 좋다.
이 구성에 의하면, 플레이트 전위 공급선의 폭을, 비트선의 폭보다 굵게 할 수 있고, 이 때문에, 기억 장치의 동작을 고속화하는 것이 가능해진다.
또한, 본 발명의 반도체 기억 장치에 있어서, 상기 복수의 메모리셀은 열 방향에서 적어도 두 개의 메모리셀군으로 분할되어 있고, 동일 열로 정렬되고, 다른 상기 메모리셀군에 속하는 메모리셀은 다른 상기 플레이트선에 접속되어 있는 것이 바람직하다.
이 구성에 의하면, 하나의 워드선에 대한 플레이트선이 분할되어 있기 때문에, 해당 분할된 하나의 플레이트선의 부하 용량을 작게 할 수 있다. 이 때문에, 플레이트선 전위를 안정화할 수 있고, 또한 플레이트선의 구동을 더욱 고속화할 수 있으며, 또한 각각의 플레이트선 전위 공급 회로를 더욱 소면적화할 수 있다고 하는 효과를 얻을 수 있다.
또한, 본 발명의 반도체 기억 장치에 있어서, 상기 복수의 플레이트선 전위 공급 회로의 각각은 해당 각 플레이트선 전위 공급 회로와, 상기 각 플레이트 전위 공급선을 선택적 전기적으로 접속하는 수단에 의해, 선택적으로 동작하는 것이 바람직하다.
이 구성에 의하면, 복수의 플레이트선 전위 공급 회로의 각각을 선택적으로 동작시키는 것이 가능하기 때문에, 저소비 전력화할 수 있다고 하는 효과를 얻을 수 있다.
또한, 본 발명의 반도체 기억 장치에 있어서, 상기 각 플레이트 전위 공급선과, 상기 복수의 플레이트선 각각을 전기적으로 접속하는 수단은 선택 회로인 것이 바람직하다.
이 구성에 의하면, 하나의 플레이트 전위 공급선으로, 복수의 플레이트선 중 필요한 수의 플레이트선을, 선택적으로 구동할 수 있기 때문에, 소면적화·저소비 전력화가 가능해진다.
또한, 본 발명의 반도체 기억 장치에 있어서, 상기 각 플레이트 전위 공급선과, 상기 복수의 플레이트선 각각을 전기적으로 접속하는 수단은, 적어도 하나 이상의 트랜지스터를 포함하는 선택 회로인 것이 바람직하다.
이 구성에 의하면, 상기와 마찬가지로, 하나의 플레이트 전위 공급선에서 복수의 플레이트선 중 필요한 수의 플레이트선을 선택적으로 구동할 수 있기 때문에, 소면적화·저소비 전력화가 가능해진다.
또한, 본 발명의 반도체 기억 장치에 있어서, 상기 선택 회로에 포함되는 트랜지스터 중, 적어도 하나의 트랜지스터의 게이트는, 상기 워드선에 접속되어 있는 것이 바람직하다.
이 구성에 의하면, 플레이트선은, 워드선과 동기하여 구동하는 것이 가능해지기 때문에, 반도체 기억 장치의 회로 구성·동작 방식이 용이해 진다고 하는 효과를 얻을 수 있다. 또한, 워드선과, 해당 트랜지스터의 게이트를, 공용의 배선으로 구성할 수 있기 때문에, 메모리셀의 소면적화가 더욱 가능해진다.
또한, 본 발명의 반도체 기억 장치에 있어서, 상기 선택 회로에 포함되는 트랜지스터 중, 적어도 하나의 트랜지스터의 게이트는 플레이트선 구동 신호선에 접속되어 있는 것이 바람직하다.
이 구성에 의하면, 플레이트선은 워드선과 비동기로 구동하는 것이 가능해지 기 때문에, 플레이트선 전위 공급선의 전위를 고정해 놓는 것이 가능해져, 회로의 고속화가 가능해진다. 또한, 나아가서는, 플레이트선 전위 공급선의 전위를 고정하는 것은, 플레이트선 전위 공급선의 구동을 필요로 하지 않기 때문에, 플레이트선 전위 공급 회로의 회로 규모를 축소할 수 있으며, 또한 플레이트선 전위 공급 회로의 소비 전력을 감소시킬 수 있고, 또한, 플레이트선 전위 공급 회로의 소면적화가 가능해진다.
또한, 본 발명의 반도체 기억 장치에 있어서, 상기 각 플레이트선 전위 공급 회로는 열 방향으로 정렬되는 상기 복수의 센스 앰프 회로 중 두 개의 사이에 배치되어 있는 것이 바람직하다.
이 구성에 의하면, 센스 앰프 회로와, 플레이트선 전위 공급 회로가, 같은 열 방향으로 배열되는 것에 의해, 회로 배열의 주기성을 높이는 것이 가능해져, 회로 패턴의 형상 형성에 있어 형상 안정성이 향상되고, 나아가서는, 센스 앰프 회로와 플레이트선 전위 공급 회로의 특성의 편차를 감소시킬 수 있다고 하는 효과가 있다.
또한, 본 발명의 반도체 기억 장치에 있어서, 상기 각 플레이트 전위 공급선과, 상기 복수의 플레이트선 각각을 전기적으로 접속하는 수단은 도전성 부재이며, 상기 각 플레이트 전위 공급선과, 상기 복수의 플레이트선의 각각이 직접 전기적으로 접속되어 있는 것이 바람직하다.
이 구성에 의하면, 플레이트선의 전위를 고정한 동작 방식을, 용이하게 얻을 수 있다고 하는 효과가 있다. 특히, 종래는 메모리셀 어레이의 외주 가장자리부로 만 플레이트선의 전위 공급을 행하고 있지 않기 때문에, 동작 시에 동작한 메모리셀 주위에 배치된 메모리셀에서는, 플레이트선의 저항이 높고, 플레이트선의 전위가 국소적으로 언더슈트, 오버슈트를 일으키기 쉽고, 나아가서는, 메모리셀의 데이터 유지의 열화로 이어진다고 하는 문제가 있었지만, 이 구성에 의하면, 플레이트선에 대하여 행 방향에서도 열 방향에서도 복수의 개소에서 전위를 공급하는 것이 가능해지기 때문에, 또한 플레이트선의 전위를 안정화하는 것이 가능해진다.
또한, 본 발명의 반도체 기억 장치에 있어서, 상기 각 플레이트선 전위 공급 회로는 전원 배선인 것이 바람직하다.
이 구성에 의하면, 플레이트선에 전위를 공급하는 회로 구성은 간단하고 점유 면적이 작은 것으로 되기 때문에, 반도체 기억 장치는 설계하기 쉽게 된다. 또한, 플레이트선에 전위를 공급할 능력은 충분한 것으로 할 수 있다.
본 발명에 따른 반도체 기억 장치는, 복수의 메모리셀과, 행 방향으로 연장하는 비트선 및 플레이트 전위 공급선과, 열 방향으로 연장하는 워드선 및 플레이트선과, 상기 비트선과 전기적으로 접속한 센스 앰프 회로와, 상기 플레이트 전위 공급선에 플레이트선 전위를 공급하는 플레이트선 전위 공급 회로를 구비하고, 상기 메모리셀은 적어도 행 방향, 또는 열 방향으로 복수 배열되고, 동일 행의 메모리셀은 동일한 비트선에 의해 데이터가 액세스되며, 동일 열의 메모리셀은 동일한 워드선에 의해 선택되고, 또한 동일한 플레이트선에 의해 플레이트선 전위가 공급되며, 상기 플레이트 전위 공급선과 플레이트선은 그 교차부에서 전기적으로 접속되는 것이다.
이 구성에 의하면, 하나의 플레이트선에 복수의 플레이트 전위 공급선으로부터 플레이트 전위를 공급함으로써, 플레이트선 구동의 고속화를 도모할 수 있고, 또한, 플레이트선 전위 공급 회로의 수를 하나로 하여, 플레이트선 전위 공급 회로의 점유 면적을 축소할 수 있다.
또한, 본 발명의 반도체 기억 장치에 있어서, 상기 플레이트 전위 공급선과 상기 복수의 플레이트선을 전기적으로 접속하는 수단이 도전성 부재이며, 상기 플레이트 전위 공급선과 상기 복수의 플레이트선이 직접 전기적으로 접속되어 있는 것이 바람직하다.
이 구성에 의하면, 플레이트선의 전위를 고정한 동작 방식을 용이하게 얻을 수 있다고 하는 효과가 있다.
또한, 본 발명의 반도체 기억 장치에 있어서, 상기 플레이트선 전위 공급 회로는 전원 배선인 것이 바람직하다.
이 구성에 의하면, 플레이트선에 전위를 공급하는 회로 구성은, 간단하고, 점유면적이 작은 것으로 되기 때문에, 반도체 기억 장치는 설계하기 쉬운 것으로 된다. 또한, 플레이트선에 전위를 공급할 능력은 충분한 것으로 할 수 있다.
본 발명의 반도체 기억 장치에 있어서, 상기 복수의 메모리셀은, 열 방향으로 일렬만 배열되어, 상기 행 방향으로 연장하는 비트선 및 플레이트 전위 공급선은 각각 복수 배열되고, 상기 센스 앰프 회로는 열 방향으로 복수 배열되고, 각 센스 앰프 회로는 대응하는 비트선과 전기적으로 접속되고, 상기 플레이트선 전위 공급 회로는 열 방향으로 복수 배열되고, 각 플레이트선 전위 공급 회로는 대응하는 플레이트 전위 공급선과 전기적으로 접속되며, 상기 열 방향으로 연장하는 워드선 및 플레이트선은 상기 일렬로 배열된 복수의 메모리셀에 공통 접속되고, 상기 복수의 메모리셀의 각각은 게이트 전극이 상기 워드선과 접속한 선택 트랜지스터를 통해 상기 비트선과 전기적으로 접속되고, 또한 상기 플레이트선과 전기적으로 접속된 강유전체 커패시터를 가지며, 상기 복수의 플레이트 전위 공급선은 동일 플레이트선상의 적어도 1개소 이상에서 전기적으로 해당 플레이트선에 접속되는 것이 바람직하다.
이 구성에 의하면, 하나의 플레이트선에 복수의 플레이트 전위 공급선으로부터 플레이트 전위를 공급할 수 있어, 플레이트선의 구동의 고속화를 도모할 수 있다.
본 발명의 반도체 기억 장치에 있어서, 상기 복수의 메모리셀은, 행 방향으로 일렬만 배열되고, 상기 열 방향으로 연장하는 워드선 및 플레이트선은 각각 복수 배열되며, 상기 센스 앰프 회로는 상기 복수의 메모리셀에 대하여 하나 마련되어, 상기 비트선과 전기적으로 접속되고, 상기 플레이트선 전위 공급 회로는 상기 복수의 메모리셀에 대하여 하나 마련되어, 상기 플레이트 전위 공급선과 전기적으로 접속되고, 상기 행 방향으로 연장하는 비트선 및 플레이트 전위 공급선은 상기 일렬로 배열된 복수의 메모리셀에 공통 접속되고, 상기 복수의 메모리셀의 각각은 게이트 전극이 상기 워드선과 접속한 선택 트랜지스터를 통해 상기 비트선과 전기적으로 접속되고, 또한 상기 플레이트선과 전기적으로 접속된 강유전체 커패시터를 가지며, 상기 하나의 플레이트선 전위 공급 회로에 접속된 플레이트 전위 공급선은 상기 복수의 플레이트선과 전기적으로 접속되는 것이 바람직하다.
이 구성에 의하면, 하나의 플레이트 전위 공급선에 의해 복수의 플레이트선에 플레이트 전위를 공급할 수 있다. 이 때문에, 복수의 플레이트선마다 플레이트선 전위 공급 회로를 마련할 필요가 없고, 플레이트선 전위 공급 회로의 점유 면적을 축소할 수 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 반도체 기억 장치를 개념적으로 나타내는 제 1 평면도이다.
또한, 도 5a는 본 발명의 실시예 1에 따른 반도체 기억 장치를 설명하는 제 2 평면도이며, 도 1을 부분적으로 확대하여 메모리셀 어레이의 상세를 기재한 도면이다. 도 5b는 도 5a의 A1-A1'선 단면도이다. 도 5c는 도 5a의 A2-A2'선 단면도이다. 도 5d는 도 5a의 B1-B1'선 단면도이다. 도 5e는 도 5a의 메모리셀 어레이의 회로 모식도이다.
도 1에 나타내는 바와 같이, 본 실시예 1에 따른 반도체 기억 장치(101)는 함께 열 방향 DWL로 연장하는 플레이트선 CP와 워드선 WL을, 각각 복수 배열하고, 함께 행 방향 DBL로 연장하는 비트선 BL과 플레이트선 전위 공급선 SCP를, 각각 복수 배열한 것이다. 또한, 메모리셀 어레이 MA의 행 방향 DBL의 한 변에 인접하도 록, 센스 앰프 회로 SA와 플레이트선 전위 공급 회로 CPD를, 열 방향 DWL로 배열하고 있다.
쌍으로 이루어진 두 개의 비트선 BL 및 반전 비트선 /BL은 같은 센스 앰프 회로 SA와 접속되어 있고, 플레이트선 전위 공급선 SCP는 플레이트선 전위 공급 회로 CPD와 배선 또는 플러그 등의 도전성 부재에 의해 직접 접속되어 있다.
여기서, 플레이트선 전위 공급선 SCP는 비트선(반전 비트선을 포함함) 6개마다 배치되고, 상기 플레이트선 전위 공급 회로 CPD는 센스 앰프 회로 SA 3개마다 배치되어 있다. 이 플레이트선 전위 공급 회로 CPD는 복수의 회로 소자를 포함하고, 메모리셀에 대하여 데이터 액세스가 행하여졌을 때에, 플레이트선 전위 공급선 SCP를 일정 전위로 구동하는 것이다.
또한, 도 5a∼도 5e에 나타내는 바와 같이, 본 실시예 1의 반도체 기억 장치(101)에 있어서는, 반도체 기판에 형성된 확산층 OD와, 반도체 기판상에 형성된 워드선 WL에 따라 메모리 트랜지스터 Tr이 구성되어 있다. 여기서 확산층 OD는 비트선 콘택트 CB에 의해, 플레이트선 CP보다 위쪽에 형성된 비트선 BL에, 또한 커패시터 콘택트 CS에 의해 스토리지 노드 SS에 전기적으로 접속되어 있다. 스토리지 노드 SS의 위쪽에는, 순서대로 커패시터 강유전체막 FE와 플레이트선 CP가 형성되고, 커패시터 CAP가 구성되어 있다. 플레이트선 CP는 플레이트선 전위 공급 콘택트 CSP, 스토리지 노드 SS, 커패시터 콘택트 CS 및 트랜지스터를 통해 확산층 OD와 접속되어 있고, 확산층 OD는 트랜지스터에 의해 플레이트선 전위 공급선 SCP에 접속되어 있고, 트랜지스터의 게이트는 워드선 WL을 구성한다.
또한, 플레이트선 전위 공급선 SCP는 비트선 콘택트 CB에 의해 확산층 OD에 접속되어 있다. 그리고, 플레이트선 CP는 확산층 OD 상에 형성된 트랜지스터 Tr에 의해 플레이트선 전위 공급선 SCP에 접속되어 있고, 해당 트랜지스터 Tr의 게이트는 워드선 WL을 구성하고 있다.
여기서, 플레이트선 전위 공급선 SCP는 비트선 BL과 같은 층에 형성되어 있다. 상기 플레이트 전위 공급선 SCP는 상기 복수의 비트선 BL과 거의 동일한 형상으로 되어 있고, 해당 플레이트 전위 공급선 SCP와, 이것에 인접하는 비트선 BL와의 간격은 인접하는 두 개의 비트선 BL의 간격과 거의 동일 간격으로 하고 있다.
또, 도 5b∼도 5d 중, IR은 반도체 기판상에 형성된 분리 절연막이고, 확산층 OD는 이 분리 절연막 IR에 의해, 인접하는 확산층과 전기적으로 분리되어 있다. 또한, 도 5e 중, MC는 메모리셀이고, 각 메모리셀 MC는 상기 트랜지스터 Tr 및 커패시터 CAP에 의해 구성되어 있다.
다음에 작용 및 효과에 대하여 설명한다.
이상과 같이, 본 실시예 1의 반도체 기억 장치(101)에 의하면, 하나의 플레이트선 CP에 대하여 그 복수의 개소에 플레이트선 전위를 동시에 공급하는 구성으로 했기 때문에, 플레이트선에서의 구동 전압 신호의 지연을 방지할 수 있어, 플레이트선 전위를 안정화할 수 있고, 또한, 플레이트선의 구동을 고속화할 수 있다. 또한, 이 때, 플레이트선 전위 공급선 SCP를, 비트선 BL과 같은 층에 형성하고 있어, 프로세스 공정의 증가를 필요로 하지 않아, 이것을 간이하게 제조할 수 있다.
또한, 하나의 플레이트선 CP에, 복수의 플레이트선 전위 공급 회로 CPD로부 터 플레이트선 전위를 공급하고 있어, 각 플레이트선 전위 공급 회로 CPD에 큰 출력 능력을 필요로 하지 않고, 플레이트선 전위 공급 회로의 레이아웃을 소면적화할 수 있다. 실제로는, 메모리셀 어레이 MA와, 플레이트선 전위 공급 회로 CPD와, 센스 앰프 회로 SA를, 레이아웃 설계한 결과로는, 본 실시예 1의 장치의 레이아웃 면적은 종래 장치의 레이아웃 면적의 약 70% 정도의 면적으로 하는 것이 가능했다.
즉, 본 실시예 1에서는, 복수의 비트선 BL과 플레이트선 전위 공급선 SCP를 거의 동등한 형상으로 하고, 이들을 거의 동등한 배치 간격으로 배치하며, 또한, 플레이트선 전위 공급 콘택트 CSP가 배치된 스토리지 노드 SS와 플레이트선 전위 공급 콘택트 CSP가 배치되어 있지 않은 스토리지 노드 SS를 거의 동등한 형상으로 하고, 이들을 거의 동등한 배치 간격으로 배치하며, 또한, 플레이트선 CP에 전기적으로 접속되는 커패시터 콘택트 CS와 플레이트선 CP에 전기적으로 접속되지 않는 커패시터 콘택트 CS를 동등한 형상으로 하고, 이들을 거의 동등한 배치 간격으로 배치하며, 또한, 플레이트선 CP에 전기적으로 접속되는 확산층 OD와 플레이트선 CP에 전기적으로 접속되지 않는 확산층 OD를 동등한 형상으로 하고, 이들을 거의 동등한 배치 간격으로 배치하고, 또한, 비트선 BL과 플레이트선 전위 공급선 SCP를 주기성을 갖고 배치하며, 또한, 스토리지 노드 SS, 커패시터 콘택트 CS 및 확산층 OD를 주기성을 갖고 배치하고 있다.
이와 같이, 동일 형상, 동일 간격의 배치를 많게 함으로써, 형상의 안정화, 평탄화성 등을 높이고, 제조 프로세스의 안정성을 높이고, 또한, 집적도도 높일 수 있으며, 이들에 의해, 커패시터 특성 등, 소자 특성의 편차를 감소하여, 고밀도의 반도체 기억 장치를 얻을 수 있다.
또한, 플레이트선 전위 공급 회로 CPD와, 센스 앰프 회로 SA는 주기성을 갖고 거의 같은 열에 배치하고 있고, 이에 따라, 상기와 마찬가지로, 형상의 안정화, 평탄화성 등에 의해, 제조 프로세스의 안정화, 고집적도화를 얻을 수 있고, 또한, 소자 특성의 편차의 감소에 의해, 고밀도의 반도체 기억 장치를 얻을 수 있다.
즉, 열 방향으로 배치된 복수의 메모리셀 열에서, 메모리셀 열 사이에 플레이트선 전위 공급 회로가 배치되어 있지 않은 것에 의해, 메모리셀 배열의 주기성을 높이는 것이 가능해져, 메모리셀의 형상 형성 시에 형상 안정성이 향상되고, 나아가서는, 메모리셀의 특성의 편차를 감소시킬 수 있다고 하는 효과가 있다.
또한, 플레이트선 전위 공급선 SCP와 플레이트선 CP 사이에, 이들을 전기적으로 접속하는 트랜지스터 Tr를 마련하고 있고, 플레이트선 전위 공급선 SCP에 전기적으로 접속 가능한 복수의 플레이트선 CP를 선택적으로 구동 가능해지고 있다.
또한, 플레이트선 전위 공급선 SCP와, 플레이트선 CP 사이에 마련한 트랜지스터 Tr의 게이트를 워드선 WL로 하고 있고, 선택된 워드선 WL에 연결되는 메모리셀 MC의 플레이트선 CP를 자동으로 선택 가능하며, 따라서, 플레이트선의 선택 시에, 플레이트선을 선택하는 신호를 새롭게 마련할 필요가 없이, 플레이트선 CP를 선택하는 회로 구성을 포함하여, 본 반도체 기억 장치의 회로 구성을, 간이하게 실현할 수 있다.
또한, 하나의 플레이트선 전위 공급선 SCP를, 하나의 플레이트선 전위 공급 회로 CPD에 접속하고 있어, 각 플레이트선 전위 공급선에 다른 전위를 공급할 수 있다. 이러한, 하나의 플레이트선 전위 공급 회로 CPD에 하나의 플레이트선 전위 공급선 SCP를 접속한 회로 구성은, 주로 플레이트선을 구동하는 타입의 메모리셀 어레이로 이용되지만, 이와 같이, 플레이트선 전위 공급선마다 공급하는 전위를 가변으로 할 수 있는 것에 의해, 저소비 전력화를 실현하는 것이 가능하다.
또, 메모리 어레이에 있어서의 플레이트선 전위 공급선 SCP, 스토리지 노드 SS, 커패시터 콘택트 CS, 확산층 OD 등의 형상 및 레이아웃은 상기 실시예 1에 한정되는 것은 아니다.
예컨대, 비트선 BL과 플레이트선 전위 공급선 SCP는 그 형상, 또한 인접하는 비트선과의 배치 간격이 다르더라도 좋다. 또한, 플레이트선 전위 공급 콘택트 CSP의 배치된 스토리지 노드 SS와, 플레이트선 전위 공급 콘택트 CSP의 배치되어 있지 않은 스토리지 노드 SS는 그 형상, 또한 인접하는 스토리지 노드와의 배치 간격이 다른 것이라도 좋다. 또한, 플레이트선 CP에 전기적으로 접속되는 커패시터 콘택트 CS와, 플레이트선 CP에 전기적으로 접속되지 않는 커패시터 콘택트 CS와는, 그 형상, 또한 인접하는 콘택트와의 배치 간격이 다른 것이라도 좋다. 또한, 플레이트선 CP에 전기적으로 접속되는 확산층 OD와, 플레이트선 CP에 전기적으로 접속되지 않는 확산층 OD와는, 그 형상이나, 인접하는 확산층과의 배치 간격 등이 다른 것이라도 좋다. 또한, 플레이트선 전위 공급 회로는 열 방향으로 연장하는 복수의 플레이트선에 대하여 최저 하나 배치되는 것이면 좋고, 이것에 의해, 플레이트선 전위 공급 회로를 소면적화할 수 있다.
이와 같이, 플레이트선 전위 공급선 SCP, 스토리지 노드 SS, 커패시터 콘택 트 CS, 확산층 OD 등의 형상 및 레이아웃이 상기 실시예 1과 다른 것인 경우에도, 그 구성의 여하에 따라, 예컨대, 플레이트선 전위 공급선 SCP의 구동의 고속화, 플레이트선 전위 공급 콘택트 CSP나, 플레이트선 CP에 전기적으로 접속되는 커패시터 콘택트 CS의 저저항화 등의 효과를 얻을 수 있는 경우가 있을 수 있는 것이다.
또, 여기서는 플레이트선 전위 공급선 SCP는 비트선(반전 비트선을 포함함) 6개마다 배치되고, 플레이트선 전위 공급 회로 CPD는 센스 앰프 회로 SA 3개마다 배치되어 있지만, 인접하는 플레이트선 전위 공급선 SCP 사이에 배치된 비트선의 개수나, 인접하는 플레이트선 전위 공급 회로 CPD 사이에 배치된 센스 앰프 회로의 개수는 여기에 나타내는 수에 한정되는 것이 아니라, 메모리 어레이의 구성에 따라 적절히 변경하는 것이 가능하다.
(실시예 2)
이하, 본 발명의 실시예 2에 대하여, 도 2와 도 6을 참조하면서 설명한다.
도 2는 본 발명의 실시예 2에 따른 반도체 기억 장치를 개념적으로 나타내는 제 1 평면도이다.
또한, 도 6a은 본 발명의 실시예 2에 따른 반도체 기억 장치를 설명하는 제 2 평면도이며, 도 2를 부분적으로 확대하여 메모리셀 어레이의 상세를 기재한 도면이다. 도 6b는 도 6a의 A1-A1'선 단면도이다. 도 6c는 도 6a의 A2-A2'선 단면도이다. 도 6d는 도 6a의 B1-B1'선 단면도이다. 도 6e는 도 6a의 메모리셀 어레이의 회로 모식도이다.
본 실시예 2에 따른 반도체 기억 장치는, 상기 실시예 1에서는, 비트선 BL과 플레이트선 전위 공급선 SCP를, 플레이트선 CP보다 위쪽에 형성하고 있었던 것을, 도 2 및 도 6에 나타내는 바와 같이, 해당 비트선 BL과, 플레이트선 전위 공급선 SCP를 플레이트선 CP보다 아래쪽에 형성한 것이다.
이러한 구성의 본 실시예 2의 반도체 기억 장치에 있어서는, 비트선 콘택트 CB가 플레이트선 CP, 스토리지 노드 SS보다 아래쪽에 있는 것에 의해, 인접하는 커패시터 사이의 비트선 콘택트의 배치 공간이 불필요하게 되어, 상기 실시예 1보다 더 플레이트선 CP, 스토리지 노드 SS에 대하여 고집적화가 가능해져, 강유전체 기억 장치의 보다 한층 소면적화를 실현할 수 있는 효과가 있다.
또한, 플레이트선 CP, 스토리지 노드 SS에 대한 고집적화는 메모리셀 어레이의 기판 점유 면적의 축소화에 의해 더 제조 프로세스에서의 처리의 균일화에 연결 지을 수 있고, 상기 실시예 1에 비하여, 더욱 형상의 안정화, 평탄화성 등에 의해, 더욱 고밀도의 반도체 기억 장치를 얻을 수 있다.
또한, 플레이트선 전위 공급선 SCP와 접속되는 트랜지스터의 게이트가 워드선에 접속되어 있기 때문에, 플레이트선을 워드선과 동기하여 구동하는 것이 가능해져, 회로의 동작 방식이 용이하게 되고, 또한 워드선과 트랜지스터의 게이트를 공용의 배선으로 구성할 수 있기 때문에, 메모리셀의 소면적화가 가능해지는 반도체 기억 장치를 얻을 수 있다.
(실시예 3)
이하, 본 발명의 실시예 3에 대하여, 도 3과 도 7을 참조하면서 설명한다.
도 3은 본 발명의 실시예 3에 따른 반도체 기억 장치를 개념적으로 나타내는 제 1 평면도이다.
또한, 도 7a은 본 발명의 실시예 3에 따른 반도체 기억 장치를 설명하는 제 2 평면도이며, 도 3을 부분적으로 확대하여 메모리셀 어레이의 상세를 나타내는 도면이다. 도 7b는 도 7a의 A1-A1'선 단면도이다. 도 7c는 도 7a의 A2-A2'선 단면도이다. 도 7d는 도 7a의 B1-B1'선 단면도이다. 도 7e는 도 7a의 메모리셀 어레이의 회로 모식도이다.
이하, 본 실시예 3의, 주로 실시예 2와의 상위점에 대하여, 도 2와 도 3을 이용하여 설명한다.
본 실시예 3에 따른 반도체 기억 장치는, 도 2 및 도 3에 나타내는 바와 같이, 실시예 2와 마찬가지로, 열 방향 DWL로 연장하는 플레이트선 CP와 워드선 WL을 복수 배열하고 있다. 그러나, 실시예 2에서는, 워드선 WL에 관계하는 메모리셀 수와 플레이트선 CP에 관계하는 메모리셀 수를 동일하다고 하고 있지만, 본 실시예 3은 플레이트선 CP에 관계하는 메모리셀 수를 워드선 WL에 관계하는 메모리셀 수보다 적은 구성으로 한 것이다.
이러한 구성의 본 실시예 3에 있어서는, 우선, 플레이트선 CP를 분할하여 배치하고 있기 때문에, 하나의 플레이트선 CP의 부하 용량을 작게 할 수 있고, 이것에 의해, 플레이트선 CP의 구동의 지연을 더욱 억제하여, 플레이트선 CP의 구동을 더욱 고속화할 수 있고, 또한 이 플레이트선 CP의 전위를 안정화할 수 있어, 각각의 플레이트선 전위 공급 회로를 더욱 소면적화할 수 있다고 하는 효과를 얻을 수 있는 것이다.
또한, 이 구성에 의하면, 복수의 플레이트선 전위 공급 회로를 선택적으로 동작시키는 것이 가능하고, 이것에 의해, 또한 저소비 전력화를 행할 수 있다라는 효과를 얻을 수 있다.
(실시예 4)
이하, 본 발명의 실시예 4에 대하여, 도 4와 도 8을 참조하면서 설명한다.
도 4는 본 발명의 실시예 4에 따른 반도체 기억 장치를 개념적으로 나타내는 제 1 평면도이다.
또한, 도 8a은 본 발명의 실시예 4에 따른 반도체 기억 장치를 설명하는 제 2 평면도이며, 도 4를 부분적으로 확대하여 메모리셀 어레이의 상세를 나타내는 도면이다. 도 8b는 도 8a의 A1-A1'선 단면도이다. 도 8c는 도 8a의 A2-A2'선 단면도이다. 도 8d는 도 8a의 B1-B1'선 단면도이다. 도 8e는 도 8a의 메모리셀 어레이의 회로 모식도이다.
이하, 본 실시예 4의, 주로 실시예 2와의 상위점에 대하여, 도 2와 도 4, 도 6과 도 8을 이용하여 설명한다.
상기 실시예 2에서는, 도 2와 도 6에 나타내는 바와 같이, 열 방향 DWL로 연장하는 플레이트선 CP와 워드선 WL을 배열하고 있지만, 본 실시예 4에 있어서는, 도 4와 도 8에 나타내는 바와 같이, 상기 실시예 2의 플레이트선 CP 및 워드선 WL에 더하여, 열 방향 DWL로 연장하는 플레이트선 구동 신호선 CCP를 배열하고 있는 것이다.
또한, 도 8c에 나타내는 바와 같이, 플레이트선 구동 신호선 CCP는 워드선 WL과 동층에 형성하고 있고, 또한, 플레이트선 전위 공급선 SCP와 접속되는 트랜지스터의 게이트를, 플레이트선 구동 신호선 CCP로 하고 있는 것이다.
이러한 구성의 본 실시예 4에서는, 우선, 플레이트선 전위 공급선 SCP와 접속되는 트랜지스터의 게이트가 워드선 WL이 아니라, 플레이트선 구동 신호선 CCP로 구성되어 있기 때문에, 플레이트선 CP를, 워드선 WL과 비동기로 구동하는 것이 가능해지고, 또는, 플레이트선 전위 공급선 SCP의 전위를 고정해 놓는 것이 가능해져, 회로의 고속화를 실현하는 것이 가능해진다.
또한, 상기한 바와 같이, 플레이트선 전위 공급선 SCP의 전위를 고정하는 것은, 플레이트선 전위 공급선 SCP를 구동하는 것을 필요로 하지 않기 때문에, 플레이트선 전위 공급 회로 CPD의 회로 규모를 축소할 수 있고, 또한, 해당 플레이트선 전위 공급 회로 CPD의 소비 전력을 감소시킬 수 있으며, 추가로, 해당 플레이트선 전위 공급 회로 CPD를 소면적화하는 것이 가능해진다.
(실시예 5)
이하, 본 발명의 실시예 5에 대하여, 도 9와 도 10을 참조하면서 설명한다.
도 9는 본 발명의 실시예 5에 따른 반도체 기억 장치를 개념적으로 나타내는 제 1 평면도이다.
또한, 도 10a은 본 실시예 5에 따른 반도체 기억 장치를 설명하는 제 2 평면도이며, 도 9를 부분적으로 확대하여 메모리셀 어레이의 상세를 나타내는 도면이다. 도 10b는 도 10a의 A1-A1'선 단면도이다. 도 10c는 도 10a의 A2-A2'선 단면도이다. 도 10d는 도 10a의 B1-B1'선 단면도이다. 도 10e는 도 10a의 메모리셀 어레이의 회로 모식도이다.
이하, 본 실시예 5의, 실시예 2와의 상위점에 대하여, 도 2와 도 9를 이용하고, 또한, 도 6과 도 10을 이용하여 설명한다.
실시예 2에서는, 도 2에 나타내는 바와 같이, 열 방향 DWL로 연장하는 복수의 워드선 WL에 대하여, 이들 워드선 WL과 동수(同數)의 플레이트선 CP를 배열하고 있지만, 본 실시예 5에서는, 도 9에 나타내는 바와 같이, 열 방향 DWL로 연장하는 복수의 워드선 WL에 대하여, 하나의 플레이트선 CP를 배치하고 있다.
또한, 실시예 2에서는, 도 6에 나타내는 바와 같이, 플레이트선 전위 공급선 SCP는 비트선 콘택트 CB, 워드선 WL을 게이트로 하는 트랜지스터 Tr 및 커패시터 콘택트 CS를 통해, 플레이트선 CP에 접속하고 있지만, 본 실시예 5에서는, 도 10c에 나타내는 바와 같이, 플레이트선 전위 공급선 SCP는 트랜지스터를 거치지 않고, 직접, 커패시터 콘택트 CS에 의해 플레이트선 CP에 접속하고 있는 것이다.
또한, 본 실시예 5에서는, 플레이트선 CP는 열 방향 DWL에 인접하는 복수의 스토리지 노드 SS와, 행 방향 DBL 방향에 인접하는 복수의 스토리지 노드 SS를 덮도록 배치하고 있다.
이러한 구성의 본 실시예 5의 반도체 기억 장치에 있어서는, 플레이트선 CP의 전위를 고정한 동작 방식을 용이하게 실현할 수 있다고 하는 효과를 얻을 수 있다.
특히, 복수의 워드선 WL에 대하여 하나의 플레이트선 CP를 배치하는 레이아웃은 특정한 메모리셀이 동작할 때에, 이 동작한 메모리셀의 주위에 배치된 동작하지 않는 메모리셀에서는, 플레이트선의 저항이 높기 때문에 일시적 선택적으로 플레이트선 CP의 전위의 공급 부족이 발생하여, 플레이트선의 전위가 국소적으로 언더슈트, 오버슈트를 일으키기 쉽고, 나아가서는 메모리셀의 데이터 유지의 열화에 연결되는 것이었지만, 본 실시예 5의 구성에 의하면, 복수의 워드선 WL에 대하여 배치한 하나의 플레이트선에는 행 방향에서도 열 방향에서도 복수의 개소에서 전위를 공급하는 것이 가능해지고, 이 때문에, 이 플레이트선의 전위를 안정화하는 것이 가능해진다.
또한, 본 실시예 5에 있어서는, 동작 시에 플레이트선 CP의 전위를 구동할 필요가 없기 때문에, 또한 강유전체 기억 장치의 동작의 고속화를 달성할 수 있다고 하는 효과를 얻을 수 있다.
또한, 본 실시예 5에 있어서는, 동작 시에 플레이트선 CP의 전위를 구동할 필요가 없고, 플레이트선 전위 공급선 SCP의 전위를 고정하면 좋다는 것은 플레이트선 전위 공급선 SCP의 구동이 불필요해진다라는 것이기 때문에, 플레이트선 전위 공급선 SCP의 전위를 고정함으로써, 플레이트선 전위 공급 회로 CPD의 회로 규모를 축소할 수 있고, 플레이트선 전위 공급 회로 CPD의 소비 전력을 감소시킬 수 있으 며, 또한, 플레이트선 전위 공급 회로 CPD의 소면적화를 실현하는 것이 가능해진다.
또, 상기 각 실시예 1 내지 5에서는, 반도체 기억 장치는 메모리셀을 구성하는 커패시터에 강유전체 커패시터를 이용한 강유전체 메모리인 것으로 했지만, 상기 반도체 기억 장치는 메모리셀 커패시터에 고유전체 커패시터를 이용한 다이내믹 방식의 것이라도 좋다. 이 경우도, 각 실시예 1 내지 5와 마찬가지로 플레이트선 구동의 고속화와, 플레이트선 전위 공급 회로의 고집적화를 실현할 수 있다.
또한, 상기 실시예 1 내지 5에서는, 플레이트선 전위 공급선 SCP는 비트선 BL과 동층으로 형성했지만, 이 플레이트선 전위 공급선 SCP는 비트선 BL과는 다른 층에 형성하더라도 좋다.
(실시예 6)
도 13a∼d는 본 발명의 실시예 6에 따른 반도체 기억 장치를 나타낸다.
여기서, 도 13a는 메모리셀 어레이를 나타내는 평면도, 도 13b는 도 13a의 A1-A1'선 단면도, 도 13c는 도 13a의 A2-A2'선 단면도, 도 13d은 도 13a의 B1-B1'선 단면도이다. 또한, 도 13e은 도 13a의 메모리셀 어레이의 회로 모식도이다.
본 실시예 6에 따른 반도체 기억 장치는, 도 13a∼d에 나타내는 바와 같이, 플레이트선 전위 공급선 SCP를, 커패시터 CAP를 구성하는 층보다 위쪽의 층에 형성하고, 비트선 BL을 커패시터 CAP를 구성하는 층보다 아래쪽의 층에 형성한 것이다.
이러한 구성의 본 실시예 6에 있어서는, 비트선 BL은 실시예 1과 마찬가지로 비트선 콘택트 CB에 의해 확산층 OD에 접속되지만, 플레이트선 전위 공급선 SCP는 실시예 1과는 달리, 비트선 콘택트 CB와는 별도의 배선 콘택트 CSC에 의해 확산층 OD에 접속된다.
본 실시예 6에서는, 이와 같이 플레이트선 전위 공급선 SCP를, 커패시터 CAP를 구성하는 층보다 위쪽의 층에 형성하고, 비트선 BL을, 커패시터 CAP를 구성하는 층보다 아래쪽의 층에 형성하고 있기 때문에, 이들이 동층에 형성되어 있는 경우와 비교하여, 플레이트선 전위 공급선 SCP의 배선 폭을 굵게 할 수 있고, 이것에 의해, 메모리셀에 대한 데이터 액세스의 고속화를 달성할 수 있다.
또, 상기 실시예 6에서는, 플레이트선 전위 공급선 SCP를, 커패시터 CAP를 구성하는 층보다 위쪽의 층에 형성하여, 비트선 BL을 커패시터 CAP를 구성하는 층보다 아래쪽의 층에 형성한 경우를 나타냈지만, 비트선 BL과의 상하 관계는, 도 13a∼도 13d에 나타내는 관계와는 역으로 한 것, 즉, 플레이트선 전위 공급선 SCP를, 커패시터 CAP를 구성하는 층보다 아래쪽의 층에 형성하고, 비트선 BL을, 커패시터 CAP를 구성하는 층보다 위쪽의 층에 형성한 것이라도 좋다.
이 경우도, 상기와 마찬가지로, 플레이트선 전위 공급선 SCP와 비트선 BL이 동층에 형성되어 있는 경우와 비교해서, 플레이트선 전위 공급선 SCP의 배선 폭을 굵게 할 수 있어, 메모리셀에 대한 데이터 액세스의 고속화를 달성할 수 있다.
(실시예 7)
도 14a∼d는 본 발명의 실시예 7에 따른 반도체 기억 장치를 나타내는 것이 다.
여기서, 도 14a는, 메모리셀 어레이의 상세를 나타내는 평면도, 도 14b는 도 14a의 A1-A1'선 단면도, 도 14c는 도 14a의 A2-A2'선 단면도, 도 14d는 도 14a의 B1-B1'선 단면도이다. 또한, 도 14e는 도 14a의 메모리셀 어레이의 회로 모식도이다.
본 실시예 7에 따른 반도체 기억 장치는, 실시예 2에서는, 플레이트선 전위 공급선 SCP와 비트선 BL을 각각 커패시터 CAP를 구성하는 층보다 아래쪽의 같은 층에 형성하고 있었던 것을, 도 14a∼도 14d에 나타내는 바와 같이, 플레이트선 전위 공급선 SCP와 비트선 BL을, 각각 커패시터 CAP를 구성하는 층보다 아래쪽의 각각의 층에 형성한 것이다.
이러한 구성의 본 실시예 7에 있어서는, 비트선 BL은, 실시예 2와 마찬가지로 비트선 콘택트 CB에 의해 확산층 OD에 접속되지만, 비트선 BL보다 위쪽의 플레이트선 전위 공급선 SCP는, 실시예 2와는 달리, 비트선 콘택트 CB와는 별도의 배선 콘택트 CSC에 의해 확산층 OD에 접속된다. 또, 도 14에 나타내는 예에서는, 플레이트선 전위 공급선 SCP의 평면 패턴은 격자 형상 패턴으로 하고 있다.
본 실시예 7에서는, 이와 같이, 플레이트선 전위 공급선 SCP와, 비트선 BL을, 각각 커패시터 CAP를 구성하는 층보다 아래쪽의 각각의 층에 형성하고 있기 때문에, 이들을 커패시터 CAP를 구성하는 층보다 아래쪽의 동층에 형성하고 있는 경우와 비교해서, 플레이트선 전위 공급선 SCP의 배선 폭을 굵게 할 수 있고, 이에 따라, 메모리셀에 대한 데이터의 액세스 동작을 고속화할 수 있다.
(실시예 8)
도 15는 본 발명의 실시예 8에 따른 반도체 기억 장치를 나타낸다.
본 실시예 8에 따른 반도체 기억 장치는, 실시예 1∼5에서는, 플레이트선 전위 공급선 SCP를, 비트선 BL과 동층에 형성하고, 또한 그 형상도 비트선 BL과 같은 형상으로 형성하고 있었던 것을, 이 플레이트선 전위 공급선 SCP를, 비트선 BL과 동층에 형성하지만, 그 형상은 비트선 BL과는 다른 형상으로 형성한 것이다.
즉, 본 실시예 8에 따른 반도체 기억 장치(101a)는, 도 15에 나타내는 바와 같이, 메모리셀 어레이 MA의 플레이트선 전위 공급선 SCP를, 실시예 1에 있어서의 플레이트선 전위 공급선 SCP보다 배선 폭이 굵은 것으로 한 것이다.
이러한 구성의 본 실시예 8에서는, 플레이트선 전위 공급선 SCP는, 실시예 1의 그 것과 비교하여, 보다 저항이 작은 것으로 되어, 메모리셀에 대한 데이터의 액세스 동작의 고속화를 달성하는 것이 가능해진다.
(실시예 9)
도 16은 본 발명의 실시예 9에 따른 반도체 기억 장치를 나타내는 것이다.
본 실시예 9에 따른 반도체 기억 장치(101b)는, 실시예 1 내지 8에서는, 각 플레이트선 전위 공급 회로를, 복수의 센스 앰프 회로를 열 방향으로 배열하여 이루어지는 열 상에서, 각 소요 위치에 있어서의 두 개의 센스 앰프 회로의 사이에 배치하고 있었던 것을, 해당 플레이트선 전위 공급 회로 CDP를, 복수의 센스 앰프 회로만을 열 방향으로 배열하여 이루어지는 열의 외측에서, 열 방향으로 복수 배열 하여 형성하여 이루어지는 것이다.
이러한 구성의 본 실시예 9의 반도체 기억 장치에 있어서는, 각 플레이트선 전위 공급 회로 CDP의 배치 자유도를 크게 할 수 있고, 그 레이아웃 설계를 용이하게 행할 수 있다고 하는 효과를 얻을 수 있다.
(실시예 10)
도 17a 및 b는 본 발명의 실시예 10에 따른 반도체 기억 장치의 예를 나타내는 도면이다.
본 실시예 10에 따른 반도체 기억 장치는, 실시예 1∼9에서는, 각 플레이트선 전위 공급 회로에는 플레이트선 전위 공급선을 하나만 접속하고 있고, 예컨대, 도 17c에 나타내는 바와 같이, 플레이트선 전위 공급 회로 CPD1에는 플레이트선 전위 공급선 SCP1을, 플레이트선 전위 공급 회로 CPD2에는 플레이트선 전위 공급선 SCP2를 접속하고 있었던 것을, 하나의 플레이트선 전위 공급 회로 CPD에, 복수의 플레이트선 전위 공급선 SCP를 접속한 것이다. 즉, 도 17a에 나타내는 예에서는, 하나의 플레이트선 전위 공급 회로 CPD에, 네 개의 플레이트선 전위 공급선 SCP1, SCP2, SCP3, SCP4를 접속하고 있고, 도 17b에 나타내는 예에서는, 각 플레이트선 전위 공급 회로 CPD1, CPD2에, 각각 두 개의 플레이트선 전위 공급선 SCP1과 SCP2, SCP3과 SCP4를 접속하고 있다.
이러한 구성으로 되는 본 실시예 10에서는, 복수의 플레이트선 전위 공급선에 하나의 플레이트선 전위 공급 회로보다 플레이트선 전위를 공급함으로써, 복수 의 플레이트선 전위 공급선에 같은 전위를 공급할 수 있어, 플레이트선 전위 공급선 및 플레이트선의 전위의 안정화를 달성할 수 있다. 그리고, 이러한 플레이트선 전위 공급 회로와 플레이트선 전위 공급선 사이의 접속 구성은, 특히, 플레이트선 전위 공급선의 전위를 고정하는 동작 방식으로 이용한 경우, 회로 설계를 간이화할 수 있고, 또한 회로 면적의 소면적화, 또한 플레이트선 전위 공급선이나 플레이트선의 전위 안정화를 실현 가능하다.
(실시예 11)
도 18a∼c는 본 발명의 실시예 11에 따른 반도체 기억 장치를 나타내는 것이다.
본 실시예 11에 따른 반도체 기억 장치는, 실시예 1∼10에서는, 도 17c에 나타내는 바와 같이, 플레이트선 전위 공급 회로 CPD에, 배선 또는 플러그 등의 도전성 부재에 의해, 직접 플레이트선 전위 공급선 SCP를 접속함으로써, 플레이트선의 전위를 공급하도록 하고 있었던 것을, 도 18a, b, 또는 c에 나타내는 바와 같이, 플레이트선 전위 공급 회로 CPD에, 플레이트선 전위 공급선 SCP를, 선택 수단(선택 회로)을 통해 접속하도록 한 것이다.
이 선택 수단의 구체적인 회로예에서는, 예컨대, 플레이트선 전위 공급 회로 CPD와, 플레이트선 전위 공급선 SCP 사이에, 스위치 회로를 마련하는 예를 들 수 있다.
도 18a는, 각 플레이트선 전위 공급 회로 CPD1, CPD2에, 각 플레이트선 전위 공급선 SCP1, SCP2를, 각각 선택 회로 SL1, SL2를 통해 접속한 예를 나타내고 있다. 이 접속예에서는, 플레이트선 전위 공급선의 구동을, 플레이트선 전위 공급 회로의 제어가 아니라, 상기 선택 수단인 선택 회로의 온 오프 제어를 행하는 것에 의해, 고속으로 실행하는 것이 가능하다.
도 18b는 하나의 플레이트선 전위 공급 회로 CPD에, 각각 선택 회로 SL(SL1, SL2, SL3, SL4)을 통해, 네 개의 플레이트선 전위 공급선 SCP(SCP1, SCP2, SCP3, SCP4)을 접속한 예를 나타내고 있다.
또한, 도 18c은 각 하나의 플레이트선 전위 공급 회로 CPD(CPD1, CPD2)에, 각각 선택 회로 SL(SL1과 SL2 및 SL3과 SL4)을 통해, 각 두 개의 플레이트선 전위 공급선 SCP(SCP1과 SCP2, SCP3와 SCP4)를 접속한 예를 나타내고 있다.
이러한 구성의 본 실시예 11에 있어서는, 복수의 플레이트선 전위 공급선 중, 선택 수단에 의해 선택한 플레이트선 전위 공급선만을 동작시킬 수 있고, 저소비 전력 동작을 실현하는 것이 가능하다.
(실시예 12)
도 19는 본 발명의 실시예 12에 따른 반도체 기억 장치를 나타내는 것이다.
본 발명의 실시예 12에 따른 반도체 기억 장치는, 도 18a∼c에 나타내는 상기 실시예 11에서는, 각 선택 수단은, 각각 하나의 플레이트선 전위 공급선을, 플레이트선 전위 공급 회로에 접속하는 것으로 했지만, 이 선택 수단을 복수의 플레이트선 전위 공급선 중에서 하나를 선택하는 선택 회로로 이루어지는 것으로 하고, 각 선택 회로의 출력을 공통의 플레이트선 전위 공급 회로에 접속하도록 한 것이다.
즉, 도 19에 나타내는 바와 같이, 본 실시예 12에 있어서는, 하나의 플레이트선 전위 공급 회로 CPD에, 두 개의 선택 회로 SL(SLa 및 SLb)을 접속하고, 각 선택 회로에 각각 두 개의 플레이트선 전위 공급선 SCPa과 SCPb, 및 SCPc과 SCPd를 접속하고 있는 것이다.
이러한 구성의 본 실시예 12에 있어서는, 복수의 플레이트선 전위 공급선을, 선택 회로에 의해 선택적으로 구동할 수 있어, 저소비 전력화가 가능하고, 또한, 하나의 메모리셀 어레이에 배치하는 플레이트선 전위 공급 회로를 하나로 할 수 있어, 선택 회로의 회로 구성에 따라서는, 상당한 소면적화를 실현하는 것이 가능하다.
(실시예 13)
도 20a 및 b는 본 실시예 13에 따른 반도체 기억 장치를 나타내는 것이다.
본 실시예 13에 따른 반도체 기억 장치는, 실시예 1∼12에서는, 상기 플레이트선 전위 공급 회로는 메모리셀에 대하여 데이터 액세스를 행할 때는 플레이트선 전위 공급선을 일정 전위로 되도록 구동했지만, 이 플레이트선 전위 공급 회로를 전원 배선으로 이루어지는 것으로 하고, 플레이트선 전위 공급선은 전원 배선에 그 전위를 고정하도록 한 것이다.
예컨대, 도 20a에 나타내는 바와 같이, 플레이트선 전위 공급선 SCP를, VDD 전원 배선으로 이루어지는 플레이트선 전위 공급 회로 LV에 의해, 전원 전위에 고정하도록 하더라도 좋고, 또한, 도 20b에 나타내는 바와 같이, 플레이트선 전위 공급선 SCP를, GND 전원 배선으로 이루어지는 플레이트선 전위 공급 회로 LG에 의해, 접지 전위에 고정하도록 하더라도 좋다.
이러한 구성의 본 실시예 13의 반도체 기억 장치에서는, 플레이트선에 전위를 공급하는 회로 구성이 간단하고, 점유 면적이 작은 것으로 되기 때문에, 반도체 기억 장치는 설계하기 쉬운 것으로 할 수 있고, 또한 플레이트선에 전위를 공급할 능력을 충분한 것으로 할 수 있다.
(실시예 14)
도 21a는 본 발명의 실시예 14에 따른 반도체 기억 장치를 나타내는 것이다.
본 실시예 14에 따른 반도체 기억 장치(100c)는 상기 실시예 1∼13에서는, 메모리셀 어레이는 복수의 메모리셀을 행 방향 및 열 방향으로 배열한 것이었지만, 도 21a에 나타내는 바와 같이, 해당 메모리셀 어레이를 열 방향으로 일렬만 배열한 것이다.
즉, 여기서 행 방향으로 연장하는 비트선 BL 및 플레이트 전위 공급선 SCP는 각각 복수 배열되고, 센스 앰프 회로 SA는 열 방향으로 복수 배열되며, 각 센스 앰프 회로는 대응하는 비트선 BL과 전기적으로 접속되어 있다. 또한, 플레이트선 전위 공급 회로 CPD는 상기 센스 앰프 회로 SA가 열 방향으로 복수 배열된 그 열 상에, 그 소정 위치의 두 개의 센스 앰프 회로 SA 사이에 배치되어 그 복수개가 마련 되고, 각 플레이트선 전위 공급 회로 CPD는, 대응하는 플레이트 전위 공급선 SCP와 전기적으로 접속되어 있다. 열 방향으로 연장하는 워드선 WL 및 플레이트선 CP는 모두 상기 일렬로 배열된 복수의 메모리셀의 각각에 접속되고, 이와 같이 하여, 복수의 플레이트 전위 공급선 SCP는 하나의 플레이트선 CP 상의 복수 개소에서, 해당 플레이트선 CP에 전기적으로 접속되어 있다.
이러한 구성이 되는 본 실시예 14의 반도체 기억 장치(100c)에서는, 열 방향으로 연장하는 플레이트선 CP의 복수 개소에서, 행 방향으로 연장하는 복수의 플레이트선 전위 공급선 SCP의 각각을, 해당 플레이트선과 전기적으로 접속하고, 해당 복수의 플레이트선 전위 공급선 SCP의 각각에는, 각 하나의 플레이트선 전위 공급 회로로부터 플레이트선 전위를 공급하도록 했기 때문에, 플레이트선 구동의 고속화를 달성할 수 있는 효과를 얻을 수 있다.
(실시예 15)
도 21b는 본 발명의 실시예 15에 따른 반도체 기억 장치를 나타내는 것이다.
본 실시예 15에 의한 반도체 기억 장치(100d)는, 상기 실시예 1∼13에서는, 메모리셀 어레이는 복수의 메모리셀을 행 방향 및 열 방향으로 배열한 것이었지만, 도 21b에 나타내는 바와 같이, 해당 메모리셀 어레이를 행 방향으로 일렬만 배열한 것이다.
즉, 여기서 열 방향으로 연장하는 워드선 WL 및 플레이트 CP 선은 각각 복수 배열되고, 센스 앰프 회로 SA는 복수의 메모리셀에 대하여 하나 마련되며, 비트선 BL과 전기적으로 접속되어 있다. 플레이트선 전위 공급 회로 CPD는 복수의 메모리셀에 대하여 하나 마련되고, 하나의 플레이트 전위 공급선 SCP와 전기적으로 접속되어 있다. 행 방향으로 연장하는 비트선 BL 및 플레이트 전위 공급선 SCP는 모두 행 방향으로 일렬 배열된 복수의 메모리셀의 각각에 접속되고, 하나의 플레이트선 전위 공급 회로 CPD에 접속된 하나의 플레이트 전위 공급선 SCP는 상기 복수의 플레이트선 CP의 각각과 전기적으로 접속되어 있다.
이러한 구성으로 되는 본 실시예 15의 반도체 기억 장치(101d)에서는, 열 방향으로 연장하는 복수의 플레이트선 CP와, 행 방향으로 연장하는 하나의 플레이트선 전위 공급선 SCP가 배치되고, 이 하나의 플레이트 전위 공급선 SCP를 복수의 플레이트선 CP의 각각에 접속하여 이루어지는 것이며, 이것에 의해, 플레이트선마다 플레이트선 전위 공급 회로 CPD를 마련할 필요는 없고, 플레이트선 전위 공급 회로의 점유 면적을 축소할 수 있어, 장치 전체의 소면적화를 달성할 수 있는 효과를 얻을 수 있다.
본 발명에 따른 반도체 기억 장치는 고속 동작이 가능하고, 소면적을 갖고, 저소비 전력을 실현할 수 있는 강유전체를 탑재한 반도체 기억 장치를 제공하는 것이고, 특히, 플레이트선을 갖는 강유전체를 탑재한 반도체 기억 장치에 있어서 상기한 효과를 갖는 것을 제공할 수 있어 유용하다.
이상과 같이, 본 발명의 반도체 기억 장치에 의하면, 워드선과 같은 방향으 로 배치된 플레이트선에 전위를 공급하는 플레이트 전위 공급선을, 비트선과 같은 방향으로 배치함으로써, 플레이트선의 구동의 고속화와, 플레이트선 전위 공급 회로의 고집적화가 가능한 반도체 기억 장치를 얻을 수 있다.

Claims (20)

  1. 행렬 형상으로 배치된 복수의 메모리셀과,
    행 방향으로 연장하는 복수의 비트선 및 복수의 플레이트 전위 공급선과,
    열 방향으로 연장하는 복수의 워드선 및 복수의 플레이트선과,
    상기 복수의 비트선의 각각과 전기적으로 접속되고, 열 방향으로 정렬되는 복수의 센스 앰프 회로와,
    열 방향으로 정렬되는 복수의 플레이트선 전위 공급 회로와,
    상기 복수의 플레이트 전위 공급선의 각각과 상기 복수의 플레이트선의 각각을, 전기적으로 접속하는 수단과,
    상기 복수의 플레이트 전위 공급선의 각각과 상기 복수의 플레이트선 전위 공급 회로의 각각을, 전기적으로 접속하는 수단
    을 구비하고,
    상기 복수의 비트선의 각각은, 동일 행에 정렬되는 상기 복수의 메모리셀의 각각에 공통으로 접속되고,
    상기 복수의 워드선 및 상기 복수의 플레이트선의 각각은, 동일 열에 정렬되는 상기 복수의 메모리셀의 각각에 공통으로 접속되고,
    상기 복수의 메모리셀의 각각은, 게이트 전극이 상기 워드선과 접속한 선택 트랜지스터를 통해 상기 비트선과 전기적으로 접속되고, 또한 상기 플레이트선과 전기적으로 접속된 커패시터를 갖고 있으며,
    상기 복수의 플레이트 전위 공급선의 각각은, 동일 플레이트선 상의 서로 다른 개소에서 해당 플레이트선에 전기적으로 접속되어 있는
    것을 특징으로 하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 커패시터는, 강유전체 커패시터 또는 고유전체 커패시터인 것을 특징으로 하는 반도체 기억 장치.
  3. 제 1 항에 있어서,
    상기 각 플레이트 전위 공급선은, 상기 비트선과 동층(同層)에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제 1 항에 있어서,
    상기 각 플레이트 전위 공급선은, 상기 비트선과 다른 층에 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 각 플레이트 전위 공급선은, 상기 각 비트선과 거의 동일한 형상이고, 또는 인접하는 비트선과의 간격이, 인접하는 두 개의 비트선의 간격과 거의 동일 간격으로 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제 3 항 또는 제 4 항에 있어서,
    상기 각 플레이트 전위 공급선은, 상기 각 비트선과 다른 형상으로 형성되어 있는 것을 특징으로 하는 반도체 기억 장치.
  7. 제 1 항에 있어서,
    상기 복수의 메모리셀은, 열 방향에서 적어도 두 개의 메모리셀군으로 분할되어 있고,
    동일 열로 정렬되어, 다른 상기 메모리셀군에 각각 속하는 복수의 메모리셀은, 다른 상기 플레이트선에 각각 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  8. 제 1 항 또는 제 7 항에 있어서,
    상기 복수의 플레이트선 전위 공급 회로의 각각은, 해당 각 플레이트선 전위 공급 회로와 상기 각 플레이트 전위 공급선을 선택적으로 전기 접속하는 수단에 의해, 선택적으로 동작하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제 1 항, 제 7 항 및 제 8 항 중 어느 한 항에 있어서,
    상기 각 플레이트 전위 공급선과, 상기 복수의 플레이트선의 각각을 전기적으로 접속하는 수단은 선택 회로인 것을 특징으로 하는 반도체 기억 장치.
  10. 제 1 항, 제 7 항, 제 8 항 및 제 9 항 중 어느 한 항에 있어서,
    상기 각 플레이트 전위 공급선과, 상기 복수의 플레이트선 각각을 전기적으로 접속하는 수단은, 적어도 하나 이상의 트랜지스터를 포함하는 선택 회로인 것을 특징으로 하는 반도체 기억 장치.
  11. 제 10 항에 있어서,
    상기 선택 회로에 포함되는 트랜지스터 중, 적어도 하나의 트랜지스터의 게 이트는 상기 워드선에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  12. 제 10 항에 있어서,
    상기 선택 회로에 포함되는 트랜지스터 중, 적어도 하나의 트랜지스터의 게이트는, 플레이트선 구동 신호선에 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  13. 제 1 항에 있어서,
    상기 플레이트선 전위 공급 회로는, 열 방향으로 정렬되는 상기 복수의 센스 앰프 회로 중 두 개의 사이에 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  14. 제 1 항에 있어서,
    상기 각 플레이트 전위 공급선과, 상기 복수의 플레이트선의 각각을 전기적으로 접속하는 수단은, 도전성 부재이며, 상기 각 플레이트 전위 공급선과, 상기 복수의 플레이트선의 각각이, 직접 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  15. 제 1 항, 제 8 항, 제 9 항 및 제 13 항 중 어느 한 항에 있어서,
    상기 각 플레이트선 전위 공급 회로는, 전원 배선인 것을 특징으로 하는 반도체 기억 장치.
  16. 복수의 메모리셀과,
    행 방향으로 연장하는 비트선 및 플레이트 전위 공급선과,
    열 방향으로 연장하는 워드선 및 플레이트선과,
    상기 비트선과 전기적으로 접속되는 센스 앰프 회로와,
    상기 플레이트 전위 공급선에 플레이트선 전위를 공급하는 플레이트선 전위 공급 회로
    를 구비하고,
    상기 메모리셀은, 적어도 행 방향 또는 열 방향으로 복수 배열되고,
    동일 행의 메모리셀은, 동일한 비트선에 의해 데이터가 액세스되고,
    동일 열의 메모리셀은, 동일한 워드선에 의해 선택되고, 또한 동일한 플레이트선에 의해 플레이트선 전위가 공급되며,
    상기 플레이트 전위 공급선과 플레이트선은, 그 교차부에서 전기적으로 접속되는
    것을 특징으로 하는 반도체 기억 장치.
  17. 제 16 항에 있어서,
    상기 플레이트 전위 공급선과 상기 플레이트선은, 도전성 부재에 의해 직접 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 기억 장치.
  18. 제 16 항에 있어서,
    상기 플레이트선 전위 공급 회로는, 전원 배선인 것을 특징으로 하는 반도체 기억 장치.
  19. 제 16 항에 있어서,
    상기 복수의 메모리셀은, 열 방향으로 일렬만 배열되고,
    상기 행 방향으로 연장하는 비트선 및 플레이트 전위 공급선은, 각각 복수 배열되고,
    상기 센스 앰프 회로는, 열 방향으로 복수 배열되며, 각 센스 앰프 회로는, 대응하는 비트선과 전기적으로 접속되고,
    상기 플레이트선 전위 공급 회로는, 열 방향으로 복수 배열되고, 각 플레이트선 전위 공급 회로는 대응하는 플레이트 전위 공급선과 전기적으로 접속되며,
    상기 열 방향으로 연장하는 워드선 및 플레이트선은, 상기 일렬로 배열된 복 수의 메모리셀에 공통 접속되고,
    상기 복수의 메모리셀의 각각은, 게이트 전극이 상기 워드선과 접속한 선택 트랜지스터를 통해 상기 비트선과 전기적으로 접속되고, 또한 상기 플레이트선과 전기적으로 접속된 강유전체 커패시터를 가지며,
    상기 복수의 플레이트 전위 공급선은, 동일 플레이트선 상의 적어도 1개소 이상에서 전기적으로 해당 플레이트선에 접속되는
    것을 특징으로 하는 반도체 기억 장치.
  20. 제 16 항에 있어서,
    상기 복수의 메모리셀은, 행 방향으로 일렬만 배열되고,
    상기 열 방향으로 연장하는 워드선 및 플레이트선은, 각각 복수 배열되며,
    상기 센스 앰프 회로는, 상기 복수의 메모리셀에 대하여 하나 마련되며, 상기 비트선과 전기적으로 접속되고,
    상기 플레이트선 전위 공급 회로는, 상기 복수의 메모리셀에 대하여 하나 마련되며, 상기 플레이트 전위 공급선과 전기적으로 접속되고,
    상기 행 방향으로 연장하는 비트선 및 플레이트 전위 공급선은, 상기 일렬로 배열된 복수의 메모리셀에 공통 접속되며,
    상기 복수의 메모리셀의 각각은, 게이트 전극이 상기 워드선과 접속된 선택 트랜지스터를 통해 상기 비트선과 전기적으로 접속되고, 또한 상기 플레이트선과 전기적으로 접속된 강유전체 커패시터를 가지며,
    상기 하나의 플레이트선 전위 공급 회로에 접속된 플레이트 전위 공급선은, 상기 복수의 플레이트선과 전기적으로 접속되는
    것을 특징으로 하는 반도체 기억 장치.
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