JP2015115381A - 半導体装置 - Google Patents

Abstract

【課題】安定した特性を有し、かつ、微細化によるチップサイズの縮小にも有利な可変抵抗素子を備える半導体装置を提供する。
【解決手段】半導体装置１は、共通ソースプレートＳＰと、複数のローカルビット線ＬＢＬと、複数のローカルビット線ＬＢＬ及び共通ソースプレートＳＰの間に設けられ、それぞれが、共通ソースプレートＳＰと接続される可変抵抗素子ＶＲ、及び、複数のビット線ＬＢＬのうちの対応する１本のビット線ＬＢＬと前記可変抵抗素子ＶＲとの間に設けられるスイッチング素子を含む複数のメモリセルとを備え、複数のメモリセルそれぞれに含まれる可変抵抗素子ＶＲは、複数のメモリセルに共通な１枚の板状の可変抵抗膜２０によって構成される。
【選択図】図１

Description

本発明は半導体装置に関し、特に、電圧の印加による電気抵抗の変化を利用して情報を記憶するように構成された半導体装置に関する。

ＲｅＲＡＭ(Resistance Random Access Memory)は、電圧の印加方向によって電気抵抗が変化する性質を有する可変抵抗素子を、情報記憶素子として利用する半導体装置である。特許文献１，２には、このような半導体装置の例が開示されている。

また、特許文献３には、半導体基板の表面に縦型のトランジスタを形成する技術が開示されている（特許文献３の［００９０］段落〜［０１００］段落を参照）。

特開２００９−７１３０４号公報 特開２０１３−１９６７２０号公報 特開２００９−１６４５８９号公報

しかしながら、特許文献１，２に記載される半導体装置には、可変抵抗素子の特性を安定させることが難しいという問題がある。以下、詳しく説明する。

まず特許文献２に記載の半導体装置は、その図６に示されるように、メモリセルごとに分割された可変抵抗膜（セル抵抗変化材料ＣＭ。以下、「分割可変抵抗膜」という）によって可変抵抗素子が構成され、さらに、分割可変抵抗膜の上面にコンタクト導体（コンタクトＣ（ＣＭ−Ｍ１））が接続された構造を有している。明示されていることではないが、分割可変抵抗膜を形成する際には全面に可変抵抗膜を成膜した後にパターニングが行われるものと考えられ、可変抵抗素子は、このパターニングによってその縁部にダメージを被るものと考えられる。また、分割可変抵抗膜の上面にコンタクト導体を形成する際には、これも明示されていることではないが、分割可変抵抗膜の上面を覆う層間絶縁膜にコンタクトホールを形成する必要があると考えられ、可変抵抗素子は、そのための層間絶縁膜のエッチングによって、その上面にダメージを被るものと考えられる。このように、特許文献２の構成では、製造工程において、可変抵抗素子の縁部及び上面にダメージが加わる。この種のダメージは大きさを制御できるようなものではないため、特許文献２に記載の半導体装置では、可変抵抗素子の特性がバラつくことになる。

なお、可変抵抗素子の縁部へのダメージについては、分割可変抵抗膜の面積を大きくすることができれば、特性への影響を軽減することも不可能ではない。実際、特許文献２の図６でも、分割可変抵抗膜の面積が、コンタクト導体の断面積よりも広く取られている。しかしながら、このように分割可変抵抗膜の面積を広く取ることは、微細化の観点からはデメリットとなる。

次に特許文献１に記載の半導体装置は、その図１に示されるように、１つのコンタクトホール（コンタクトホール１１５）内に、下側から順に、下部電極（下部電極１２０）と、可変抵抗素子を構成する可変抵抗膜（可変抵抗酸化膜１３０）とが積層された構造を有している。このような構造を実現するために、特許文献１に記載の半導体装置の製造工程では、まずコンタクトホールを形成した後、全面に下部電極となる導電性材料を成膜してコンタクトホールの下部のみに残るようエッチングを行い、さらに全面に可変抵抗膜を成膜して、コンタクトホールの下部に残る下部電極の上面にのみ残るよう、この可変抵抗膜をエッチングすることになるものと考えられる。このような製造工程では、下部電極の上面の平坦性確保が難しいために、下部電極の上面に形成される可変抵抗膜の膜厚のバラつきが大きくなる。また、可変抵抗膜のエッチングは、可変抵抗素子に直接のダメージを与える。このように、可変抵抗膜の膜厚がバラつき、また、エッチングによるダメージも加わるために、特許文献１に記載の半導体装置でも、可変抵抗素子の特性がバラつくことになる。

したがって、安定した特性を有し、かつ、微細化によるチップサイズの縮小にも有利な可変抵抗素子を備える半導体装置が求められている。

本発明の一側面による半導体装置は、共通ソースプレートと、複数のビット線と、前記複数のビット線及び前記共通ソースプレートの間に設けられ、それぞれが、前記共通ソースプレートと接続される可変抵抗素子、及び、前記複数のビット線のうちの対応する１本のビット線と前記可変抵抗素子との間に設けられるスイッチング素子を含む複数のメモリセルとを備え、前記複数のメモリセルそれぞれに含まれる前記可変抵抗素子は、前記複数のメモリセルに共通な１枚の板状の可変抵抗膜によって構成されることを特徴とする。

本発明の他の一側面による半導体装置は、第１の共通ソースプレートと、それぞれ第１の方向に延在する第１及び第２のビット線と、前記第１のビット線及び前記第１の共通ソースプレートの間に設けられ、前記第１の共通ソースプレートと接続される第１の可変抵抗素子、及び、前記第１のビット線と前記第１の可変抵抗素子との間に設けられる第１のセルトランジスタを含む第１のメモリセルと、前記第２のビット線及び前記第１の共通ソースプレートの間に設けられ、前記第１の共通ソースプレートと接続される第３の可変抵抗素子、及び、前記第２のビット線と前記第３の可変抵抗素子との間に設けられる第３のセルトランジスタを含む第３のメモリセルとを備え、前記第１及び第３の可変抵抗素子は、前記第１及び第３のメモリセルに共通な１枚の板状の可変抵抗膜である第１の可変抵抗膜によって構成されることを特徴とする。

本発明によれば、複数のメモリセルそれぞれに含まれる可変抵抗素子が、これら複数のメモリセルに共通な１枚の板状の可変抵抗膜によって構成されるので、安定した特性を有し、かつ、微細化によるチップサイズの縮小にも有利な可変抵抗素子を備える半導体装置を得ることが可能になる。また、スイッチング素子と共通ソースプレートの間に可変抵抗膜を設けているので、本発明によれば、可変抵抗膜をメモリセルごとのみならずビット線ごとにも分割する必要がなく、したがって、可変抵抗素子の特性をさらに安定させることが可能となる。

本発明の好ましい第１の実施の形態による半導体装置１の立体的な構成を示す模式図である。 （ａ）は、図１に示した半導体装置１をビット線（拡散層４）に沿って切断した場合の断面図であり、（ｂ）は、図１に示した半導体装置１をセルトランジスタを含む領域でワード線（導電体６）に沿って切断した場合の断面図であり、（ｃ）は、図１に示した半導体装置１をビット線接続トランジスタを含む領域でワード線（導電体６）に沿って切断した場合の断面図である。 図１に示した半導体装置１の回路構成を示す図である。 図１に示した半導体装置１の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ図２（ａ）〜（ｃ）に対応している。 図１に示した半導体装置１の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ図２（ａ）〜（ｃ）に対応している。 図１に示した半導体装置１の製造工程を示す図であり、（ａ）〜（ｃ）はそれぞれ図２（ａ）〜（ｃ）に対応している。 図１に示した半導体装置１の第１の変形例を示す図であり、（ａ）〜（ｃ）はそれぞれ図２（ａ）〜（ｃ）に対応している。 図１に示した半導体装置１の第２の変形例を示す図であり、（ａ）〜（ｃ）はそれぞれ図２（ａ）〜（ｃ）に対応している。 本発明の好ましい第２の実施の形態による半導体装置１の立体的な構成を示す模式図である。 図９に示した半導体装置１の回路構成を示す図である。 本発明の好ましい第３の実施の形態による半導体装置１の立体的な構成を示す模式図である。 図１１に示した半導体装置１の回路構成を示す図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

本発明の好ましい第１の実施の形態による半導体装置１はＲｅＲＡＭであり、図１及び図２（ａ）〜（ｃ）に示すように、半導体基板２（シリコン基板）と、半導体基板２の主面な設けられた凹部２ａの底面に立設された複数の壁状半導体ピラー３と、それぞれ各壁状半導体ピラー３の上部に形成されてローカルビット線ＬＢＬを構成する拡散層４と、１つの拡散層４につき複数個ずつ設けられ、それぞれ対応する拡散層４の上面に接して配置された複数の柱状半導体ピラー５と、各柱状半導体ピラー５の上面に形成された拡散層１２と、拡散層１２の上方に配置された板状の可変抵抗膜２０と、可変抵抗膜２０を覆うように形成された３枚の板状の導電膜２１〜２３によって構成される共通ソースプレートＳＰと、共通ソースプレートＳＰの上面及び側面並びに可変抵抗膜２０の側面を覆う保護膜２４と、保護膜２４の上面に接して形成されてグローバルビット線ＧＢＬを構成する導電体３５と、複数の柱状半導体ピラー５の間の領域に配置されてワード線ＷＬ又は電位供給線Ｖｏｎを構成する導電体６とを備えて構成される。

なお、図１及び図２（ａ）〜（ｃ）では、シリコン酸化膜によって構成される層間絶縁膜に相当する部分の図示を省略している。つまり、実際の半導体装置では、図１及び図２（ａ）〜（ｃ）に示した空隙の部分にシリコン酸化膜からなる層間絶縁膜が充填される。

各半導体ピラー３は、半導体基板２の主面に凹部２ａを設ける際、半導体ピラー３に相当する領域を残すことによって形成されるもので、それぞれｘ方向（第１の方向）に延在するように形成され、かつ、ｙ方向（ｘ方向と交差する方向。第２の方向）に等間隔で配置される。

拡散層４は、各半導体ピラー３の上部に不純物をイオン注入することによって形成される不純物拡散層であり、半導体ピラー３と同様、ｘ方向に延在するように形成され、かつ、ｙ方向に等間隔で配置される。各半導体ピラー３の上部に形成された拡散層４は互いに電気的に独立しており、それぞれがローカルビット線ＬＢＬを構成する。

各半導体ピラー５は、拡散層４の上面にシリコンを選択エピタキシャル成長させることによって形成されるもので、対応する半導体ピラー３の上面に等間隔で配置される。これにより、各半導体ピラー３の上面に形成される複数の半導体ピラー５は、平面的に見ると、ｘ方向及びｙ方向に等間隔で配置されたマトリクスを構成している。複数の半導体ピラー５のうちｘ方向における特定の位置に形成される半導体ピラー５は、全体に不純物がイオン注入されることにより、拡散層１１とされている。その他の半導体ピラー５には、そのような不純物のイオン注入はなされていない。

拡散層１２は、半導体ピラー５の上面にポリシリコン層を形成し、その内部に不純物をイオン注入することによって形成されるもので、半導体ピラー５ごとに形成される。

各拡散層１２の上面には、柱状のコンタクト導体１５が形成される。コンタクト導体１５は、拡散層１２の上層に形成されるシリコン窒化膜１３、その上に形成される図示しない層間絶縁膜、及び、さらにその上に形成されるシリコン窒化膜１４を貫通する窒化チタン膜によって構成される。コンタクト導体１５は拡散層１２ごとに形成されており、その底面は、対応する拡散層１２の上面と直接接触している。

導電体６は、複数の半導体ピラー５の間の領域に埋め込まれた窒化チタン膜であり、それぞれｙ方向に延在するように形成される。ｘ方向に隣接する２本の半導体ピラー５の間には２本の導電体６が形成され、そのうち一方の導電体６は一方の半導体ピラー５と図示しないゲート絶縁膜を挟んで対向するように配置され、他方の導電体６は他方の半導体ピラー５と図示しないゲート絶縁膜を挟んで対向するように配置される。したがって、１つの半導体ピラー５に着目すると、ｘ方向の両側に、図示しないゲート絶縁膜を介して導電体６が配置されることになる。

各導電体６は、ｙ方向の端部で、図２（ｃ）に示すコンタクト導体３１に接続される。このコンタクト導体３１は、半導体ピラー５のｙ方向の列ごとに設けられており、対応する各半導体ピラー５の両側に配置される２本の導電体６の両方と接続される。したがって、１本の半導体ピラー５の両側に配置される２本の導電体６は、電気的に互いに短絡されて１本の配線を構成する。各コンタクト導体３１は、図２（ｃ）に示すように、シリコン窒化膜１４の下面に沿って形成される配線３３に接続されており、この配線３３はさらに、コンタクト導体３６を介して図示しない上層配線に接続されるとともに、コンタクト導体３０を介して半導体基板２に接続される。このうちコンタクト導体３６を介して接続される上層配線は、ＲｅＲＡＭの周辺回路を構成する図示しない制御回路に接続される。

各導電体６のうち、拡散層１１とされていない半導体ピラー５の両側に配置されるものは、図１に示すように、ワード線ＷＬを構成する。これにより、拡散層１１とされていない半導体ピラー５には、ワード線ＷＬをゲート電極とし、対応する拡散層４（ローカルビット線ＬＢＬ）及び対応する拡散層１２をソース／ドレインの一方及び他方とするトランジスタ（セルトランジスタ）が形成される。

一方、各導電体６のうち、拡散層１１とされている半導体ピラー５の両側に配置されるものは、図１に示すように、電位供給線Ｖｏｎを構成する。これにより、拡散層１１とされている半導体ピラー５にも、電位供給線Ｖｏｎをゲート電極とするトランジスタ様の構造が形成されるが、拡散層１１が導体であることから、この構造はトランジスタとしての機能を有しない。したがって、電位供給線Ｖｏｎは、特定の役割を有しないダミー配線である。

可変抵抗膜２０は、メモリセルの可変抵抗素子ＶＲとして機能するもので、特定の金属材料の酸化物あるいは酸窒化物により構成される。特定の金属材料の具体的な例としては、Ａｌ，Ｈｆ，Ｎｉ，Ｃｏ，Ｔａ，Ｚｒ，Ｗ，Ｔｉ，Ｃｕ，Ｖ，Ｚｎ，Ｎｂなどが挙げられる。中でも、Ｈｆの酸化物を可変抵抗膜２０として用いることが好適である。可変抵抗膜２０の下面は、メモリセルの下部電極に相当するコンタクト導体１５を介して、各セルトランジスタの拡散層１２と電気的に接続される。

共通ソースプレートＳＰは、メモリセルの上部電極に相当する構成であり、タンタル膜である導電膜２１と、窒化チタン膜である導電膜２２と、タングステン膜である導電膜２３とが、下から順に積層された構造を有している。導電膜２１〜２３はそれぞれ、可変抵抗膜２０と同じ平面形状を有する板状に形成される。導電膜２１は可変抵抗膜２０を覆うように形成されており、下面の全体で可変抵抗膜２０の上面の全体と接触している。共通ソースプレートＳＰは、図２（ｃ）に示すようにｙ方向の端部でコンタクト導体３８に接続されており、このコンタクト導体３８を介して、ＲｅＲＡＭの周辺回路を構成する図示しない制御回路に接続される。

ここで、共通ソースプレートＳＰ及び可変抵抗膜２０は複数のメモリセルに共通となっているが、各メモリセルは互いに独立して動作することが可能となっている。具体的に説明すると、まず共通ソースプレートＳＰについては、詳しくは後述するようにもとより複数のメモリセルのすべてに共通の電位を与えるためのものであるから、そもそも複数のメモリセルに共通に設けられる性質のものである。一方、可変抵抗膜２０については、各メモリセルが独立してデータを記憶できるようにするためには、メモリセルごとに可変抵抗膜２０の状態を制御できなければならない。その点、半導体装置１では、各メモリセルの間隔（特に、可変抵抗膜２０との接触面におけるコンタクト導体１５の間隔）を十分に空けており、これにより、可変抵抗膜２０のうち各コンタクト導体１５との接触面の近傍領域が、個々のメモリセルの可変抵抗素子ＶＲとして互いに独立に機能するようになっている。このようなコンタクト導体１５の間隔として具体的には、１０ｎｍ以上を確保することが好適である。

保護膜２４は、共通ソースプレートＳＰの上面及び側面並びに可変抵抗膜２０の側面を覆うように形成されたシリコン窒化膜によって構成される。保護膜２４は、グローバルビット線ＧＢＬを構成する導電体３５と、共通ソースプレートＳＰ及び可変抵抗膜２０との絶縁を確保する役割を果たす。

導電体３５は、図示しない層間絶縁膜に溝を形成し、その内表面に窒化チタン膜を薄く形成した後、厚いタングステン膜で溝を埋めることによって形成される積層導電膜である。半導体装置１には、図１に示すように、それぞれｘ方向に延在する複数の導電体３５が形成される。各導電体３５はｙ方向に等間隔で配置されており、それぞれがグローバルビット線ＧＢＬを構成する。各ローカルビット線ＬＢＬは、それぞれいずれか１本の導電体３５に対応しており、対応する導電体３５と上述した拡散層１１を介して接続される。具体的に説明すると、導電体３５の下面には下方に突出した突出部３５ｂが形成されており、この突出部３５ｂは、拡散層１１に対応するコンタクト導体１５と接触している。これにより、各ローカルビット線ＬＢＬは、拡散層１１，１２及びコンタクト導体１５を介して、対応するグローバルビット線ＧＢＬに接続される。

なお、本実施の形態では、ローカルビット線ＬＢＬが比較的抵抗及び寄生容量の大きい拡散層４によって構成されていることから、グローバルビット線ＧＢＬには、抵抗及び寄生容量が比較的小さい材料を用いることが好適である。上記の窒化チタン膜及びタングステン膜はそのような材料の一例である。他に、アルミニウム膜や銅膜なども、グローバルビット線ＧＢＬとして好適に用いることができる。

各導電体３５は、図２（ａ）に示すように、下面のうちｙ方向の端部に相当する領域から下方に突出する突出部３５ａを介して、シリコン窒化膜１４の下面に沿って形成される配線３４に接続されている。この配線３４はさらに、コンタクト導体３７を介して図示しない上層配線に接続されるとともに、コンタクト導体３２を介して半導体基板２に接続される。このうちコンタクト導体３７を介して接続される上層配線は、ＲｅＲＡＭの周辺回路を構成する図示しない制御回路に接続される。

以上説明した各構成により、半導体装置１には、図３に示すような回路が形成される。なお、同図において符号の末尾に下付文字で示した数字は、個々の構成を区別するために付しているものであり、以下の説明では、個々の構成を区別する必要がある場合に限り、同様の下付文字を付す。また、同図において符号の右肩に付したアポストロフィーは、１本の半導体ピラー５の両側に形成される２本の導電体６のうちの一方に対応する構成を示している。

以下、図３を参照しながら半導体装置１の回路構成について具体的に説明すると、半導体装置１では、複数のローカルビット線ＬＢＬと、それぞれ複数のワード線ＷＬ及び電位供給線Ｖｏｎとが交差するように配置されており、ワード線ＷＬとローカルビット線ＬＢＬの交点にはセルトランジスタＣＴが、電位供給線Ｖｏｎとローカルビット線ＬＢＬの交点には階層トランジスタＤＴが、それぞれ配置される。

階層トランジスタＤＴは、電位供給線Ｖｏｎをゲート電極とするトランジスタである。本実施の形態における階層トランジスタＤＴは、上述したように、構造としてはトランジスタであるがトランジスタとしての機能は有しておらず、常時導通状態となっている。各ローカルビット線ＬＢＬは、それぞれに接続される複数の階層トランジスタＤＴを介して、対応するグローバルビット線ＧＢＬに接続される。

セルトランジスタＣＴは、ワード線ＷＬをゲート電極とするトランジスタ（スイッチング素子）である。セルトランジスタＣＴの一端は対応するローカルビット線ＬＢＬに接続され、他端は、可変抵抗素子ＶＲを介して共通ソースプレートＳＰに接続される。セルトランジスタＣＴと対応する可変抵抗素子ＶＲとは、１つのメモリセルＭＣを構成する。なお、可変抵抗素子ＶＲは、図１に示したように複数のメモリセルＭＣに共通な１枚の可変抵抗膜２０によって構成されるが、上述したように、可変抵抗膜２０のうち各コンタクト導体１５との接触面の近傍領域が、個々のメモリセルＭＣの可変抵抗素子ＶＲとして機能する。

以上の構成を図３の例に即してより具体的に説明すると、半導体装置１は、共通ソースプレートＳＰ（第１の共通ソースプレート）と、それぞれｘ方向に延在する複数のローカルビット線ＬＢＬ_１，ＬＢＬ_２（第１及び第２のビット線）と、それぞれｘ方向に延在する複数のグローバルビット線ＧＢＬ_１，ＧＢＬ_２（第１及び第２のグローバルビット線）と、それぞれｙ方向に延在する複数のワード線ＷＬ_１，ＷＬ_２（第１及び第２のワード線）と、それぞれｙ方向に延在する複数の電位供給線Ｖｏｎ_１，Ｖｏｎ_２とを備えて構成される。

ローカルビット線ＬＢＬ_１と共通ソースプレートＳＰの間には、共通ソースプレートＳＰと接続される可変抵抗素子ＶＲ_１（第１の可変抵抗素子）と、ローカルビット線ＬＢＬ_１と可変抵抗素子ＶＲ_１との間に設けられるセルトランジスタＣＴ_１（第１のセルトランジスタ）とを含むメモリセルＭＣ_１（第１のメモリセル）が設けられる。同様に、ローカルビット線ＬＢＬ_１と共通ソースプレートＳＰの間には、共通ソースプレートＳＰと接続される可変抵抗素子ＶＲ_２（第２の可変抵抗素子）と、ローカルビット線ＬＢＬ_１と可変抵抗素子ＶＲ_２との間に設けられるセルトランジスタＣＴ_２（第２のセルトランジスタ）とを含むメモリセルＭＣ_２（第２のメモリセル）も設けられる。

また、ローカルビット線ＬＢＬ_２と共通ソースプレートＳＰの間には、共通ソースプレートＳＰと接続される可変抵抗素子ＶＲ_３（第３の可変抵抗素子）と、ローカルビット線ＬＢＬ_２と可変抵抗素子ＶＲ_３との間に設けられるセルトランジスタＣＴ_３（第３のセルトランジスタ）とを含むメモリセルＭＣ_３（第３のメモリセル）が設けられる。同様に、ローカルビット線ＬＢＬ_２と共通ソースプレートＳＰの間には、共通ソースプレートＳＰと接続される可変抵抗素子ＶＲ_４（第４の可変抵抗素子）と、ローカルビット線ＬＢＬ_２と可変抵抗素子ＶＲ_４との間に設けられるセルトランジスタＣＴ_４（第４のセルトランジスタ）とを含むメモリセルＭＣ_４（第４のメモリセル）も設けられる。

可変抵抗素子ＶＲ_１〜ＶＲ_４は、メモリセルＭＣ_１〜ＭＣ_４に共通な１枚の板状の可変抵抗膜２０（図１を参照。第１の可変抵抗膜）によって構成される。また、共通ソースプレートＳＰは、図１に示したように、この可変抵抗膜２０の上面を覆うように形成された板状の導電膜２１〜２３によって構成される。

ワード線ＷＬ_１はセルトランジスタＣＴ_１，ＣＴ_３のゲート電極を構成し、ワード線ＷＬ_２はセルトランジスタＣＴ_２，ＣＴ_４のゲート電極を構成する。これらワード線ＷＬ_１，ＷＬ_２は、図１に示したように、垂直方向（半導体基板２の主面の法線方向）に見てローカルビット線ＬＢＬ_１，ＬＢＬ_２と可変抵抗膜２０の間に配置される。

グローバルビット線ＧＢＬ_１は、１又は複数の階層トランジスタＤＴ_１（第１の階層トランジスタ）により、対応するローカルビット線ＬＢＬ_１と接続される。また、グローバルビット線ＧＢＬ_２は、１又は複数の階層トランジスタＤＴ_２（第２の階層トランジスタ）により、対応するローカルビット線ＬＢＬ_２と接続される。これら階層トランジスタＤＴ_１，ＤＴ_２は、図１に示したように、セルトランジスタＣＴ_１〜ＣＴ_４と垂直方向に見て同じ位置に形成される。

次に、半導体装置１の動作について説明する。可変抵抗素子ＶＲは、順方向に電流を流すと、つまりローカルビット線ＬＢＬから共通ソースプレートＳＰに向けて電流を流すと低抵抗化し、逆方向に電流を流すと、つまり共通ソースプレートＳＰからローカルビット線ＬＢＬに向けて電流を流すと高抵抗化する特性を有している。ただし、可変抵抗素子ＶＲの抵抗状態を変化させるためには、可変抵抗素子ＶＲの両端にある程度以上の電位差を与える必要がある。逆に言えば、可変抵抗素子ＶＲは、両端にある程度以上の電位差を与えない限り、抵抗状態が変わらないという特性も有している。可変抵抗素子ＶＲが低抵抗化した状態は「セット状態」と呼ばれ、例えば論理値「１」が割り当てられる。逆に、可変抵抗素子ＶＲが高抵抗化した状態は「リセット状態」と呼ばれ、例えば論理値「０」が割り当てられる。

可変抵抗素子ＶＲにデータを書き込む動作（ライト動作）は、可変抵抗素子ＶＲをリセット状態からセット状態（０→１）に遷移させる「セットライト動作」と、可変抵抗素子ＶＲをセット状態からリセット状態（１→０）に遷移させる「リセットライト動作」とを含んで構成される。これらの動作は、上述した制御回路が、外部のコントローラから供給されるコマンド信号、アドレス信号、及びライトデータに基づき、ローカルビット線ＬＢＬ、共通ソースプレートＳＰ、及びワード線ＷＬの電位を制御することによって行う。具体的に説明すると、まずセットライト動作では、対応するローカルビット線ＬＢＬに高電位、共通ソースプレートＳＰに低電位をそれぞれ与え、さらに、対応するワード線ＷＬを活性化する。これにより可変抵抗素子ＶＲに順方向の電流が流れ、可変抵抗素子ＶＲが低抵抗化する（セット状態となる）。一方、リセットライト動作では、対応するローカルビット線ＬＢＬに低電位、共通ソースプレートＳＰに高電位をそれぞれ与え、さらに、対応するワード線ＷＬを活性化する。これにより可変抵抗素子ＶＲに逆方向の電流が流れ、可変抵抗素子ＶＲが高抵抗化する（リセット状態となる）。

一方、可変抵抗素子ＶＲに書き込まれたデータを読み出す動作（リード動作）は、上述した制御回路が、外部のコントローラから供給されるコマンド信号及びアドレス信号に基づき、セットライト動作と同様、対応するローカルビット線ＬＢＬに高電位を、共通ソースプレートＳＰに低電位をそれぞれ与え、さらに、対応するワード線ＷＬを活性化することによって行われる。ただし、リード動作においては、リード対象となる可変抵抗素子ＶＲがセットライト（低抵抗化）されないよう、ローカルビット線ＬＢＬと共通ソースプレートＳＰの間の電位差がセットライト動作時に比べて小さく設定される。図示しない制御回路は、上述した電位制御を所定時間にわたって維持した後のグローバルビット線ＧＢＬの電位を判定することにより、可変抵抗素子ＶＲの状態がセット状態であったか、リセット状態であったかを判定する。そして、その判定の結果を示すリードデータを、図示しないデータ入出力端子を介して、外部のコントローラに出力する。

以上説明したように、本実施の形態による半導体装置１によれば、複数のメモリセルＭＣそれぞれに含まれる可変抵抗素子ＶＲが、これら複数のメモリセルＭＣに共通な１枚の板状の可変抵抗膜２０によって構成される。これにより、半導体装置１の製造工程で可変抵抗膜をメモリセルＭＣごとに分離する必要がなくなり、可変抵抗膜のエッチングは、複数のメモリセルに共通な一枚の大きな板の各辺に相当する部分だけに行えばよいことになるので、可変抵抗膜２０のうち特に可変抵抗素子ＶＲとして機能する領域及びその近傍領域（コンタクト導体１５との接触領域及びその近傍領域）を、エッチングのダメージから守ることが可能となっている。また、可変抵抗膜をメモリセルＭＣごとに分離しないので、特許文献２の例のように、分割可変抵抗膜の面積を大きくすることによって、可変抵抗素子の縁部へのダメージの軽減を図る必要もない。したがって、安定した特性を有し、かつ、微細化によるチップサイズの縮小にも有利な可変抵抗素子ＶＲを備える半導体装置を得ることが可能となっている。

また、半導体装置１では、共通ソースプレートＳＰが可変抵抗膜２０と同じ平面形状を有する導電膜２１〜２３によって構成されているので、特許文献２の例のように、上部電極形成時のエッチングの影響が可変抵抗膜の上面に及ぶこともない。したがって、この点からも、可変抵抗膜２０をエッチングのダメージから守ることが可能となっている。

なお、半導体装置１においては可変抵抗素子ＶＲをセルトランジスタＣＴと共通ソースプレートＳＰの間に設けているが、これは、可変抵抗素子ＶＲをローカルビット線ＬＢＬごとに分離する工程を省き、それによって可変抵抗膜２０をエッチングのダメージから守るための構成である。すなわち、仮に可変抵抗素子ＶＲをセルトランジスタＣＴとローカルビット線ＬＢＬの間に設けるとすると、可変抵抗素子ＶＲをローカルビット線ＬＢＬごとに分離する必要が生ずる。これでは、可変抵抗膜２０をエッチングのダメージから守るという本発明の効果が、少なくともｙ方向（複数のローカルビット線ＬＢＬが列をなす方向）には得られないことになってしまう。一方、共通ソースプレートＳＰの電位は複数のメモリセルＭＣ間で同一であるため、可変抵抗素子ＶＲをセルトランジスタＣＴと共通ソースプレートＳＰの間に設ける場合には、図１にも示したように、可変抵抗素子ＶＲをローカルビット線ＬＢＬごとに分離する必要はなくなる。したがって、ｙ方向にも可変抵抗膜２０をエッチングのダメージから守ることが可能になるので、半導体装置１では、可変抵抗素子ＶＲをセルトランジスタＣＴと共通ソースプレートＳＰの間に設けている。

次に、半導体装置１の製造方法について、図４〜図６を参照しながら説明する。

まず初めに、半導体基板２の主面をシリコン酸化膜（不図示）で覆った後、その上面に、凹部２ａ内に相当する領域のうち柱状半導体ピラー５が形成されない領域を露出させる開口部を有するハードマスク膜（不図示）を設ける。そして、このハードマスク膜をマスクとして、半導体基板２の主面を半導体ピラー３の上面の高さまでエッチングする。これにより、複数の柱状半導体ピラー５が形成される。その後、上記開口部を通じて、半導体基板２内に不純物をイオン注入する。なお、ここで注入するイオンはＡｓであることが好ましく、注入条件は１０ＫｅＶ、１×１０^１５／ｃｍ^２とすることが好ましい。これにより、拡散層４が形成される。

続いて、上記開口部を埋める膜厚でシリコン酸化膜を成膜し、平坦化する。そして、ローカルビット線ＬＢＬのパターンで、半導体ピラー３の下面の高さまでパターニングを行う。これにより、図４（ｂ）に示すように、それぞれの上部にローカルビット線ＬＢＬが形成された複数の半導体ピラー３が形成される。

次に、前工程にて形成した開口部内にワード線ＷＬを形成していく。まず開口部の底部にシリコン酸化膜を埋設し、下のローカルビット線ＬＢＬとのショートを防ぐ。開口部の内側面に成膜したシリコン酸化膜は、ウエットエッチングにて除去しておく。次に、半導体ピラー５の側面を酸化しゲート絶縁膜を形成する。続いて、側面を覆うサイドウォール状の導電体６（ワード線ＷＬ又は電位供給線Ｖｏｎ）を形成する。具体的には、導電体６の元となる導電体を全面に成膜した後、エッチバックにより側面にのみこの導電体を残すことによって、導電体６を形成する。この後、全面にシリコン酸化膜（不図示）を形成し、半導体ピラー５の上面で平坦化する。

次に図５に示すように、ピラー上部に注入を行なう工程へと進むが、その前に、ここまでのピラーを形成するためにピラー最上面は酸化膜又は窒化膜で覆われているので、まずそれらの除去を行う。その後、図５に示すように、フォトレジスト１０を成膜し、上述した階層トランジスタＤＴを構成することになる半導体ピラー５の形成領域を露出させる開口部１０ａを設ける。そして、この開口部１０ａを通じて不純物のイオン注入を行うことにより、階層トランジスタＤＴを構成することになる半導体ピラー５の全体を、導電体である拡散層１１とする。ここでの不純物のイオン注入は、例えばＰを３０ＫｅＶ、３×１０^１５／ｃｍ^２の条件で注入することによって行うことが好ましい。

なお、図５（ａ）に例示するように、開口部１０ａの周縁部には、中途半端に不純物が注入された半導体ピラー５が生ずる場合がある。これに対応するため、開口部１０ａの周縁部に位置する半導体ピラー５については、階層トランジスタＤＴ及びセルトランジスタＣＴのいずれとしても用いないようにしてもよい。

拡散層１１の形成が完了したら、他の半導体ピラー５（拡散層１１としていない半導体ピラー５）の上部に、図示しない拡散層の形成を行なう。ここでの不純物のイオン注入は、例えばＡｓを１０ＫｅＶ、１×１０^１５／ｃｍ^２の条件で注入することによって行うことが好ましい。拡散層の形成が完了したら、次に全面にポリシリコン層を形成し、パターニングを行う。これにより、半導体ピラー５ごとの部分に分離したポリシリコン層が、各半導体ピラー５の上面に形成される。そして、このポリシリコン層に不純物をイオン注入することによって、図６に示すように、各半導体ピラー５の上面に拡散層１２を形成する。拡散層１２の形成が完了した後には、全面にシリコン酸化膜（不図示）を形成し、拡散層１２の上面で平坦化する。

続いて、全面にシリコン窒化膜１３を形成し、メモリセルアレイ領域のみに残存するようにパターニングする。そして、さらにシリコン酸化膜（不図示）を形成した後、このシリコン酸化膜などを貫通するコンタクトホールを設け、その内部に窒化チタン膜とタングステン膜を順次形成することにより、図６に示すように、それぞれ下面で半導体基板２に接するコンタクト導体３０，３２と、下面で導電体６のｙ方向の端部に接するコンタクト導体３１とを形成する。その後、シリコン酸化膜（不図示）をさらに成膜し、図６に示す配線３３，３４の形成領域に、対応するコンタクト導体の上面を露出させる溝を形成する。そして、その内部に窒化チタン膜とタングステン膜を順次形成することにより、図６に示すように、コンタクト導体３０，３１の上面に接する配線３３と、コンタクト導体３２の上面に接する配線３４とを形成する。配線３３，３４の形成が完了した後には、全面にシリコン窒化膜１４を形成し、上面を平坦化する。

次に、シリコン窒化膜１４、図示しないシリコン酸化膜、及びシリコン窒化膜１３を貫通するコンタクトホールを設け、その内部に窒化チタン膜を埋め込むことにより、図６に示すように、半導体ピラー５ごとのコンタクト導体１５を形成する。こうして形成されたコンタクト導体１５は、下面で対応する半導体ピラー５の上面に接する。

次に、全面にＨｆ酸化膜、タンタル膜、窒化チタン膜、及びタングステン膜を順次成膜してパターニングすることにより、図６に示すように、それぞれ板状である可変抵抗膜２０及び導電膜２１〜２３（共通ソースプレートＳＰ）を形成する。その後、全面にシリコン窒化膜を成膜し、共通ソースプレートＳＰの上面及び側面と可変抵抗膜２０の側面のみに残存するようにエッチングすることにより、図６に示す保護膜２４を形成する。

続いて、全面にシリコン酸化膜（不図示）を成膜し、このシリコン酸化膜にグローバルビット線ＧＢＬの平面パターンの溝を形成する。この溝の底面のうち、突出部３５ａを形成する領域には、シリコン窒化膜１４を貫通して底面に配線３４を露出させる開口部も形成する。そして、形成した溝及び開口部の内部に窒化チタン膜とタングステン膜を順次形成することにより、図２に示すように、突出部３５ａ，３５ｂを有する導電体３５を形成する。このようにして形成される導電体３５は、いわゆるダマシン配線となっている。形成された突出部３５ａの下面は配線３４に接し、突出部３５ｂの下面は拡散層１１に対応するコンタクト導体１５の上面に接している。

次に、全面にシリコン酸化膜（不図示）を形成した後、このシリコン酸化膜などを貫通するコンタクトホールを設けてその内部に窒化チタン膜とタングステン膜を順次形成することにより、図２に示すように、下面で配線３３に接するコンタクト導体３６と、下面で配線３４に接するコンタクト導体３７と、下面で導電膜２３に接するコンタクト導体３８とを形成する。その後は、図示しない配線層などをさらに形成することにより、全工程が終了する。

以上説明したように、本実施の形態による半導体装置１の製造方法は、可変抵抗膜をメモリセルＭＣ又はローカルビット線ＬＢＬごとに分離する工程を含まず、また、特許文献２の例のように、上部電極を形成するために可変抵抗膜の上面に影響が及ぶエッチングを行う必要もない。したがって、安定した特性を有し、かつ、微細化によるチップサイズの縮小にも有利な可変抵抗素子ＶＲを備える半導体装置を得ることが可能となっている。

次に、本実施の形態による半導体装置１の変形例について、図７及び図８を参照しながら説明する。

図７に示す第１の変形例による半導体装置１は、グローバルビット線ＧＢＬの形状の点で、第１の実施の形態による半導体装置１と異なっている。

本変形例による半導体装置１の製造工程では、保護膜２４を形成した後に形成するシリコン酸化膜などに、グローバルビット線ＧＢＬの平面パターンの溝ではなく、拡散層１１に対応するコンタクト導体１５の上面を露出させるコンタクトホールと、配線３４の上面を露出させるコンタクトホールとが設けられる。そして、これらのコンタクトホールの内部に窒化チタン膜とタングステン膜を順次形成することにより、図７に示すように、それぞれ下面で拡散層１１に対応するコンタクト導体１５に接するコンタクト導体４０ａ，４０ｂと、下面で配線３４に接するコンタクト導体４１とが形成される。

なお、コンタクト導体４０ａとコンタクト導体４０ｂとでは、ｘ方向の位置が互いに異なっている。各グローバルビット線ＧＢＬは、ｙ方向に見て交互にコンタクト導体４０ａ，４０ｂのいずれか一方のみによって、拡散層１１と接続される。要するに、コンタクト導体４０ａ，４０ｂは千鳥配置されている。

コンタクト導体４０ａ，４０ｂ，４１を形成した後には、シリコン酸化膜の上面に、窒化チタン膜とタングステン膜を順次形成し、グローバルビット線ＧＢＬの平面パターンにパターニングする。これにより、図７に示すように、コンタクト導体４０ａ，４０ｂ，４１それぞれの上面に接する導電体４２が形成され、この導電体４２がグローバルビット線ＧＢＬとなる。その後の工程は、第１の実施の形態で説明したものと同様である。

図８に示す第２の変形例による半導体装置１は、ダマシン配線である導電体３５より上方に配線３３，３４を形成する点で、第１の実施の形態による半導体装置１と異なっている。

本変形例による半導体装置１の製造工程では、導電体３５を形成した後に全面にシリコン酸化膜（不図示）を成膜した後、このシリコン酸化膜などを貫通し、それぞれコンタクト導体３０，３１，３２、導電膜２３のｙ方向の端部、及び導電体３５のｘ方向の端部を露出させる複数のコンタクトホールを形成する。そして、これらのコンタクトホールの内部に窒化チタン膜とタングステン膜を順次形成することにより、図８に示すように、下面でコンタクト導体３０の上面に接するコンタクト導体５０と、下面でコンタクト導体３１の上面に接するコンタクト導体５１と、下面で導電膜２３のｙ方向の端部に接するコンタクト導体５２と、下面でコンタクト導体３２の上面に接するコンタクト導体５３と、下面で導電体３５のｘ方向の端部に接するコンタクト導体５４とを形成する。

続いて、シリコン酸化膜（不図示）の上面に窒化チタン膜とタングステン膜を順次形成し、パターニングを行うことにより、図８に示すように、コンタクト導体５０，５１の上面に接する配線３３と、コンタクト導体５２の上面に接する配線５６と、コンタクト導体５３，５４の上面に接する配線３４とを形成する。

次に、配線３３，３４，５６を覆う膜厚のシリコン窒化膜６０を全面に成膜し、さらにシリコン酸化膜（不図示）を成膜した後、これらを貫通するコンタクトホールを設けてその内部に窒化チタン膜とタングステン膜を順次形成することにより、図８に示すように、下面で配線３３に接するコンタクト導体３６と、下面で配線３４に接するコンタクト導体３７と、下面で配線５６に接するコンタクト導体３８とを形成する。その後の工程は、第１の実施の形態で説明したものと同様である。

以上説明したように、本実施の形態による半導体装置１には、各種の変形例が考えられる。ここで説明した第１及び第２の変形例の他にも、本実施の形態による半導体装置１には本発明の主旨を逸脱しない範囲で種々の変更を加えることが可能であり、それらも本発明の範囲内に包含される。

次に、本発明の第２の実施の形態による半導体装置１について、図９及び図１０を参照しながら説明する。本実施の形態による半導体装置１は、ビット線が階層化されていない点で第１の実施の形態による半導体装置１と異なり、その他の点では第１の実施の形態による半導体装置１と同様であるので、対応する構成には同一の符号を付して説明を省略し、以下では相違点に着目して説明を進める。

本実施の形態による半導体装置１は、図９及び図１０に示すように、グローバルビット線ＧＢＬ及び階層トランジスタＤＴを備えていない。また、拡散層により構成されたローカルビット線ＬＢＬに代え、窒化チタンやタングステンなどの低抵抗金属材料で形成されたビット線ＢＬ（ビット線ＢＬ_１，ＢＬ_２）を備え、さらにビット線ＢＬと半導体基板２との間に、これらの間の絶縁を確保するための絶縁膜７１を備えている。なお、図９及び図１０には４本のワード線ＷＬ_１〜ＷＬ_４を描いており、この４本という本数は図１及び図３に描いたワード線ＷＬの本数（２本）より多くなっているが、図面に描画した範囲が異なるということ以上に特段の意味を有するものではない。

本実施の形態による半導体装置１によっても、第１の実施の形態による半導体装置１と同様の理由により、安定した特性を有し、かつ、微細化によるチップサイズの縮小にも有利な可変抵抗素子ＶＲを備える半導体装置を得ることが可能になる。本実施の形態による半導体装置１は、ビット線ＢＬを窒化チタンやタングステンなどの低抵抗金属材料で形成する場合（したい場合、しなければならない場合）に特に有効である。

次に、本発明の第３の実施の形態による半導体装置１について、図１１及び図１２を参照しながら説明する。本実施の形態による半導体装置１は、１本のグローバルビット線ＧＢＬに複数のローカルビット線ＬＢＬが接続される点、及び、グローバルビット線ＧＢＬと各ローカルビット線ＬＢＬとが切り離し可能とされる点で第１の実施の形態による半導体装置１と異なり、その他の点では第１の実施の形態による半導体装置１と同様であるので、対応する構成には同一の符号を付して説明を省略し、以下では相違点に着目して説明を進める。

まず階層トランジスタＤＴに着目すると、第１の実施の形態では階層トランジスタＤＴのチャネル領域を構成する半導体ピラー５が拡散層１１とされており、そのために階層トランジスタＤＴはトランジスタとして機能できなくなっていた。これに対し、本実施の形態では、図１１に示すように、階層トランジスタＤＴのチャネル領域を構成する半導体ピラー５に、セルトランジスタＣＴのチャネル領域を構成する半導体ピラー５と同じように、不純物の注入がなされていない。したがって、階層トランジスタＤＴは、ゲート電極である導電体６の電位によってオン又はオフの状態を取り、オンのときには対応するローカルビット線ＬＢＬがグローバルビット線ＧＢＬに接続され、オフのときには対応するローカルビット線ＬＢＬがグローバルビット線ＧＢＬから切り離されることになる。なお、図１１に示すように、この場合の導電体６は、ローカルスイッチ線ＬＳＷとなる。

各グローバルビット線ＧＢＬはそれぞれ、図１１及び図１２に示すように、階層トランジスタＤＴを介して２本のローカルビット線ＬＢＬに接続される。なお、ここでは２本としているが、１つのグローバルビット線ＧＢＬに３本以上のローカルビット線ＬＢＬが接続されることとしてもよい。

１つのグローバルビット線ＧＢＬに接続される複数のローカルビット線ＬＢＬには、互いに同じように、複数のメモリセルＭＣと、１又は複数の階層トランジスタＤＴとが設けられる。上述した図示しない制御装置は、２本のローカルビット線ＬＢＬのうち、リード動作やライト動作の対象となるメモリセルＭＣに接続されているものがグローバルビット線ＧＢＬに接続され、それ以外のものがグローバルビット線ＧＢＬから切り離されるよう、ローカルスイッチ線ＬＳＷの電位を制御する。これにより、外部のコントローラは、所望のメモリセルＭＣに対してリードやライトを行うことが可能になる。

本実施の形態による半導体装置１の構成を、図１２の例に即してより具体的に説明する。本実施の形態による半導体装置１は、図１２に示すように、２枚の共通ソースプレートＳＰ_１，ＳＰ_２（第１及び第２の共通ソースプレート）と、それぞれｘ方向に延在する複数のローカルビット線ＬＢＬ_１〜ＬＢＬ_４（第１〜第４のビット線）と、それぞれｘ方向に延在する複数のグローバルビット線ＧＢＬ_１，ＧＢＬ_２（第１及び第２のグローバルビット線）と、それぞれｙ方向に延在する複数のワード線ＷＬ_１〜ＷＬ_４（第１〜第４のワード線）と、それぞれｙ方向に延在する複数のローカルスイッチ線ＬＳＷ_１〜ＬＳＷ_４とを備えて構成される。

半導体装置１は、メモリセルＭＣ_１〜ＭＣ_８（第１〜第８のメモリセル）を有して構成される。このうち、メモリセルＭＣ_１〜ＭＣ_４にかかる構成は、第１の実施の形態で図３を参照して説明した構成において共通ソースプレートＳＰを共通ソースプレートＳＰ_１に置き換えたものと同様であるので説明を割愛し、以下、メモリセルＭＣ_５〜ＭＣ_４について説明する。

メモリセルＭＣ_５は、ローカルビット線ＬＢＬ_３と共通ソースプレートＳＰ_２の間に、共通ソースプレートＳＰ_２と接続される可変抵抗素子ＶＲ_５（第５の可変抵抗素子）と、ローカルビット線ＬＢＬ_３と可変抵抗素子ＶＲ_５との間に設けられるセルトランジスタＣＴ_５（第５のセルトランジスタ）とを含んで構成される。同様に、メモリセルＭＣ_６は、ローカルビット線ＬＢＬ_３と共通ソースプレートＳＰ_２の間に、共通ソースプレートＳＰ_２と接続される可変抵抗素子ＶＲ_６（第６の可変抵抗素子）と、ローカルビット線ＬＢＬ_３と可変抵抗素子ＶＲ_６との間に設けられるセルトランジスタＣＴ_６（第６のセルトランジスタ）とを含んで構成される。

また、メモリセルＭＣ_７は、ローカルビット線ＬＢＬ_４と共通ソースプレートＳＰ_２の間に、共通ソースプレートＳＰ_２と接続される可変抵抗素子ＶＲ_７（第７の可変抵抗素子）と、ローカルビット線ＬＢＬ_４と可変抵抗素子ＶＲ_７との間に設けられるセルトランジスタＣＴ_７（第７のセルトランジスタ）とを含んで構成される。同様に、メモリセルＭＣ_８は、ローカルビット線ＬＢＬ_４と共通ソースプレートＳＰ_２の間に、共通ソースプレートＳＰ_２と接続される可変抵抗素子ＶＲ_８（第８の可変抵抗素子）と、ローカルビット線ＬＢＬ_４と可変抵抗素子ＶＲ_８との間に設けられるセルトランジスタＣＴ_８（第８のセルトランジスタ）とを含んで構成される。

可変抵抗素子ＶＲ_５〜ＶＲ_８は、メモリセルＭＣ_５〜ＭＣ_８に共通な１枚の板状の可変抵抗膜２０（第２の可変抵抗膜）によって構成される。また、共通ソースプレートＳＰ_２は、図１１に示したように、可変抵抗素子ＶＲ_５〜ＶＲ_８を構成する可変抵抗膜２０の上面を覆うように形成された板状の導電膜２１〜２３によって構成される。なお、共通ソースプレートＳＰ_２は、上層の配線等を通じて共通ソースプレートＳＰ_１と短絡されていてもよい。

ワード線ＷＬ_１はセルトランジスタＣＴ_１，ＣＴ_３のゲート電極、ワード線ＷＬ_２はセルトランジスタＣＴ_２，ＣＴ_４のゲート電極、セルトランジスタＣＴ_５，ＣＴ_７のゲート電極はワード線ＷＬ_３により、ＣＴ_６，ＣＴ_８のゲート電極はワード線ＷＬ_４により、それぞれ構成される。ワード線ＷＬ_１〜ＷＬ_４は、図１１に示したように、垂直方向に見てローカルビット線ＬＢＬ_１〜ＬＢＬ_４と２枚の可変抵抗膜２０との間に配置される。

１又は複数の階層トランジスタＤＴ_１（第１の階層トランジスタ）によりローカルビット線ＬＢＬ_１に接続されるグローバルビット線ＧＢＬ_１は、１又は複数の階層トランジスタＤＴ_３（第３の階層トランジスタ）によってローカルビット線ＬＢＬ_３にも接続される。同様に、１又は複数の階層トランジスタＤＴ_２（第２の階層トランジスタ）によりローカルビット線ＬＢＬ_２に接続されるグローバルビット線ＧＢＬ_２は、１又は複数の階層トランジスタＤＴ_４（第４の階層トランジスタ）によってローカルビット線ＬＢＬ_４にも接続される。階層トランジスタＤＴ_１〜ＤＴ_４は、図１１に示したように、セルトランジスタＣＴ_１〜ＣＴ_８と垂直方向に見て同じ位置に形成される。

本実施の形態による半導体装置１によっても、第１の実施の形態による半導体装置１と同様の理由により、安定した特性を有し、かつ、微細化によるチップサイズの縮小にも有利な可変抵抗素子ＶＲを備える半導体装置を得ることが可能になる。また、リード動作やライト動作の対象とならないローカルビット線ＬＢＬをグローバルビット線ＧＢＬから切り離しているので、本実施の形態による半導体装置１によれば、リードやライトの動作を行う場合におけるグローバルビット線ＧＢＬの負荷容量が軽くなるという効果も得られる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

１ 半導体装置
２ 半導体基板
２ａ 凹部
３ 壁状半導体ピラー
４，１１，１２ 拡散層
５ 柱状半導体ピラー
６，３５，４２ 導電体
１０ フォトレジスト
１０ａ 開口部
１３，１４ シリコン窒化膜
１５ コンタクト導体
２０ 可変抵抗膜
２１〜２３ 導電膜
２４，７１ 絶縁膜
３０〜３２，３６〜３８，４０ａ，４０ｂ，４１，５０〜５４ コンタクト導体
３３，３４，５６ 配線
３５ａ，３５ｂ 突出部
６０ シリコン窒化膜
ＢＬ ビット線
ＣＴ，ＣＴ_１〜ＣＴ_８ セルトランジスタ
ＤＴ，ＤＴ_１〜ＤＴ_４ 階層トランジスタ
ＧＢＬ，ＧＢＬ_１，ＧＢＬ_２ グローバルビット線
ＬＢＬ，ＬＢＬ_１〜ＬＢＬ_４ ローカルビット線
ＬＳＷ，ＬＳＷ_１〜ＬＳＷ_４ ローカルスイッチ線
ＭＣ，ＭＣ_１〜ＭＣ_８ メモリセル
ＳＰ，ＳＰ_１〜ＳＰ_２ 共通ソースプレート
ＶＲ，ＶＲ_１〜ＶＲ_８ 可変抵抗素子
Ｖｏｎ，Ｖｏｎ_１，Ｖｏｎ_２ 電位供給線
ＷＬ，ＷＬ_１〜ＷＬ_４ ワード線

Claims (16)

1. 共通ソースプレートと、
   複数のビット線と、
   前記複数のビット線及び前記共通ソースプレートの間に設けられ、それぞれが、前記共通ソースプレートと接続される可変抵抗素子、及び、前記複数のビット線のうちの対応する１本のビット線と前記可変抵抗素子との間に設けられるスイッチング素子を含む複数のメモリセルとを備え、
   前記複数のメモリセルそれぞれに含まれる前記可変抵抗素子は、前記複数のメモリセルに共通な１枚の板状の可変抵抗膜によって構成される
   ことを特徴とする半導体装置。
2. 前記共通ソースプレートは、前記１枚の板状の可変抵抗膜を覆うように形成された板状の導電膜によって構成される
   ことを特徴とする請求項１に記載の半導体装置。
3. 半導体基板をさらに備え、
   前記複数のビット線はそれぞれ、前記半導体基板の主面に埋め込まれており、
   前記共通ソースプレートは、前記主面の上方に配置される
   ことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記複数のビット線はそれぞれ、前記半導体基板内に形成された不純物拡散層である
   ことを特徴とする請求項３に記載の半導体装置。
5. 前記複数のビット線はそれぞれ、前記半導体基板内に絶縁膜を介して埋め込まれた導電体によって構成される
   ことを特徴とする請求項３に記載の半導体装置。
6. それぞれ前記複数のビット線のうちの１本以上に接続される複数のグローバルビット線
   をさらに備えることを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
7. 前記複数のグローバルビット線と前記複数のビット線とは、前記共通ソースプレートを挟んで互いに反対側に設けられる
   ことを特徴とする請求項６に記載の半導体装置。
8. 第１の共通ソースプレートと、
   それぞれ第１の方向に延在する第１及び第２のビット線と、
   前記第１のビット線及び前記第１の共通ソースプレートの間に設けられ、前記第１の共通ソースプレートと接続される第１の可変抵抗素子、及び、前記第１のビット線と前記第１の可変抵抗素子との間に設けられる第１のセルトランジスタを含む第１のメモリセルと、
   前記第２のビット線及び前記第１の共通ソースプレートの間に設けられ、前記第１の共通ソースプレートと接続される第３の可変抵抗素子、及び、前記第２のビット線と前記第３の可変抵抗素子との間に設けられる第３のセルトランジスタを含む第３のメモリセルとを備え、
   前記第１及び第３の可変抵抗素子は、前記第１及び第３のメモリセルに共通な１枚の板状の可変抵抗膜である第１の可変抵抗膜によって構成される
   ことを特徴とする半導体装置。
9. 前記第１の共通ソースプレートは、前記第１の可変抵抗膜の上面を覆うように形成された板状の導電膜によって構成される
   ことを特徴とする請求項８に記載の半導体装置。
10. 前記第１のビット線及び前記第１の共通ソースプレートの間に設けられ、前記第１の共通ソースプレートと接続される第２の可変抵抗素子、及び、前記第１のビット線と前記第２の可変抵抗素子との間に設けられる第２のセルトランジスタを含む第２のメモリセルと、
    前記第２のビット線及び前記第１の共通ソースプレートの間に設けられ、前記第１の共通ソースプレートと接続される第４の可変抵抗素子、及び、前記第２のビット線と前記第４の可変抵抗素子との間に設けられる第４のセルトランジスタを含む第４のメモリセルとをさらに備え、
    前記第２及び第４の可変抵抗素子も、前記第１の可変抵抗膜によって構成される
    ことを特徴とする請求項８又は９に記載の半導体装置。
11. 前記第１の方向と交差する第２の方向に延在する第１及び第２のワード線をさらに備え、
    前記第１のワード線は、前記第１及び第３のトランジスタのゲート電極を構成し、
    前記第２のワード線は、前記第２及び第４のトランジスタのゲート電極を構成する
    ことを特徴とする請求項１０に記載の半導体装置。
12. 前記第１及び第２のワード線は、前記第１及び第２のビット線と前記第１の可変抵抗膜の間に配置される
    ことを特徴とする請求項１１に記載の半導体装置。
13. 板状の導電膜によって構成される第２の共通ソースプレートと、
    それぞれ前記第１の方向に延在する第３及び第４のビット線と、
    前記第３のビット線及び前記第２の共通ソースプレートの間に設けられ、前記第２の共通ソースプレートと接続される第５の可変抵抗素子、及び、前記第３のビット線と前記第５の可変抵抗素子との間に設けられる第５のセルトランジスタを含む第５のメモリセルと、
    前記第３のビット線及び前記第２の共通ソースプレートの間に設けられ、前記第２の共通ソースプレートと接続される第６の可変抵抗素子、及び、前記第３のビット線と前記第６の可変抵抗素子との間に設けられる第６のセルトランジスタを含む第６のメモリセルと、
    前記第４のビット線及び前記第２の共通ソースプレートの間に設けられ、前記第２の共通ソースプレートと接続される第７の可変抵抗素子、及び、前記第４のビット線と前記第７の可変抵抗素子との間に設けられる第７のセルトランジスタを含む第７のメモリセルと、
    前記第４のビット線及び前記第２の共通ソースプレートの間に設けられ、前記第２の共通ソースプレートと接続される第８の可変抵抗素子、及び、前記第４のビット線と前記第８の可変抵抗素子との間に設けられる第８のセルトランジスタを含む第８のメモリセルとを備え、
    前記第５乃至第８の可変抵抗素子は、前記第５乃至第８のメモリセルに共通な１枚の板状の可変抵抗膜である第２の可変抵抗膜によって構成される
    ことを特徴とする請求項１０乃至１２のいずれか一項に記載の半導体装置。
14. 前記第２の方向に延在する第３及び第４のワード線をさらに備え、
    前記第３のワード線は、前記第５及び第７のトランジスタのゲート電極を構成し、
    前記第４のワード線は、前記第６及び第８のトランジスタのゲート電極を構成する
    ことを特徴とする請求項１３に記載の半導体装置。
15. 第１及び第２のグローバルビット線と、
    前記第１のグローバルビット線と前記第１のビット線とを接続する１又は複数の第１の階層トランジスタと、
    前記第２のグローバルビット線と前記第２のビット線とを接続する１又は複数の第２の階層トランジスタと、
    前記第１のグローバルビット線と前記第３のビット線とを接続する１又は複数の第３の階層トランジスタと、
    前記第２のグローバルビット線と前記第４のビット線とを接続する１又は複数の第４の階層トランジスタと
    をさらに備えることを特徴とする請求項１３又は１４に記載の半導体装置。
16. 前記１又は複数の第１の階層トランジスタ、前記１又は複数の第２の階層トランジスタ、前記１又は複数の第３の階層トランジスタ、前記１又は複数の第４の階層トランジスタ、及び前記第１乃至第８のセルトランジスタは、垂直方向に見て同じ位置に配置される
    ことを特徴とする請求項１５に記載の半導体装置。

Images