JP2013069753A - 半導体記憶装置およびその製造方法 - Google Patents
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Abstract
【解決手段】半導体記憶装置は、第1方向に沿う第1部分(11a)と第2方向に沿いかつ第1部分と接続された第2部分(11b)とを有し、第2部分において半導体材料を含み、第1方向および第2方向からなる第1平面と交わる方向に沿って離れて並ぶ少なくとも2つの第1配線(11)を含む。可変抵抗膜(15)は、第1配線の第2部分に接続された第1面を有し、相違する抵抗値を示す複数の状態を取り得る。第2配線(12)は、可変抵抗膜の第1面と対向する第2面と接続されている。制御線(13)は、第1平面と交わる方向に沿い、少なくとも2つの第1配線の第2部分の半導体材料を含む部分と絶縁膜を介して接し、第1配線の第2部分の半導体材料を含む部分および絶縁膜とともにトランジスタを構成する。
【選択図】 図2
Description
図1は、第1実施形態に係る半導体記憶装置の全体的な構造を概略的に示している。図1に示されるように、半導体基板1の表面の上方に、メモリブロック2が設けられている。メモリブロック2は、z軸に沿って間隔をもって重ねられた複数の層3a〜3nを含んでいる。層3a〜3nは、同じ構成を有し、このため、層3a〜3nを個別に特定する必要がない場合、1つの層を代表して、または包括的に層3と称する。層3は、xy平面に沿って行列状に配置された複数のメモリセル4を含んでいる。各メモリセル4は、少なくとも抵抗変化型素子およびトランジスタを含んでいる。
第2実施形態は、半導体記憶装置の構造のバリエーションに関する。
第3実施形態も、半導体記憶装置の構造のバリエーションに関する。
Claims (5)
- 第1方向に沿う第1部分と第2方向に沿いかつ前記第1部分と接続された第2部分とを有し、前記第2部分において半導体材料を含み、前記第1方向および第2方向からなる第1平面と交わる方向に沿って離れて並ぶ少なくとも2つの第1配線と、
前記第1配線の前記第2部分に接続された第1面を有し、相違する抵抗値を示す複数の状態を取り得る可変抵抗膜と、
前記可変抵抗膜の前記第1面と対向する第2面と接続された第2配線と、
前記第1平面と交わる方向に沿い、前記少なくとも2つの第1配線の前記第2部分の前記半導体材料を含む部分と絶縁膜を介して接し、前記第1配線の前記第2部分の前記半導体材料を含む部分および前記絶縁膜とともにトランジスタを構成する制御線と、
を具備することを特徴とする半導体記憶装置。 - 前記可変抵抗膜の前記第1面が、前記第1配線の前記第2部分の前記第1部分と反対の端に接続され、
前記第2配線が、前記第1平面と交わる方向に沿う、
ことを特徴とする請求項1の半導体記憶装置。 - 前記可変抵抗膜の前記第1面が、前記第1配線の前記第2部分の前記第1方向が貫く面に接続され、
前記第2配線が、前記第1平面と交わる方向に沿う、
ことを特徴とする請求項1の半導体記憶装置。 - 前記可変抵抗膜の前記第1面が、前記第1配線の前記第2部分の前記第1方向が貫く面に接続され、
前記第2配線が、前記第1方向に沿う第1部分と前記第2方向に沿いかつ前記第2配線の前記第1部分および前記可変抵抗膜の前記第2面に接続された第2部分とを有する、
ことを特徴とする請求項1の半導体記憶装置。 - 第1導電膜と、前記第1導電膜上の絶縁膜と、前記絶縁膜上の第2導電膜とを含む積層膜を形成することと、
前記第1導電膜から前記第2導電膜にわたる前記積層膜の側面に、相違する抵抗値を示す複数の状態を取り得る可変抵抗膜を形成することと、
前記可変抵抗膜の前記積層膜に面する面と対向する面上に第3導電膜を形成することと、
前記絶縁膜の前記可変抵抗膜に面する面を後退させて前記可変抵抗膜の前記第1導電膜と前記第2導電膜との間の部分を露出させることと、
前記可変抵抗膜の前記露出した部分から前記可変抵抗膜を除去して、前記可変抵抗膜を前記第1導電膜の側面と接続された第1部分と前記第2導電膜の側面と接続された第2部分とに分割することと、
前記第1導電膜および前記第2導電膜と間隔をおいて並ぶ導電性の柱を形成することと、
を具備する、半導体記憶装置の製造方法。
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