KR20110012797A - 반도체 소자의 저장 캐패시터 및 그의 형성 방법 - Google Patents

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KR20110012797A
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이준석
공근규
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Abstract

본 발명은 주변 영역에 저장 캐패시터의 제조를 위한 공정 마진을 증가시키기 위한 반도체 기억 장치의 제조 방법을 제공한다. 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 반도체 기판 내 셀 영역과 상기 주변 영역의 상부에 제 1 콘택 및 제 3 콘택을 형성하는 단계, 제 1 콘택과 제 3 콘택 상에 이웃한 패턴과의 간격이 상이하도록 제 2 콘택과 제 4 콘택을 형성하는 단계, 및 제 2 콘택과 상기 제 4 콘택 상에 이웃한 패턴과의 간격이 동등하도록 캐패시터의 하부 전극을 형성하는 단계를 포함한다.
반도체, 저장 캐패시터, 노광

Description

반도체 소자의 저장 캐패시터 및 그의 형성 방법{RESERVOIR CAPACITOR OF SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 소자의 저장 캐패시터(Reservoir Capacitor) 및 그의 형성 방법에 관한 것으로, 반도체 소자가 고집적화 되면서 저장 캐패시터의 용량이 감소되고 주변부에 구비되는 구동 회로에서 전원 전압이 안정화되지 못하는 문제를 해결하기 위한 것이다.
반도체 기억 장치는 다수의 단위셀을 포함하는 셀 영역과 데이터의 전달이나 전원 공급 등을 제어하는 구성요소들을 포함하는 주변 영역을 포함한다. 셀 영역은 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 주변 영역에는 데이터 등을 전달하기 위한 입출력 패드와 데이터 입출력 라인, 반도체 기억 장치 내 여러 가지 전압을 공급하기 위한 내부전압회로 등이 포함되어 있다.
반도체 기억 장치에는 단위셀을 구성하는 캐패시터외에도 주변 영역에 저장 캐패시터(Reservoir Capacitor)를 포함한다. 여기서, 저장 캐패시터는 반도체 소자의 주변부 구동 회로에 구비되어 반도체 소자 내부에서 생성된 각종 전압들(Vpp, Vblp, Vbb, Vint)의 전하량을 보관하여 반도체 소자 내에 안정적인 전원이 공급되도록 도와주는 역할을 한다. 이러한 저장 캐패시터는 그 정전용량이 클수록 안정적인 DC전압을 공급할 수 있어서 좋다.
캐패시터의 정전용량은 캐패시터를 구성하는 전극의 면적에 비례한다. 즉, 캐패시터가 크게 형성될 수록 정전용량은 증가한다. 하지만, 반도체 기억 장치의 집적도가 높아지면서, 캐패시터를 형성할 수 있는 면적이 크게 줄어들었다. 특히, 셀 영역의 경우 데이터를 오래동안 저장하기 위해서는 큰 정전용량을 가지는 셀 캐패시터가 요구되었지만 셀 캐패시터를 위한 공간이 줄어들었기 때문에, 작은 면적에 큰 정전용량을 가지는 캐패시터를 형성하기 위해 실린더 형태 등의 3차원 구조를 가지는 캐패시터가 제안되었다. 반면, 저장 캐패시터가 포함되는 주변영역은 셀 영역에 비해 집적도가 낮아 큰 정전용량을 가지는 캐패시터를 형성하기에 용이하였다.
통상적으로, 일반적인 반도체 기억 장치의 주변 영역에 포함되는 저장 캐패시터는 모스(MOS) 캐패시터로 형성해왔다. 이는 캐패시터를 형성하기 위한 충분한 공간이 있었고, 주변 영역에 형성되는 저장 캐패시터만을 위한 추가적인 공정의 수행없이 셀 영역에 모스 트랜지스터를 형성할 때 넓은 면적에 모스 트랜지스터를 형성하는 것이 공정을 단순화할 수 있었기 때문이다. 이후, 소스/드레인 영역을 전기적으로 연결시켜 모스 트랜지스터가 캐패시터와 동일한 기능을 하도록 하였다. 즉, 모스(MOS) 캐패시터는 반도체 기판인 실리콘과 폴리실리콘층에 의해서 전극이 형성된다.
최근 디자인 규칙은 50nm 이하로 작아지면서 반도체 기억 장치 내 주변 영역의 집적도도 높아졌다. 이로 인해, 주변 영역에 넓은 면적을 차지하던 저장 캐패시터의 면적을 줄여야한다. 모스 캐패시터는 차지하는 면적이 줄어들면 정전용량도 줄어들 수 밖에 없기 때문에, 좁은 면적에 큰 정전용량을 가지는 저장 캐패시터를 형성하기 위해서는 셀 영역에 형성된 셀 캐패시터와 유사한 형태로 저장 캐패시터를 형성하게 되었다. 특히, 모스 캐패시터에서 셀 영역에 사용되는 3차원 구조의 캐패시터로 변경하면, 주변 영역 내 동일한 면적을 할당하고도 약 17~18배 정도 큰 정전용량을 가지는 저장 캐패시터를 형성할 수 있다.
도 1은 일반적인 반도체 기억 장치 내 셀 캐패시터와 저장 캐패시터의 레이아웃을 설명하기 위한 평면도이다.
도시된 바와 같이, 복수의 단위셀이 행 및 열 방향으로 정렬되어 있는 셀 영역에는 셀 트랜지스터(미도시)의 소스/드레인 일측과 직접 연결된 제 1 저장노드콘택(Storage Node Contact(SNC), 102)이 행 및 열 방향으로 정렬되어 있다. 제 1 저장노드콘택(102) 상에는 제 2 저장노드콘택(104)이 일부 중첩되어 형성되어 있으며, 제 2 저장노드콘택(104) 상에는 실린더 형태의 캐패시터의 하부 전극(106)이 형성된다.
도시되지 않았지만, 셀 트랜지스터의 게이트 상부에는 비트 라인(미도시)이 형성되고 셀 캐패시터는 통상적으로 비트 라인보다 더 높은 위치에 형성되는 것이 일반적이다. 제 2 저장노드콘택(104)은 비트 라인이 형성되는 공간을 확보하고 캐패시터의 하부 전극(106)을 형성하기 용이하게 하기 위한 것이다.
한편, 주변 영역에도 셀 영역의 제 1 저장노드콘택(102)과 동일한 평면적을 가지는 제 3 저장노드콘택(112)이 형성되고, 제 3 저장노드콘택(112) 상에는 제 4 저장노드콘택(114)이 형성된다. 셀 영역과 마찬가지로 주변영역에도 제 4 저장노드콘택(114) 상에 저장 캐패시터의 하부 전극(116)을 형성한다. 하지만, 주변 영역에 형성되는 제 4 저장노드콘택(114)은 셀 영역에 형성되는 제 2 저장노드콘택(104)과는 큰 차이가 있다.
셀 영역의 경우 각각의 단위셀은 전기적으로 단절되어 있어야 하기 때문에, 각각의 단위셀에 포함된 제 1 저장노드콘택(102), 제 2 저장노드콘택(104) 및 캐패시터의 하부전극(106)은 서로 전기적으로 연결되어서는 안된다. 그러나, 주변 영역에서는 큰 저장용량을 가지는 캐패시터가 요구되는 것이기에 복수의 저장 캐패시터의 하부 전극(116)을 병렬로 연결한다. 복수의 저장 캐패시터의 하부 전극(116)을 병렬로 연결하는 방법으로 제 4 저장노드콘택(114)이 열 방향으로 이웃한 두 개의 제 3 저장노드콘택(112)과 연결되도록 형성하였고, 복수의 저장 캐패시터의 하부 전극(116)은 열 방향으로 서로 연결된다. 결과적으로, 셀 영역에는 섬(island) 형태 혹은 홀(hole) 형태로 행 및 열 방향으로 정렬된 복수의 셀 캐패시터가 형성되었지만, 주변 영역에는 복수의 저장 캐패시터가 라인 형태로 연결된다.
도 2는 도 1의 반도체 기억 장치에서 개량된 반도체 기억 장치 내 저장 캐패시터의 레이아웃을 설명하기 위한 평면도이다.
도시된 바와 같이, 셀 영역은 도 1의 셀 영역과 유사하게 제 1 저장노드콘택(202), 제 2 저장노드콘택(204) 및 캐패시터의 하부전극(206)이 형성되어 있다. 주변 영역은 라인 형태의 제 3 저장노드콘택(212), 제 3 저장노드콘택(212) 상에 형성된 제 4 저장노드콘택(214) 및 제 4 저장노드콘택(214) 상에 형성된 복수의 저장 캐패시터의 하부 전극(216)을 포함한다. 도 1의 주변 영역과 비교하면 제 3 저장노드콘택(212)을 섬 형태가 아닌 라인 형태의 패턴으로 형성한 것에 차이가 있으나, 저장 캐패시터의 동작에 있어서 차이가 없다.
전술한 바와 같은 주변영역에 저장 캐패시터를 형성하는 방법은 셀 영역에 캐패시터를 형성하는 공정을 주변영역에 큰 변화없이 동일하게 적용하고 있어 공정을 단순화시키는 장점이 있다. 하지만, 셀 영역과 주변 영역에 동일한 노광 조건으로 패턴을 형성하려해도 초점거리(depth of focus, DOF)가 동일할 수 없기 때문에, 반도체 기억 장치의 주변 영역에 결함이 발생할 수 있다.
또한, 셀 영역에는 섬(island) 형태 혹은 홀(hole) 형태의 패턴이 형성되지만 주변 영역에는 라인(line) 형태의 패턴이 형성되는데, 패턴의 형태에 따라 공정 마진이 미세한 차이가 있다. 섬 형태 혹은 홀 형태의 패턴의 경우, 노광 공정이 정상적으로 수행되지 않으면(예를 들면, Defocus 현상 등) 하부층이 노출되지 않게 된다. 이러한 경우, 추가 공정을 통해 패턴 형성을 완성하는 것이 가능하다. 하지만, 라인 형태의 경우 노광 공정이 정상적으로 수행되지 않으면, 라인 형태의 패턴이 무너지는 현상이 발생하고 이는 곧 복구할 수 없는 결함이 된다. 이러한 공정 마진의 차이는 디자인 규칙이 줄어들면서 결함 발생의 원인이 되며, 특히 50nm 이 하의 선폭을 가지는 패턴을 형성하는 공정에서는 큰 문제가 된다.
도 3a 및 도 3b는 도 1에 설명한 저장 캐패시터의 결함을 설명하기 위한 사진도이다. 도 3a는 셀 영역과 주변 영역에 패턴 형성이 정상적으로 이루어진 경우를 설명하고, 도 3b는 주변 영역에서 패턴 형성시 발생할 수 있는 결함을 설명한다.
도 3a를 참조하면, 셀 영역에는 섬(island) 형태 혹은 홀(hole) 형태의 패턴이 형성되어 있고, 주변 영역에는 라인(line) 형태의 패턴이 형성되어 있다.
하지만, 도 3b는 마스크의 패턴 선폭(critical dimension, CD)가 2nm 감소한 경우(i), 최적의 상태인 경우(ii) 및 마스크의 패턴 선폭이 2nm 증가하는 경우(iii)의 주변 영역에 형성된 라인 패턴을 설명한다. 2nm의 공정 마진은 통상적으로 무시할 수 있을 정도의 범위지만, 주변 영역에 라인 패턴에는 결함이 발생한 것을 알 수 있다.
전술한 바와 같이, 반도체 소자가 고집적화 되면서 저장 캐패시터를 형성하기 위한 영역이 감소하여 저장 캐패시터의 정전용량이 줄어들게 되었다. 이에 따라, 반도체 소자의 내부에 안정적인 전원 공급을 하지 못하는 문제를 극복하기 위해 셀 영역과 같은 3차원 구조의 캐패시터와 같이 저장 캐패시터를 형성하는 방법이 제안되었다. 하지만, 다자인 규칙이 감소하면서 마스크를 사용한 노광 공정의 특징에 따라 주변 영역에서도 셀 영역과 동일하게 패턴을 형성하기 어려워졌고, 반도체 기억 장치 내 결함 발생이 증가하여 새로운 형태의 저장 캐패시터의 형성방법이 요구된다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 리소그래피 기술을 통해 미세한 게이트 패턴의 형성 시 캐패시터의 하부 전극의 집적도를 동일하게 유지하면서도 셀 영역에 형성된 콘택 패턴 간 간격보다 주변 영역에 형성된 콘택 패턴 간 간격을 크게 하여 공정 마진을 증가시킴으로써 반도체 기억 장치의 동작 특성 및 제조 수율을 향상하기 위한 반도체 기억 장치의 제조 방법을 제공한다.
본 발명은 반도체 기판 내 셀 영역과 상기 주변 영역의 상부에 제 1 콘택 및 제 3 콘택을 형성하는 단계; 상기 제 1 콘택과 상기 제 3 콘택 상에 이웃한 패턴과의 간격이 상이하도록 제 2 콘택과 제 4 콘택을 형성하는 단계; 및 상기 제 2 콘택과 상기 제 4 콘택 상에 이웃한 패턴과의 간격이 동등하도록 캐패시터의 하부 전극을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법을 제공한다.
바람직하게는, 상기 제 1 콘택 및 상기 제 3 콘택은 서로 동일한 패턴 간격과 선폭으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 콘택의 패턴 간격보다 상기 제 4 콘택의 패턴 간격이 넓은 것을 특징으로 한다.
바람직하게는, 상기 캐패시터의 하부 전극은 열 방향으로 정렬되어 있고, 상기 제 2 콘택을 통해 이웃한 열에 정렬된 캐패시터의 하부 전극과 전기적으로 연결된 것을 특징으로 한다.
바람직하게는, 상기 제 1 콘택 및 상기 제 2 콘택은 섬 형태이며, 상기 제 2 콘택은 행 및 열 방향으로 이웃한 4개의 상기 제 1 콘택과 일부 중첩되어 전기적으로 연결하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 콘택 및 상기 제 3 콘택은 동일한 선폭을 가지지만 서로 상이한 패턴 간격으로 형성하는 것을 특징으로 한다.
바람직하게는, 상기 캐패시터의 하부 전극은 열 방향으로 정렬되어 있고, 상기 제 1 콘택은 이웃한 한쌍의 열에 정렬된 상기 캐패시터의 하부 전극을 전기적으로 연결시키는 것을 특징으로 한다.
바람직하게는, 상기 제 1 콘택은 라인 형태이며, 상기 제 2 콘택은 섬 형태인 것을 특징으로 한다.
바람직하게는, 상기 제 1 콘택의 선폭은 셀 영역 내 형성된 저장노드콘택의 선폭과 동일하며, 이웃한 상기 제 1 콘택 사이의 간격은 이웃한 상기 저장노드콘택의 간격보다 넓은 것을 특징으로 한다.
또한, 본 발명은 반도체 기판 내 셀 영역과 상기 주변 영역의 상부에 형성된 제 1 콘택 및 제 3 콘택; 상기 제 1 콘택과 상기 제 3 콘택 상에 위치하며, 이웃한 패턴과의 간격이 서로 상이한 제 2 콘택과 제 4 콘택; 및 상기 제 2 콘택과 상기 제 4 콘택 상에 위치하며, 동등한 패턴 간격을 가지는 캐패시터의 하부 전극을 포함하는 반도체 기억 장치를 제공한다.
바람직하게는, 상기 제 1 콘택 및 상기 제 3 콘택은 서로 상이한 패턴 간격과 선폭을 가지는 것을 특징으로 한다.
바람직하게는, 상기 제 2 콘택의 패턴 간격보다 상기 제 4 콘택의 패턴 간격이 넓은 것을 특징으로 한다.
바람직하게는, 상기 제 1 콘택 및 상기 제 3 콘택은 동일한 선폭을 가지지만 서로 상이한 패턴 간격을 가지는 것을 특징으로 한다.
바람직하게는, 상기 제 1 콘택은 라인 형태이며, 상기 제 2 콘택은 섬 형태인 것을 특징으로 한다.
바람직하게는, 상기 제 1 콘택의 선폭은 셀 영역 내 형성된 저장노드콘택의 선폭과 동일하며, 이웃한 상기 제 1 콘택 사이의 간격은 이웃한 상기 저장노드콘택의 간격보다 넓은 것을 특징으로 한다.
본 발명은 고집적 반도체 기억 장치의 주변 영역에 형성되는 저장 캐패시터를 셀 캐패시터와 동일한 형태로 형성하면서도, 셀 영역보다 열악한 공정 조건을 가지는 주변 영역에서 발생할 수 있는 결함을 방지할 수 있는 장점이 있다.
또한, 본 발명은 반도체 기억 장치의 제조 수율이 떨어뜨리는 주변 영역에서 발생할 수 있는 결함을 방지하기 위해 추가 공정을 수행하거나 더미 패턴 혹은 보조 패턴을 추가로 삽입할 필요가 없기 때문에 반도체 기억 장치의 제조에 있어서 제품의 제조 공정의 시간과 비용을 절감할 수 있다.
본 발명에서는 고집적 반도체 기억 장치의 집적도가 높아지면서 주변 영역에 포함되는 저장 캐패시터(Reservoir Capacitor)를 제조하는 과정에서 결함 발생을 줄이는 방법을 제안한다. 특히, 디자인 규칙의 감소로 인해 좁은 면적에서도 큰 정전용량을 가질 수 있도록, 주변 영역에 포함되는 저장 캐패시터를 셀 영역에 포함되는 셀 캐패시터의 3차원 구조를 가지도록 형성한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4는 본 발명의 일 실시예에 따른 반도체 기억 장치 내 셀 캐패시터와 저장 캐패시터의 레이아웃을 설명하기 위한 평면도이다.
도시된 바와 같이, 복수의 단위셀이 행 및 열 방향으로 정렬되어 있는 셀 영역에는 셀 트랜지스터(미도시)의 소스/드레인 일측과 직접 연결된 제 1 저장노드콘택(Storage Node Contact(SNC), 402)이 행 및 열 방향으로 정렬되어 있다. 제 1 저장노드콘택(402) 상에는 제 2 저장노드콘택(404)이 일부 중첩되어 형성되어 있으며, 제 2 저장노드콘택(404) 상에는 실린더 형태의 캐패시터의 하부 전극(406)이 형성된다. 도 1과 비교하면, 셀 영역에 형성되는 콘택과 캐패시터의 하부 전극은 종래와 차이가 없다. 하지만, 주변 영역에서는 셀 영역의 제 1 저장노드콘택(402)과 동일한 평면적을 가지는 제 3 저장노드콘택(412)의 상부에는 제 3 저장노드콘택(412)와 다른 형태의 제 4 저장노드콘택(414)이 형성된다. 제 4 저장노드콘택(414) 상에는 셀 영역과 마찬가지로 저장 캐패시터의 하부 전극(416)을 형성한다. 본 발명의 일 실시예에서는 행 및 열 방향으로 정렬되어 있는 저장 캐패시터의 하부 전극(416)을 행 또는 열 방향이 아닌 행 및 열 방향 모두 병렬로 연결한다.
도 1을 참조하면, 제 4 저장노드콘택(114)는 복수의 저장 캐패시터의 하부전극(116)을 열방향으로 연결하여 병렬 연결시키기 위해 제 3 저장노드콘택(112)을 전기적으로 연결시키도록 형성하였다. 하지만, 본 발명의 일 실시예에 따른 반도체 기억 장치에서는 제 4 저장노드콘택(414)은 행 및 열 방향으로 이웃한 4개의 제 3 저장노드콘택(412)과 일부 중첩되며 전기적으로 연결되도록 제 3 저장노드콘택(412)의 선폭보다 더 크게 형성되는 것이 특징이다. 제 4 저장노드콘택(414)과 제 3 저장노드콘택(412) 모두 섬(island) 형태 또는 홀(hole) 형태로 형성되기 때문에, 패턴 형성과정에서 미세한 공정 오차가 발생하더라도 패턴이 무너지지 않는다. 전기적 연결을 위해 제 4 저장노드콘택(414)과 제 3 저장노드콘택(412)이 중첩될 수 있는 범위까지가 공정 마진이 된다. 따라서, 본 발명의 일 실시예에서는 종래의 패턴 사이 간격이 좁은 라인 형태를 가지는 콘택을 형성할 때 패턴이 무너지는 등의 현상을 방지할 수 있다.
전술한 본 발명의 일 실시예에서 셀 영역과 주변 영역을 비교해보면, 제 1 저장노드콘택(402)과 제 3 저장노드콘택(412)은 서로 동이한 선폭으로 형성될 뿐만 아니라, 이웃한 패턴과의 간격이 서로 동일하다. 반면, 제 4 저장노드콘택(414)는 제 2 저장노드콘택(404)에 비하여 넓은 선폭과 넓은 패턴 간격으로 형성되기 때문에, 셀 영역보다 열악한 공정 조건을 가지는 주변 영역에서도 결함 발생을 줄일 수 있는데, 특히 종래보다 행방향으로 공정마진이 크게 증가한다.
도 5는 본 발명의 다른 실시예에 따른 반도체 기억 장치 내 셀 캐패시터와 저장 캐패시터의 레이아웃을 설명하기 위한 평면도이다.
도시된 바와 같이, 셀 영역은 도 1의 셀 영역과 유사하게 제 1 저장노드콘택(502), 제 2 저장노드콘택(504) 및 캐패시터의 하부전극(506)이 형성되어 있다. 주변 영역은 라인 형태의 제 3 저장노드콘택(512), 제 3 저장노드콘택(512) 상에 형성된 제 4 저장노드콘택(514) 및 제 4 저장노드콘택(514) 상에 형성된 복수의 저장 캐패시터의 하부 전극(516)을 포함한다. 셀 영역은 종래 기술이나 본 발명의 일 실시예와 차이가 없으나, 주변 영역에 형성되는 제 3 저장노드콘택(512)과 제 4 저장노드콘택(514)의 형상은 큰 차이가 있다.
구체적으로, 제 3 저장노드콘택(512)은 도 2에 도시된 제 3 저장노드콘택(212)과 유사한 라인(line) 형태로 형성되지만, 이웃한 패턴 사이의 거리는 더 넓은 것이 특징이다. 즉, 종래에 비해, 본 발명의 제 3 저장노드콘택(512)은 패턴의 선폭은 동일하지만 패턴 사이의 간격은 더 넓기 때문에, 공정 상 미세한 오차가 발생하더라도 라인 패턴이 무너지는 현상을 방지할 수 있다. 또한, 제 3 저장노드콘택(512) 상에 형성된 제 4 저장노드콘택(514)은 종래와 달리 행방향(즉, 제 3 저장노드콘택(512)의 길이방향과 수직인 방향)으로 더 길게 형성된다. 이는 제 4 저장노드콘택(514)이 제 3 저장노드 콘택(512)과 수직인 방향으로 더 길게 형성됨으로써, 제 3 저장노드콘택(512)과 제 4 저장노드콘택(514) 사이의 전기적 연결을 위한 공정 마진은 크게 증가하기 때문이다.
전술한 본 발명의 다른 실시예에서는 제 3 저장노드콘택(512)과 제 1 저장노드콘택(502)은 동일한 선폭을 가지지만, 이웃한 패턴과의 간격은 상이하다. 특히, 제 3 저장노드콘택(512)의 패턴 간격이 더 크기 때문에 주변 영역의 열악한 공정 조건으로 인한 결함을 쉽게 억제할 수 있다. 또한, 제 2 저장노드콘택(504)과 달리, 공정마진의 증가를 위해 제 4 저장노드콘택(514)을 제 3 저장노드콘택(512)과 수직한 방향으로 더 길게 형성한다.
전술한 바와 같이, 본 발명에 따른 반도체 기억 장치의 제조 방법은 반도체 기판 내 셀 영역과 상기 주변 영역의 상부에 제 1 콘택 및 제 3 콘택을 형성하는 단계, 제 1 콘택과 상기 제 3 콘택 상에 이웃한 패턴과의 간격이 상이하도록 제 2 콘택과 제 4 콘택을 형성하는 단계, 및 제 2 콘택과 상기 제 4 콘택 상에 이웃한 패턴과의 간격이 동등하도록 캐패시터의 하부 전극을 형성하는 단계를 포함한다. 이러한 제조 방법에 따라 제조된 반도체 기억 장치는 반도체 기판 내 셀 영역과 상기 주변 영역의 상부에 형성된 제 1 콘택 및 제 3 콘택, 제 1 콘택과 제 3 콘택 상에 위치하며, 이웃한 패턴과의 간격이 서로 상이한 제 2 콘택과 제 4 콘택; 및 제 2 콘택과 제 4 콘택 상에 위치하며, 동등한 패턴 간격을 가지는 캐패시터의 하부 전극을 포함한다. 이러한 본 발명의 콘택 구조는 반도체 기억 장치의 주변 영역에 형성되는 저장 캐패시터를 셀 캐패시터와 동일한 구조로 형성하여 좁은 면적에서 큰 정전용량을 가질 수 있도록 하면서, 셀 영역보다 열악한 공정 조건을 가지는 주변 영역에서 발생할 수 있는 결함을 방지할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 일반적인 반도체 기억 장치 내 셀 캐패시터와 저장 캐패시터의 레이아웃을 설명하기 위한 평면도.
도 2는 도 1의 반도체 기억 장치에서 개량된 반도체 기억 장치 내 저장 캐패시터의 레이아웃을 설명하기 위한 평면도.
도 3a 및 3b는 도 2에 설명한 저장 캐패시터의 결함을 설명하기 위한 사진도.
도 4는 본 발명의 일 실시예에 따른 반도체 기억 장치 내 셀 캐패시터와 저장 캐패시터의 레이아웃을 설명하기 위한 평면도.
도 5는 본 발명의 다른 실시예에 따른 반도체 기억 장치 내 셀 캐패시터와 저장 캐패시터의 레이아웃을 설명하기 위한 평면도.

Claims (15)

  1. 반도체 기판 내 셀 영역과 상기 주변 영역의 상부에 제 1 콘택 및 제 3 콘택을 형성하는 단계;
    상기 제 1 콘택과 상기 제 3 콘택 상에 이웃한 패턴과의 간격이 상이하도록 제 2 콘택과 제 4 콘택을 형성하는 단계; 및
    상기 제 2 콘택과 상기 제 4 콘택 상에 이웃한 패턴과의 간격이 동등하도록 캐패시터의 하부 전극을 형성하는 단계
    를 포함하는 반도체 기억 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제 1 콘택 및 상기 제 3 콘택은 서로 동일한 패턴 간격과 선폭으로 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 제 2 콘택의 패턴 간격보다 상기 제 4 콘택의 패턴 간격이 넓은 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  4. 제2항에 있어서,
    상기 캐패시터의 하부 전극은 열 방향으로 정렬되어 있고, 상기 제 2 콘택을 통해 이웃한 열에 정렬된 캐패시터의 하부 전극과 전기적으로 연결된 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제 1 콘택 및 상기 제 2 콘택은 섬 형태이며, 상기 제 2 콘택은 행 및 열 방향으로 이웃한 4개의 상기 제 1 콘택과 일부 중첩되어 전기적으로 연결하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 제 1 콘택 및 상기 제 3 콘택은 동일한 선폭을 가지지만 서로 상이한 패턴 간격으로 형성하는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 캐패시터의 하부 전극은 열 방향으로 정렬되어 있고, 상기 제 1 콘택은 이웃한 한쌍의 열에 정렬된 상기 캐패시터의 하부 전극을 전기적으로 연결시키는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  8. 제7항에 있어서,
    상기 제 1 콘택은 라인 형태이며, 상기 제 2 콘택은 섬 형태인 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  9. 제7항에 있어서,
    상기 제 1 콘택의 선폭은 셀 영역 내 형성된 저장노드콘택의 선폭과 동일하며, 이웃한 상기 제 1 콘택 사이의 간격은 이웃한 상기 저장노드콘택의 간격보다 넓은 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
  10. 반도체 기판 내 셀 영역과 상기 주변 영역의 상부에 형성된 제 1 콘택 및 제 3 콘택;
    상기 제 1 콘택과 상기 제 3 콘택 상에 위치하며, 이웃한 패턴과의 간격이 서로 상이한 제 2 콘택과 제 4 콘택; 및
    상기 제 2 콘택과 상기 제 4 콘택 상에 위치하며, 동등한 패턴 간격을 가지는 캐패시터의 하부 전극을 포함하는 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 제 1 콘택 및 상기 제 3 콘택은 서로 상이한 패턴 간격과 선폭을 가지는 것을 특징으로 하는 반도체 기억 장치.
  12. 제11항에 있어서,
    상기 제 2 콘택의 패턴 간격보다 상기 제 4 콘택의 패턴 간격이 넓은 것을 특징으로 하는 반도체 기억 장치.
  13. 제10항에 있어서,
    상기 제 1 콘택 및 상기 제 3 콘택은 동일한 선폭을 가지지만 서로 상이한 패턴 간격을 가지는 것을 특징으로 하는 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 제 1 콘택은 라인 형태이며, 상기 제 2 콘택은 섬 형태인 것을 특징으로 하는 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 제 1 콘택의 선폭은 셀 영역 내 형성된 저장노드콘택의 선폭과 동일하며, 이웃한 상기 제 1 콘택 사이의 간격은 이웃한 상기 저장노드콘택의 간격보다 넓은 것을 특징으로 하는 반도체 기억 장치.
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