KR20100048119A - 고집적 반도체 기억 장치 - Google Patents

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Abstract

본 발명은 플로팅 바디 트랜지스터로 구성된 단위셀을 포함하는 고집적 반도체 기억 장치에서 소스 라인과 단위셀을 연결하는 콘택을 확장하여 접합 저항을 줄임으로써 데이터 감지를 위한 마진을 향상시킬 수 있는 단위셀 구조를 제공한다. 본 발명에 따른 반도체 기억 장치는 셀 어레이 내 워드 라인 양측에 서로 다른 형태의 콘택을 포함한다.
반도체, 소스 라인, 접합 저항

Description

고집적 반도체 기억 장치{HIGH INTEGRATED SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 장치를 제조 방법에 관한 것으로, 특히 캐패시터를 포함하지 않은 고집적 반도체 기억 장치 내 단위셀을 포함한 셀 어레이를 형성하는 공정에 관련된 기술이다.
반도체 기억 장치의 데이터 저장 용량이 증가하면서 다수의 단위셀의 크기는 점점 작아지고 있으며, 읽기 혹은 쓰기 동작을 위한 여러 구성 요소들의 크기 역시 줄어들고 있다. 따라서, 반도체 기억 장치 내부의 불필요하게 중첩되는 배선 혹은 트랜지스터가 있다면 통합하여 각각의 요소가 차지하는 면적을 최소화하는 것이 중요하다. 또한, 반도체 기억 장치 내 포함된 다수의 단위셀의 크기를 줄이는 것 역시 집적도 향상에 큰 영향을 미친다.
일반적인 반도체 기억 장치 내 단위셀은 하나의 트랜지스터와 하나의 캐패시터로 구성되어 있다. 하지만, 캐패시터와 트랜지스터 사이의 저장 노드(SN)에 임시 저장된 전하는 접합에서 발생하는 누설 전류 및 캐패시터의 특성으로 인한 누설 전류 등의 여러 누설 전류로 인해 시간이 지남에 따라 감소하게 된다. 이러한 이유로 DRAM은 정기적으로 단위셀들을 리프레쉬 해주어야 데이터가 소실되지 않을 수 있 다. 이를 극복하기 위해, 단위셀 내 저장 노드(SN)에 많은 전하를 저장할 수 있도록 하기 위해 지금까지 캐패시터의 정전 용량 값(Cs)을 크게 하려고 노력하였다.
캐패시터의 정전 용량 값(Cs)을 크게 하기 위한 대표적인 방법으로서, 캐패시터의 절연막으로 사용하던 산화막을 질화된 산화막 등과 같이 유전 상수가 큰 절연 물질로 형성한 고유전막으로 변경하여 누설 전류를 줄이는 방안과 캐패시터의 정전 용량 값(Cs)을 크게 하기 위하여 2차원의 평면 구조를 가지던 캐패시터를 3차원의 실린더 구조, 트렌치 구조 등으로 형성하여 캐패시터의 양측 전극의 표면적을 증가시키는 방법이 제안되었다. 하지만, 디자인 규칙(Design Rule)이 감소함에 따라 캐패시터를 형성할 수 있는 평면 면적이 줄어드는 것은 불가피할 뿐만 아니라, 캐패시터 내 절연막을 구성하는 물질의 개발도 어려워졌다. 이에 따라 단위셀 내 저장 노드(SN)의 접합 저항의 값과 트랜지스터의 턴온 저항값이 커짐에 따라 정상적인 읽기 및 쓰기 동작의 수행이 어려워지고 리프레쉬 특성도 나빠지는 현상이 벌어졌다.
이를 개선하기 위해 제안된 개선된 반도체 기억 장치 내 단위셀은 플로팅 바디를 가지는 트랜지스터를 포함한다. 즉, 반도체 기억 장치가 단위셀에 종래에 데이터를 저장하기 위해 사용하였던 캐패시터를 포함하지 않고 단위셀 내 트랜지스터의 플로팅(floating)된 바디(body)에 데이터를 저장할 수 있도록 한 것이다.
도 1은 캐패시터 없이 플로팅 바디 트랜지스터로 구성된 단위셀들로 구성된 일반적인 반도체 기억 장치의 셀 어레이를 설명하는 회로도이다.
도시된 바와 같이, 셀 어레이 내 포함된 각각의 단위셀은 캐패시터 없이 플 로팅 바디 트랜지스터로 구성되어 있다. 플로팅 바디 트랜지스터의 게이트는 워드 라인(WL0 ~ WL3), 소스는 소스 라인(SL0 ~ SL3), 드레인은 비트 라인(BL0, BL1)과 연결되어 있다. 아울러, 셀 어레이는 이웃한 단위셀 사이에는 단위셀 간 격리(isolation)를 위한 더미 워드 라인(Dummy WL)이 포함되어 있다.
도 2는 반도체 기판상에 구현된 도 1에 도시된 셀 어레이를 설명하기 위한 단면도이다.
도시된 바와 같이, 셀 어레이는 하부 실리콘층(201), 매몰 절연막(202) 및 상부 실리콘층(203)을 포함하는 SOI기판 상에 형성되어 있으며, 상부 실리콘층(203)은 실리콘 활성 영역(210)을 제외한 부분이 식각되어 소자 분리막(211)으로 매립된다. 각각의 실리콘 활성 영역(210)의 중앙과 소자 분리막(211) 상에는 제 1 및 제 2 게이트 스페이서(203, 213)와 제 1 및 제 2 게이트 전극(204, 214)으로 구성된 제 1 및 제 2 게이트 패턴이 형성되어 있다. 여기서, 실리콘 활성 영역(210) 상에 형성된 제 1 게이트 전극(204)은 도 1에 도시된 워드 라인(WL0 ~ WL3)에 대응되고, 소자 분리막(211) 상에 형성된 제 2 게이트 전극(214)은 도 1에 도시된 더미 워드 라인(Dummy WL)에 대응한다.
실리콘 활성 영역(210) 상에 형성된 게이트 패턴의 양측에는 콘택 플러그(205)가 형성되고 일측은 비트 라인 콘택(208)을 통해 비트 라인(209)과 연결되고, 타측은 소스 라인 콘택(206)을 통해 소스 라인(207)과 연결된다. 비트 라인(209)과 소스 라인(207)은 서로 다른 높이의 층에 형성되며 서로 교차하는 방향으로 형성되는 것이 특징이다.
도 3 ~ 도 6c은 도 2에 도시된 셀 어레이를 설명하기 위한 평면도 및 입체 개념도이다.
도 3을 참조하면, SOI기판 상에 섬(island) 형태의 실리콘 활성 영역(210)이 행과 열 방향으로 정렬되어 정의되어 있다. 행 방향으로 이웃한 실리콘 활성 영역(210)은 워드 라인(WL)으로서 중앙을 교차하는 제 1 게이트 전극(204)을 공유하고, 세로 방향으로 이웃한 실리콘 활성 영역(210) 사이에는 더미 워드 라인(Dummy WL)으로서 소자 분리막상에 형성된 제 2 게이트 전극(214)이 형성된다.
도 4a를 참조하면, 콘택 플러그를 형성하기 위해 행 방향으로 이웃한 실리콘 활성 영역(210) 사이를 콘택 플러그 마스크(224)를 이용해 덮고, 제 1 및 제 2 게이트 전극(204, 214) 사이에 노출된 실리콘 활성 영역(210) 상에 도전 물질을 증착한다. 도 4b를 살펴보면, 하나의 실리콘 활성 영역(210) 상에 형성되는 게이트 전극(204)와 콘택 플러그(205)가 형성되는 위치가 비교된다.
이후, 도 5a에 도시된 바와 같이 실리콘 활성 영역(210) 상에 증착된 도전 물질은 콘택 플러그(205)로 남는다. 이후, 실리콘 활성 영역(210) 상에 형성된 두 개의 콘택 플러그(205) 중 하나에는 소스 라인 콘택(206)을 형성한다. 도 5b를 참조하면, 소스 라인 콘택(206)은 두 개의 콘택 플러그(205) 중 하나의 상부에만 형성된다.
도 6a을 참조하면, 두 개의 콘택 플러그(205) 중 다른 하나에는 비트 라인 콘택(208)을 형성한다. 다음으로, 워드 라인(WL) 방향으로 소스 라인 콘택(206) 상에 소스 라인을 형성하고, 실리콘 활성 영역(210)의 열 방향으로 비트 라인(209)을 형성한다. 구체적으로, 도 6b는 소스 라인 콘택(206) 상부에 소스 라인(206)이 형성된 모습을 설명하고 있고, 도 6c는 콘택 플러그(205) 상에 비트 라인 콘택(208)이 형성되는 모습을 설명하고 있다.
전술한 플로팅 바디 트랜지스터를 포함하는 단위셀의 경우, 워드 라인을 통해 양전압(VG>0, VD>0)과 소스에 인가된 접지전압(GND, 0V)에 대응하여 생성된 핫 캐리어(hot carrier) 중 플로팅 바디에 홀(hole)이 남도록 하여 데이터를 저장한다. 아울러, 저장된 데이터를 읽어들일 때에는 워드 라인을 통해 전압을 인가할 경우 소스 라인으로부터 비트 라인으로 흐르는 전류의 양과 속도에 대응하여 플로팅 바디에 홀이 남아있었는지를 판단한다.
전술한 셀 어레이 내 단위셀의 경우 플로팅 바디 트랜지스터의 소스/드레인 중 일측이 콘택 플러그(205) 및 소스 라인 콘택(206)을 통해 소스 라인(207)에 연결되어 있는데, 이러한 연결 부위에 접합 저항이 클 경우 플로팅 바디 내 저장된 홀의 양보다는 접합 저항에 의해 플로팅 바디 트랜지스터의 채널을 통해 흐르는 전류의 양과 속도가 결정될 수 있다. 이 경우, 플로팅 바디 트랜지스터에 저장된 데이터 값이 "0"인지 "1"인지 구분하기 어려워 반도체 기억 장치의 정상적인 동작이 이루어지지 않을 수 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 플로팅 바디 트랜지스터로 구성된 단위셀을 포함하는 고집적 반도체 기억 장치에서 소스 라인과 단위셀을 연결하는 콘택을 확장하여 접합 저항을 줄이고 단위셀에 흐르는 전류의 양을 증가시켜 데이터 감지를 위한 마진을 향상시킬 수 있는 단위셀 구조 및 셀 어레이 레이아웃을 제공한다.
본 발명은 셀 어레이 내 워드 라인 양측에 서로 다른 형태의 콘택을 포함하는 반도체 기억 장치를 제공한다.
바람직하게는, 상기 콘택은 상기 워드 라인의 일측의 활성 영역 상에 형성된 제 1 콘택 플러그; 상기 제 1 콘택 플러그와 연결된 비트 라인 콘택; 상기 워드 라인의 타측에 형성되고 이웃한 단위셀과 공유된 제 2 콘택 플러그; 및 상기 제 2 콘택 플러그와 연결되고 이웃한 단위셀과 공유된 소스 라인 콘택을 포함한다.
바람직하게는, 상기 반도체 기억 장치는 상기 워드 라인과 교차하는 방향으로 상기 비트 라인 콘택과 연결된 비트 라인; 및 상기 워드 라인 방향으로 상기 소스 라인 콘택과 연결된 소스 라인을 더 포함한다.
바람직하게는, 상기 제 2 콘택 플러그와 상기 소스 라인 콘택은 라인 형태인 것을 특징으로 한다.
바람직하게는, 상기 제 1 콘택 플러그와 상기 비트 라인 콘택은 섬 형태인 것을 특징으로 한다.
바람직하게는, 상기 단위셀은 상기 워드 라인으로 사용되는 게이트와 활성 영역에 형성된 소스/드레인을 포함하는 플로팅 바디 트랜지스터를 포함하며, 이웃한 단위셀과는 소자분리막을 통해 격리된 것을 특징으로 한다.
바람직하게는, 하나의 상기 활성 영역에는 하나 혹은 둘의 단위셀이 형성되며, 상기 소자분리막 상에는 상기 워드 라인과 같은 방향으로 더미 워드 라인이 형성된 것을 특징으로 한다.
또한, 본 발명은 워드 라인의 양측에 서로 다른 형태의 콘택을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법을 제공한다.
바람직하게는, 상기 반도체 기억 장치의 제조 방법은 셀 어레이 내 활성 영역과 교차하는 방향으로 하나 혹은 둘의 상기 워드 라인을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 워드 라인의 양측에 서로 다른 형태의 콘택을 형성하는 단계는 상기 워드 라인의 일측의 상기 활성 영역 상에 제 1 콘택 플러그를 형성하는 단계; 상기 제 1 콘택 플러그 상에 섬 형태의 비트 라인 콘택을 형성하는 단계; 상기 제 2 콘택 플러그 상에 라인 형태의 소스 라인 콘택을 형성하는 단계; 및 상기 워드 라인의 타측에 형성되며 라인 형태의 제 2 콘택 플러그를 형성하는 단계를 포함한다.
바람직하게는, 상기 반도체 기억 장치의 제조 방법은 상기 워드 라인과 교차하는 방향으로 상기 비트 라인 콘택 상에 비트 라인을 형성하는 단계; 및 상기 워 드 라인 방향으로 상기 소스 라인 콘택 상에 소스 라인을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 제 2 콘택 플러그 및 상기 소스 라인 콘택은 상기 워드 라인의 방향으로 배열된 이웃한 단위셀과 공유되도록 형성되는 것을 특징으로 한다.
본 발명은 고집적 반도체 기억 장치를 제조하는 과정에서 소스 라인을 공유하는 이웃한 단위셀의 콘택 플러그와 소스 라인 콘택을 독립적으로 형성하지 않고 라인 형태로 형성하여 접합 저항을 줄이고 플로팅 바디 트랜지스터로 구성된 단위셀에 보다 많은 전류가 흐를 수 있도록 할 수 있는 장점이 있다.
또한, 본 발명은 플로팅 바디 트랜지스터로 구성된 단위셀을 포함하는 고집적 반도체 기억 장치에 있어서, 추가 공정 없이 종래와 동일한 공정을 수행하되 마스크의 형태만을 변경하여 콘택 플러그와 소스 라인 콘택을 형성함으로써 데이터 감지 마진이 향상된 반도체 기억 장치를 제조할 수 있다.
플로팅 바디 트랜지스터를 포함하는 단위셀로 구성된 셀 어레이를 포함하는 반도체 기억 장치에서, 본 발명은 플로팅 바디 트랜지스터에 보다 많은 전류가 흐르도록 하기 위해 플로팅 바디 트랜지스터의 소스/드레인의 일측과 소스 라인 사이의 저항을 줄일 수 있도록 한다. 이를 위해, 본 발명에서는 활성 영역 상의 워드 라인 양측에 서로 다른 형태의 콘택 플러그를 형성하는 것을 특징으로 한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 7a ~ 도 9c은 본 발명의 일 실시예에 따른 반도체 기억 장치 내 플로팅 바디 트랜지스터로 구성된 단위셀을 포함하는 셀 어레이를 설명하기 위한 평면도 및 입체 개념도이다.
도 7a을 참조하면, SOI기판 상에 섬(island) 형태의 실리콘 활성 영역(710)이 행과 열 방향으로 정렬되어 정의되어 있다. 행 방향으로 이웃한 실리콘 활성 영역(710)은 워드 라인(WL)으로서 중앙을 교차하는 제 1 게이트 전극(704)을 공유하고, 세로 방향으로 이웃한 실리콘 활성 영역(710) 사이에는 더미 워드 라인(Dummy WL)으로서 소자 분리막상에 형성된 제 2 게이트 전극(714)이 형성된다.
이후, 콘택 플러그의 형성을 위한 콘택 플러그 마스크(724)를 정렬한다. 도 4a를 참조하면, 종래의 콘택 플러그 마스크(224)는 이웃한 활성 영역 사이에 정렬된 라인 형태를 가지고 있다. 이러한 콘택 플러그 마스크(224)는 워드 라인(704) 및 더미 워드 라인(714)과 함께 활성 영역 상부만 노출되도록 하고, 노출된 영역에 섬 형태의 콘택 플러그(205)가 형성되도록 한다. 종래와 달리, 본 발명에서는 콘택 플러그 마스크(724)가 라인 형태가 아닌 섬 형태로 구성되어 있다. 콘택 플러그 마스크(724)는 이웃한 활성 영역 사이를 모두 덮는 것이 아니라 더미 워드 라인부터 워드 라인까지 일부만을 덮는다. 이를 통해, 워드 라인의 일측에 소스 라인이 형성될 영역을 모두 노출시킬 수 있다.
도 7b를 참조하면, 콘택 플러그 마스크(724)와 워드 라인(704) 및 더미 워드 라인(714)에 의해 노출된 영역에 제 1 콘택 플러그(705a)와 제 2 콘택 플러 그(705b)를 형성한다. 여기서, 제 1 콘택 플러그(705a)는 워드 라인의 일측에 활성 영역 상에 형성되어 섬 형태를 가지고, 제 2 콘택 플러그(705b)는 워드 라인의 방향으로 이웃한 단위셀이 서로 공유할 수 있는 라인 형태를 가진다. 도 7c를 참조하면, 워드 라인(704)과 같은 방향으로 나란히 형성된 제 2 콘택 플러그(705b)의 형태가 설명되어 있다. 도 7c는 단위셀의 구조를 입체적으로 보여줄 수 있는 개념도로서, 반도체 기억 장치 내 포함되는 구성 요소를 중심으로 설명하고 각 요소간 절연을 위한 절연막, 스페이서, 소자 분리막 등을 도시하지 않았다.
도 8a를 참조하면, 제 2 콘택 플러그(705b) 상에 소스 라인 콘택(706)을 형성한다. 이때, 소스 라인 콘택(706)도 이웃한 단위셀이 공유할 수 있는 라인 형태로 형성된다. 도 8a 및 도 8b를 참조하면, 소스 라인 콘택(706)은 평면적으로 워드 라인(704)과 더미 워드 라인(714) 사이에 형성되고 수직적으로는 제 2 콘택 플러그(705b)의 상부에 형성된다.
이후, 도 9a를 참조하면, 소스 라인 콘택(706) 상부에는 소스 라인(707)을 형성하고, 제 1 콘택 플러그(705a) 상에 비트 라인 콘택(708)을 형성한다. 그리고, 비트 라인 콘택(708)의 상에는 워드 라인(704)의 방향과 교차하는 방향으로 비트 라인(709)을 형성한다.
도 9b를 참조하면, 소스 라인 콘택(706) 상부에 형성된 소스 라인(707)이 형성되어 있다. 종래와 달리, 소스 라인(707)을 공유하는 복수의 단위셀이 라인 형태의 소스 라인 콘택(706) 및 제 2 콘택 플러그(705b)도 함께 공유할 수 있으므로, 소스 라인(707)과 소스 라인 콘택(706) 및 소스 라인 콘택(706)과 제 2 콘택 플러 그(705b) 사이의 접합 저항을 크게 줄일 수 있다. 이렇게 접합 저항이 줄어들면서, 본 발명에서는 각 단위셀에 공급되는 전류의 양이 늘어나고 플로팅 바디에 저장된 홀의 양에 따라 전류의 양과 속도가 달라져 데이터를 감지(sensing)하는 데 마진(margin)이 증가한다.
도 9c는 제 1 콘택 플러그(705a) 상에 형성된 비트 라인 콘택(708)을 설명하고 있으며, 섬 형태의 비트 라인 콘택(708)은 비트 라인(709)과의 연결을 위해 소스 라인(707)의 높이보다 더 높게 형성된다. 비트 라인 콘택(708)은 도 6c에 도시된 종래의 비트 라인 콘택(208)과 유사하다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 기억 장치의 제조 방법은 셀 어레이 내 활성 영역과 교차하는 방향으로 워드 라인을 형성하는 단계 및워드 라인의 양측에 서로 다른 형태의 콘택 플러그를 형성하는 단계를 포함한다. 이를 통해, 반도체 기억 장치가 셀 어레이 내 워드 라인 양측에 서로 다른 형태의 콘택 플러그(705a, 705b)를 포함한다. 구체적으로, 콘택 플러그는 워드 라인(704)의 일측의 활성 영역(710) 상에 형성된 섬 형태의 제 1 콘택 플러그(705a) 및 워드 라인(704)의 타측에 형성되고 이웃한 단위셀과 공유된 라인 형태의 제 2 콘택 플러그(705b)로 구성된다. 여기서, 각각의 단위셀은 워드 라인(704)으로 사용되는 게이트와 활성 영역(710)에 형성된 소스/드레인을 포함하는 플로팅 바디 트랜지스터를 포함하며, 이웃한 단위셀과는 소자분리막을 통해 격리된다. 또한, 하나의 활성 영역(710)에는 하나의 단위셀이 형성되며, 소자분리막 상에는 워드 라인(704)과 같은 방향으로 더미 워드 라인(714)이 형성된다.
본 발명은 고집적 반도체 기억 장치를 제조하는 과정에서 소스 라인을 공유하는 이웃한 단위셀의 콘택 플러그와 소스 라인 콘택을 독립적으로 형성하지 않고 공유할 수 있는 라인 형태로 형성하여 접합 저항을 줄인다. 이를 통해, 플로팅 바디 트랜지스터로 구성된 단위셀에 보다 많은 전류가 흐를 수 있도록 하고, 데이터 감지 마진을 향상할 수 있다. 아울러, 종래의 셀 어레이 제조 방법에 비해 추가적인 공정 없이 콘택 플러그 마스크의 형태만을 변경하는 것만으로 라인 형태의 콘택 플러그와 소스 라인 콘택을 형성할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 캐패시터를 없이 플로팅 바디 트랜지스터로 구성된 단위셀들로 구성된 일반적인 반도체 기억 장치의 셀 어레이를 설명하는 회로도.
도 2는 반도체 기판상에 구현된 도 1에 도시된 셀 어레이를 설명하기 위한 단면도.
도 3 ~ 도 6c은 도 2에 도시된 셀 어레이를 설명하기 위한 평면도 및 입체 개념도.
도 7a ~ 도 9c은 본 발명의 일 실시예에 따른 반도체 기억 장치 내 플로팅 바디 트랜지스터로 구성된 단위셀을 포함하는 셀 어레이를 설명하기 위한 평면도 및 입체 개념도.

Claims (12)

  1. 셀 어레이 내 워드 라인 양측에 서로 다른 형태의 콘택을 포함하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 콘택은
    상기 워드 라인의 일측의 활성 영역 상에 형성된 제 1 콘택 플러그;
    상기 제 1 콘택 플러그와 연결된 비트 라인 콘택;
    상기 워드 라인의 타측에 형성되고 이웃한 단위셀과 공유된 제 2 콘택 플러그; 및
    상기 제 2 콘택 플러그와 연결되고 이웃한 단위셀과 공유된 소스 라인 콘택
    을 포함하는 반도체 기억 장치.
  3. 제2항에 있어서,
    상기 워드 라인과 교차하는 방향으로 상기 비트 라인 콘택과 연결된 비트 라인; 및
    상기 워드 라인 방향으로 상기 소스 라인 콘택과 연결된 소스 라인을 더 포함하는 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 제 2 콘택 플러그와 상기 소스 라인 콘택은 라인 형태인 것을 특징으로 하는 반도체 기억 장치.
  5. 제3항에 있어서,
    상기 제 1 콘택 플러그와 상기 비트 라인 콘택은 섬 형태인 것을 특징으로 하는 반도체 기억 장치.
  6. 제2항에 있어서,
    상기 단위셀은 상기 워드 라인으로 사용되는 게이트와 활성 영역에 형성된 소스/드레인을 포함하는 플로팅 바디 트랜지스터를 포함하며, 이웃한 단위셀과는 소자분리막을 통해 격리된 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서,
    하나의 상기 활성 영역에는 하나 혹은 둘의 단위셀이 형성되며, 상기 소자분리막 상에는 상기 워드 라인과 같은 방향으로 더미 워드 라인이 형성된 것을 특징으로 하는 반도체 기억 장치.
  8. 워드 라인의 양측에 서로 다른 형태의 콘택을 형성하는 단계
    를 포함하는 반도체 기억 장치의 제조 방법.
  9. 제8항에 있어서,
    셀 어레이 내 활성 영역과 교차하는 방향으로 하나 혹은 둘의 상기 워드 라인을 형성하는 단계를 더 포함하는 반도체 기억 장치의 제조 방법.
  10. 제8항에 있어서,
    상기 워드 라인의 양측에 서로 다른 형태의 콘택을 형성하는 단계는
    상기 워드 라인의 일측의 상기 활성 영역 상에 제 1 콘택 플러그를 형성하는 단계;
    상기 제 1 콘택 플러그 상에 섬 형태의 비트 라인 콘택을 형성하는 단계;
    상기 제 2 콘택 플러그 상에 라인 형태의 소스 라인 콘택을 형성하는 단계; 및
    상기 워드 라인의 타측에 형성되며 라인 형태의 제 2 콘택 플러그를 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 워드 라인과 교차하는 방향으로 상기 비트 라인 콘택 상에 비트 라인을 형성하는 단계; 및
    상기 워드 라인 방향으로 상기 소스 라인 콘택 상에 소스 라인을 형성하는 단계를 더 포함하는 반도체 기억 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제 2 콘택 플러그 및 상기 소스 라인 콘택은 상기 워드 라인의 방향으로 배열된 이웃한 단위셀과 공유되도록 형성되는 것을 특징으로 하는 반도체 기억 장치의 제조 방법.
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