KR102132649B1 - 데이터의 센싱 마진을 향상시키는 저항성 메모리 장치 - Google Patents

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Abstract

본 발명의 하나의 실시형태에 따른 저항성 메모리 장치는 저항성 소자와 셀 선택 소자가 직렬 연결된 단위 메모리 셀을 복수 개 포함하고, 워드 라인, 비트 라인 및 소스 라인에 응답하여 동작하는 셀 블록 및 상기 소스 라인과 상기 비트 라인은 서로 다른 배선층에 형성될 때, 상기 소스 라인 및 비트 라인 중 하부에 형성되는 배선층과 연결된 더미 라인을 포함하며, 상기 더미 라인의 저항이 상기 하부 배선층보다 낮도록 형성된다.

Description

데이터의 센싱 마진을 향상시키는 저항성 메모리 장치{RESISTIVE MEMORY DEVICE CAPABLE OF IMPROVING SENSING MARGIN OF DATA}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 저항성 소자를 포함하는 저항성 메모리 장치에 관한 것이다.
최근에는 모바일(Mobile) 시스템 및 여러 가지 응용 시스템의 개발에 따라 비휘발성 메모리 요구가 증가되고 있다. 현재 각광을 받고 있는 차세대 메모리 장치로서는 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistive Random Access Memory)과 강자성 물질을 이용한 MRAM(Magnetic Random Access Memory) 등이 있다. 이러한 차세대 메모리 장치들의 공통점은 전류 또는 전압에 따라 그 저항이 가변되며, 전류 또는 전압이 사라져도 그 저항 값을 그대로 유지하는 비휘발성 특성으로 리프레쉬가 필요 없다.
그 중, MRAM은 자성체의 상부 전극, 자성체의 하부 전극, 및 그 사이에 있는 유전체(dielectric material)로 형성된 자기 터널 접합부(MTJ: magnetic tunnel junction)를 포함한다. MRAM의 데이터 판독은 MTJ의 터널링 자기저항 효과로 인한 임의의 특정 셀 내부의 저항 상태를 판별함으로써 가능하다. 따라서, MRAM의 저항 차이에 의한 데이터 판독 동작 원리로 인해, MRAM의 저항 산포도 관리는 동작 특성 향상을 위한 매우 중요한 요소가 된다.
본 발명의 목적은 데이터의 센싱 마진을 증가시킬 수 있는 저항성 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시 형태에 따른 저항성 메모리 장치는 저항성 소자와 셀 선택 소자가 직렬 연결된 단위 메모리 셀을 복수 개 포함하고, 워드 라인, 비트 라인 및 소스 라인에 응답하여 동작하는 셀 블록, 및 상기 소스 라인과 상기 비트 라인은 서로 다른 배선층에 형성될 때, 상기 소스 라인 및 비트 라인 중 하부에 형성되는 배선층과 연결된 더미 라인을 포함하며, 상기 더미 라인의 저항이 상기 하부 배선층보다 낮도록 형성될 수 있다.
실시예로서, 상기 더미 라인은 상기의 하부의 배선층보다 상부 배선층이며 상기 하부 배선층과 서로 평행 방향으로 배치될 수 있다.
실시예로서, 상기 하부에 형성되는 배선층이 상기 소스 라인이며, 상기 소스 라인 및 상기 비트 라인이 서로 평행한 방향으로 배치되면 상기 더미 라인은 더미 비트 라인일 수 있다.
실시예로서, 상기 소스 라인 및 상기 더미 비트 라인은 상기 셀 블록의 에지에서 더미 컨택으로써 서로 전기적으로 연결될 수 있다.
실시예로서, 상기 하부에 형성되는 배선층이 상기 소스 라인이며, 상기 소스 라인 및 상기 비트 라인이 서로 수직 방향으로 배치되면 상기 더미 라인은 금속 라인일 수 있다.
실시예로서, 상기 소스 라인 및 상기 더미 금속 라인은 상기 셀 블록의 에지에서 더미 컨택으로써 서로 전기적으로 연결될 수 있다.
실시예로서, 상기 하부에 형성되는 배선층이 상기 비트 라인이며, 상기 소스 라인 및 상기 비트 라인이 서로 수직 방향으로 배치되면 상기 더미 라인은 금속 라인일 수 있다.
실시예로서, 상기 비트 라인 및 상기 더미 금속 라인은 상기 셀 블록의 에지에서 더미 컨택으로써 서로 전기적으로 연결될 수 있다.
본 발명의 다른 실시예에 따른 저항성 메모리 장치는, 저항성 소자와 셀 선택 소자가 직렬 연결된 단위 메모리 셀을 복수 개 포함하고, 워드 라인, 비트 라인 및 소스 라인에 응답하여 동작하는 셀 블록, 상기 소스 라인과 상기 비트 라인 중 전(前) 공정으로 형성되는 배선층과 연결되는 더미 라인 및 상기 더미 라인과 상기 전 공정으로 형성되는 배선층을 전기적으로 접속시키는 상기 셀 블록의 에지에 형성된 더미 컨택을 포함할 수 있다.
실시예로서, 상기 전 공정으로 형성되는 배선층이 소스 라인이고, 상기 소스 라인과 상기 비트 라인이 평행한 방향으로 배치될 경우, 상기 더미 라인은 상기 비트 라인 공정 중 형성되는 더미 비트 라인일 수 있다.
실시예로서, 상기 소스 라인보다 상기 비트 라인 및 상기 더미 비트 라인의 저항이 더 낮을 수 있다.
실시예로서, 상기 전 공정으로 형성되는 배선층이 소스 라인이고, 상기 소스 라인과 상기 비트 라인이 수직 방향으로 배치될 경우, 상기 더미 라인은 상부 금속 라인 공정 중 형성되는 더미 금속 라인일 수 있다.
실시예로서, 상기 소스 라인보다 상기 비트 라인 및 상기 더미 금속 라인의 저항이 더 낮을 수 있다.
실시예로서, 상기 전 공정으로 형성되는 배선층이 비트 라인이고, 상기 비트 라인과 상기 소스 라인이 수직 방향으로 배치될 경우, 상기 더미 라인은 상부 금속 라인 공정 중 형성되는 더미 금속 라인일 수 있다.
실시예로서, 상기 비트 라인보다 상기 소스 라인 및 상기 더미 금속 라인의 저항이 더 낮을 수 있다.
본 발명의 실시 예들에 따른 저항성 메모리 장치는 소스 라인 또는 비트 라인의 저항을 감소시키도록 더미 라인을 이용함으로써, 저항의 산포도를 향상시키고 이에 따라 데이터의 센싱 마진을 향상시킬 수 있다.
도 1a 및 도 1b는 일반적인 저항성 메모리 장치의 동작 예를 나타낸 도면,
도 2는 일반적인 MRAM의 단위 셀의 저항을 나타낸 등가 회로도,
도 3은 본 발명의 일 실시예에 따른 더미 비트 라인과 소스 라인의 관계를 나타낸 개략적 단면도,
도 4는 도 3에 따른 전기적 저항을 고려한 등가 회로도,
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 레이아웃도 및 단면도들,
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 레이아웃도 및 단면도,
도 7a 내지 도 7c는 본 발명의 또 다른 실시예에 따른 등가회로, 레이아웃도 및 단면도,
도 8은 종래 기술과 본 발명의 실험예를 비교하여 셀의 위치에 따른 저항의 변화 추이를 나타낸 그래프이다.
도 9는 본 발명의 실시예들에 따른 저항성 메모리 장치를 포함하는 메모리 모듈(2100)을 나타내는 도면,
도 10은 복수의 반도체 레이어를 구비하는 적층 구조의 반도체 장치를 도시한 개략도,
도 11은 본 발명의 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템(2500)의 하나의 예를 나타내는 블록도,
도 12는 광 연결장치를 포함하는 메모리 시스템의 일 실시예를 나타내는 도면, 및
도 13은 본 발명에 따른 메모리 장치가 장착된 정보 처리 시스템(2700)의 일 예를 나타내는 블록도이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.
도 1a 및 도 1b는 일반적인 MRAM의 단위 셀의 동작을 단순화한 회로도이다.
도시된 바와 같이, MRAM의 단위 셀은 비트 라인(BL)과 소스 라인(SL) 사이에 하나의 셀 선택 소자(cell Tr) 및 이와 직렬 연결된 저항성 소자(MTJ)를 포함한다.
셀 선택 소자(cell Tr)는 워드 라인(WL)에 연결된 게이트(G), 저항성 소자(MTJ)에 연결된 드레인(D), 및 소스 라인(SL)에 연결된 소스(S)를 포함한다.
또한, 저항성 소자(MTJ)는 셀 선택 소자(cell Tr)의 드레인(D)과 비트 라인(BL) 사이에 연결된다. 일반적으로, 저항성 소자(MTJ)는 두 개의 자성층(미도시)과 그 사이의 터널 장벽층(미도시)으로 형성된다. 터널 장벽층(미도시)의 상부층(미도시)은 저항성 소자(MTJ)에 흐르는 전류의 방향에 따라 자화 방향이 가변되고, 하부층(미도시)은 자화 방향이 고정되도록 구성될 수 있다. 이러한 저항성 소자(MTJ)의 구성에 기인하여, 흐르는 전류의 방향에 따라 그 저항치가 변화됨으로써 데이터 "0" 또는 "1"을 기록한다.
간단히 동작을 설명하면, 데이터의 리드 및 라이트 동작시, 선택된 워드 라인(WL)을 통해 인가된 전압에 따라 저항성 소자(MTJ)를 통해 소스 라인(SL)과 비트 라인(BL) 사이에 전류가 흐른다.
먼저, 전류가 도 1a와 같이 비트 라인(BL)에서 소스 라인(SL)으로 전류가 흐르는 경우를 설명하면, 터널 장벽층(미도시)의 상부층의 가변된 자화 방향과 하부층의 고정된 자화 방향과 평행하게(parallel) 된다. 따라서, 저항성 소자(MTJ)에 저저항이 형성되며 해당 셀에 "0"이 저장된다.
반면, 도 1b와 같이, 소스 라인(SL)에서 비트 라인(BL)으로 전류가 흐르는 경우를 설명하면, 고정된 자화 방향과 상부층의 가변된 자화 방향이 역방향(anti-parallel)으로 평행하게 된다. 따라서, 저항성 소자(MTJ)에 고저항이 형성되며 해당 셀에 데이터 "1"이 저장된다.
리드의 경우는, 저항성 소자(MTJ)의 자화 상태에 따라 저항성 소자(MTJ)를 통해 흐르는 전류양의 차이를 감지하여 이루어진다.
이러한 저항성 소자를 이용한 메모리의 경우, 저항성 소자(MTJ)외에 기생 저항을 최소화하여 센싱 마진 확보 및 동작 전압 감소에 영향을 감소시키도록 한다.
도 2는 일반적인 MRAM의 단위 셀의 저항을 나타낸 등가 회로이다.
도 2를 참조하면, 저항성 소자(MTJ)외에도 비트 라인(BL)의 저항(a) 및 소스 라인(S)의 저항(b)을 포함할 수 있다. 물론, 별도로 도시하지 않았으나 셀 선택 소자(cell Tr) 자체의 저항도 포함할 수 있다.
통상적으로 소스 라인(SL)을 비트 라인(BL)보다 하부 배선으로 공정을 진행할 경우, 소스 라인(SL)의 공정 진행 순서 상, 오염 이슈(issue)가 적은 물질인 텅스텐(W), 알루미늄(Al), 타이타늄 나이트라이드(TiN)등으로 형성될 수 있다. 또한, 비트 라인(BL)은 후공정으로 진행되기에, 다마신 공정이 가능하며 저항이 적은 물질인 구리(Cu)로 형성될 수 있다.
이러한 형성되는 물질 차이로 인해, 비트 라인(BL)의 비저항 대비 소스 라인(SL)의 비저항이 열배 이상 차이날 수 있다. 전술한 바와 같이, MRAM은 인가된 전류 밀도 및 전류 방향에 따른 저항성 소자(MTJ)의 양단에 걸리는 저항의 차이로 2가지 데이터 상태를 나타낼 수 있는데, 비트 라인(BL)과 소스 라인(SL) 자체의 비저항의 큰 차이로 인해 데이터의 센싱 마진이 감소될 수 있다. 즉, 셀의 위치에 따라 셀에 이르는 소스 라인(SL)과 비트 라인(BL)의 길이도 다른데다 그 라인들의 비저항 차이가 이미 큰 차이가 발생되면, 소스 라인(SL)과 비트 라인(BL)을 통과하여 저항성 소자(MTJ)에 인가되는 전류량의 차이가 발생되어 데이터의 센싱 마진 및 데이터의 산포도가 감소될 수 있다.
이를 위하여, 소스 라인(SL)의 종단을 높여 저항을 감소하는 방법을 고안하였지만, 이에 따른 다른 공정들의 높이 또한 증가하는 어려움이 발생할 수 있다. 또는, 후공정 시 구리 레이어를 추가하여 소스 라인(SL)과 스트랩핑 구조로 연결하는 방법도 고안하였으나, 이 경우, 저항성 소자(MTJ)간에 컨택을 형성하게 됨으로써 저항성 소자(MTJ)의 트리밍 공정 추가, 트리밍 공정에 따른 저항성 소자(MTJ)의 CD 산포 증가, 공정 난이도 증가, 추가 레이어 비용 증가 등의 어려움이 발생될 수 있다.
도 3은 본 발명의 일 실시예에 따른 더미 비트 라인과 소스 라인의 관계를 나타낸 개략적 단면도이다.
도 3을 참조하면, 소스 라인(SL)과 더미 비트 라인(DBL)간에 더미 컨택(CNT)으로 전기적으로 연결시킴을 알 수 있다.
워드 라인(WL)과 비트 라인(BL)은 일정한 각도로, 예를 들어 수직 방향으로 배치될 수 있다. 또한, 비트 라인(BL)과 소스 라인(SL)은 서로 평행하게 배치될 수 있다.
다시 말해, 비트 라인(BL)은 소스 라인(SL)보다 상부 배선으로 형성된다고 하면, 비트 라인(BL)들 일정 피치 내에 더미 비트 라인을 형성하고, 더미 비트 라인(DBL)과 소스 라인(SL)을 더미 컨택(CNT)을 이용하여 전기적으로 연결시키도록 할 수 있다. 더미 비트 라인은 비트 라인(BL) 공정 시 동시에 형성되므로 공정의 추가 부담이 적고, 비트 라인(BL)과 동일 선폭으로 형성됨으로써 배치 효율이 좋을 수 있다.
이 때, 더미 비트 라인(DBL)과 소스 라인(SL)간의 전기적 연결은 셀 내부 안에서 일정 간격으로 할 필요 없이 셀 블록의 에지(edge)에서만 하도록 할 수 있다. 이로써, 일정 간격으로 스트랩핑 하는 것과 달리, 본 발명의 일 실시예에 따르면, 기존 구성된 셀의 반복성 및 셀 간 전기적 영향을 주지 않으면서도 소스 라인(SL)을 흐르는 전류의 경로를 증가시킬 수 있다.
도 4는 도 3에 따른 전기적 저항을 고려한 등가 회로도이다.
도 4를 참조하면, 더미 비트 라인(DBL)과 소스 라인(SL)을 연결하여, 소스 라인(SL)의 저항이 병렬 연결이 된 것이며, 동시에 소스 라인(SL)의 전류의 경로가 증가되었음을 알 수 있다. 또한, 소스 라인(SL)보다 비저항이 낮은 더미 비트 라인(DBL)을 연결함으로써 전기적 저항을 낮출 수 있다.
그리하여, 단위 셀 블록 내 셀의 개수를 1024개라고 할 때, n번째 선택된 소스 라인(SL)의 저항을 c, 더미 비트 라인(DBL)을 통해 연결된 반대쪽 소스 라인(SL)의 저항을 d, 1024개의 셀 전체에 걸리는 더미 비트 라인(DBL)의 저항을 e라고 할 때, n번째 소스 라인(SL)에 걸리는 저항은 수학식 1과 같이 표현될 수 있다.
Figure 112014000748121-pat00001
수학식 1은 다음의 수학식 2와 같이 표현될 수 있다.
Figure 112014000748121-pat00002
즉, 기존과 같은 선택된 현재 소스 라인의 전류의 경로뿐 아니라, 선택된 위치의 정 반대의 위치로부터의 전류 경로도 포함시키게 되므로 전류의 경로가 증가되고 이로써 저항은 병렬 연결됨으로써 선택된 소스 라인의 저항이 감소되는 효과가 있다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 레이아웃도 및 단면도들이다.
즉, 저항성 소자와 셀 선택 소자가 직렬 연결된 단위 메모리 셀을 복수 개 포함하고, 워드 라인(WL), 비트 라인(BL) 및 소스 라인(SL)에 응답하여 동작하는 셀 블록의 에지 일부를 나타내고 있다. 또한, 소스 라인(SL)과 비트 라인(BL)이 서로 다른 배선층에 형성될 때, 소스 라인(SL) 및 비트 라인(BL) 중 하부에 형성되는 배선층과 연결된 더미 라인이 예시된다. 여기서, 상기 더미 라인의 저항은 상기 하부 배선층보다 낮도록 형성될 수 있다.
우선 도 5a를 참조하여 설명하면, 소스 라인(SL)과 비트 라인(BL)은 서로 다른 배선층에 형성되며, 레이아웃 상, 서로 동일 방향으로 연장되어 평행하게 배치되는 경우를 나타낸다.
도 5a에서, 액티브 영역(ACT)으로 정의된 부분에 저항성 소자(MTJ) 및 셀 선택 소자(cell Tr)가 형성되며, 비트 라인 상에 저항성 소자(MTJ)와 셀 선택 소자가 직렬 접속되고, 셀 선택 소자의 게이트(G) 단자에 워드 라인(WL)이 배치되는 것을 알 수 있다.
워드 라인(WL)이 제 1 방향으로 길게 연장되어 배치되고, 일정 간격으로 형성된다. 워드 라인(WL)과 수직 방향인 제 2 방향으로 비트 라인(BL)이 일정 간격으로 배치된다. 이와 나란하게, 소스 라인(SL)이 비트 라인(BL)과 동일 방향으로 평행하게 배치된다.
액티브 영역(ACT)과 비트 라인(BL)간에는 서로 바텀 컨택(BC) 및 저항성 소자(MTJ)를 통해 연결된다.
액티브 영역(ACT)과 소스 라인(SL)간에는 다이렉트 컨택(DCC)을 통해 서로 연결된다.
본 발명의 일 실시예에 따라 형성된 더미 비트 라인(DBL)과 소스 라인(SL)간에는 더미 컨택(CNT)을 통해 서로 연결될 수 있다.
여기서, 더미 비트 라인(DBL)이 비트 라인(BL)들 간에 형성될 수 있는 이유는, 소스 라인(SL)과 비트 라인(BL)의 배치는 규칙적으로 교번되는 배치상의 특징 및 비트 라인(BL)의 피치가 소스 라인(SL)의 피치보다 소정 크기 때문이다.
그리하여, 소스 라인(SL)보다 저항이 낮은 더미 비트 라인(DBL)과의 연결을 통해 저항을 낮추고 저항의 경로 또한 증가시켜 저항성 메모리 장치의 동작을 향상시킬 수 있다.
도 5b는 도 5a의 A-A'방향으로 절단한 종단면이고, 도 5c는 도 5a의 B-B'방향으로 절단한 종단면이다.
도 5b를 우선 참조하여 설명하면, 기존 비트 라인(BL)의 하부 구조를 나타낸 단면도이다.
반도체 기판내에 액티브 영역(ACT; 2)을 한정하도록 소자 분리막(1)이 형성된다.
액티브 영역(2) 내에 워드 라인(WL; 3)이 형성되고, 워드 라인(WL)과 소자 분리막(1) 사이를 매립하도록 절연막(4)이 형성된다.
액티브 영역(2)의 드레인 상부에 바텀 컨택(BC; 9)이 형성되며, 바텀 컨택(BC)위에 저항성 소자(MTJ)가 형성된다.
저항성 소자(MTJ; 10) 상부로 비트 라인(BL; 11)이 형성된다.
즉, 기존의 비트 라인(BL) 하부에는 셀 선택 소자와 직렬 연결된 저항성 소자(MTJ)가 형성된다.
한편, 도 5c와 같이, 본 발명의 일 실시예에 따른 B-B'면을 따른 종단면을 설명하면, 반도체 기판내에 액티브 영역(ACT; 2)을 한정하도록 소자 분리막(1)이 형성된다.
액티브 영역(2) 내에 워드 라인(WL; 3)이 형성되고, 워드 라인(WL)과 소자 분리막(1) 사이를 매립하도록 절연막(4)이 형성된다.
액티브 영역(2) 소스 상부에 다이렉트 컨택(DCC; 5)이 형성되어 소스 라인(SL)과 전기적으로 연결된다.
한편, 소스 라인(SL) 상부에는 더미 비트 라인(DBL)이 형성되어, 더미 비트 라인(DBL)과 소스 라인(SL)간에는 더미 컨택(CNT)으로 서로 연결된다.
본 발명의 일 실시예에서는 선택된 셀의 저항성 소자(MTJ)에 종래의 소스 라인(SL)보다 저항값이 작은 더미 비트 라인(DBL)을 통해 전류를 공급함으로써 종래에 소스 라인(SL) 만을 통해 전류를 공급하는 경우와 비교하여 셀의 위치와 상관없이 소스 라인(SL)에 의한 각 셀들 간의 저항차이를 작게 해준다. 즉, 주변회로(미도시)로부터 가까운 곳에 위치하는 셀과 주변회로 (미도시)로부터 먼 곳에 위치하는 셀 간에 소스 라인(SL)에 의한 저항 차이가 크게 줄어들 수 있다. 따라서, 소스 라인(SL)에 걸리는 저항을 감소시킴으로써, 종래와 같이 셀의 위치에 따른 저항 차이가 크게 발생하지 않게 된다.
비트 라인(BL)과 소스 라인(SL)이 상기와 같이 서로 평행한 방향으로 배치되지 않고, 서로 수직으로 배치될 경우에도 동일한 개념으로 더미의 금속 라인을 이용하여 소스 라인(SL)의 저항을 낮출 수 있다.
도 6a 및 도 6b는, 본 발명의 다른 실시예에 따라 비트 라인(BL)과 소스 라인(SL)이 서로 수직으로 배치될 경우 소스 라인(SL)의 저항을 낮출 수 있는 레이아웃 도 및 단면도이다.
도 6a를 참조하여 설명하되, 도 5a와 중복되는 부분은 간략히 설명하기로 하고 다른 부분에 대해서 자세히 설명하기로 한다.
도 6a에 도시된 바와 같이, 액티브 영역(ACT)으로 정의된 부분에 저항성 소자(MTJ), 셀 선택 소자(cell Tr)가 형성되며, 비트 라인(BL)과 소스 라인(SL) 사이에 저항성 소자(MTJ)와 셀 선택 소자(cell Tr)가 직렬 접속되고, 셀 선택 소자(cell Tr)의 게이트 단자(G)에 워드 라인(WL)이 배치될 수 있다.
워드 라인(WL)이 제 1 방향으로 길게 연장되어 배치되고, 일정 간격으로 형성된다. 이와 나란하게, 소스 라인(SL)이 워드 라인(BL)과 동일 방향으로 평행하게 배치된다.
워드 라인(WL)과 수직 방향인 제 2 방향으로 비트 라인(BL)이 일정 간격으로 배치된다. 액티브 영역(ACT)과 비트 라인(BL)간에는 서로 바텀 컨택(BC) 및 저항성 소자(MTJ)를 통해 연결된다.
액티브 영역(ACT)과 소스 라인(SL)간에는 다이렉트 컨택(DCC)을 통해 서로 연결된다.
본 발명의 일 실시예에 따라 형성된 더미 금속 라인(M1)과 소스 라인(SL)간에는 더미 컨택(CNT)을 통해 서로 연결될 수 있다. 더미 금속 라인(M1)은 비트 라인(BL)보다 상부에 형성되는 배선일 수 있다.
이와 같이, 비트 라인(BL)과 소스 라인(SL)이 서로 수직으로 배치될 경우, 하부 배선층인 소스 라인(SL)과 전기적 접속이 용이하도록 소스 라인(SL) 상부에 형성되되 평행한 방향으로 배치되는 더미 금속 라인(M1)을 이용할 수 있다.
도 6b는 도 6a의 C-C'방향으로 절단한 종단면이다.
반도체 기판내에 액티브 영역(ACT; 2)을 한정하도록 소자 분리막(1)이 형성된다.
액티브 영역(2) 소스 상부에 다이렉트 컨택(DCC; 5)이 형성되어 소스 라인(SL)과 전기적으로 연결된다.
한편, 소스 라인(SL) 상부에는 더미 금속 라인(M1)이 형성되어, 더미 더미 금속 라인(M1)과 소스 라인(SL)간에는 더미 컨택(CNT)으로 서로 연결된다.
더미 금속 라인(M1)은 금속 라인과 같은 공정에서 형성되는 것으로서, 금속 라인은 인터커넥션(interconnection)용, 신호 배선 및 파워 배선일 수 있다. 더미용으로 형성된 더미 금속 라인(M1)을 이용하면, 즉, 소스 라인(SL)보다 비저항이 낮은 금속 라인을 이용하여 전기적으로 연결시키면서, 소스 라인(SL)의 저항을 낮출 수 있어 데이터의 센싱 마진을 향상시킬 수 있다.
발명은 이에 한정되지 않고, 비트 라인(BL)이 소스 라인(SL)보다 하부 배선으로 형성될 경우를 배제하지 않는다.
다음의 도면을 참조하여 본 발명의 또 다른 실시예에 대해 설명하기로 한다.
도 7a는 도 1a와 달리, 소스 라인(SL)과 저항성 소자(MTJ)가 연결되는 경우를 예시한다. 도 7a를 참조하면, MRAM의 단위 셀은 비트 라인(BL)과 소스 라인(SL) 사이에 하나의 셀 선택 소자(cell Tr) 및 이와 직렬 연결된 저항성 소자(MTJ)를 포함하는 것은 도 1a와 동일하다.
또한, 셀 선택 소자(cell Tr)는 워드 라인(WL)에 연결된 게이트(G), 저항성 소자(MTJ)에 연결된 소스(S), 및 비트 라인(BL)에 연결된 드레인(D)를 포함할 수 있다.
다만, 저항성 소자(MTJ)는 셀 선택 소자(cell Tr)의 소스(S)와 소스 라인(SL) 사이에 연결될 수 있다.
도 7b 및 도 7c는 하부에 형성되는 배선층이 비트 라인(BL)이며, 소스 라인(SL) 및 비트 라인(BL)이 서로 수직 방향으로 배치되고, 더미 라인은 금속 라인인 경우를 예시한다.
도 7b를 참조하면, 액티브 영역(ACT)으로 정의된 부분에 저항성 소자(MTJ), 셀 선택 소자(cell Tr)가 형성되며, 비트 라인(BL)과 소스 라인(SL) 사이에 저항성 소자(MTJ)와 셀 선택 소자(cell Tr)가 직렬 접속되고, 셀 선택 소자(cell Tr)의 게이트 단자(G)에 워드 라인(WL)이 배치되는 것을 알 수 있다.
워드 라인(WL)이 제 1 방향으로 길게 연장되어 배치되고, 일정 간격으로 형성된다. 워드 라인(WL)과 수직 방향인 제 2 방향으로 비트 라인(BL)이 일정 간격으로 배치된다. 여기서, 설명의 편의상 소스 라인(SL)은 별도로 표시하지 않았다.
계속해서 설명하면, 액티브 영역(ACT)과 소스 라인(미도시; SL)간에는 서로 바텀 컨택(BC) 및 저항성 소자(MTJ)를 통해 연결된다.
액티브 영역(ACT)과 비트 라인(BL)간에는 다이렉트 컨택(DCC)을 통해 서로 연결된다.
여기서, 이러한 비트 라인(BL) 과 바텀 컨택(BC)이 서로 만나지 않도록, 액티브 영역(ACT)이 사선 배치되는 것으로 예시하였으나, 이에 한정되는 것은 아니며 보다 다양한 각도로 형성될 수 있음을 배제하지 않는다.
따라서, 더미 금속 라인(M1)과 비트 라인(BL)이 서로 동일한 방향으로 연장되기에, 본 발명의 일 실시예에 따라 형성된 더미 금속 라인(M1)과 비트 라인(BL)간에는 더미 컨택(CNT)을 통해 서로 연결될 수 있다.
도 7c는, 본 발명의 일 실시예에 따른 D-D'면을 따른 종단면으로서, 반도체 기판내에 액티브 영역(ACT; 2)을 한정하도록 소자 분리막(1)이 형성된다.
액티브 영역(2) 내에 워드 라인(WL; 3)이 형성되고, 워드 라인(WL)과 소자 분리막(1) 사이를 매립하도록 절연막(4)이 형성된다.
액티브 영역(2) 드레인 상부에 다이렉트 컨택(DCC; 5)이 형성되어 비트 라인(BL)과 전기적으로 연결된다.
한편, 비트 라인(SL) 상부에는 더미 금속 라인(M1)이 형성되어, 더미 금속 라인(M1)과 비트 라인(BL)간에는 더미 컨택(CNT)으로 서로 연결된다.
이와 같이, 본 발명의 실시예들에 따르면, 상부 배선층 보다 비저항이 높은 물질로 공정을 진행해야 하는 하부 배선층에 대해서는, 이의 저항을 낮출 수 있도록, 더미 라인과 연결하도록 한다.
예를 들어, 소스 라인(SL)이 비트 라인(BL)보다 먼저 진행되어 형성되는 하부 배선일 경우, 소스 라인(SL)과 평행 방향으로 배치되는 비트 라인(BL) 또는 금속 라인(M1)의 더미 라인을 이용하여 더미 컨택(CNT)으로 서로 연결한다. 그리하여, 소스 라인(SL)의 전류 경로를 증가시키고 저항을 병렬 연결함으로써 소스 라인(SL)의 저항을 낮출 수 있다.
만약, 소스 라인(SL)보다 비트 라인(BL)이 선행 공정으로 형성되는 배선일 경우, 비트 라인(BL)과 평행 방향으로 배치되는 금속 라인(M1)의 더미 라인을 이용하여 전기적으로 컨택시킬 수 있다. 이로 인해, 하부 배선층의 저항을 낮출 수 있다. 또한, 상기 언급된 금속 라인보다 상부에 형성되는 제 2의 금속 라인, 제 3의 금속 라인을 이용하는 것도 가능함은 물론이다.
전술한 대로, 하부 배선층의(비트 라인 또는 소스 라인) 저항이 높은 경우, 저항성 소자(MTJ)의 저항차를 상대적으로 작게 만들어 데이터의 센싱 마진이 줄어드는데, 본 발명의 실시예들에 따르면 이러한 요소를 감소시킴으로써 데이터의 센싱 마진을 향상시킬 뿐 아니라, 데이터의 CD 산포도를 향상시킬 수 있다.
또한, 셀 블록의 양단, 즉 소정 영역의 에지(edge)에만 더미 컨택을 형성하여 전기적으로 연결함으로써, 더미 컨택을 위한 별도의 영역을 추가 할당하지 않을 수 있다. 따라서, 셀 블록의 피치(pitch)를 종전처럼 유지할 수 있다. 또한, 별도의 추가 공정을 진행하지 않고, 비트 라인(BL) 또는 금속 라인(M1)의 형성 시 더미 라인을 동시에 형성함으로써 공정 비용이나 공정 단계가 추가되지 않을 수 있다.
도 8은 종래의 소스 라인 저항 및 본 발명의 실험예에 따른 소스 라인의 저항 차이를 나타낸 그래프이다.
도 8을 참조하면, 그래프의 X축은 셀의 위치를 나타내는 것이며, Y축은 저항을 나타낸다. 따라서, 셀의 위치에 따른 저항의 변화 추이를 나타낸 그래프이다. f는 종래의 소스 라인(SL)의 저항의 추이를 나타낸 그래프이며, g는 본 발명의 실험예에 따른 소스 라인(SL)의 저항의 추이를 나타낸다.
예를 들어, 종래 50Ω/cell의 소스 저항을 갖는 경우, 소스 라인 저항은 위치에 따라 최대 약 50KΩ이 될 수 있다(그래프 f의 1024번째 셀 위치 참조).
한편, 본 발명의 실험예에 따라 소스 라인(SL)의 양단을 더미 비트 라인(DBL)과 연결해줄 때, 더미 비트 라인(DBL)은 3Ω/cell의 저항을 갖는 경우에는, 최대 실질적인(effective) 소스 라인(SL) 저항은 수학식 1 및 2에 의해 대략 13KΩ으로 감소될 수 있다(그래프 g의 512번째 셀 위치 참조).
이는 본 발명의 일 실시예에 따를 경우, 기존의 소스 라인 저항 대비 70% 감소 수준을 달성시킬 수 있음을 알 수 있다.
다시 말해, 본 발명의 일 실시예에 따르면, 더미 라인을 이용해 셀 블록의 에지에 더미 컨택을 형성하여 소스 라인 또는 비트 라인을 연결함으로써 하부 배선의 저항을 낮출 수 있는 효과가 있다.
또한, 셀 어레이 또는 셀 블록 내 더미 컨택을 형성하는 것이 아니므로 저항성 소자(MTJ)의 셀 어레이를 기존대로 유지할 수 있어 별도의 면적이 필요하지 않아, 저항성 소자(MTJ)의 면적 산포에 영향을 주는 것을 감소시킬 수 있다.
더 나아가, 일정 피치(pitch)로 스트랩핑하는 공정과 달리, 셀 블록의 양단 에지에 더미 컨택을 형성함으로써 공정의 난이도가 용이할 수 있다.
도 9는 본 발명의 실시예들에 따른 저항성 메모리 장치를 포함하는 메모리 모듈(2100)을 나타내는 도면이다.
도 9를 참조하면, 메모리 모듈(2100)은 인쇄회로기판(2110), 복수의 MRAM 메모리 칩(2120) 및 커넥터(2130)를 포함한다. 복수의 MRAM 메모리 칩들(2120)은 인쇄 회로 기판(2110)의 상면과 하면에 결합될 수 있다. 커넥터(2130)는 도전선들(미도시)을 통해 복수의 MRAM 메모리 칩들(2120)과 전기적으로 연결된다. 또한, 커넥터(2130)는 외부 호스트의 슬롯에 연결될 수 있다.
도 10은 복수의 반도체 레이어를 구비하는 적층 구조의 반도체 장치를 도시한 개략도이다. 도 9의 모듈구조에서 메모리 칩은 각각 도 10에 도시된 복수의 반도체 레이어(LA1~LAn)를 구비할 수 있다.
메모리 칩(2400)에서 적층 구조의 복수의 반도체 레이어들(LA1~LAn)은 관통 전극(Through Silicon Via; TSV, 2420)을 통해 상호 연결될 수 있다. 각 반도체 레이어들은 STT-MRAM 셀을 포함하는 셀 어레이들(2410)을 포함할 수 있다.
도 11은 본 발명의 실시예에 따른 저항성 메모리 장치를 포함하는 메모리 시스템(2500)의 하나의 예를 나타내는 블록도이다.
도 11을 참조하면, 메모리 시스템(2500)은 메모리 컨트롤러(2510) 및 반도체 메모리 장치(2520)를 포함한다.
메모리 컨트롤러(2510)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 반도체 메모리 장치(2520)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(2510)에서 반도체 메모리 장치(2520)로 전송되거나, 버스를 통해서 반도체 메모리 장치(2520)에서 메모리 컨트롤러(2510)로 전송된다.
저항성 메모리 장치(2520)는 본 발명의 실시예에 따른 저항성 메모리 장치일 수 있으며, 셀 트랜지스터들의 계면 상태를 제어하여 저항 산포를 보상할 수 있다.
도 12는 광 연결장치를 포함하는 메모리 시스템의 일 실시예를 나타내는 도면이다. 도 12를 참조하면, 메모리 시스템(2600)은 컨트롤러(2620), 저항성 메모리 장치(2630) 및 컨트롤러(2620)와 저항성 메모리 장치(2630)를 인터커넥션하는 다수의 광 연결장치(Optical Link; 2610a 및 2610b)를 포함한다. 컨트롤러(2620)는 컨트롤 유닛(2621). 제 1 송신부(2622), 제 1 수신부(2623)를 포함한다. 컨트롤 유닛(2621)은 제어 신호(SN1)를 제 1 송신부(2622)로 전송한다.
제 1 송신부(2622)는 제 1 광 변조기(2622_1)를 포함할 수 있으며, 제 1 광 변조기(2622-1)는 전기 신호인 제어 신호(SN1)를 제 1 관 송신 신호(OTP1)로 변환하여 광 연결장치(2610a)로 전송한다.
제 1 수신부(2623)는 제 1 광 복조기(2623_1)를 포함할 수 있으며, 제 1 광 복조기(2623_1)는 광 연결장치(2610b)로부터 수신된 제 2 광 수신 신호(OPT2')를 전기 신호인 데이터 신호(SN2)로 변환하여 컨트롤 유닛(2621)으로 전송한다.
저항성 메모리 장치(2630)는 제 2 수신부(2631), 저항성 메모리 셀 어레이(2632) 및 제 2 송신부(2633)를 포함한다. 제 2 수신부(2631)은 제 2광 복조기(2633_1)를 포함할 수 있으며, 제 2 광 복조기(2631_1)는 광 연결장치(2610a)로부터 제 1 광 수신 신호(OPT')를 전기 신호인 제어신호(SN1)로 변환하여 저항성 메모리 셀 어레이(2632)로 전송한다. 저항성 메모리 셀 어레이(2632)에서는 제어신호(SN1)의 제어에 따라 데이터를 라이트 하고, 데이터 신호(SN2)를 제 2 송신부(2633)로 전송한다.
제 2 송신부(2633)는 제 2 광 변조기(2633_1)를 포함할 수 있으며, 제 2 광 변조기(2633_1)는 저항성 메모리 셀 어레이(2632)로부터 수신한 전기 신호인 데이터 신호(SN2)를 제 2 광 데이터 신호(OPT2)로 변환하여 광 연결장치(2610b)로 전송한다.
도 13은 본 발명에 따른 메모리 장치가 장착된 정보 처리 시스템(2700)의 일 예를 나타내는 블록도이다.
도 13을 참조하면, 정보 처리 시스템(2700)에 반도체 메모리 장치(2711)가 장착될 수 있다. 상기 컴퓨터 시스템(2700)은 시스템 버스(2760)에 전기적으로 연결되는 메모리 시스템(2710), 모뎀(2720), 중앙 처리장치(270), RAM(2740) 및 유저 인터페이스(2730)를 구비할 수 있다.
메모리 시스템(2710)은 저항성 메모리 장치(2711)와 메모리 컨트롤러(2712)를 포함할 수 있다. 저항성 메모리 장치(2711)에는 중앙 처리 장치(2750)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다.
저항성 메모리 장치(2711)나 RAM(2740) 중 적어도 하나는 저항성 메모리 셀을 포함하는 반도체 메모리 장치가 적용될 수 있다. 즉, 컴퓨터 시스템(2700)에 요구되는 대용량의 데이터를 저장하기 위한 반도체 메모리 장치(2711)나, 시스템 데이터 등의 빠른 액세스를 요하는 데이터를 저장하는 RAM(2740) 등에 STT-MRAM셀을 포함하는 반도체 메모리 장치가 적용될 수 있다. 도 24에는 도시되지 않았으나, 정보 처리 시스템(2700)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
저항성 메모리 장치 중에서도 STT-MRAM은 DRAM의 저비용 및 고 용량, SRAM의 동작 속도, 플래시 메모리의 불휘발성 특성을 모두 갖는 차세대 메모리이다. 따라서 기존 시스템에서 처리 속도가 빠른 캐시 메모리, RAM 등과 대용량 데이터를 저장하기 위한 스토리지를 따로 두었는데 반해, 본 발명의 실시 예에 따른 MRAM 장치 하나로 전술한 메모리들을 모두 대체할 수 있을 것이다. 즉, MRAM을 포함하는 메모리 장치에서 대용량의 데이터를 빠르게 저장할 수 있어, 컴퓨터 시스템 구조가 전보다 단순해질 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 메모리 장치, 특히 저항성 메모리 장치 및 이를 포함하는 메모리 시스템에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
ACT : 디스플레이 장치.
BL : 비트 라인
DBL : 더미 비트 라인
M1 : 더미 금속 라인
CNT : 더미 컨택
SL : 소스 라인

Claims (10)

  1. 저항성 소자와 셀 선택 소자가 직렬 연결된 단위 메모리 셀을 복수 개 포함하고, 워드 라인, 비트 라인 및 소스 라인에 응답하여 동작하는 셀 블록; 및
    상기 소스 라인과 상기 비트 라인은 서로 다른 배선층에 형성될 때, 상기 소스 라인 및 비트 라인 중 하부에 형성되는 하부 배선층과 연결된 더미 라인을 포함하며,
    상기 더미 라인의 저항이 상기 하부 배선층의 저항 보다 낮도록 형성되고,
    상기 더미 라인은 상기 서로 다른 배선층 중에서 상기 하부 배선층보다 상부에 배치되는 상부 배선층이며 상기 하부 배선층과 서로 평행 방향으로 배치되는 저항성 메모리 장치.
  2. 저항성 소자와 셀 선택 소자가 직렬 연결된 단위 메모리 셀을 복수 개 포함하고, 워드 라인, 비트 라인 및 소스 라인에 응답하여 동작하는 셀 블록; 및
    상기 소스 라인과 상기 비트 라인은 서로 다른 배선층에 형성될 때, 상기 소스 라인 및 비트 라인 중 하부에 형성되는 하부 배선층과 연결된 더미 라인을 포함하되,
    상기 더미 라인은 상기 서로 다른 배선층 중에서 상기 하부 배선층보다 상부에 배치되는 상부 배선층이며 상기 하부 배선층과 서로 평행 방향으로 배치되는 저항성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 하부 배선층이 상기 소스 라인이며, 상기 소스 라인 및 상기 비트 라인이 서로 평행한 방향으로 배치되면 상기 더미 라인은 더미 비트 라인인 저항성 메모리 장치.
  4. 제 3 항에 있어서,
    상기 소스 라인 및 상기 더미 비트 라인은 상기 셀 블록의 에지에서 더미 컨택으로써 서로 전기적으로 연결된 저항성 메모리 장치.
  5. 제 2항에 있어서,
    상기 하부 배선층이 상기 소스 라인이며, 상기 소스 라인 및 상기 비트 라인이 서로 수직 방향으로 배치되면 상기 더미 라인은 더미 금속 라인인 저항성 메모리 장치.
  6. 제 2항에 있어서,
    상기 하부 배선층이 상기 비트 라인이며, 상기 소스 라인 및 상기 비트 라인이 서로 수직 방향으로 배치되면 상기 더미 라인은 더미 금속 라인인 저항성 메모리 장치.
  7. 저항성 소자와 셀 선택 소자가 직렬 연결된 단위 메모리 셀을 복수 개 포함하고, 워드 라인, 비트 라인 및 소스 라인에 응답하여 동작하는 셀 블록;
    상기 소스 라인과 상기 비트 라인 중 전(前) 공정으로 형성되는 배선층과 연결되는 더미 라인; 및
    상기 더미 라인과 상기 전 공정으로 형성되는 배선층을 전기적으로 접속시키는 상기 셀 블록의 에지에 형성된 더미 컨택을 포함하는 저항성 메모리 장치.
  8. 제 7 항에 있어서,
    상기 전 공정으로 형성되는 배선층이 소스 라인이고, 상기 소스 라인과 상기 비트 라인이 평행한 방향으로 배치될 경우, 상기 더미 라인은 상기 비트 라인 공정 중 형성되는 더미 비트 라인인 저항성 메모리 장치.
  9. 제 7 항에 있어서,
    상기 전 공정으로 형성되는 배선층이 소스 라인이고, 상기 소스 라인과 상기 비트 라인이 수직 방향으로 배치될 경우, 상기 더미 라인은 상부 금속 라인 공정 중 형성되는 더미 금속 라인인 저항성 메모리 장치.
  10. 제 7 항에 있어서,
    상기 전 공정으로 형성되는 배선층이 비트 라인이고, 상기 비트 라인과 상기 소스 라인이 수직 방향으로 배치될 경우, 상기 더미 라인은 상부 금속 라인 공정 중 형성되는 더미 금속 라인인 저항성 메모리 장치.
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