JP2004031617A - メモリ装置およびその製造方法 - Google Patents
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Abstract
【課題】複数のゲイントランジスタが接続されたソース線の電圧変動を抑えて、読み出しマージンの低下を抑え、メモリ装置の信頼性を高める。
【解決手段】複数のメモリセル１を配列したメモリセル列３が複数列設けられ、メモリセル１は、共通ノード電極に接続した複数のキャパシタを備えたメモリユニットを備え、共通ノード電極に選択トランジスタを介してサブビット線が接続され、サブビット線の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達するセンス回路がサブビット線に接続され、センス回路のゲイントランジスタにソース線３１が接続され、センス回路の出力端にメインビット線３２が接続されたメモリ装置において、ソース線３１よりもシート抵抗が低抵抗な材料からなる配線、例えばメインビット線を利用したダミービット線３３でソース線３１を格子状に接続するものである。
【選択図】 図１
【解決手段】複数のメモリセル１を配列したメモリセル列３が複数列設けられ、メモリセル１は、共通ノード電極に接続した複数のキャパシタを備えたメモリユニットを備え、共通ノード電極に選択トランジスタを介してサブビット線が接続され、サブビット線の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達するセンス回路がサブビット線に接続され、センス回路のゲイントランジスタにソース線３１が接続され、センス回路の出力端にメインビット線３２が接続されたメモリ装置において、ソース線３１よりもシート抵抗が低抵抗な材料からなる配線、例えばメインビット線を利用したダミービット線３３でソース線３１を格子状に接続するものである。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、メモリ装置およびその製造方法に関し、詳しくはセンス回路に接続されたソース線を低抵抗化したメモリ装置およびその製造方法に関する。
【０００２】
【従来の技術】
強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置は、大容量、高速書き込み、かつ低消費電力を実現するメモリとして有望とされている。このクロスポイント型の強誘電体メモリ装置では、メモリユニット内にゲイン回路を有する図５に示す構造が提案されている。
【０００３】
図５に示すように、クロスポイント型の強誘電体メモリ装置は、以下の素子によって構成される。すなわち、メモリセル１は、メモリユニット１１を備えている。このメモリユニット１１は、共通ノード電極１２に一方の電極が接続された複数のキャパシタ（以下強誘電体キャパシタとして説明する）１３を有するとともに各強誘電体キャパシタ１３の他方の電極はそれぞれ独立してプレート線１４に接続されたものである。
【０００４】
また、共通ノード電極１２には選択トランジスタ１５を介してサブビット線１６が接続されている。上記選択トランジスタ１５のゲート側にはユニット選択線１７が接続されている。上記サブビット線１６には、このサブビット線１６の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達するセンス回路２１が接続されている。
【０００５】
このセンス回路２１には、ゲイントランジスタ２２が設けられ、そのゲート側がサブビット線１６に接続され、そのソース側がソース線３１に接続されている。さらに書き込み選択用トランジスタ２４が設けられ、そのゲート側に書き込み選択線２５が接続され、その出力側にメインビット線３２が接続されている。さらにゲイントランジスタ２２には読み出し選択用トランジスタ２６が接続され、そのゲート側に読み出し選択線２７が接続され、その出力側にメインビット線３２が接続されている。上記ソース線３１は電源電圧（Ｖｃｃ）に接続されていてもよく、もしくは、任意の電位であっても良い。
【０００６】
また、配線層の増大や、セル面積の増加を防ぐため、ソース線３１はアクティブ配線（活性領域）とし、各種選択線（ゲート層）と平行にレイアウトしている。
【０００７】
上記強誘電体メモリ装置のように、ゲイン回路を有する構造では、読み出し時に、強誘電体キャパシタ１３に保存されたデータに応じた信号をサブビット線１６に発生させ、サブビット線１６をゲートとするゲイントランジスタ２２によって、この信号を増幅しメインビット線３２に伝達するようになっている。これは信号を増幅することで読み出しマージンを増大させるのが主な目的である。
【０００８】
【発明が解決しようとする課題】
上記従来の強誘電体メモリ装置では、ソース線はセル面積を考慮すれば、アクティブ配線（拡散層を用いた配線）が望ましい。したがって、ソース線には複数のゲイントランジスタが接続され、これらを通じてソース線からメインビット線に電流が流れ出す（もしくは流れ込む）こととなる。ゲイントランジスタの数はメインビット線の数に対応しているため、数百というオーダーで接続されることとなる。しかしながら、アクティブ領域を用いたアクティブ配線は一般にシート抵抗が高く、ソース線に電流を流した場合に、例えばソース線をＶｃｃとした場合には電圧の低下が発生し、他方、ソース線を接地電位（ＧＮＤ）とした場合には、電圧の上昇が発生する。この影響はメモリアレイ内の場所によって異なり、メモリアレイ内の中心部で影響が大きく、最外部では影響が小さくなる。このような場所による違いは、読み出しマージンの低下を招き、信頼性を考えた場合、非常に問題となる。
【０００９】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされたメモリ装置である。
【００１０】
本発明のメモリ装置は、複数のメモリセルが配列されたメモリセル列が複数列設けられ、前記メモリセルは、共通ノード電極に接続された複数のキャパシタを有するメモリユニットと、前記共通ノード電極に選択トランジスタを介して接続されるサブビット線と、前記サブビット線に接続され、前記サブビット線の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達するセンス回路と、前記センス回路のゲイントランジスタに接続されたソース線と、前記センス回路の出力端に接続されたビット線とを有するメモリ装置において、前記ソース線よりもシート抵抗が低抵抗な材料からなる配線で前記ソース線を格子状に接続するものである。
【００１１】
上記メモリ装置では、ソース線よりもシート抵抗が低抵抗な材料からなる配線でソース線を格子状に接続することから、ソース線は、低抵抗化される。また、ソース線電位のメモリアレイ内におけるばらつきが解消され、読み出しマージンの低下が防止される。これによって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。
【００１２】
本発明の別のメモリ装置は、複数のメモリセルが配列されたメモリセル列が複数列設けられ、前記メモリセルは、共通ノード電極に接続された複数のキャパシタを有するメモリユニットと、前記共通ノード電極に選択トランジスタを介して接続されるサブビット線と、前記サブビット線に接続され、前記サブビット線の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達するセンス回路と、前記センス回路のゲイントランジスタに接続されたソース線と、前記センス回路の出力端に接続されたビット線とを有するメモリ装置において、前記ソース線はサイリサイド化されたものからなる。
【００１３】
上記別のメモリ装置では、ソース線はサイリサイド化されたものからなることから、ソース線は、低抵抗化される。特に、アクティブ領域（拡散層領域）で形成されるソース線は低抵抗化される。また、ソース線電位のメモリアレイ内におけるばらつきが解消され、読み出しマージンの低下が防止される。これによって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。
【００１４】
本発明のメモリ装置の製造方法は、複数のメモリセルが配列されたメモリセル列が複数列設けられ、前記メモリセルは、共通ノード電極に接続された複数のキャパシタを有するメモリユニットと、前記共通ノード電極に選択トランジスタを介して接続されるサブビット線と、前記サブビット線に接続され、前記サブビット線の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達するセンス回路と、前記センス回路のゲイントランジスタに接続されたソース線と、前記センス回路の出力端に接続されたビット線とを有するメモリ装置の製造方法において、前記ソース線よりもシート抵抗が低抵抗な材料からなる配線で前記ソース線を格子状に接続する工程を備えている。
【００１５】
上記メモリ装置の製造方法では、ソース線よりもシート抵抗が低抵抗な材料からなる配線でソース線を格子状に接続する工程を備えていることから、ソース線はソース線よりもシート抵抗が低抵抗な材料からなる配線によって格子状に接続することができる。これによって、ソース線は、見かけ上低抵抗化される。また、ソース線電位のメモリアレイ内におけるばらつきが解消され、読み出しマージンの低下が防止される。これによって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。
【００１６】
本発明のメモリ装置の別の製造方法は、複数のメモリセルが配列されたメモリセル列が複数列設けられ、前記メモリセルは、共通ノード電極に接続された複数のキャパシタを有するメモリユニットと、前記共通ノード電極に選択トランジスタを介して接続されるサブビット線と、前記サブビット線に接続され、前記サブビット線の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達するセンス回路と、前記センス回路のゲイントランジスタに接続されたソース線と、前記センス回路の出力端に接続されたビット線とを有するメモリ装置の製造方法において、前記ソース線を形成する際に前記ソース線の上層をサイリサイド化する工程を備えている。
【００１７】
上記メモリ装置の別の製造方法では、ソース線を形成する際にソース線の上層にサイリサイド化、すなわちソース線の上層にシリサイド層を形成することから、ソース線はシリサイド層によって低抵抗化される。特に、アクティブ領域（拡散層領域）で形成されているソース線は低抵抗化される。また、ソース線電位のメモリアレイ内におけるばらつきが解消され、読み出しマージンの低下が防止される。これによって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。
【００１８】
【発明の実施の形態】
本発明のメモリ装置に係る第１実施の形態を、図１のレイアウト図、前記図５のメモリセルの回路図および図２のダミーセルの回路図によって説明する。ここでは、一例として強誘電体メモリ装置について説明する。図１では、本発明はメモリセルのレイアウト構造に依存しないため、メモリセルのレイアウト構造の詳細は割愛し、配線は、ソース線、メインビット線およびダミービット線のみ示す。
【００１９】
本発明のメモリ装置は、複数のメモリセルが１列に配列されたメモリセル列を複数列配列し、そのうちの数列毎もしくは１列毎にメモリセル列をダミーセル列とし、このダミーセル列を構成するメモリセルをダミーセルとする。すなわち、ダミーセルはメモリセルのビット線をダミービット線としたものである。そしてソース線とダミービット線とを接続させたものである。以下、具体的な実施の形態を図１、図２および図５によって説明する。
【００２０】
図１に示すように、メモリセル１が複数配列されたメモリセル列３とダミーセル２が複数配列されたダミーセル列４がアレイを構成している。ここでは、一例として、メモリセル列３の２列毎に１列のダミーセル列４を配置した構成となっている。ダミーセル列４の配置はメモリセル列３の１列毎であってもよく、３列もしくはそれ以上の列毎であってもよい。また、メモリセル１は、一例として、図２に示すように、複数のメモリユニットや、各種選択用トランジスタを含む規模のものである。
【００２１】
さらに、メモリセル１およびダミーセル２に共通のソース線３１とダミーセル２のダミービット線３３とをダミービット線コンタクト３４を介して接続している。
【００２２】
ここでメモリセル１を前記図５の回路図によって説明する。
【００２３】
図５に示すように、メモリセル１は、メモリユニット１１を備えている。このメモリユニット１１は、一方の電極が共通ノード電極１２に接続された複数のキャパシタ（強誘電体キャパシタ）１３を有している。また各キャパシタ１３の他方の電極はそれぞれ独立してプレート線１４に接続されている。この構成によって、各キャパシタ１３では互いに独立したデータを記憶することができる。
【００２４】
上記共通ノード電極１２には選択トランジスタ１５を介してサブビット線１６が接続されている。この選択トランジスタ１５のゲート側にはスイッチングを行うユニット選択線１７が接続されている。上記サブビット線１６には、このサブビット線１６の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達するセンス回路２１が接続されている。
【００２５】
上記センス回路２１にはゲイントランジスタ２２が設けられ、そのゲート側がサブビット線１６に接続され、そのソース側がソース線３１に接続されている。さらに、センス回路２１には、書き込み選択用トランジスタ２４が設けられ、そのゲート側にスイッチングを行う書き込み選択線２５が接続され、その出力側にメインビット線３２が接続されている。さらにゲイントランジスタ２２には読み出し選択用トランジスタ２６が接続され、そのゲート側にスイッチングを行う読み出し選択線２７が接続され、その出力側に上記メインビット線３２が接続されている。したがって、ソース線３１とメインビット線３２とは接続されておらず、独立した配線となっている。このように、メモリセル１は、従来技術で説明した構成と同様なものとなっている。
【００２６】
次に、ダミーセルを図２の回路図によって説明する。
【００２７】
図２に示すように、ダミーセル２は、前記説明したメモリセル列のうち１列毎もしくは複数列毎にメモリセルをダミーセル２としたものである。すなわち、ダミーセル２は、前記説明したメモリセル１において、センス回路２１とメインビット線３２との接続が解消されている。具体的には、書き込み選択用トランジスタ２４とメインビット線３２とを接続せず、また読み出し選択用トランジスタ２６とメインビット線３２とを接続しない構成となっている。そして、メインビット線３２をダミービット線３３とし、ダミービット線３３によってソース線３１を格子状に接続している。上記以外の共通ノード電極１２、キャパシタ（強誘電体キャパシタ）１３、プレート線１４、選択トランジスタ１５、サブビット線１６、ユニット選択線１７、ゲイントランジスタ２２、書き込み選択線２５、読み出し選択線２７等は前記図５によって説明したメモリセルの構成と同様である。
【００２８】
上記構成では、ソース線３１はアクティブ領域を用いて形成されている。通常、アクティブ領域は、半導体基板にｎ型不純物（例えばリン、ヒ素、アンチモン等）もしくはｐ型不純物（例えばホウ素）を導入して拡散した拡散層で形成されている。そのため、金属配線と比較するとシート抵抗が高くなっている。そこで、上記ダミービット線３３を、このソース線３１よりもシート抵抗が低抵抗な材料、例えば金属材料、金属シリサイド材料等を用いて形成する。金属材料には、一例として半導体装置の配線材料として用いられているアルミニウム、アルミニウム合金、銅、銅合金、高融点金属等を用いることができる。また、金属シリサイド材料には、一例として半導体装置の配線材料として用いられているコバルトシリサイド、チタンシリサイド、タングステンシリサイド、ニッケルシリサイド等を用いることができる。これによって、ソース線３１よりも低抵抗なダミービット線３３でソース線３１が接続されることになるから、ソース線３１の抵抗は低減されることになる。
【００２９】
上記第１実施の形態では、任意のピッチにてメモリセル１間にダミーセル２を設けることが可能であり、ソース線３１に直交するようにダミーセル２内のダミービット線３３を接続している。一方、メモリセル１内では、ソース線３１とメインビット線３２とは独立した配線となっている。そして、ダミービット線コンタクト３４はダミービット線３３とソース線３１とを接続している。このような構成のメモリ装置では、読み出し動作時は、ある１つのソース線３１に電流が流れるが、ソース線３１はダミービット線３３によって擬似的に格子状構造を有することとなり、その抵抗は著しく低下する。これより、ソース電位の変動を抑えることが可能となる。また、ダミーセル２を挿入するピッチは、狭いほどソース電位の変動が小さくなるが、面積的な増加を招く。このため、動作マージン（例えば、センスアンプの入力電圧で「０」、「１」の電位差が１００ｍＶ）を確保できる最小数で挿入するのが望ましい。
【００３０】
上記メモリ装置の製造方法は、ソース線３１よりもシート抵抗が低抵抗な材料からなる配線、例えばダミービット線３３を用いてソース線３１を格子状に接続する工程を備えている。すなわち、メモリセルアレイを形成する際に、ダミーセル列４においてはメインビット線３２とセンス回路２１とを接続するコンタクト部を形成せず、ダミービット線３３を形成する際にダミービット線３３とソース線３１とを接続するコンタクト部を形成する工程を行えばよい。コンタクト部の形成は、通常のコンタクトホールの形成およびそのコンタクトホール内を導電性材料で埋め込む工程を行えばよい。導電性材料で埋め込む場合には、コンタクトホール内にダミービット線３３とは別にプラグを形成してもよく、またはコンタクトホール内にダミービット線３３を形成する配線材料を埋め込んで、コンタクトホールを介してダミービット線３３を直接ソース線３１に接続するように形成してもよい。
【００３１】
上記メモリ装置の製造方法では、ソース線３１よりもシート抵抗が低抵抗な材料からなるダミービット線３３でソース線３１が格子状に接続されることから、ソース線３１は、見かけ上低抵抗化される。また、ソース線３１の電位のメモリアレイ内におけるばらつきが解消され、読み出しマージンの低下が防止される。これによって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。
【００３２】
次に、本発明のメモリ装置に係る第２実施の形態を、図３のレイアウト図、前記図５のメモリセルの回路図および図４のダミーセルの回路図によって説明する。ここでは、一例として強誘電体メモリ装置について説明する。図３では、本発明はメモリセルのレイアウト構造に依存しないため、メモリセルのレイアウト構造の詳細は割愛し、配線は、ソース線、電極線およびダミー電極線のみ示す。
【００３３】
本発明のメモリ装置は、複数のメモリセルが１列に配列されたメモリセル列を複数列配列し、そのうちの数列毎もしくは１列毎にメモリセル列をダミーセル列とし、このダミーセル列を構成するメモリセルをダミーセルとしたものである。すなわち、ダミーセルはメモリセルのサブビット線をダミー電極線としたものである。そしてソース線とダミー電極線とを接続させたものである。
【００３４】
以下、具体的な実施の形態を図３、前記図５および図４によって説明する。
【００３５】
図３に示すように、メモリセル１が複数配列されたメモリセル列３とダミーセル２が複数配列されたダミーセル列４がアレイを構成している。ここでは、一例として、２列のメモリセル列３毎に１列のダミーセル列４を配置した構成となっている。ダミーセル列４の配置はメモリセル列３の１列毎であってもよく、３列もしくはそれ以上の列毎であってもよい。また、メモリセル１は、一例として、前記図５に示すように、複数のメモリユニットや、各種選択用トランジスタを含む規模のものを言う。
【００３６】
さらに、メモリセル１およびダミーセル２に共通のソース線３１とダミーセル２のダミー電極線３５とをダミー電極コンタクト３６を介して接続している。
【００３７】
上記メモリセル１は、前記図５によって説明したものと同様である。よって、メモリセル１についての説明は前記説明を参照していただき、ここでの説明は省略する。
【００３８】
次に、ダミーセルを図４の回路図によって説明する。
【００３９】
図４に示すように、ダミーセル２は、前記説明したメモリセル列のうち１列毎もしくは複数列毎にメモリセルをダミーセル２としたものである。すなわち、ダミーセル２は、前記説明したメモリセル１において、センス回路２１とサブビット線１６との接続が解消されている。具体的には、書き込み選択用トランジスタ２４とサブビット線１６とを接続せず、またゲイントランジスタ２２とサブビット線１６とを接続せず、さらにサブビット線１６と選択トランジスタ１５を介して接続されている共通ノード電極１２と各キャパシタ１３とを接続しない構成となっている。そして、共通ノード電極１２およびサブビット線１６をダミー電極線３５としている。なお、選択トランジスタ１５と共通ノード電極１２およびサブビット線１６との接続は成されていない。さらに、ソース線３１を格子状に接続する配線に上記ダミー電極線３５を用いている。上記以外のプレート線１４、ユニット選択線１７、書き込み選択線２５、読み出し選択用トランジスタ２６、読み出し選択線２７、メインビット線３２等は前記図２によって説明したメモリセルの構成と同様である。
【００４０】
通常、メモリセル１内の下部電極といわれている共通ノード電極１２は、メモリセル１内に１つもしくは複数存在するが、図４に示したように各メモリセル１毎に独立している。これに対し、ダミー電極線３５は複数のダミーセル２を共有している。
【００４１】
上記第２実施の形態では、任意のピッチにてメモリセル１間にダミーセル２を設けることが可能であり、ソース線３１に直交するようにダミー電極線３５を接続している。一方、メモリセル１内では、ソース線３１とサブビット線１６とは独立した配線となっている。そして、ダミー電極コンタクト３６はダミー電極線３５とソース線３１とを接続するものである。このような構成のメモリ装置では、読み出し動作時は、ある１つのソース線３１に電流が流れるが、図４のように、ソース線３１はダミー電極線３５によって擬似的に格子状構造を有することとなり、その抵抗は著しく低下する。これより、ソース電位の変動を抑えることが可能となる。また、ダミーセル２を挿入するピッチは、狭いほどソース電位の変動が小さいが、面積的な増加を招く。このため、動作マージン（例えば、センスアンプの入力電圧で「０」、「１」の電位差が１００ｍＶ）を確保できる最小数で挿入するのが望ましい。
【００４２】
上記メモリ装置の製造方法は、ソース線３１よりもシート抵抗が低抵抗な材料からなる配線、例えば共通ノード電極１２とサブビット線１６とを連続した配線に形成してダミー電極線３５とし、このダミー電極線３５を用いてソース線３１を格子状に接続する工程を備えている。すなわち、メモリセルアレイを形成する際に、ダミーセル列４においては、各キャパシタ１３と共通ノード電極１２とを接続するコンタクト部およびサブビット線１６とセンス回路２１とを接続するコンタクト部を形成せず、ダミー電極線３５を形成する際にダミー電極線３５とソース線３１とを接続するコンタクト部を形成する工程を行えばよい。コンタクト部の形成は、通常のコンタクトホールの形成およびそのコンタクトホール内を導電性材料で埋め込む工程を行えばよい。導電性材料で埋め込む場合には、コンタクトホール内にダミー電極線３５とは別にプラグを形成してもよく、またはコンタクトホール内にダミー電極線３５を形成する配線材料を埋め込んで、コンタクトホールを介してダミー電極線３５を直接ソース線３１に接続するように形成してもよい。
【００４３】
上記メモリ装置の製造方法では、ソース線３１よりもシート抵抗が低抵抗な材料からなるダミー電極線３５でソース線３１が格子状に接続されることから、ソース線３１は、見かけ上低抵抗化される。また、ソース線３１の電位のメモリアレイ内におけるばらつきが解消され、読み出しマージンの低下が防止される。これによって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。
【００４４】
次に、本発明の別のメモリ装置に係る実施の形態を以下に説明する。ここでは、一例として強誘電体メモリ装置について説明する。
【００４５】
本発明のメモリ装置は、複数のメモリセルが１列に配列されたメモリセル列を複数列配列したものである。このメモリセルは、前記図２によって説明したものと同様である。ただし、本実施の形態では、ゲイントランジスタ２２のソース、すなわちソース線３１をサリサイド化させたものである。したがって、ソース線３１自体がサリサイド化によって形成されたシリサイド層（図示せず）によって低抵抗化される。
【００４６】
この構成では、前記図１、図３等によって説明したメモリ装置のように、ソース線３１はダミービット線３３やダミー電極線３５によって格子状に形成されていないが、読み出し動作時は、ある１つのソース線３１に電流が流れ、その抵抗は著しく低下する。これより、ソース線３１の電位変動を抑えることが可能となるので、メモリアレイ内におけるソース線電位のばらつきが解消され、読み出しマージンの低下が防止される。これによって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。
【００４７】
上記ソース線３１にシリサイド層を形成するには、例えば、イオン注入等の不純物ドーピング技術により半導体基板にゲイントランジスタ２２のソース領域（ソース線３１を含む）を不純物拡散層で形成する。その後、半導体基板の全面にシリサイド化が可能な金属層、例えば、コバルト、チタン、タングステン、ニッケル等の金属膜を形成する。なお、シリサイド化を必要としない領域は、金属膜を形成する前に、酸化シリコン膜、窒化シリコン膜等のシリサイド反応を起こさない材料膜で被覆しておく。その後、シリコンと金属膜とが反応してシリサイド反応を起こす温度で熱処理を行って、ソース領域上にシリサイド層を形成する。次いで、一般的に知られている除去方法により、シリサイド化しない未反応な金属膜を除去する。例えばチタンはアンモニア過水により選択的に除去でき、コバルトは硫酸過水により選択的に除去できる。このようにして、ソース領域上に選択的にシリサイド層を形成することができる。
【００４８】
上記メモリ装置の製造方法では、ソース線３１を形成する際にソース線３１の上層にシリサイド層（図示せず）を形成することから、ソース線３１は、シリサイド層によって低抵抗化される。特に、アクティブ領域（拡散層領域）で形成されているソース線は低抵抗化される。また、ソース線３１の電位のメモリアレイ内におけるばらつきが解消され、読み出しマージンの低下が防止される。これによって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。
【００４９】
ところで、クロスポイント型の強誘電体メモリ装置には、様々な構造があるが、ゲイントランジスタを有する型であれば、どの型に対しても適用することが可能である。例えば、特願２００１−３０５３９３号に記載されているようなリセット機能を有する強誘電体メモリ装置にも適用することができる。
【００５０】
リセット機能としては、独立制御できるリセット線と、このリセット線をゲートとし、共通ノードおよびグランドもしくは電源を、ソースおよびドレインとしたリセットトランジスタを用いるものである。もしくは、リセット機能としては、独立制御できるリセット線と、このリセット線をゲートとし、サブビット線およびグランドもしくは電源を、ソースおよびドレインとしたリセットトランジスタを用いるものである。
【００５１】
上記説明では、一例として、強誘電体メモリ装置について説明したが、本発明のメモリ装置は、強誘電体キャパシタの代わりに、通常の酸化シリコン膜や窒化シリコン膜等の絶縁膜を用いたキャパシタを備えたメモリ装置にも適用することが可能である。
【００５２】
【発明の効果】
以上、説明したように本発明のメモリ装置によれば、ソース線よりもシート抵抗が低抵抗な材料からなる配線でソース線が格子状に接続されているので、ソース線を低抵抗化することができる。これによって、ソース線電位のメモリアレイ内におけるばらつきが解消でき、読み出しマージンの低下を防止することができる。よって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。またソース線をサイリサイド化したものでは、シリサイド層によってソース線を低抵抗化できる。これによっても上記同様の理由によって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。
【００５３】
本発明のメモリ装置の製造方法によれば、ソース線よりもシート抵抗が低抵抗な材料からなる配線でソース線を格子状に接続することができるので、ソース線の低抵抗化を図ることができる。これによって、ソース線電位のメモリアレイ内におけるばらつきを解消することができるので、読み出しマージンの低下を防止することができる。よって、信頼性を大幅に向上させたゲイン回路を有するクロスポイント型のメモリ装置を製造することが可能になる。また、ソース線を形成する際にソース線の上層をサイリサイド化する工程を備えている製造方法でもソース線の低抵抗化を図ることができる。これによっても上記同様の理由によって、信頼性を大幅に向上させたゲイン回路を有するクロスポイント型のメモリ装置を製造することが可能になる。
【図面の簡単な説明】
【図１】本発明のメモリ装置に係る第１実施の形態を示すレイアウト図である。
【図２】本発明のメモリ装置に係る第１実施の形態のダミーセルの回路図である。
【図３】本発明のメモリ装置に係る第２実施の形態を示すレイアウト図である。
【図４】本発明のメモリ装置に係る第２実施の形態のダミーセルの回路図である。
【図５】従来技術におけるメモリセルの回路図である。
【符号の説明】
１…メモリセル、２…ダミーセル、３…メモリセル列、４…ダミーセル列、３１…ソース線、３２…メインビット線、３３…ダミービット線
【発明の属する技術分野】
本発明は、メモリ装置およびその製造方法に関し、詳しくはセンス回路に接続されたソース線を低抵抗化したメモリ装置およびその製造方法に関する。
【０００２】
【従来の技術】
強誘電体薄膜を電極間に挟んでなるキャパシタを備え、ビット線に複数の前記キャパシタが並列に接続されているクロスポイント型の強誘電体メモリ装置は、大容量、高速書き込み、かつ低消費電力を実現するメモリとして有望とされている。このクロスポイント型の強誘電体メモリ装置では、メモリユニット内にゲイン回路を有する図５に示す構造が提案されている。
【０００３】
図５に示すように、クロスポイント型の強誘電体メモリ装置は、以下の素子によって構成される。すなわち、メモリセル１は、メモリユニット１１を備えている。このメモリユニット１１は、共通ノード電極１２に一方の電極が接続された複数のキャパシタ（以下強誘電体キャパシタとして説明する）１３を有するとともに各強誘電体キャパシタ１３の他方の電極はそれぞれ独立してプレート線１４に接続されたものである。
【０００４】
また、共通ノード電極１２には選択トランジスタ１５を介してサブビット線１６が接続されている。上記選択トランジスタ１５のゲート側にはユニット選択線１７が接続されている。上記サブビット線１６には、このサブビット線１６の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達するセンス回路２１が接続されている。
【０００５】
このセンス回路２１には、ゲイントランジスタ２２が設けられ、そのゲート側がサブビット線１６に接続され、そのソース側がソース線３１に接続されている。さらに書き込み選択用トランジスタ２４が設けられ、そのゲート側に書き込み選択線２５が接続され、その出力側にメインビット線３２が接続されている。さらにゲイントランジスタ２２には読み出し選択用トランジスタ２６が接続され、そのゲート側に読み出し選択線２７が接続され、その出力側にメインビット線３２が接続されている。上記ソース線３１は電源電圧（Ｖｃｃ）に接続されていてもよく、もしくは、任意の電位であっても良い。
【０００６】
また、配線層の増大や、セル面積の増加を防ぐため、ソース線３１はアクティブ配線（活性領域）とし、各種選択線（ゲート層）と平行にレイアウトしている。
【０００７】
上記強誘電体メモリ装置のように、ゲイン回路を有する構造では、読み出し時に、強誘電体キャパシタ１３に保存されたデータに応じた信号をサブビット線１６に発生させ、サブビット線１６をゲートとするゲイントランジスタ２２によって、この信号を増幅しメインビット線３２に伝達するようになっている。これは信号を増幅することで読み出しマージンを増大させるのが主な目的である。
【０００８】
【発明が解決しようとする課題】
上記従来の強誘電体メモリ装置では、ソース線はセル面積を考慮すれば、アクティブ配線（拡散層を用いた配線）が望ましい。したがって、ソース線には複数のゲイントランジスタが接続され、これらを通じてソース線からメインビット線に電流が流れ出す（もしくは流れ込む）こととなる。ゲイントランジスタの数はメインビット線の数に対応しているため、数百というオーダーで接続されることとなる。しかしながら、アクティブ領域を用いたアクティブ配線は一般にシート抵抗が高く、ソース線に電流を流した場合に、例えばソース線をＶｃｃとした場合には電圧の低下が発生し、他方、ソース線を接地電位（ＧＮＤ）とした場合には、電圧の上昇が発生する。この影響はメモリアレイ内の場所によって異なり、メモリアレイ内の中心部で影響が大きく、最外部では影響が小さくなる。このような場所による違いは、読み出しマージンの低下を招き、信頼性を考えた場合、非常に問題となる。
【０００９】
【課題を解決するための手段】
本発明は、上記課題を解決するためになされたメモリ装置である。
【００１０】
本発明のメモリ装置は、複数のメモリセルが配列されたメモリセル列が複数列設けられ、前記メモリセルは、共通ノード電極に接続された複数のキャパシタを有するメモリユニットと、前記共通ノード電極に選択トランジスタを介して接続されるサブビット線と、前記サブビット線に接続され、前記サブビット線の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達するセンス回路と、前記センス回路のゲイントランジスタに接続されたソース線と、前記センス回路の出力端に接続されたビット線とを有するメモリ装置において、前記ソース線よりもシート抵抗が低抵抗な材料からなる配線で前記ソース線を格子状に接続するものである。
【００１１】
上記メモリ装置では、ソース線よりもシート抵抗が低抵抗な材料からなる配線でソース線を格子状に接続することから、ソース線は、低抵抗化される。また、ソース線電位のメモリアレイ内におけるばらつきが解消され、読み出しマージンの低下が防止される。これによって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。
【００１２】
本発明の別のメモリ装置は、複数のメモリセルが配列されたメモリセル列が複数列設けられ、前記メモリセルは、共通ノード電極に接続された複数のキャパシタを有するメモリユニットと、前記共通ノード電極に選択トランジスタを介して接続されるサブビット線と、前記サブビット線に接続され、前記サブビット線の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達するセンス回路と、前記センス回路のゲイントランジスタに接続されたソース線と、前記センス回路の出力端に接続されたビット線とを有するメモリ装置において、前記ソース線はサイリサイド化されたものからなる。
【００１３】
上記別のメモリ装置では、ソース線はサイリサイド化されたものからなることから、ソース線は、低抵抗化される。特に、アクティブ領域（拡散層領域）で形成されるソース線は低抵抗化される。また、ソース線電位のメモリアレイ内におけるばらつきが解消され、読み出しマージンの低下が防止される。これによって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。
【００１４】
本発明のメモリ装置の製造方法は、複数のメモリセルが配列されたメモリセル列が複数列設けられ、前記メモリセルは、共通ノード電極に接続された複数のキャパシタを有するメモリユニットと、前記共通ノード電極に選択トランジスタを介して接続されるサブビット線と、前記サブビット線に接続され、前記サブビット線の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達するセンス回路と、前記センス回路のゲイントランジスタに接続されたソース線と、前記センス回路の出力端に接続されたビット線とを有するメモリ装置の製造方法において、前記ソース線よりもシート抵抗が低抵抗な材料からなる配線で前記ソース線を格子状に接続する工程を備えている。
【００１５】
上記メモリ装置の製造方法では、ソース線よりもシート抵抗が低抵抗な材料からなる配線でソース線を格子状に接続する工程を備えていることから、ソース線はソース線よりもシート抵抗が低抵抗な材料からなる配線によって格子状に接続することができる。これによって、ソース線は、見かけ上低抵抗化される。また、ソース線電位のメモリアレイ内におけるばらつきが解消され、読み出しマージンの低下が防止される。これによって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。
【００１６】
本発明のメモリ装置の別の製造方法は、複数のメモリセルが配列されたメモリセル列が複数列設けられ、前記メモリセルは、共通ノード電極に接続された複数のキャパシタを有するメモリユニットと、前記共通ノード電極に選択トランジスタを介して接続されるサブビット線と、前記サブビット線に接続され、前記サブビット線の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達するセンス回路と、前記センス回路のゲイントランジスタに接続されたソース線と、前記センス回路の出力端に接続されたビット線とを有するメモリ装置の製造方法において、前記ソース線を形成する際に前記ソース線の上層をサイリサイド化する工程を備えている。
【００１７】
上記メモリ装置の別の製造方法では、ソース線を形成する際にソース線の上層にサイリサイド化、すなわちソース線の上層にシリサイド層を形成することから、ソース線はシリサイド層によって低抵抗化される。特に、アクティブ領域（拡散層領域）で形成されているソース線は低抵抗化される。また、ソース線電位のメモリアレイ内におけるばらつきが解消され、読み出しマージンの低下が防止される。これによって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。
【００１８】
【発明の実施の形態】
本発明のメモリ装置に係る第１実施の形態を、図１のレイアウト図、前記図５のメモリセルの回路図および図２のダミーセルの回路図によって説明する。ここでは、一例として強誘電体メモリ装置について説明する。図１では、本発明はメモリセルのレイアウト構造に依存しないため、メモリセルのレイアウト構造の詳細は割愛し、配線は、ソース線、メインビット線およびダミービット線のみ示す。
【００１９】
本発明のメモリ装置は、複数のメモリセルが１列に配列されたメモリセル列を複数列配列し、そのうちの数列毎もしくは１列毎にメモリセル列をダミーセル列とし、このダミーセル列を構成するメモリセルをダミーセルとする。すなわち、ダミーセルはメモリセルのビット線をダミービット線としたものである。そしてソース線とダミービット線とを接続させたものである。以下、具体的な実施の形態を図１、図２および図５によって説明する。
【００２０】
図１に示すように、メモリセル１が複数配列されたメモリセル列３とダミーセル２が複数配列されたダミーセル列４がアレイを構成している。ここでは、一例として、メモリセル列３の２列毎に１列のダミーセル列４を配置した構成となっている。ダミーセル列４の配置はメモリセル列３の１列毎であってもよく、３列もしくはそれ以上の列毎であってもよい。また、メモリセル１は、一例として、図２に示すように、複数のメモリユニットや、各種選択用トランジスタを含む規模のものである。
【００２１】
さらに、メモリセル１およびダミーセル２に共通のソース線３１とダミーセル２のダミービット線３３とをダミービット線コンタクト３４を介して接続している。
【００２２】
ここでメモリセル１を前記図５の回路図によって説明する。
【００２３】
図５に示すように、メモリセル１は、メモリユニット１１を備えている。このメモリユニット１１は、一方の電極が共通ノード電極１２に接続された複数のキャパシタ（強誘電体キャパシタ）１３を有している。また各キャパシタ１３の他方の電極はそれぞれ独立してプレート線１４に接続されている。この構成によって、各キャパシタ１３では互いに独立したデータを記憶することができる。
【００２４】
上記共通ノード電極１２には選択トランジスタ１５を介してサブビット線１６が接続されている。この選択トランジスタ１５のゲート側にはスイッチングを行うユニット選択線１７が接続されている。上記サブビット線１６には、このサブビット線１６の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達するセンス回路２１が接続されている。
【００２５】
上記センス回路２１にはゲイントランジスタ２２が設けられ、そのゲート側がサブビット線１６に接続され、そのソース側がソース線３１に接続されている。さらに、センス回路２１には、書き込み選択用トランジスタ２４が設けられ、そのゲート側にスイッチングを行う書き込み選択線２５が接続され、その出力側にメインビット線３２が接続されている。さらにゲイントランジスタ２２には読み出し選択用トランジスタ２６が接続され、そのゲート側にスイッチングを行う読み出し選択線２７が接続され、その出力側に上記メインビット線３２が接続されている。したがって、ソース線３１とメインビット線３２とは接続されておらず、独立した配線となっている。このように、メモリセル１は、従来技術で説明した構成と同様なものとなっている。
【００２６】
次に、ダミーセルを図２の回路図によって説明する。
【００２７】
図２に示すように、ダミーセル２は、前記説明したメモリセル列のうち１列毎もしくは複数列毎にメモリセルをダミーセル２としたものである。すなわち、ダミーセル２は、前記説明したメモリセル１において、センス回路２１とメインビット線３２との接続が解消されている。具体的には、書き込み選択用トランジスタ２４とメインビット線３２とを接続せず、また読み出し選択用トランジスタ２６とメインビット線３２とを接続しない構成となっている。そして、メインビット線３２をダミービット線３３とし、ダミービット線３３によってソース線３１を格子状に接続している。上記以外の共通ノード電極１２、キャパシタ（強誘電体キャパシタ）１３、プレート線１４、選択トランジスタ１５、サブビット線１６、ユニット選択線１７、ゲイントランジスタ２２、書き込み選択線２５、読み出し選択線２７等は前記図５によって説明したメモリセルの構成と同様である。
【００２８】
上記構成では、ソース線３１はアクティブ領域を用いて形成されている。通常、アクティブ領域は、半導体基板にｎ型不純物（例えばリン、ヒ素、アンチモン等）もしくはｐ型不純物（例えばホウ素）を導入して拡散した拡散層で形成されている。そのため、金属配線と比較するとシート抵抗が高くなっている。そこで、上記ダミービット線３３を、このソース線３１よりもシート抵抗が低抵抗な材料、例えば金属材料、金属シリサイド材料等を用いて形成する。金属材料には、一例として半導体装置の配線材料として用いられているアルミニウム、アルミニウム合金、銅、銅合金、高融点金属等を用いることができる。また、金属シリサイド材料には、一例として半導体装置の配線材料として用いられているコバルトシリサイド、チタンシリサイド、タングステンシリサイド、ニッケルシリサイド等を用いることができる。これによって、ソース線３１よりも低抵抗なダミービット線３３でソース線３１が接続されることになるから、ソース線３１の抵抗は低減されることになる。
【００２９】
上記第１実施の形態では、任意のピッチにてメモリセル１間にダミーセル２を設けることが可能であり、ソース線３１に直交するようにダミーセル２内のダミービット線３３を接続している。一方、メモリセル１内では、ソース線３１とメインビット線３２とは独立した配線となっている。そして、ダミービット線コンタクト３４はダミービット線３３とソース線３１とを接続している。このような構成のメモリ装置では、読み出し動作時は、ある１つのソース線３１に電流が流れるが、ソース線３１はダミービット線３３によって擬似的に格子状構造を有することとなり、その抵抗は著しく低下する。これより、ソース電位の変動を抑えることが可能となる。また、ダミーセル２を挿入するピッチは、狭いほどソース電位の変動が小さくなるが、面積的な増加を招く。このため、動作マージン（例えば、センスアンプの入力電圧で「０」、「１」の電位差が１００ｍＶ）を確保できる最小数で挿入するのが望ましい。
【００３０】
上記メモリ装置の製造方法は、ソース線３１よりもシート抵抗が低抵抗な材料からなる配線、例えばダミービット線３３を用いてソース線３１を格子状に接続する工程を備えている。すなわち、メモリセルアレイを形成する際に、ダミーセル列４においてはメインビット線３２とセンス回路２１とを接続するコンタクト部を形成せず、ダミービット線３３を形成する際にダミービット線３３とソース線３１とを接続するコンタクト部を形成する工程を行えばよい。コンタクト部の形成は、通常のコンタクトホールの形成およびそのコンタクトホール内を導電性材料で埋め込む工程を行えばよい。導電性材料で埋め込む場合には、コンタクトホール内にダミービット線３３とは別にプラグを形成してもよく、またはコンタクトホール内にダミービット線３３を形成する配線材料を埋め込んで、コンタクトホールを介してダミービット線３３を直接ソース線３１に接続するように形成してもよい。
【００３１】
上記メモリ装置の製造方法では、ソース線３１よりもシート抵抗が低抵抗な材料からなるダミービット線３３でソース線３１が格子状に接続されることから、ソース線３１は、見かけ上低抵抗化される。また、ソース線３１の電位のメモリアレイ内におけるばらつきが解消され、読み出しマージンの低下が防止される。これによって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。
【００３２】
次に、本発明のメモリ装置に係る第２実施の形態を、図３のレイアウト図、前記図５のメモリセルの回路図および図４のダミーセルの回路図によって説明する。ここでは、一例として強誘電体メモリ装置について説明する。図３では、本発明はメモリセルのレイアウト構造に依存しないため、メモリセルのレイアウト構造の詳細は割愛し、配線は、ソース線、電極線およびダミー電極線のみ示す。
【００３３】
本発明のメモリ装置は、複数のメモリセルが１列に配列されたメモリセル列を複数列配列し、そのうちの数列毎もしくは１列毎にメモリセル列をダミーセル列とし、このダミーセル列を構成するメモリセルをダミーセルとしたものである。すなわち、ダミーセルはメモリセルのサブビット線をダミー電極線としたものである。そしてソース線とダミー電極線とを接続させたものである。
【００３４】
以下、具体的な実施の形態を図３、前記図５および図４によって説明する。
【００３５】
図３に示すように、メモリセル１が複数配列されたメモリセル列３とダミーセル２が複数配列されたダミーセル列４がアレイを構成している。ここでは、一例として、２列のメモリセル列３毎に１列のダミーセル列４を配置した構成となっている。ダミーセル列４の配置はメモリセル列３の１列毎であってもよく、３列もしくはそれ以上の列毎であってもよい。また、メモリセル１は、一例として、前記図５に示すように、複数のメモリユニットや、各種選択用トランジスタを含む規模のものを言う。
【００３６】
さらに、メモリセル１およびダミーセル２に共通のソース線３１とダミーセル２のダミー電極線３５とをダミー電極コンタクト３６を介して接続している。
【００３７】
上記メモリセル１は、前記図５によって説明したものと同様である。よって、メモリセル１についての説明は前記説明を参照していただき、ここでの説明は省略する。
【００３８】
次に、ダミーセルを図４の回路図によって説明する。
【００３９】
図４に示すように、ダミーセル２は、前記説明したメモリセル列のうち１列毎もしくは複数列毎にメモリセルをダミーセル２としたものである。すなわち、ダミーセル２は、前記説明したメモリセル１において、センス回路２１とサブビット線１６との接続が解消されている。具体的には、書き込み選択用トランジスタ２４とサブビット線１６とを接続せず、またゲイントランジスタ２２とサブビット線１６とを接続せず、さらにサブビット線１６と選択トランジスタ１５を介して接続されている共通ノード電極１２と各キャパシタ１３とを接続しない構成となっている。そして、共通ノード電極１２およびサブビット線１６をダミー電極線３５としている。なお、選択トランジスタ１５と共通ノード電極１２およびサブビット線１６との接続は成されていない。さらに、ソース線３１を格子状に接続する配線に上記ダミー電極線３５を用いている。上記以外のプレート線１４、ユニット選択線１７、書き込み選択線２５、読み出し選択用トランジスタ２６、読み出し選択線２７、メインビット線３２等は前記図２によって説明したメモリセルの構成と同様である。
【００４０】
通常、メモリセル１内の下部電極といわれている共通ノード電極１２は、メモリセル１内に１つもしくは複数存在するが、図４に示したように各メモリセル１毎に独立している。これに対し、ダミー電極線３５は複数のダミーセル２を共有している。
【００４１】
上記第２実施の形態では、任意のピッチにてメモリセル１間にダミーセル２を設けることが可能であり、ソース線３１に直交するようにダミー電極線３５を接続している。一方、メモリセル１内では、ソース線３１とサブビット線１６とは独立した配線となっている。そして、ダミー電極コンタクト３６はダミー電極線３５とソース線３１とを接続するものである。このような構成のメモリ装置では、読み出し動作時は、ある１つのソース線３１に電流が流れるが、図４のように、ソース線３１はダミー電極線３５によって擬似的に格子状構造を有することとなり、その抵抗は著しく低下する。これより、ソース電位の変動を抑えることが可能となる。また、ダミーセル２を挿入するピッチは、狭いほどソース電位の変動が小さいが、面積的な増加を招く。このため、動作マージン（例えば、センスアンプの入力電圧で「０」、「１」の電位差が１００ｍＶ）を確保できる最小数で挿入するのが望ましい。
【００４２】
上記メモリ装置の製造方法は、ソース線３１よりもシート抵抗が低抵抗な材料からなる配線、例えば共通ノード電極１２とサブビット線１６とを連続した配線に形成してダミー電極線３５とし、このダミー電極線３５を用いてソース線３１を格子状に接続する工程を備えている。すなわち、メモリセルアレイを形成する際に、ダミーセル列４においては、各キャパシタ１３と共通ノード電極１２とを接続するコンタクト部およびサブビット線１６とセンス回路２１とを接続するコンタクト部を形成せず、ダミー電極線３５を形成する際にダミー電極線３５とソース線３１とを接続するコンタクト部を形成する工程を行えばよい。コンタクト部の形成は、通常のコンタクトホールの形成およびそのコンタクトホール内を導電性材料で埋め込む工程を行えばよい。導電性材料で埋め込む場合には、コンタクトホール内にダミー電極線３５とは別にプラグを形成してもよく、またはコンタクトホール内にダミー電極線３５を形成する配線材料を埋め込んで、コンタクトホールを介してダミー電極線３５を直接ソース線３１に接続するように形成してもよい。
【００４３】
上記メモリ装置の製造方法では、ソース線３１よりもシート抵抗が低抵抗な材料からなるダミー電極線３５でソース線３１が格子状に接続されることから、ソース線３１は、見かけ上低抵抗化される。また、ソース線３１の電位のメモリアレイ内におけるばらつきが解消され、読み出しマージンの低下が防止される。これによって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。
【００４４】
次に、本発明の別のメモリ装置に係る実施の形態を以下に説明する。ここでは、一例として強誘電体メモリ装置について説明する。
【００４５】
本発明のメモリ装置は、複数のメモリセルが１列に配列されたメモリセル列を複数列配列したものである。このメモリセルは、前記図２によって説明したものと同様である。ただし、本実施の形態では、ゲイントランジスタ２２のソース、すなわちソース線３１をサリサイド化させたものである。したがって、ソース線３１自体がサリサイド化によって形成されたシリサイド層（図示せず）によって低抵抗化される。
【００４６】
この構成では、前記図１、図３等によって説明したメモリ装置のように、ソース線３１はダミービット線３３やダミー電極線３５によって格子状に形成されていないが、読み出し動作時は、ある１つのソース線３１に電流が流れ、その抵抗は著しく低下する。これより、ソース線３１の電位変動を抑えることが可能となるので、メモリアレイ内におけるソース線電位のばらつきが解消され、読み出しマージンの低下が防止される。これによって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。
【００４７】
上記ソース線３１にシリサイド層を形成するには、例えば、イオン注入等の不純物ドーピング技術により半導体基板にゲイントランジスタ２２のソース領域（ソース線３１を含む）を不純物拡散層で形成する。その後、半導体基板の全面にシリサイド化が可能な金属層、例えば、コバルト、チタン、タングステン、ニッケル等の金属膜を形成する。なお、シリサイド化を必要としない領域は、金属膜を形成する前に、酸化シリコン膜、窒化シリコン膜等のシリサイド反応を起こさない材料膜で被覆しておく。その後、シリコンと金属膜とが反応してシリサイド反応を起こす温度で熱処理を行って、ソース領域上にシリサイド層を形成する。次いで、一般的に知られている除去方法により、シリサイド化しない未反応な金属膜を除去する。例えばチタンはアンモニア過水により選択的に除去でき、コバルトは硫酸過水により選択的に除去できる。このようにして、ソース領域上に選択的にシリサイド層を形成することができる。
【００４８】
上記メモリ装置の製造方法では、ソース線３１を形成する際にソース線３１の上層にシリサイド層（図示せず）を形成することから、ソース線３１は、シリサイド層によって低抵抗化される。特に、アクティブ領域（拡散層領域）で形成されているソース線は低抵抗化される。また、ソース線３１の電位のメモリアレイ内におけるばらつきが解消され、読み出しマージンの低下が防止される。これによって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。
【００４９】
ところで、クロスポイント型の強誘電体メモリ装置には、様々な構造があるが、ゲイントランジスタを有する型であれば、どの型に対しても適用することが可能である。例えば、特願２００１−３０５３９３号に記載されているようなリセット機能を有する強誘電体メモリ装置にも適用することができる。
【００５０】
リセット機能としては、独立制御できるリセット線と、このリセット線をゲートとし、共通ノードおよびグランドもしくは電源を、ソースおよびドレインとしたリセットトランジスタを用いるものである。もしくは、リセット機能としては、独立制御できるリセット線と、このリセット線をゲートとし、サブビット線およびグランドもしくは電源を、ソースおよびドレインとしたリセットトランジスタを用いるものである。
【００５１】
上記説明では、一例として、強誘電体メモリ装置について説明したが、本発明のメモリ装置は、強誘電体キャパシタの代わりに、通常の酸化シリコン膜や窒化シリコン膜等の絶縁膜を用いたキャパシタを備えたメモリ装置にも適用することが可能である。
【００５２】
【発明の効果】
以上、説明したように本発明のメモリ装置によれば、ソース線よりもシート抵抗が低抵抗な材料からなる配線でソース線が格子状に接続されているので、ソース線を低抵抗化することができる。これによって、ソース線電位のメモリアレイ内におけるばらつきが解消でき、読み出しマージンの低下を防止することができる。よって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。またソース線をサイリサイド化したものでは、シリサイド層によってソース線を低抵抗化できる。これによっても上記同様の理由によって、ゲイン回路を有するクロスポイント型のメモリ装置の信頼性を大幅に向上させることが可能となる。
【００５３】
本発明のメモリ装置の製造方法によれば、ソース線よりもシート抵抗が低抵抗な材料からなる配線でソース線を格子状に接続することができるので、ソース線の低抵抗化を図ることができる。これによって、ソース線電位のメモリアレイ内におけるばらつきを解消することができるので、読み出しマージンの低下を防止することができる。よって、信頼性を大幅に向上させたゲイン回路を有するクロスポイント型のメモリ装置を製造することが可能になる。また、ソース線を形成する際にソース線の上層をサイリサイド化する工程を備えている製造方法でもソース線の低抵抗化を図ることができる。これによっても上記同様の理由によって、信頼性を大幅に向上させたゲイン回路を有するクロスポイント型のメモリ装置を製造することが可能になる。
【図面の簡単な説明】
【図１】本発明のメモリ装置に係る第１実施の形態を示すレイアウト図である。
【図２】本発明のメモリ装置に係る第１実施の形態のダミーセルの回路図である。
【図３】本発明のメモリ装置に係る第２実施の形態を示すレイアウト図である。
【図４】本発明のメモリ装置に係る第２実施の形態のダミーセルの回路図である。
【図５】従来技術におけるメモリセルの回路図である。
【符号の説明】
１…メモリセル、２…ダミーセル、３…メモリセル列、４…ダミーセル列、３１…ソース線、３２…メインビット線、３３…ダミービット線
Claims (8)
- 複数のメモリセルが配列されたメモリセル列が複数列設けられ、
前記メモリセルは、
共通ノード電極に接続された複数のキャパシタを有するメモリユニットと、
前記共通ノード電極に選択トランジスタを介して接続されるサブビット線と、
前記サブビット線に接続され、前記サブビット線の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達するセンス回路と、
前記センス回路のゲイントランジスタに接続されたソース線と、
前記センス回路の出力端に接続されたビット線と
を有するメモリ装置において、
前記ソース線よりもシート抵抗が低抵抗な材料からなる配線で前記ソース線を格子状に接続する
ことを特徴とするメモリ装置。 - 前記メモリセル列のうち１列毎もしくは複数列毎にメモリセルをダミーセルとして前記メモリセル列をダミーセル列とし、
前記ダミーセルは、前記センス回路と前記ビット線との接続を解消したものからなり、かつ前記ビット線をダミービット線とし、
前記ソース線を格子状に接続する配線に前記ダミービット線を用いた
ことを特徴とする請求項１記載のメモリ装置。 - 前記メモリセル列のうち１列毎もしくは複数列毎にメモリセルをダミーセルとして前記メモリセル列をダミーセル列とし、
前記ダミーセル列は、複数のダミーセルが配列されたものからなり、
前記ダミーセルは、前記メモリセルの共通ノード電極と前記複数のキャパシタとの接続および前記センス回路と前記サブビット線との接続を解消したものからなり、かつ前記共通ノード電極および前記サブビット線をダミー電極線とし用い、
前記ソース線を格子状に接続する配線に前記ダミー電極線を用いた
ことを特徴とする請求項１記載のメモリ装置。 - 複数のメモリセルが配列されたメモリセル列が複数列設けられ、
前記メモリセルは、
共通ノード電極に接続された複数のキャパシタを有するメモリユニットと、
前記共通ノード電極に選択トランジスタを介して接続されるサブビット線と、
前記サブビット線に接続され、前記サブビット線の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達するセンス回路と、
前記センス回路のゲイントランジスタに接続されたソース線と、
前記センス回路の出力端に接続されたビット線と
を有するメモリ装置において、
前記ソース線はサイリサイド化されたものからなる
ことを特徴とするメモリ装置。 - 複数のメモリセルが配列されたメモリセル列が複数列設けられ、
前記メモリセルは、
共通ノード電極に接続された複数のキャパシタを有するメモリユニットと、
前記共通ノード電極に選択トランジスタを介して接続されるサブビット線と、
前記サブビット線に接続され、前記サブビット線の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達するセンス回路と、
前記センス回路のゲイントランジスタに接続されたソース線と、
前記センス回路の出力端に接続されたビット線と
を有するメモリ装置の製造方法において、
前記ソース線よりもシート抵抗が低抵抗な材料からなる配線で前記ソース線を格子状に接続する工程
を備えたことを特徴とするメモリ装置の製造方法。 - 前記メモリセル列のうち１列毎もしくは複数列毎にメモリセルをダミーセルとして前記メモリセル列をダミーセル列とし、
前記ダミーセルでは前記センス回路と前記ビット線との接続を行わずに前記ビット線をダミービット線とし、
前記ソース線を格子状に接続する配線を前記ダミービット線で形成する
ことを特徴とする請求項５記載のメモリ装置の製造方法。 - 前記メモリセル列のうち１列毎もしくは複数列毎にメモリセルをダミーセルとして前記メモリセル列をダミーセル列とし、
前記ダミーセルは、前記メモリセルの共通ノード電極と前記複数のキャパシタとの接続および前記センス回路と前記サブビット線との接続を行わずに前記共通ノード電極および前記サブビット線を用いてダミー電極線とし、
前記ソース線を格子状に接続する配線を前記ダミー電極線で形成する
ことを特徴とする請求項５記載のメモリ装置の製造方法。 - 複数のメモリセルが配列されたメモリセル列が複数列設けられ、
前記メモリセルは、
共通ノード電極に接続された複数のキャパシタを有するメモリユニットと、
前記共通ノード電極に選択トランジスタを介して接続されるサブビット線と、
前記サブビット線に接続され、前記サブビット線の電位変動を感知して電流もしくは電圧の変化として出力端に信号を伝達するセンス回路と、
前記センス回路のゲイントランジスタに接続されたソース線と、
前記センス回路の出力端に接続されたビット線と
を有するメモリ装置の製造方法において、
前記ソース線を形成する際に前記ソース線の上層をサイリサイド化する工程
備えたことを特徴とするメモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002185463A JP2004031617A (ja) | 2002-06-26 | 2002-06-26 | メモリ装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2002185463A JP2004031617A (ja) | 2002-06-26 | 2002-06-26 | メモリ装置およびその製造方法 |
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|---|---|
| JP2004031617A true JP2004031617A (ja) | 2004-01-29 |
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ID=31181082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002185463A Pending JP2004031617A (ja) | 2002-06-26 | 2002-06-26 | メモリ装置およびその製造方法 |
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|---|---|
| JP (1) | JP2004031617A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20150194200A1 (en) * | 2014-01-03 | 2015-07-09 | Ki-Seok SUH | Resistive memory device capable of improving sensing margin of data |
| US9230657B2 (en) | 2012-07-31 | 2016-01-05 | Renesas Electronics Corporation | Memory device with erase mode memory cells |
-
2002
- 2002-06-26 JP JP2002185463A patent/JP2004031617A/ja active Pending
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| US9230657B2 (en) | 2012-07-31 | 2016-01-05 | Renesas Electronics Corporation | Memory device with erase mode memory cells |
| US20150194200A1 (en) * | 2014-01-03 | 2015-07-09 | Ki-Seok SUH | Resistive memory device capable of improving sensing margin of data |
| US9324382B2 (en) * | 2014-01-03 | 2016-04-26 | Samsung Electronics Co., Ltd. | Resistive memory device capable of improving sensing margin of data |
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