JP2000022106A

JP2000022106A - 半導体記憶装置及びその製造方法

Info

Publication number: JP2000022106A
Application number: JP10185047A
Authority: JP
Inventors: Masahiro Seto; 正寛瀬戸; Toshiyuki Shigemoto; 壽之重元
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-06-30
Filing date: 1998-06-30
Publication date: 2000-01-21

Abstract

(57)【要約】【課題】キャパシタの第２電極に付加される基準電位
を安定させることができるとともに、プロセスの追加や
変更を行うことなく、ＤＲＡＭプロセスにおいてＤＲＡ
ＭセルとＭＲＯＭセルを作製することを目的とする。【解決手段】半導体基板上に、ワード線に接続された
ゲート電極及び一方のソース／ドレイン領域がビット線
に接続された一対のソース／ドレイン領域からなるトラ
ンジスタと、他方のソース／ドレイン領域と接続され、
データ記憶ノードとなる第１電極、キャパシタ絶縁膜及
び基準電位端子に接続される第２電極を有するキャパシ
タとからなる第１メモリセルと、前記トランジスタと、
第１電極を有さないキャパシタとからなる第２メモリセ
ルとが形成されてなる半導体記憶装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同一半導体基板上
にＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）とＭＲＯＭ（マスク・リード・オンリ・メモリ）と
が形成されてなる半導体記憶装置及びその製造方法に関
する。

【０００２】

【従来の技術】ＤＲＡＭ機能とＭＲＯＭ機能を併せ備え
た半導体記憶装置が、例えば、特開平５−２８２８７６
号公報及び特開平５−３１５５７３号公報等に提案され
ている。

【０００３】特開平５−２８２８７６号公報に記載され
た半導体記憶装置の回路図を図９に示す。ここで、
（ａ）はＤＲＡＭセルとＭＲＯＭセルが混在した回路図
であり、（ｂ）はＤＲＡＭセルのみの回路図である。こ
の半導体記憶装置においては、メモリセルＣは、それぞ
れ１トランジスタ及び１キャパシタからなる。トランジ
スタは、ゲート電極６及びソース／ドレイン領域４とか
らなり、キャパシタは、基準電圧端子Ｔに接続された上
部電極１及び下部電極３を有している。ゲート電極６
は、ワードラインＷＬに接続されており、一方のソース
／ドレイン領域４はビットラインＢＬ接続されている。
また、ＤＲＡＭセルにおいては、キャパシタの下部電極
３が他方のソース／ドレイン領域４と電気的に接続され
ており、ＭＲＯＭセルにおいては、キャパシタの下部電
極３は電気的に他方のソース／ドレイン領域４とは接続
されていない。

【０００４】上記回路構成を有する半導体記憶装置の断
面図を図１０に示す。ここで、（ａ）はＤＲＡＭセルの
断面図であり、（ｂ）はＭＲＯＭセルの断面図である。
この半導体装置のＤＲＡＭセルにおいては、素子分離領
域５が形成された半導体基板７上にゲート絶縁膜８を介
してゲート電極６が形成され、半導体基板７表面にソー
ス／ドレイン領域４が形成されて、トランジスタが配置
されている。トランジスタ上には層間絶縁膜１０が形成
されており、絶縁膜には、一方のソース／ドレイン領域
４表面に至るコンタクトホールが形成されている。コン
タクトホール上には、キャパシタの下部電極３が形成さ
れており、下部電極３を含む層間絶縁膜１０上にキャパ
シタ絶縁膜２及び上部電極１が形成されている。

【０００５】ＭＲＯＭセルにおいては、キャパシタの下
部電極３とソース／ドレイン領域４とを接続するコンタ
クトホール３ａが形成されておらず、下部電極３とソー
ス／ドレイン領域４とが電気的に接続されていない。つ
まり、この半導体記憶装置においては、コンタクトホー
ル３ａの有無によりＤＲＡＭセルとＭＲＯＭセルとを作
り分けている。

【０００６】また、特開平５−３１５５７３号公報等に
記載された半導体記憶装置の回路図を図１１に示す。こ
こで、（ａ）はＤＲＡＭセルとＭＲＯＭセルが混在した
回路図であり、（ｂ）はＤＲＡＭセルのみの回路図であ
る。この半導体記憶装置においては、ＤＲＡＭセルは、
上述の半導体記憶装置のＤＲＡＭセルと同様の構成で形
成されており、ＭＲＯＭセルは、キャパシタの上部電極
１が基準電圧端子Ｔに接続されていない。

【０００７】上記回路構成を有する半導体記憶装置の断
面図を図１２に示す。ここで、（ａ）はＤＲＡＭセルの
断面図であり、（ｂ）はＭＲＯＭセルの断面図である。
この半導体装置のＤＲＡＭセルにおいては、上記半導体
記憶装置のＤＲＡＭと同様に形成されており、ＭＲＯＭ
セルは、キャパシタのキャパシタ絶縁膜２及び上部電極
１が形成されていない。

【０００８】

【発明が解決しようとする課題】一般に、ＤＲＡＭ機能
とＭＲＯＭ機能を併せ備えた半導体記憶装置は、その製
造工程において、ある工程まで製造しておき、受注して
から、ＭＲＯＭセルへのデータ書き込みのプログラミン
グ工程からウエハ完成までの製造工程をいかに短くする
かが課題になっている。つまりプログラミング工程をで
きるだけ後半の製造工程で行うことが望まれ、製品の受
注から出荷までにかかる時間を短くすることが課題とな
っている。

【０００９】例えば、図９及び図１０における半導体記
憶装置のプログラミング工程では、キャパシタの下部電
極３の形成前に、下部電極３とソース／ドレイン領域４
との間にコンタクトホール３ａを形成するか否かで電気
的に接続な状態と非接続な状態を作り分けることにより
プログラミングを行っている。よって、プログラミング
工程を後半の製造工程で行うことができる。しかし、キ
ャパシタの下部電極の形成前にコンタクトホールの作り
分けのためのプロセスの追加や変更を行う必要がある。
このため、半導体基板上においてＤＲＡＭ領域とＭＲＯ
Ｍ領域とを予め設定してＤＲＡＭセルとＭＲＯＭセルを
作り分ける必要がある。

【００１０】また、図１１及び図１２における半導体記
憶装置のプログラミング工程では、マスクにより上部電
極１を選択的にパターニングするため、プログラミング
工程を後半の製造工程で行うことができるが、最小寸法
で高集積化を図っている現在のプロセスによっては、隣
接するセルとの距離が微細なうえ、表面凹凸の影響等に
より上部電極を所望の形状にパターニングするのは困難
である。しかも、キャパシタに上部電極３が形成されて
いない部分が存在するために、上部電極の抵抗が増加
し、他のメモリセルの上部電極に印加される基準電位が
不安定となりやすくなる。このため、上部電極に印加さ
れる基準電位を安定させながら、高集積を図るための上
部電極加工技術が別途必要となるという課題がある。

【００１１】本発明は、上記課題にかんがみなされたも
のであり、データ記憶ノードとなるキャパシタの第１電
極の有無により、ＤＲＡＭセルとＭＲＯＭセルとを作り
分けることにより、ＤＲＡＭプロセスにおけるプロセス
の追加や変更を行うことなく、ＭＲＯＭへのデータ書き
込みプログラミングを後半の製造工程で行うことができ
るとともに、キャパシタの第２電極に印加される基準電
位を安定させることができる高信頼性の半導体記憶装置
及びその製造方法を提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明によれば、半導体
基板上に、ワード線に接続されたゲート電極及び一方の
ソース／ドレイン領域がビット線に接続された一対のソ
ース／ドレイン領域からなるトランジスタと、他方のソ
ース／ドレイン領域と接続され、データ記憶ノードとな
る第１電極及び基準電位端子に接続される第２電極を有
するキャパシタとからなる第１メモリセルと、

【００１３】前記トランジスタと、前記キャパシタのう
ち第１電極を有さないキャパシタとからなる第２メモリ
セルとが形成されてなる半導体記憶装置が提供される。
また、本発明によれば、半導体基板上又は絶縁膜上に、
キャパシタの第１電極材料を積層し、該第１電極材料を
所望の形状にパターニングすることにより、第１メモリ
セルには第１電極を形成し、第２メモリセルから第１電
極材料を除去し、その後キャパシタ絶縁膜及び第２電極
を形成することからなる上記半導体装置の製造方法が提
供される。

【００１４】

【発明の実施の形態】本発明の半導体記憶装置は、同一
の半導体基板上に、第１メモリセルと第２メモリセルと
が形成されて構成される。第１メモリセルは、主とし
て、ワード線に接続されたゲート電極及び一方のソース
／ドレイン領域がビット線に接続された一対のソース／
ドレイン領域からなるトランジスタと、他方のソース／
ドレイン領域と接続され、データ記憶ノードとなる第１
電極、キャパシタ絶縁膜及び基準電位端子に接続される
第２電極を有するキャパシタとからなる。また、第２メ
モリセルは、上記第１メモリセルにおいて、キャパシタ
の第１電極が形成されていない以外は、第１メモリセル
と実質的に同様の構成を有する。

【００１５】このような構成により、同一半導体基板上
で、第１メモリセルは、複数個、好ましくはマトリクス
状に配設されて、ＤＲＡＭとして機能し、また、第１メ
モリセルと第２メモリセルとが混在して配設されること
により、ＭＲＯＭとして機能する半導体記憶装置を実現
する。

【００１６】本発明の半導体記憶装置において使用する
ことができる半導体基板は、通常半導体装置に使用する
ことができる基板であれば特に限定されるものでなく、
例えば、シリコン、ガリウム等の半導体、ＧａＡｓ、Ｉ
ｎＧａＡｓ等の化合物半導体等からなるものが使用でき
る。なかでも、シリコン基板が好ましい。また、半導体
基板上に直接形成されていてもよいし、トランジスタや
キャパシタ等の素子又は回路等、絶縁膜、層間絶縁膜等
又はこれらが組み合わせられて形成された半導体基板を
使用してもよい。また、本発明の半導体記憶装置が形成
されている領域以外の領域に、素子又は回路等が形成さ
れていてもよく、ロコス法やトレンチ形成法よる素子分
離膜が形成されていてもよい。

【００１７】第１及び第２メモリセルを構成するトラン
ジスタは、主として、ゲート絶縁膜、ゲート電極及び一
対のソース／ドレイン領域からなる。ゲート絶縁膜は、
熱酸化又はＣＶＤ法により、例えば５〜５０ｎｍ程度の
膜厚で形成することができる。また、ゲート電極は、例
えばポリシリコン、高融点金属とのシリサイド、シリサ
イドとポリシリコンによるポリサイド等により形成する
ことができる。ソース／ドレイン領域は、Ｎ型又はＰ型
の不純物、例えば燐、砒素又はボロン等が、１×１０¹⁴
〜５×１０¹⁵ｃｍ^-2程度のドーズで注入されて形成する
ことができる。なお、トランジスタは、通常、Ｓｉ
Ｏ₂、ＳｉＮ、ＰＳＧ、ＢＰＳＧ又はこれらの積層膜等
により被覆される。

【００１８】上記トランジスタにおいては、ゲート電極
はワードライン、ソース／ドレイン領域の一方はビット
ラインに形成されている。ワードライン及びビットライ
ンは、通常配線として使用される導電性材料により形成
することができる。キャパシタは、第１メモリセルにお
いては、第１電極、キャパシタ絶縁膜、第２電極からな
り、第２メモリセルにおいては、主としてキャパシタ絶
縁膜、第２電極からなる。第１電極及び第２電極は、通
常電極として使用することができる導電性材料であれば
特に限定されるものでなく、例えば、ポリシリコン、タ
ンタル、タングステン等の高融点金属からなるシリサイ
ド、ポリサイド、銅、アルミニウム、鉛、銀、白金、
金、タングステン、タンタル、チタン等の金属又はこれ
らの積層膜により形成することができる。この際の膜厚
は、例えば、第１電極は６００〜８００ｎｍ程度、第２
電極は１００〜２００ｎｍ程度が挙げられる。

【００１９】キャパシタ絶縁膜は、例えば、ＳｉＯ₂、
ＳｉＮ、ＰＺＴ、ＰＬＺＴ等又はこれらの積層膜により
形成することができる。この際の膜厚は、例えば、酸化
膜換算で５〜１０ｎｍ程度が挙げられる。第１メモリセ
ルのキャパシタは、種々のタイプのキャパシタとして形
成することができる。

【００２０】例えば、トランジスタの上方に積層される
スタック型、半導体基板に形成されたトレンチ内に形成
されるトレンチ型、トランジスタに隣接して形成される
プレナー型等が挙げられる。スタック型キャパシタは、
通常のトランジスタの上に積層されるもののほか、トラ
ンジスタ上方で容量を増加させる目的で凹凸を有してい
てもよいし、フィン形状を有していてもよい。また、凹
凸又はフィンは２つ以上有していてもよい。トレンチ型
キャパシタは、円筒又は角筒等の筒型、円柱、角柱等の
柱型のものであってもよい。

【００２１】なお、第２メモリセルのキャパシタは、上
記第１メモリセルのキャパシタの第１電極が存在しない
構成であるため、例えば第１メモリセルのキャパシタが
スタック型キャパシタで凹凸やフィンを有する場合で
も、凹凸やフィンがない形状として形成される。また、
第１メモリセルのキャパシタがトレンチ型の場合、第２
メモリセルのキャパシタはトレンチを有さないものとし
て形成されるか、あるいはトレンチが形成されているが
第１電極が形成されていないものとして形成されてもよ
い。

【００２２】また、本発明の半導体装置に製造方法にお
いては、まず、半導体基板上又は絶縁膜上に、キャパシ
タの第１電極材料を積層する。第１電極材料は、上述し
たように、半導体基板の直上に形成してもよいし、絶縁
膜が形成された半導体基板上に形成してもよい。また、
トランジスタ等の素子が形成され、その上に層間絶縁膜
等の絶縁膜が形成された上に形成してもよい。この場合
には、トランジスタのソース／ドレイン領域の一方の上
の絶縁膜上にコンタクトホールが形成され、このコンタ
クトホールを介してトランジスタのソース／ドレイン領
域とキャパシタの第１電極とが接続されるように第１電
極材料を積層することが好ましい。第１電極材料の積層
は、例えば、上述してような導電性材料をスパッタリン
グ法、真空蒸着法等の公知の方法で、所望の膜厚に形成
することができる。

【００２３】次いで、積層された第１電極材料を所望の
形状にパターニングする。この際のパターニングは、例
えば、所望の形状のレジストマスクを用い、ドライエッ
チング又はウェットエッチング等の公知の方法によりこ
とにより行うことができる。例えば、第１電極材料とし
て、ポリシリコンを用いた場合には、公知のドライエッ
チングにより、パターニングすることができる。ここ
で、第１メモリセルにおけるキャパシタを形成する場合
には、第１電極となるように所望の形状にパターニング
するとともに、第２メモリセルにおけるキャパシタを形
成する場合には、第１電極が形成されないように、すな
わち、第１電極材料を除去するようにパターニングす
る。このようなパターニングの状態により、第１電極が
あるキャパシタ及び第１電極がないキャパシタを形成す
ることができる。

【００２４】その後、キャパシタ絶縁膜及び第２電極を
形成することにより、第１及び第２メモリセルにおける
キャパシタを形成することができる。キャパシタ絶縁膜
は、上述した材料を、例えばシランガス、シランガスと
窒素ガス等を用いたＣＶＤ法、ＰＬＴ又はＰＬＺＴを構
成する原子を含有する有機金属ガスを使用したＭＯＣＶ
Ｄ法、有機金属化合物を使用したゾルゲル法等を使用す
る公知の方法により、所望の膜厚で形成することができ
る。

【００２５】また、第２電極は、実質的に、第１電極と
同様の材料、同様の形成方法により形成することができ
る。なお、上記キャパシタの形成方法は、上述したよう
に予め半導体基板上にトランジスタを形成した後、層間
絶縁膜、コンタクトホールを形成等してから形成しても
よい。この場合は、例えば、以下の方法が挙げられる。
まず、半導体基板上に、ロコス法により素子分離膜を形
成し、所望の膜厚で熱酸化法等によりゲート絶縁膜を形
成し、さらに、ポリシリコン等を使用してゲート電極を
形成する。続いて、ゲート電極をマスクとしてソース／
ドレイン領域を形成し、得られたトランジスタ上に層間
絶縁膜を形成する。この層間絶縁膜に、一方のソース／
ドレイン領域上に至るコンタクトホールを形成し、コン
タクトホール内にバリアメタル、導電性材料等の埋め込
みコンタクトを形成する。

【００２６】また、上記の方法とは別の方法として、例
えば、半導体基板に、予め、酸化膜をマスクとして用い
たドライエッチング法によりトレンチを形成し、そのト
レンチ内にキャパシタを形成するとともに、その近傍に
トランジスタを形成してもよい。なお、この場合、ソー
ス／ドレイン領域の一方をトレンチ内全体に形成したも
のと形成しないものとを作り分けることにより、第１メ
モリセル及び第２メモリセルのキャパシタを作り分ける
ことができる。つまり、ソース／ドレイン領域の一方の
領域がトレンチ内全体に形成された場合には、この領域
がキャパシタの第１電極として機能させることができる
ため、第１メモリセルにおけるキャパシタを形成するこ
とができる。また、ソース／ドレイン領域がトレンチ内
に形成されない場合には、キャパシタの第１電極として
機能する領域が形成されないため、第２メモリセルにお
けるキャパシタを形成することができる。さらに別の方
法として、例えば、半導体基板にトレンチを形成するか
形成しないかにより、キャパシタの第１電極を形成する
第１メモリセル、キャパシタの第１電極を形成しない第
２メモリセルを作り分けてもよい。

【００２７】以下、本発明の半導体規則装置及びその製
造方法を図面に基づいて説明する。

【００２８】本発明の半導体記憶装置の回路構成を図１
に示す。図１（ａ）はＤＲＡＭセルとＭＲＯＭセルが混
在したＭＲＯＭ回路構成を示す図である。図１（ｂ）は
ＤＲＡＭセルよってのみ構成されるＤＲＡＭ回路構成を
示す図である。この半導体記憶装置においては、メモリ
セルＣは、それぞれ１トランジスタ及び１キャパシタか
らなる。トランジスタは、ゲート電極６及びソース／ド
レイン領域４とからなり、キャパシタは、基準電圧端子
Ｔ（例えば、電源電圧Ｖccの１／２Ｖcc）に接続された
上部電極１及び下部電極３を有している。ゲート電極６
は、ワードラインＷＬに接続されており、一方のソース
／ドレイン領域４はビットラインＢＬ接続されている。
また、ＤＲＡＭセルにおいては、キャパシタの下部電極
３が他方のソース／ドレイン領域４と電気的に接続され
ており、ＭＲＯＭセルにおいては、キャパシタの下部電
極３が存在せず、よって、キャパシタは電気的に他方の
ソース／ドレイン領域４とは接続されていない。

【００２９】図１に示すように、本発明の半導体記憶装
置においては、半導体基板上において、ＤＲＡＭ領域で
は、データ記憶ノードとなる第１電極（下部電極３）と
基準電位端子Ｔに接続される第２電極（上部電極１）と
を有するキャパシタ、トランジスタ、トランジスタのゲ
ート電極６が接続された複数のワード線ＷＬ及びトラン
ジスタのソース／ドレイン領域４の一方が接続された複
数のビット線ＢＬとから構成されたメモリセルのみを複
数個配置させることにより、各メモリセルがＤＲＡＭセ
ルとして機能し、ＤＲＡＭとして使用することができ
る。また、同一半導体基板のＭＲＯＭ領域では、上記メ
モリセルのうち、第１電極が形成されていない、つま
り、ソース／ドレイン領域４の他方が第１電極３と接続
されておらず、キャパシタを介して基準電位端子と電気
的に接続されないメモリセルはＭＲＯＭセルとして機能
させ、上記ＤＲＡＭセルと組み合わせることにより、Ｍ
ＲＯＭセルとＤＲＡＭセルとの構成上の差異によりデー
タを判別することができ、ＭＲＯＭとして使用すること
ができる。

【００３０】また、図に示さない半導体記憶装置に含ま
れるタイミングパルス発生回路、行デコード回路、列デ
コード回路、センスアンプ駆動回路、書き込み回路など
により、ＤＲＡＭセルにデータ“１”または“０”の書
き込み、メモリセルの読み出し動作及び動作信号のタイ
ミング処理などを行うことができる。

【００３１】実施の形態１この実施の形態１における、上記回路構成を有する半導
体記憶装置の断面図を図２に示す。ここで、（ａ）はＤ
ＲＡＭセルの断面図であり、（ｂ）はＭＲＯＭセルの断
面図である。

【００３２】この半導体装置のＤＲＡＭセルにおいて
は、素子分離領域５が形成された半導体基板７上にゲー
ト絶縁膜８を介してゲート電極６が形成され、半導体基
板７表面にソース／ドレイン領域４が形成されて、トラ
ンジスタが配置されている。トランジスタ上には層間絶
縁膜１０が形成されており、絶縁膜には、一方のソース
／ドレイン領域４表面に至るコンタクトホールが形成さ
れている。コンタクトホール上には、キャパシタの下部
電極３が形成されており、下部電極３を含む層間絶縁膜
１０上にキャパシタ絶縁膜２及び上部電極１が形成され
ている。

【００３３】ＭＲＯＭセルにおいては、キャパシタの下
部電極３とソース／ドレイン領域４とを接続するコンタ
クトホール３ａの上には下部電極３が形成されておら
ず、コンタクトホール３ａと層間絶縁膜１０上には直接
キャパシタ絶縁膜２及び上部電極１とが形成されてい
る。つまり、キャパシタとソース／ドレイン領域４とは
電気的に接続されていない。

【００３４】上記の半導体記憶装置の製造方法をに以下
に示す。まず、シリコン基板７上にＬＯＣＯＳ法による
素子分離領域５を形成した後、熱酸化法により膜厚１１
ｎｍ程度のゲート絶縁膜を、さらにその上に、例えばシ
ランガスを使用したＣＶＤ法により膜厚２００ｎｍ程度
のポリシリコン膜を形成する。このポリシリコン膜を所
望の形状にパターニングすることによりゲート電極６を
形成する。形成されたゲート電極６をマスクとして用い
て、例えば、燐を１×１０¹⁴〜５×１０¹⁵ｃｍ^-2程度の
ドーズでイオン注入し、ソース／ドレイン領域４を形成
する。これによりトランジスタを形成することができ
る。

【００３５】その後、トランジスタを含むシリコン基板
７上にＳｉＯ₂による層間絶縁膜１０を積層し、この層
間絶縁膜におけるソース／ドレイン領域４上にコンタク
トホールを形成し、基板−キャパシタ間のコンタクトを
得る。次いで、膜厚７００ｎｍ程度のポリシリコン膜３
を形成し、所定のパターニングを行う。この際、第１メ
モリセルにおいては、ＤＲＡＭセルとして機能させるた
めに、第１電極３を形成し、第２メモリセルにおいて
は、ＭＲＯＭセルとして機能させるために、第１電極３
を形成せずに、エッチング除去する。

【００３６】その後、第１電極が形成された又は形成さ
れていない領域の双方を含む領域上にキャパシタ絶縁膜
２として膜厚５ｎｍ程度の窒化膜を形成し、さらに膜厚
１５０ｎｍ程度のポリシリコン膜を形成し、これら窒化
膜及びポリシリコン膜を所望の形状にパターニングして
キャパシタ絶縁膜２及び上部電極１を形成する。次い
で、膜厚８００ｎｍ程度の絶縁膜１１を形成し、所定の
パターニングを行って、基板−ビット線間のコンタクト
を形成する。その後、膜厚２００ｎｍ程度のタングステ
ン膜によりビット線９を形成し、８００ｎｍ程度の絶縁
膜１２で覆い、メモリセルを完成させる。

【００３７】実施の形態２この実施の形態２における、上記回路構成を有する半導
体記憶装置の断面図を図３に示す。ここで、（ａ）はＤ
ＲＡＭセルの断面図であり、（ｂ）はＭＲＯＭセルの断
面図である。この実施の形態では、トランジスタ及びキ
ャパシタの構成は実質的に実施の形態１と同様である。
ただし、ビットラインが、キャパシタ下に形成されてい
る点が実施の形態１と異なる。

【００３８】このような構成の半導体記憶装置の製造方
法は、キャパシタを形成する前に、ポリシリコン膜によ
るビット線９を形成し、さらに絶縁膜１１を形成するこ
と以外は、実質的に実施の形態１と同様の方法で行うこ
とができる。

【００３９】実施の形態３この実施の形態３における、上記回路構成を有する半導
体記憶装置の断面図を図４に示す。ここで、（ａ）はＤ
ＲＡＭセルの断面図であり、（ｂ）はＭＲＯＭセルの断
面図である。この実施の形態では、ＤＲＡＭセルにおけ
るキャパシタの形状が異なる以外は、実質的に実施の形
態２と同様である。

【００４０】このような構成の半導体記憶装置の製造方
法を以下に説明する。まず、実施の形態１と同様の方法
により、シリコン基板７上にトランジスタを形成し、次
に、実施の形態２と同様にビット線９及び絶縁膜１１を
形成する。次いで、膜厚３０ｎｍ程度の窒化膜を形成
し、再度、図に記載していない膜厚２００ｎｍ程度の酸
化膜を形成し、所定のパターニングを行って、基板−キ
ャパシタ間のコンタクトを形成する。

【００４１】続いて、膜厚２５０ｎｍ程度のポリシリコ
ン膜を形成し、所定のパターニングを行って、キャパシ
タ下部電極３を形成する。その後、図に記載していない
酸化膜を等方的にエッチング除去した後、５ｎｍ程度の
窒化膜及び膜厚１５０ｎｍ程度のポリシリコン膜で覆
い、所定のパターニングを行って、キャパシタ絶縁膜２
及びキャパシタ上部電極１を形成し、膜厚８００ｎｍ程
度の絶縁膜１２で覆い、メモリセルを完成する。

【００４２】実施の形態４この実施の形態４における、上記回路構成を有する半導
体記憶装置の断面図を図５に示す。ここで、（ａ）はＤ
ＲＡＭセルの断面図であり、（ｂ）はＭＲＯＭセルの断
面図である。この実施の形態では、ＤＲＡＭセルにおけ
るキャパシタの構成が２枚フィン型である以外は、実質
的に実施の形態４と同様である。

【００４３】実施の形態５この実施の形態５における、上記回路構成を有する半導
体記憶装置の断面図を図６に示す。ここで、（ａ）はＤ
ＲＡＭセルの断面図であり、（ｂ）はＭＲＯＭセルの断
面図である。この実施の形態では、ＤＲＡＭセルにおけ
るキャパシタが、ゲート電極６上に形成された絶縁膜１
３を介してトランジスタの直上に形成され、かつその形
状が凹凸を有している以外は、実質的に実施の形態１と
同様である。なお、キャパシタの凹凸形状は、まず、第
１電極３を凹凸形状に形成するために、ＭＲＯＭセルの
キャパシタには、この凹凸形状は形成されない。

【００４４】実施の形態６この実施の形態６における、上記回路構成を有する半導
体記憶装置の断面図を図７に示す。ここで、（ａ）はＤ
ＲＡＭセルの断面図であり、（ｂ）はＭＲＯＭセルの断
面図である。この実施の形態では、ＤＲＡＭセルにおけ
るキャパシタが、シリコン基板７に形成されたトレンチ
に形成されたものである。このような半導体記憶装置
は、まずシリコン基板７に酸化膜をマスクとして用いた
ドライエッチング法によりトレンチを形成した後、トレ
ンチ内全体にイオン注入により不純物領域を下部電極３
として形成する。その後、キャパシタ絶縁膜２及び上部
電極１を形成する。

【００４５】次いで、実施の形態１と同様の方法でトラ
ンジスタを形成する。なおソース／ドレイン領域４を形
成する際には、その一方がトレンチ内全体に配置した不
純物領域と接続するように形成する。以降の工程は、実
施の形態１と同様に行い、メモリセルを完成させること
ができる。なお、ＭＲＯＭセルにおいては、トレンチを
形成した後の不純物領域の形成を行わないことにより、
下部電極を形成しない。

【００４６】実施の形態７この実施の形態６における、上記回路構成を有する半導
体記憶装置の断面図を図８に示す。ここで、（ａ）はＤ
ＲＡＭセルの断面図であり、（ｂ）はＭＲＯＭセルの断
面図である。この実施の形態では、ＤＲＡＭセルにおけ
るキャパシタが、シリコン基板７に形成されたトレンチ
に形成されたものである。なお、ＭＲＯＭセルにおいて
は、トレンチを形成せず、かつ不純物領域を形成しない
ことにより、下部電極を形成しない。

【００４７】

【発明の効果】本発明によれば、ＭＲＯＭ領域に、デー
タ記憶ノードとなるキャパシタの第１電極の有無により
構成するＤＲＡＭセルとＭＲＯＭセルを混在させること
により、ＲＯＭデータを書き込むことができるため、キ
ャパシタの第２電極に付加される基準電位を安定させる
ことができる。しかも、通常のＤＲＡＭセルの製造プロ
セスの追加や変更を行うことなく、プログラミング工程
をできるだけ後半の製造工程で行うことができる。よっ
て必要な上方のプログラミング後の製造工程を短くで
き、製品の受注から出荷までの納期のさらなる短縮化を
図ることができる。また、上記半導体記憶装置におい
て、キャパシタがフィン形又はトレンチ部に形成される
ことにより、キャパシタの容量を増大させることがで
き、を可能とする。さらに、本発明の製造方法によれ
ば、第１電極をパターニング仕分けることで第１メモリ
セル（ＤＲＡＭセル）と第２メモリセル（ＭＲＯＭセ
ル）とを作り分けることができるため、最小寸法での高
集積化を図るための微細加工をより平坦な状態で行うこ
とができるため、より信頼性の高い装置を形成すること
ができるとともに、第２電極の電位を安定させることが
できるために読み出しマージンを確保することができ、
より特性に優れた半導体記憶装置を製造することができ
る。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置の回路構成を示す図で
ある。

【図２】本発明の半導体記憶装置要部の概略断面図を示
す図である。

【図３】本発明の別の半導体記憶装置の要部の概略断面
図を示す図である。

【図４】本発明の別の半導体記憶装置の要部の概略断面
図を示す図である。

【図５】本発明の別の半導体記憶装置の要部の概略断面
図を示す図である。

【図６】本発明の別の半導体記憶装置の要部の概略断面
図を示す図である。

【図７】本発明の別の半導体記憶装置の要部の概略断面
図を示す図である。

【図８】本発明の別の半導体記憶装置の要部の概略断面
図を示す図である。

【図９】従来の半導体記憶装置の回路構成を示す図であ
る。

【図１０】図９の従来の半導体記憶装置の要部の概略断
面図を示す図である。

【図１１】従来の半導体記憶装置の回路構成を示す図で
ある。

【図１２】図１１の従来の半導体記憶装置の要部の概略
断面図を示す図である。

【符号の説明】

１上部電極（第２電極）２キャパシタ絶縁膜３下部電極（第１電極）４ソース／ドレイン領域５素子分離領域６ゲート電極７半導体基板８ゲート絶縁膜９ビット線１０層間絶縁膜１１、１２、１３絶縁膜Ｔ基準電圧端子

Claims

【特許請求の範囲】

【請求項１】半導体基板上に、ワード線に接続された
ゲート電極及び一方のソース／ドレイン領域がビット線
に接続された一対のソース／ドレイン領域からなるトラ
ンジスタと、他方のソース／ドレイン領域と接続され、
データ記憶ノードとなる第１電極、キャパシタ絶縁膜及
び基準電位端子に接続される第２電極を有するキャパシ
タとからなる第１メモリセルと、前記トランジスタと、前記キャパシタのうち第１電極を
有さないキャパシタとからなる第２メモリセルとが形成
されてなることを特徴とする半導体記憶装置。
【請求項２】キャパシタがトランジスタの上方に形成
され、第１電極が下部電極、第２電極が上部電極として
それぞれ形成されてなる請求項１記載の半導体記憶装
置。
【請求項３】キャパシタがフィン形に形成されてなる
請求項１又は２のいずれか１つに記載の半導体記憶装
置。
【請求項４】キャパシタが、半導体基板に形成された
トレンチ部に形成されてなる請求項１記載の半導体記憶
装置。
【請求項５】半導体基板上又は絶縁膜上に、キャパシ
タの第１電極材料を積層し、該第１電極材料を所望の形
状にパターニングすることにより、第１メモリセルには
第１電極を形成し、第２メモリセルから第１電極材料を
除去し、その後キャパシタ絶縁膜及び第２電極を形成す
ることからなる請求項１記載の半導体装置の製造方法。