JP3089638B2 - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリ装置、特に高抵抗負荷とドライ
バトランジスタで構成されたフリップフロップ回路とス
イッチングトランジスタとでメモリセルが形成されたス
タティック型半導体メモリ装置、所謂高抵抗負荷型SRAM
に関する。
バトランジスタで構成されたフリップフロップ回路とス
イッチングトランジスタとでメモリセルが形成されたス
タティック型半導体メモリ装置、所謂高抵抗負荷型SRAM
に関する。
本発明は、高抵抗負荷とドライバトランジスタで構成
されたフリップフロップ回路とスイッチングトランジス
タとでメモリセルが構成されてなる半導体メモリ装置に
おいて、第１層の半導体膜で上記ドライバトランジスタ
と上記スイッチングトランジスタを構成し、第２層の半
導体膜で上記高抵抗負荷を構成し、第３層の半導体膜で
接地線と記憶ノード上のキャパシタの一方の電極を構成
し、第２層の半導体膜でキャパシタの他方の電極を構成
することにより、半導体膜間の層間膜の薄膜化を実現さ
せて、Al配線層とのコンタクト部分における該Al配線層
のステップカバレージを改善できるようにすると共に、
記憶ノード上に形成されるソフトエラー耐性改善用のキ
ャパシタ電極を、製造プロセスを追加することなく容易
に形成でき、かつそのキャパシタの容量を容易に大きく
することができるようにしたものである。
されたフリップフロップ回路とスイッチングトランジス
タとでメモリセルが構成されてなる半導体メモリ装置に
おいて、第１層の半導体膜で上記ドライバトランジスタ
と上記スイッチングトランジスタを構成し、第２層の半
導体膜で上記高抵抗負荷を構成し、第３層の半導体膜で
接地線と記憶ノード上のキャパシタの一方の電極を構成
し、第２層の半導体膜でキャパシタの他方の電極を構成
することにより、半導体膜間の層間膜の薄膜化を実現さ
せて、Al配線層とのコンタクト部分における該Al配線層
のステップカバレージを改善できるようにすると共に、
記憶ノード上に形成されるソフトエラー耐性改善用のキ
ャパシタ電極を、製造プロセスを追加することなく容易
に形成でき、かつそのキャパシタの容量を容易に大きく
することができるようにしたものである。
一般に、半導体メモリ装置には、ダイナミック型メモ
リ装置（所謂DRAM）とスタティック型メモリ装置（所謂
SRAM）とがある。DRAMは、メモリ制御のために、▲
▼（row address strobe），▲▼（column add
ress strobe），アドレス入力等外部クロック・パルス
が入力形式で使用されるので、動作のタイミングに対す
る制約が多い。これに対してSRAMは、チップ・セレクト
入力，アドレス入力のみでメモリ制御が可能で、タイミ
ング的にもDRAMほどの制約がなく、しかも、リフレッシ
ュの必要がない。
リ装置（所謂DRAM）とスタティック型メモリ装置（所謂
SRAM）とがある。DRAMは、メモリ制御のために、▲
▼（row address strobe），▲▼（column add
ress strobe），アドレス入力等外部クロック・パルス
が入力形式で使用されるので、動作のタイミングに対す
る制約が多い。これに対してSRAMは、チップ・セレクト
入力，アドレス入力のみでメモリ制御が可能で、タイミ
ング的にもDRAMほどの制約がなく、しかも、リフレッシ
ュの必要がない。
ところが、SRAMは、２個の負荷トランジスタを加えた
６個のトランジスタで構成されているため、セル面積が
拡大して高集積化には著しく不利であった。そこで、高
抵抗負荷をトランジスタの上層に配設して集積度の向上
を図るようにした高抵抗負荷型SRAMが提案され、実用化
されている（特開昭60−189253号公報参照）。また、最
近では、サブミクロン以降の高密度化を図るために、多
層配線技術を駆使して多結晶シリコンからなる配線層を
多層に積層した高集積化構造が用いられるようになり、
例えば第５図に示すように、例えばシリコン基板（51）
上に形成した第１層目の多結晶シリコン層（又はタング
ステンポリサイド層）でドライバトランジスタTr1及び
スイッチングトランジスタTr2のゲート電極（52）及び
（53）を形成し、次いで第１の層間膜（54）を介して第
２層目の多結晶シリコン層（又はタングステンポリサイ
ド層）で接地線（55）とビット線取出し部（56）を形成
し、次いで第２の層間膜（57）を介して第３層目の多結
晶シリコン層で高抵抗負荷（58）を形成するようにして
いる（1989年Symposium on VLSI Technology P63〜64参
照）。このとき、第３層目の多結晶シリコン層のVccラ
イン（59）とドライバトランジスタTr1のゲート電極（5
2）とのコンタクト部分（60）には不純物がドープされ
て低抵抗化される。尚、（61）及び（62）は、Alによる
ビット線及び配線を示し、（63）は第３の層間膜を示
す。
６個のトランジスタで構成されているため、セル面積が
拡大して高集積化には著しく不利であった。そこで、高
抵抗負荷をトランジスタの上層に配設して集積度の向上
を図るようにした高抵抗負荷型SRAMが提案され、実用化
されている（特開昭60−189253号公報参照）。また、最
近では、サブミクロン以降の高密度化を図るために、多
層配線技術を駆使して多結晶シリコンからなる配線層を
多層に積層した高集積化構造が用いられるようになり、
例えば第５図に示すように、例えばシリコン基板（51）
上に形成した第１層目の多結晶シリコン層（又はタング
ステンポリサイド層）でドライバトランジスタTr1及び
スイッチングトランジスタTr2のゲート電極（52）及び
（53）を形成し、次いで第１の層間膜（54）を介して第
２層目の多結晶シリコン層（又はタングステンポリサイ
ド層）で接地線（55）とビット線取出し部（56）を形成
し、次いで第２の層間膜（57）を介して第３層目の多結
晶シリコン層で高抵抗負荷（58）を形成するようにして
いる（1989年Symposium on VLSI Technology P63〜64参
照）。このとき、第３層目の多結晶シリコン層のVccラ
イン（59）とドライバトランジスタTr1のゲート電極（5
2）とのコンタクト部分（60）には不純物がドープされ
て低抵抗化される。尚、（61）及び（62）は、Alによる
ビット線及び配線を示し、（63）は第３の層間膜を示
す。
しかしながら、従来の高抵抗負荷型SRAMにおいては、
多結晶シリコンによる配線層間の層間耐圧を保証するた
めに厚い層間膜を必要とし、そのため、全体的に縦構造
の膜厚が厚くなってしまい、特に周辺回路部におけるAl
配線層のコンタクト部分でのAl配線層のステップカバレ
ージが悪くなり、延いては、コンタクト部分において断
線が生じるという不都合があった。特に第５図に示す高
抵抗負荷型SRAMにおいては、第１層目の多結晶シリコン
層（又はタングステンポリサイド層）でゲート電極（5
2）及び（53）を構成し、第２層目の多結晶シリコン層
（又はタングステンポリサイド層）で接地線（55）とビ
ット線取出し部（56）を構成しているため、これらの層
は、低抵抗化のために1500〜2000Å程度の膜厚が必要と
なる。従って、これらの層上に形成される層間膜（54）
及び（57）は、層間耐圧を保証するために約1000Å程度
の膜厚が必要となる。また、第３層目の多結晶シリコン
層で構成される高抵抗負荷（58）は、その上方にAlによ
るビット線（61）が形成されるため、高抵抗負荷（58）
とビット線（61）間の層間膜（63）の膜厚もやはり約10
00Å程度必要となる。従って、特に周辺回路部（Ｂ）に
おけるAl配線（62）とのコンタクト部分（64）におい
て、夫々約1000Å程度の膜厚を有する３つの層間膜（5
4），（57）及び（63）が３段に積層されたかたちの非
常に大きな段差Ｈが形成されることとなって、該コンタ
クト部分（64）におけるアスペクト比が非常に大きくな
ってしまい、それに伴なってAl配線（62）のステップカ
バレージが劣化し、延いては断線を引起こす不都合があ
る。
多結晶シリコンによる配線層間の層間耐圧を保証するた
めに厚い層間膜を必要とし、そのため、全体的に縦構造
の膜厚が厚くなってしまい、特に周辺回路部におけるAl
配線層のコンタクト部分でのAl配線層のステップカバレ
ージが悪くなり、延いては、コンタクト部分において断
線が生じるという不都合があった。特に第５図に示す高
抵抗負荷型SRAMにおいては、第１層目の多結晶シリコン
層（又はタングステンポリサイド層）でゲート電極（5
2）及び（53）を構成し、第２層目の多結晶シリコン層
（又はタングステンポリサイド層）で接地線（55）とビ
ット線取出し部（56）を構成しているため、これらの層
は、低抵抗化のために1500〜2000Å程度の膜厚が必要と
なる。従って、これらの層上に形成される層間膜（54）
及び（57）は、層間耐圧を保証するために約1000Å程度
の膜厚が必要となる。また、第３層目の多結晶シリコン
層で構成される高抵抗負荷（58）は、その上方にAlによ
るビット線（61）が形成されるため、高抵抗負荷（58）
とビット線（61）間の層間膜（63）の膜厚もやはり約10
00Å程度必要となる。従って、特に周辺回路部（Ｂ）に
おけるAl配線（62）とのコンタクト部分（64）におい
て、夫々約1000Å程度の膜厚を有する３つの層間膜（5
4），（57）及び（63）が３段に積層されたかたちの非
常に大きな段差Ｈが形成されることとなって、該コンタ
クト部分（64）におけるアスペクト比が非常に大きくな
ってしまい、それに伴なってAl配線（62）のステップカ
バレージが劣化し、延いては断線を引起こす不都合があ
る。
一方、第５図に示すような高抵抗負荷型SRAMにおい
て、α線によるソフトエラーを防止するために、第６図
に示すように、記憶ノード（Ｎ）上にソフトエラー耐性
改善用のキャパシタ（Ｃ）を形成することが知られてい
る。（1988年IEDM P101〜102参照）。ところが、この場
合、キャパシタ（Ｃ）の上部電極（71）として新たに多
結晶シリコンによる配線層を形成する必要があり、高抵
抗負荷型SRAMの製造プロセスが長く、複雑になってしま
うという不都合がある。尚、第６図において、第５図と
対応するものについては同符号を記す。また、（72）は
誘電体膜である。
て、α線によるソフトエラーを防止するために、第６図
に示すように、記憶ノード（Ｎ）上にソフトエラー耐性
改善用のキャパシタ（Ｃ）を形成することが知られてい
る。（1988年IEDM P101〜102参照）。ところが、この場
合、キャパシタ（Ｃ）の上部電極（71）として新たに多
結晶シリコンによる配線層を形成する必要があり、高抵
抗負荷型SRAMの製造プロセスが長く、複雑になってしま
うという不都合がある。尚、第６図において、第５図と
対応するものについては同符号を記す。また、（72）は
誘電体膜である。
本発明は、このような点に鑑み成されたもので、その
目的とするところは、Al配線層とのコンタクト部分にお
けるAl配線層のステップカバレージを改善することがで
きる半導体メモリ装置を提供することにある。
目的とするところは、Al配線層とのコンタクト部分にお
けるAl配線層のステップカバレージを改善することがで
きる半導体メモリ装置を提供することにある。
また、本発明は、Al配線層とのコンタクト部分におけ
るAl配線層のステップカバレージを改善することができ
ると共に、記憶ノード上に形成されるソフトエラー耐性
改善用のキャパシタ電極をプロセスを追加することなく
容易に形成でき、しかもそのキャパシタの容量を容易に
大きくすることができる半導体メモリ装置を提供するこ
とにある。
るAl配線層のステップカバレージを改善することができ
ると共に、記憶ノード上に形成されるソフトエラー耐性
改善用のキャパシタ電極をプロセスを追加することなく
容易に形成でき、しかもそのキャパシタの容量を容易に
大きくすることができる半導体メモリ装置を提供するこ
とにある。
本発明の半導体メモリ装置は、高抵抗負荷（R1）とド
ライバトランジスタ（Q2）で構成されたフリップフロッ
プ回路とスイッチングトランジスタ（Q1）とでメモリセ
ル部（Ａ）が形成されてなる半導体メモリ装置（M1）に
おいて、第１層目の半導体膜、例えば多結晶シリコン層
（又はタングステンポリサイド層）（７）でドライバト
ランジスタ（Q1）及びスイッチングトランジスタ（Q2）
を構成し、第２層目の半導体膜、例えば多結晶シリコン
層（19）で高抵抗負荷（R1）を構成し、第３層目の半導
体膜、例えば多結晶シリコン層（又はタングステンポリ
サイド層）（27）で接地線（28）を構成すると共に、該
第３層目の半導体膜で記憶ノード（N1）上のキャパシタ
の一方の電極（41）を構成し、第２層目の半導体膜でキ
ャパシタの他方の電極を構成する。
ライバトランジスタ（Q2）で構成されたフリップフロッ
プ回路とスイッチングトランジスタ（Q1）とでメモリセ
ル部（Ａ）が形成されてなる半導体メモリ装置（M1）に
おいて、第１層目の半導体膜、例えば多結晶シリコン層
（又はタングステンポリサイド層）（７）でドライバト
ランジスタ（Q1）及びスイッチングトランジスタ（Q2）
を構成し、第２層目の半導体膜、例えば多結晶シリコン
層（19）で高抵抗負荷（R1）を構成し、第３層目の半導
体膜、例えば多結晶シリコン層（又はタングステンポリ
サイド層）（27）で接地線（28）を構成すると共に、該
第３層目の半導体膜で記憶ノード（N1）上のキャパシタ
の一方の電極（41）を構成し、第２層目の半導体膜でキ
ャパシタの他方の電極を構成する。
上述の本発明の構成によれば、薄膜に形成される高抵
抗負荷（R1）を第２層目の半導体膜で構成すると共に、
記憶ノード（N1）上のキャパシタ（C1）、特にその上部
電極（41）を第３層目の半導体膜で接地線（28）と共に
形成するようにしたので、周辺回路部（Ｂ）におけるAl
配線層（34）とのコンタクト部分（16）でのAl配線層
（34）のステップカバレージが改善されると共に、キャ
パシタ（C1）の上部電極（41）を新たな配線層で形成す
ることなく、即ち製造プロセスを追加することなく形成
することができる。また、高抵抗負荷（R1）上に形成さ
れる層間膜（22）を薄膜化できるため、この層間膜（2
2）を例えば誘電率の高い材料で形成すれば、キャパシ
タ（C1）の容量を容易に大きくすることが可能となる。
抗負荷（R1）を第２層目の半導体膜で構成すると共に、
記憶ノード（N1）上のキャパシタ（C1）、特にその上部
電極（41）を第３層目の半導体膜で接地線（28）と共に
形成するようにしたので、周辺回路部（Ｂ）におけるAl
配線層（34）とのコンタクト部分（16）でのAl配線層
（34）のステップカバレージが改善されると共に、キャ
パシタ（C1）の上部電極（41）を新たな配線層で形成す
ることなく、即ち製造プロセスを追加することなく形成
することができる。また、高抵抗負荷（R1）上に形成さ
れる層間膜（22）を薄膜化できるため、この層間膜（2
2）を例えば誘電率の高い材料で形成すれば、キャパシ
タ（C1）の容量を容易に大きくすることが可能となる。
以下、第１図〜第４図を参照しながら本発明の実施例
を説明する。
を説明する。
第１図は、本発明の参考例に係る半導体メモリ装置、
特に高抵抗負荷型SRAMの構成を製造工程に則して示す工
程図、第２図は、高抵抗負荷型SRAMの等価回路図であ
る。本例に係る高抵抗型負荷型SRAMは、高抵抗負荷とド
ライバトランジスタからなるフリップフロップ回路とス
イッチングトランジスタを左右対称に、かつ記憶ノード
を互いに交叉させた形で接続してなり、特に第１図で
は、第２図の等価回路におけるビット線（BL），ワード
線（Ｗ），スイッチングトランジスタ（Q1），ドライバ
トランジスタ（Q2）及び高抵抗負荷（R1）の構成を示
す。他のビット線（▲▼），スイッチングトランジ
スタ（Q3），ドライバトランジスタ（Q4）及び高抵抗負
荷（R2）は、図示せざるも、第１図の紙面上、手前側に
形成される。尚、第１図において、（QX）は別系列のス
イッチングトランジスタを示す（第２図では図示せ
ず）。
特に高抵抗負荷型SRAMの構成を製造工程に則して示す工
程図、第２図は、高抵抗負荷型SRAMの等価回路図であ
る。本例に係る高抵抗型負荷型SRAMは、高抵抗負荷とド
ライバトランジスタからなるフリップフロップ回路とス
イッチングトランジスタを左右対称に、かつ記憶ノード
を互いに交叉させた形で接続してなり、特に第１図で
は、第２図の等価回路におけるビット線（BL），ワード
線（Ｗ），スイッチングトランジスタ（Q1），ドライバ
トランジスタ（Q2）及び高抵抗負荷（R1）の構成を示
す。他のビット線（▲▼），スイッチングトランジ
スタ（Q3），ドライバトランジスタ（Q4）及び高抵抗負
荷（R2）は、図示せざるも、第１図の紙面上、手前側に
形成される。尚、第１図において、（QX）は別系列のス
イッチングトランジスタを示す（第２図では図示せ
ず）。
次に、本例に係る高抵抗負荷型SRAMの構成、特にメモ
リセル部（Ａ）と周辺回路部（Ｂ）の構成を第１図の工
程図に沿って順次説明する。
リセル部（Ａ）と周辺回路部（Ｂ）の構成を第１図の工
程図に沿って順次説明する。
まず、第１図Ａに示すように、例えばＰ型のシリコン
基板（１）上に選択酸化を施してフィールド絶縁層
（２）を形成したのち、全面にゲート絶縁膜（３）を形
成する。その後、後に形成されるドライバトランジスタ
（Q2）のゲート電極（８）が直接基板（１）表面と接触
する部分に窓（４）を形成する。
基板（１）上に選択酸化を施してフィールド絶縁層
（２）を形成したのち、全面にゲート絶縁膜（３）を形
成する。その後、後に形成されるドライバトランジスタ
（Q2）のゲート電極（８）が直接基板（１）表面と接触
する部分に窓（４）を形成する。
次に、第１図Ｂに示すように、Ｎ型の不純物、例えば
リン（Ｐ）が予めドープされた多結晶シリコン層（５）
とタングステンシリサイド層（６）からなる厚みが約15
00〜2000Åのタングステンポリサイド層（７）を全面に
形成したのち、パターニングしてドライバトランジスタ
（Q2）のゲート電極（８）とスイッチングトランジスタ
（Q1）及び（QX）のゲート電極（９）（ワード線
（Ｗ））及び（10）（別系列のワード線）を形成する。
このとき、窓（４）を介してゲート電極（８）からリン
（Ｐ）が拡散して基板（１）表面にＮ型の拡散層（11）
が形成される。
リン（Ｐ）が予めドープされた多結晶シリコン層（５）
とタングステンシリサイド層（６）からなる厚みが約15
00〜2000Åのタングステンポリサイド層（７）を全面に
形成したのち、パターニングしてドライバトランジスタ
（Q2）のゲート電極（８）とスイッチングトランジスタ
（Q1）及び（QX）のゲート電極（９）（ワード線
（Ｗ））及び（10）（別系列のワード線）を形成する。
このとき、窓（４）を介してゲート電極（８）からリン
（Ｐ）が拡散して基板（１）表面にＮ型の拡散層（11）
が形成される。
次に、第１図Ｃに示すように、フィールド絶縁層
（２）、ドライバトランジスタ（Q2）のゲート電極
（８）及びスイッチングトランジスタ（Q1）及び（QX）
のゲート電極（９）及び（10）をマスクとして基板
（１）表面にＮ型の不純物、例えばリン（Ｐ）をイオン
注入してメモリセル部（Ａ）に接地線コンタクト部（1
2）とソース・ドレイン領域（13），（14）及び（15）
を形成すると共に、周辺回路部（Ｂ）にAl配線コンタク
ト部（16）を形成する。このとき、拡散層（11）がソー
ス・ドレイン領域（13）とつながって第２図における記
憶ノード（N1）となる。
（２）、ドライバトランジスタ（Q2）のゲート電極
（８）及びスイッチングトランジスタ（Q1）及び（QX）
のゲート電極（９）及び（10）をマスクとして基板
（１）表面にＮ型の不純物、例えばリン（Ｐ）をイオン
注入してメモリセル部（Ａ）に接地線コンタクト部（1
2）とソース・ドレイン領域（13），（14）及び（15）
を形成すると共に、周辺回路部（Ｂ）にAl配線コンタク
ト部（16）を形成する。このとき、拡散層（11）がソー
ス・ドレイン領域（13）とつながって第２図における記
憶ノード（N1）となる。
次に、第１図Ｄに示すように、全面に厚み約1000Åの
層間絶縁膜（SiO2膜等）（17）を形成したのち、該層間
絶縁膜（17）の記憶ノード（N1）上の部分に窓（18）を
形成する。このとき、周辺回路部（Ｂ）においてもその
基板（１）表面上に層間絶縁膜（17）が形成される。そ
の後、約300Å程度の薄膜の多結晶シリコン層（19）を
全面に形成したのち、パターニングして高抵抗負荷
（R1）とVccライン（20）を形成する。このとき、記憶
ノード（N1）上において、多結晶シリコン層（19）とド
ライバトランジスタ（Q2）のゲート電極（８）とが窓
（18）を介して接触される。そして、多結晶シリコン層
（19）中、ドライバトランジスタ（Q2）のゲート電極
（８）とのコンタクト部分（21）とVccライン（20）に
不純物をイオン注入して低抵抗化させる。
層間絶縁膜（SiO2膜等）（17）を形成したのち、該層間
絶縁膜（17）の記憶ノード（N1）上の部分に窓（18）を
形成する。このとき、周辺回路部（Ｂ）においてもその
基板（１）表面上に層間絶縁膜（17）が形成される。そ
の後、約300Å程度の薄膜の多結晶シリコン層（19）を
全面に形成したのち、パターニングして高抵抗負荷
（R1）とVccライン（20）を形成する。このとき、記憶
ノード（N1）上において、多結晶シリコン層（19）とド
ライバトランジスタ（Q2）のゲート電極（８）とが窓
（18）を介して接触される。そして、多結晶シリコン層
（19）中、ドライバトランジスタ（Q2）のゲート電極
（８）とのコンタクト部分（21）とVccライン（20）に
不純物をイオン注入して低抵抗化させる。
次に、第１図Ｅに示すように、全面に厚み300Å程度
の薄膜の層間絶縁膜（22）を形成する。このとき、周辺
回路部（Ｂ）においても、層間絶縁膜（17）上に該薄膜
の層間絶縁膜（22）が形成される。通常は、この層間絶
縁膜（22）として、厚み約1000Åのものが使用される
が、本例では、この膜（22）の下層に薄膜の高抵抗負荷
（R1）が形成されて、そのパターニングによる段差が非
常に小さいこと、また等方性エッチングでパターニング
（薄膜であるため、等方性エッチングが使用可能とな
る）した場合、その端部がテーパー状となることから、
この高抵抗負荷（R1）上に形成される層間絶縁膜（22）
を約300Å程度に薄膜化しても耐圧上問題はない。従っ
て、特に周辺回路部（Ｂ）での縦構造の段差を従来と比
して1000Å−300Å＝700Å減らすことが可能となる。
の薄膜の層間絶縁膜（22）を形成する。このとき、周辺
回路部（Ｂ）においても、層間絶縁膜（17）上に該薄膜
の層間絶縁膜（22）が形成される。通常は、この層間絶
縁膜（22）として、厚み約1000Åのものが使用される
が、本例では、この膜（22）の下層に薄膜の高抵抗負荷
（R1）が形成されて、そのパターニングによる段差が非
常に小さいこと、また等方性エッチングでパターニング
（薄膜であるため、等方性エッチングが使用可能とな
る）した場合、その端部がテーパー状となることから、
この高抵抗負荷（R1）上に形成される層間絶縁膜（22）
を約300Å程度に薄膜化しても耐圧上問題はない。従っ
て、特に周辺回路部（Ｂ）での縦構造の段差を従来と比
して1000Å−300Å＝700Å減らすことが可能となる。
次に、第１図Ｆに示すように、接地線コンタクト部
（12）とソース・ドレイン領域（14）に窓（23）及び
（24）を形成したのち、全面に多結晶シリコン層（25）
とタングステンシリサイド層（26）からなるタングステ
ンポリサイド層（27）を形成する。その後、該タングス
テンポリサイド層（27）をパターニングして接地線（2
8）とビット線コンタクトライン（29）を形成する。こ
のとき、特にビット線コンタクトライン（29）をスイッ
チングトランジスタ（QX）のゲート電極（10）上にまで
延長させる。これは、メモリセル部（Ａ）での後に形成
されるビット線（BL）のステップカバレージを改善する
ために行なうものである。
（12）とソース・ドレイン領域（14）に窓（23）及び
（24）を形成したのち、全面に多結晶シリコン層（25）
とタングステンシリサイド層（26）からなるタングステ
ンポリサイド層（27）を形成する。その後、該タングス
テンポリサイド層（27）をパターニングして接地線（2
8）とビット線コンタクトライン（29）を形成する。こ
のとき、特にビット線コンタクトライン（29）をスイッ
チングトランジスタ（QX）のゲート電極（10）上にまで
延長させる。これは、メモリセル部（Ａ）での後に形成
されるビット線（BL）のステップカバレージを改善する
ために行なうものである。
次に、第１図Ｇに示すように、全面に層間絶縁膜（3
0）を形成したのち（このとき、周辺回路部（Ｂ）の薄
膜の層間絶縁膜（22）上にも層間絶縁膜（30）が形成さ
れる）、スイッチングトランジスタ（QX）のゲート電極
（10）上の部分に窓（31）を形成すると共に、周辺回路
部（Ｂ）のAl配線コンタクト部（16）に層間絶縁膜（1
7），（22）及び（30）を貫通する窓（32）を形成す
る。その後、全面にAl配線層（33）を形成したのち、パ
ターニングしてメモリセル部（Ａ）にビット線（BL）を
形成すると共に、周辺回路部（Ｂ）にメモリセル部
（Ａ）又は外部端子への接続用配線（34）を形成して本
例に係る高抵抗負荷型SRAM（M1）を得る。このとき、メ
モリセル部（Ａ）において、ビット線（BL）が窓（31）
及びビット線コンタクトライン（29）を介してソース・
ドレイン領域（14）に電気的に接続されると共に、周辺
回路部（Ｂ）において、Al配線（34）が窓（32）を介し
てAl配線コンタクト部（16）に電気的に接続される。
尚、この工程以降、図示しないが、特にメモリセル部
（Ａ）において、ビット線（BL）上に層間絶縁膜が形成
され、更にシャフト用の第２層のAl配線が形成される。
0）を形成したのち（このとき、周辺回路部（Ｂ）の薄
膜の層間絶縁膜（22）上にも層間絶縁膜（30）が形成さ
れる）、スイッチングトランジスタ（QX）のゲート電極
（10）上の部分に窓（31）を形成すると共に、周辺回路
部（Ｂ）のAl配線コンタクト部（16）に層間絶縁膜（1
7），（22）及び（30）を貫通する窓（32）を形成す
る。その後、全面にAl配線層（33）を形成したのち、パ
ターニングしてメモリセル部（Ａ）にビット線（BL）を
形成すると共に、周辺回路部（Ｂ）にメモリセル部
（Ａ）又は外部端子への接続用配線（34）を形成して本
例に係る高抵抗負荷型SRAM（M1）を得る。このとき、メ
モリセル部（Ａ）において、ビット線（BL）が窓（31）
及びビット線コンタクトライン（29）を介してソース・
ドレイン領域（14）に電気的に接続されると共に、周辺
回路部（Ｂ）において、Al配線（34）が窓（32）を介し
てAl配線コンタクト部（16）に電気的に接続される。
尚、この工程以降、図示しないが、特にメモリセル部
（Ａ）において、ビット線（BL）上に層間絶縁膜が形成
され、更にシャフト用の第２層のAl配線が形成される。
上述の如く、本例によれば、薄膜に形成される高抵抗
負荷（R1）を第２層目の多結晶シリコン層（19）で形成
するようにしたので、この高抵抗負荷（R1）上に形成さ
れる層間絶縁膜（22）の膜厚を薄膜化することが可能と
なる。従って、この層間絶縁膜（22）上に形成される層
間絶縁膜（30）が平坦化され、それに伴ない、層間絶縁
膜（30）上に形成されるメモリセル部（Ａ）上のビット
線（BL）及び周辺回路部（Ｂ）上のAl配線（34）を平坦
化させて形成することができる。また、特に周辺回路部
（Ｂ）におけるAl配線（34）とのコンタクト部（16）に
形成される段差ｈが低くなって、該コンタクト部（16）
におけるアスペクト比が小さくなるため、該コンタクト
部（16）でのAl配線（34）のステップカバレージが改善
され、高抵抗負荷型SRAM（M1）の高信頼性化を図ること
ができる。
負荷（R1）を第２層目の多結晶シリコン層（19）で形成
するようにしたので、この高抵抗負荷（R1）上に形成さ
れる層間絶縁膜（22）の膜厚を薄膜化することが可能と
なる。従って、この層間絶縁膜（22）上に形成される層
間絶縁膜（30）が平坦化され、それに伴ない、層間絶縁
膜（30）上に形成されるメモリセル部（Ａ）上のビット
線（BL）及び周辺回路部（Ｂ）上のAl配線（34）を平坦
化させて形成することができる。また、特に周辺回路部
（Ｂ）におけるAl配線（34）とのコンタクト部（16）に
形成される段差ｈが低くなって、該コンタクト部（16）
におけるアスペクト比が小さくなるため、該コンタクト
部（16）でのAl配線（34）のステップカバレージが改善
され、高抵抗負荷型SRAM（M1）の高信頼性化を図ること
ができる。
次に、記憶ノード上にソフトエラー耐性改善用のキャ
パシタを形成してα線によるソフトエラーを防止するよ
うにした実施例に係る高抵抗負荷型SRAMの構成を第３図
の工程図及び第４図の等価回路図に基いて説明する。
尚、第１図及び第２図と対応するものについては、同符
号を記す。また、この実施例に係る高抵抗負荷型SRAM
は、第１図Ｅまでその製造工程（即ち、層間絶縁膜（2
2）を形成する過程まで）が同じであるため、それまで
の工程は省略し、層間絶縁膜（22）の形成以降について
第３図の工程に基いて説明する。
パシタを形成してα線によるソフトエラーを防止するよ
うにした実施例に係る高抵抗負荷型SRAMの構成を第３図
の工程図及び第４図の等価回路図に基いて説明する。
尚、第１図及び第２図と対応するものについては、同符
号を記す。また、この実施例に係る高抵抗負荷型SRAM
は、第１図Ｅまでその製造工程（即ち、層間絶縁膜（2
2）を形成する過程まで）が同じであるため、それまで
の工程は省略し、層間絶縁膜（22）の形成以降について
第３図の工程に基いて説明する。
まず、第３図Ａに示すように、高抵抗負荷（R1）を含
む全面に厚み300Å程度の薄膜の層間絶縁膜（22）を形
成する。このとき、周辺回路部（Ｂ）においても層間絶
縁膜（17）上に該薄膜の層間絶縁膜（22）が形成され
る。この実施例においても上記参考例と同様にこの高抵
抗負荷（R1）上に形成される層間絶縁膜（22）を約300
Å程度に薄膜化しても耐圧上問題はない。
む全面に厚み300Å程度の薄膜の層間絶縁膜（22）を形
成する。このとき、周辺回路部（Ｂ）においても層間絶
縁膜（17）上に該薄膜の層間絶縁膜（22）が形成され
る。この実施例においても上記参考例と同様にこの高抵
抗負荷（R1）上に形成される層間絶縁膜（22）を約300
Å程度に薄膜化しても耐圧上問題はない。
次に、第３図Ｂに示すように、接地線コンタクト部
（12）とソース・ドレイン領域（14）に窓（23）及び
（24）を形成したのち、全面に多結晶シリコン層（25）
とタングステンシリサイド層（26）からなるタングステ
ンポリサイド層（27）を形成する。その後、該タングス
テンポリサイド層（27）をパターニングして接地線（2
8）とビット線コンタクトライン（29）を形成すると共
に記憶ノード（N1）上にキャパシタ（C1）（第４図参
照）の上部電極（41）を形成する。このとき、特にビッ
ト線コンタクトライン（29）をスイッチングトランジス
タ（QX）のゲート電極（10）上にまで延長させる。これ
は、メモリセル部（Ａ）での後に形成されるビット線
（BL）のステップカバレージを改善するために行なうも
のである。
（12）とソース・ドレイン領域（14）に窓（23）及び
（24）を形成したのち、全面に多結晶シリコン層（25）
とタングステンシリサイド層（26）からなるタングステ
ンポリサイド層（27）を形成する。その後、該タングス
テンポリサイド層（27）をパターニングして接地線（2
8）とビット線コンタクトライン（29）を形成すると共
に記憶ノード（N1）上にキャパシタ（C1）（第４図参
照）の上部電極（41）を形成する。このとき、特にビッ
ト線コンタクトライン（29）をスイッチングトランジス
タ（QX）のゲート電極（10）上にまで延長させる。これ
は、メモリセル部（Ａ）での後に形成されるビット線
（BL）のステップカバレージを改善するために行なうも
のである。
次に、第３図Ｃに示すように、全面に層間絶縁膜（3
0）を形成したのち（このとき、周辺回路部（Ｂ）の薄
膜の層間絶縁膜（22）上にも層間絶縁膜（30）が形成さ
れる）、スイッチングトランジスタ（QX）のゲート電極
（10）上の部分に窓（31）を形成すると共に、周辺回路
部（Ｂ）のAl配線コンタクト部（16）に層間絶縁膜（1
7），（22）及び（30）を貫通する窓（32）を形成す
る。その後、全面にAl配線層（33）を形成したのち、パ
ターニングしてメモリセル部（Ａ）にビット線（BL）を
形成すると共に、周辺回路部（Ｂ）にメモリセル部
（Ａ）又は外部端子への接続用配線（34）を形成して実
施例に係る高抵抗負荷型SRAM（M2）を得る。このとき、
メモリセル部（Ａ）において、ビット線（BL）が窓（3
1）及びビット線コンタクトライン（29）を介してソー
ス・ドレイン領域（14）に電気的に接続されると共に、
周辺回路部（Ｂ）において、Al配線（34）が窓（32）を
介してAl配線コンタクト部（16）に電気的に接続され
る。尚、この工程以降、図示しないが、特にメモリセル
部（Ａ）において、ビット線（BL）上に層間絶縁膜が形
成され、更にシャント用の第２層のAl配線が形成され
る。
0）を形成したのち（このとき、周辺回路部（Ｂ）の薄
膜の層間絶縁膜（22）上にも層間絶縁膜（30）が形成さ
れる）、スイッチングトランジスタ（QX）のゲート電極
（10）上の部分に窓（31）を形成すると共に、周辺回路
部（Ｂ）のAl配線コンタクト部（16）に層間絶縁膜（1
7），（22）及び（30）を貫通する窓（32）を形成す
る。その後、全面にAl配線層（33）を形成したのち、パ
ターニングしてメモリセル部（Ａ）にビット線（BL）を
形成すると共に、周辺回路部（Ｂ）にメモリセル部
（Ａ）又は外部端子への接続用配線（34）を形成して実
施例に係る高抵抗負荷型SRAM（M2）を得る。このとき、
メモリセル部（Ａ）において、ビット線（BL）が窓（3
1）及びビット線コンタクトライン（29）を介してソー
ス・ドレイン領域（14）に電気的に接続されると共に、
周辺回路部（Ｂ）において、Al配線（34）が窓（32）を
介してAl配線コンタクト部（16）に電気的に接続され
る。尚、この工程以降、図示しないが、特にメモリセル
部（Ａ）において、ビット線（BL）上に層間絶縁膜が形
成され、更にシャント用の第２層のAl配線が形成され
る。
上述の如く、この実施例によれば、薄膜に形成される
高抵抗負荷（R1）を第２層目の多結晶シリコン層（19）
で形成するようにしたので、この高抵抗負荷（R1）上に
形成される層間絶縁膜（22）の膜厚を薄膜化することが
可能となる。従って、上記参考例と同様に、この層間絶
縁膜（22）上に形成される層間絶縁膜（30）が平坦化さ
れ、それに伴ない、層間絶縁膜（30）上に形成されるメ
モリセル部（Ａ）上のビット線（BL）及び周辺回路部
（Ｂ）上のAl配線（34）を平坦化させて形成することが
できる。また、特に周辺回路部（Ｂ）におけるAl配線
（34）とのコンタクト部（16）に形成される段差ｈが低
くなって、該コンタクト部（16）におけるアスペクト比
か小さくなるため、該コンタクト部（16）でのAl配線
（34）のステップカバレージが改善され、高抵抗負荷型
SRAM（M2）の高信頼性を図ることができる。
高抵抗負荷（R1）を第２層目の多結晶シリコン層（19）
で形成するようにしたので、この高抵抗負荷（R1）上に
形成される層間絶縁膜（22）の膜厚を薄膜化することが
可能となる。従って、上記参考例と同様に、この層間絶
縁膜（22）上に形成される層間絶縁膜（30）が平坦化さ
れ、それに伴ない、層間絶縁膜（30）上に形成されるメ
モリセル部（Ａ）上のビット線（BL）及び周辺回路部
（Ｂ）上のAl配線（34）を平坦化させて形成することが
できる。また、特に周辺回路部（Ｂ）におけるAl配線
（34）とのコンタクト部（16）に形成される段差ｈが低
くなって、該コンタクト部（16）におけるアスペクト比
か小さくなるため、該コンタクト部（16）でのAl配線
（34）のステップカバレージが改善され、高抵抗負荷型
SRAM（M2）の高信頼性を図ることができる。
また、記憶ノード（N1）上のキャパシタ（C1）、特に
その上部電極（41）を第３層目のタングステンポリサイ
ド層（27）で接地線（28）及びビット線コンタクトライ
ン（29）と共に形成するようにしたので、キャパシタ
（C1）の上部電極（41）を新たな配線層で形成すること
なく、即ち製造プロセスを追加することなく形成するこ
とができ、高抵抗負荷型SRAM（M2）の高生産性並びに低
コスト化を図ることができる。また、高抵抗負荷（R1）
上に形成される層間絶縁膜（22）を薄膜化できるため、
この層間絶縁膜（22）を例えば誘電率の高い材料、例え
ばSi3N4膜で形成すれば、キャパシタ（C1）の容量を容
易に大きくすることが可能となる。
その上部電極（41）を第３層目のタングステンポリサイ
ド層（27）で接地線（28）及びビット線コンタクトライ
ン（29）と共に形成するようにしたので、キャパシタ
（C1）の上部電極（41）を新たな配線層で形成すること
なく、即ち製造プロセスを追加することなく形成するこ
とができ、高抵抗負荷型SRAM（M2）の高生産性並びに低
コスト化を図ることができる。また、高抵抗負荷（R1）
上に形成される層間絶縁膜（22）を薄膜化できるため、
この層間絶縁膜（22）を例えば誘電率の高い材料、例え
ばSi3N4膜で形成すれば、キャパシタ（C1）の容量を容
易に大きくすることが可能となる。
上記実施例に係る高抵抗負荷型SRAM（M1）及び（M2）
において、メモリセル部（Ａ）内でのコンタクトホー
ル、即ちビット線（BL）とビット線コンタクトライン
（29）とを接続させる窓（31）の開口径d1と周辺回路部
（Ｂ）内でのコンタクトホール、即ちAl配線コンタクト
部（16）における窓（32）の開口径d2を通常の場合、同
一のサイズを用いているが（d1＝d2）、高抵抗負荷型SR
AM（M1）及び（M2）のデザインルールがより微細になっ
てくると上記コンタクト部、特に周辺回路部（Ｂ）にお
けるAl配線コンタクト部（16）のアスペクト比が厳しく
なって良好なステップカバレージが得られていない場合
がある。尚、メモリセル部（Ａ）のビット線（BL）にお
いては、スイッチングトランジスタ（QX）のゲート電極
（10）上にまで延長して形成されるビット線コンタクト
ライン（29）を介してソース・ドレイン領域（14）への
接続を行なうため、ビット線（BL）とのコンタクト部分
の段差ａが緩和されて良好なステップカバレージを得る
ことができる。そこで、集積度のゆるい周辺回路部
（Ｂ）においては、そのコンタクトホール（窓（32））
の開口径d2を少なくともメモリセル部（Ａ）のコンタク
トホール（窓（31））の開口径d1と比して、20％以上大
きく（d2＞d1）すれば、周辺回路部（Ｂ）におけるAl配
線コンタクト部（16）のアスペクト比も20％以上改善さ
れ、該コンタクト部（16）でのAl配線（34）のステップ
カバレージがより良好となる。
において、メモリセル部（Ａ）内でのコンタクトホー
ル、即ちビット線（BL）とビット線コンタクトライン
（29）とを接続させる窓（31）の開口径d1と周辺回路部
（Ｂ）内でのコンタクトホール、即ちAl配線コンタクト
部（16）における窓（32）の開口径d2を通常の場合、同
一のサイズを用いているが（d1＝d2）、高抵抗負荷型SR
AM（M1）及び（M2）のデザインルールがより微細になっ
てくると上記コンタクト部、特に周辺回路部（Ｂ）にお
けるAl配線コンタクト部（16）のアスペクト比が厳しく
なって良好なステップカバレージが得られていない場合
がある。尚、メモリセル部（Ａ）のビット線（BL）にお
いては、スイッチングトランジスタ（QX）のゲート電極
（10）上にまで延長して形成されるビット線コンタクト
ライン（29）を介してソース・ドレイン領域（14）への
接続を行なうため、ビット線（BL）とのコンタクト部分
の段差ａが緩和されて良好なステップカバレージを得る
ことができる。そこで、集積度のゆるい周辺回路部
（Ｂ）においては、そのコンタクトホール（窓（32））
の開口径d2を少なくともメモリセル部（Ａ）のコンタク
トホール（窓（31））の開口径d1と比して、20％以上大
きく（d2＞d1）すれば、周辺回路部（Ｂ）におけるAl配
線コンタクト部（16）のアスペクト比も20％以上改善さ
れ、該コンタクト部（16）でのAl配線（34）のステップ
カバレージがより良好となる。
本発明に係る高抵抗負荷型の半導体メモリ装置は、第
１層の半導体膜でドライバトランジスタとスイッチング
トランジスタを構成し、第２層の半導体膜で高抵抗負荷
を構成し、第３層の半導体膜で接地線を構成するように
したので、半導体膜間の層間膜を薄膜化することが可能
となり、その結果Al配線層とのコンタクト部分における
該Al配線層のステップカバレージを改善することがで
き、半導体メモリ装置の高信頼性化を図ることができ
る。
１層の半導体膜でドライバトランジスタとスイッチング
トランジスタを構成し、第２層の半導体膜で高抵抗負荷
を構成し、第３層の半導体膜で接地線を構成するように
したので、半導体膜間の層間膜を薄膜化することが可能
となり、その結果Al配線層とのコンタクト部分における
該Al配線層のステップカバレージを改善することがで
き、半導体メモリ装置の高信頼性化を図ることができ
る。
また、本発明に係る高抵抗負荷型の半導体メモリ装置
は、さらに第３層の半導体膜で接地線と記録ノード上の
キャパシタの一方の電極を構成し、第２層の半導体膜で
キャパシタの他方の電極を構成するようにしたので、記
憶ノード上に形成されるソフトエラー耐性改善用のキャ
パシタ電極を、製造プロセスを追加することなく容易に
形成でき、半導体メモリ装置の高生産性・低コスト化を
図ることができる。しかも、そのキャパシタの容量を容
易に大きくすることも可能となる。
は、さらに第３層の半導体膜で接地線と記録ノード上の
キャパシタの一方の電極を構成し、第２層の半導体膜で
キャパシタの他方の電極を構成するようにしたので、記
憶ノード上に形成されるソフトエラー耐性改善用のキャ
パシタ電極を、製造プロセスを追加することなく容易に
形成でき、半導体メモリ装置の高生産性・低コスト化を
図ることができる。しかも、そのキャパシタの容量を容
易に大きくすることも可能となる。
第１図は本発明の参考例に係る高抵抗負荷型SRAMの構成
を示す工程図、第２図はその等価回路図、第３図は実施
例に係る高抵抗負荷型SRAMの構成を示す工程図、第４図
はその等価回路図、第５図は従来例を示す構成図、第６
図は他の従来例を示す構成図である。 （M1），（M2）は高抵抗負荷型SRAM、（Ａ）はメモリセ
ル部、（Ｂ）は周辺回路部、（１）はシリコン基板、
（２）はフィールド絶縁層、（８），（９）及び（10）
はゲート電極、（12）は接地線コンタクト部、（13），
（14）及び（15）はソース・ドレイン領域、（16）はAl
配線コンタクト部、（17），（22）及び（30）は層間絶
縁膜、（20）はVccライン、（R1）は高抵抗負荷、
（N1）は記憶ノード、（C1）はキャパシタ、（Q1）はス
イッチングトランジスタ、（QX）は別系列のスイッチン
グトランジスタ、（Q2）ドライバトランジスタ、（28）
は接地線、（29）はビット線コンタクトライン、（41）
は上部電極である。
を示す工程図、第２図はその等価回路図、第３図は実施
例に係る高抵抗負荷型SRAMの構成を示す工程図、第４図
はその等価回路図、第５図は従来例を示す構成図、第６
図は他の従来例を示す構成図である。 （M1），（M2）は高抵抗負荷型SRAM、（Ａ）はメモリセ
ル部、（Ｂ）は周辺回路部、（１）はシリコン基板、
（２）はフィールド絶縁層、（８），（９）及び（10）
はゲート電極、（12）は接地線コンタクト部、（13），
（14）及び（15）はソース・ドレイン領域、（16）はAl
配線コンタクト部、（17），（22）及び（30）は層間絶
縁膜、（20）はVccライン、（R1）は高抵抗負荷、
（N1）は記憶ノード、（C1）はキャパシタ、（Q1）はス
イッチングトランジスタ、（QX）は別系列のスイッチン
グトランジスタ、（Q2）ドライバトランジスタ、（28）
は接地線、（29）はビット線コンタクトライン、（41）
は上部電極である。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8244 H01L 27/11
Claims (1)
- 【請求項１】高抵抗負荷とドライバトランジスタで構成
されたフリップフロップ回路と、スイッチングトランジ
スタとでメモリセルが形成されてなる半導体メモリ装置
において、 第１層の半導体膜で上記ドライバトランジスタと上記ス
イッチングトランジスタが構成され、第２層の半導体膜
で上記高抵抗負荷が構成され、第３層の半導体膜で接地
線が構成されると共に、該第３層の半導体膜で記憶ノー
ド上にキャパシタの一方の電極が構成され、上記第２層
の半導体膜で該キャパシタの他方の電極が構成されてな
る半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01297824A JP3089638B2 (ja) | 1989-11-16 | 1989-11-16 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01297824A JP3089638B2 (ja) | 1989-11-16 | 1989-11-16 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03157969A JPH03157969A (ja) | 1991-07-05 |
| JP3089638B2 true JP3089638B2 (ja) | 2000-09-18 |
Family
ID=17851635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01297824A Expired - Fee Related JP3089638B2 (ja) | 1989-11-16 | 1989-11-16 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3089638B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10242301A (ja) * | 1997-02-21 | 1998-09-11 | Nec Corp | 半導体記憶装置およびその製造方法 |
| JPH1126604A (ja) | 1997-07-03 | 1999-01-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1989
- 1989-11-16 JP JP01297824A patent/JP3089638B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH03157969A (ja) | 1991-07-05 |
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