TW202211214A - 磁性儲存裝置 - Google Patents

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Abstract

實施例提供一種能夠抑制記憶單元損壞及資料寫入錯誤兩者的磁性儲存裝置。根據一個實施例，一種磁性儲存裝置包括具有第一端及第二端的磁阻元件。第一開關位於第一端與第一配線之間。第二開關位於第二端與第二配線之間。第三開關位於第一端與第三配線之間。第四開關位於第二端與第四配線之間。驅動器連接至第一配線及第二配線且被配置成向第一配線供應電流，所述電流具有基於第一端處的電壓及第二端處的電壓設定的量值。

Description

磁性儲存裝置
本文中所述的實施例大體而言是有關於磁性儲存裝置。
使用磁阻元件的儲存裝置是已知的。
實施例提供一種能夠抑制記憶單元損壞及資料寫入錯誤兩者的磁性儲存裝置。
一般而言，根據一個實施例，根據實施例的一種磁性儲存裝置包括：磁阻元件，具有第一端及第二端；第一開關，位於所述第一端與第一配線之間；第二開關，位於所述第二端與第二配線之間；第三開關，位於所述第一端與第三配線之間；以及第四開關，位於所述第二端與第四配線之間。驅動器連接至所述第一配線及所述第二配線且被配置成向所述第一配線供應電流，所述電流具有基於所述第一端處的電壓及所述第二端處的電壓設定的量值。
在後文中，將參考圖式闡述示例性實施例。在以下說明中，將對具有實質上相同的功能及配置的元件應用相同的參考符號，且可省略對該些元件的重複說明。可存在以下情形：將附加數字或字母添加至參考符號的末尾以特別地將具有實質上相同的功能及配置的多個元件的不同實例彼此區分開。
圖式是示意性的，且可在不同圖式之間利用不同的尺寸關係及比率來繪示元件或態樣。此外，對任一個示例性實施例的所有說明亦可用作對其他示例性實施例的說明，除非明確或清楚地排除。
在說明書中，第一元件「連接」至第二元件的表述意指第一元件可直接連接至第二元件，但亦包括藉由一或多個導電元件實現該些元件之間的電性連接。此外，經由導電元件的此連接可以是恆定的（例如，利用配線）或經由在不同的時間點可處於接通狀態或關斷狀態的類開關元件。
一般而言，為了方便闡述，將使用xyz正交座標系闡述示例性實施例。此座標系不是限制。在以下說明中，闡述性用語「下部」等指示與另一個或多個元件相比更靠近z軸的關係位置，且闡述性用語「上部」等類似地指示與另一個或多個元件相比更遠離z軸的位置。 1.第一實施例 1.1.結構（配置） 1.1.1.總體結構
圖1示出根據第一實施例的磁性儲存裝置的方塊圖。如圖1中所示，磁性儲存裝置1包括記憶單元陣列11、輸入與輸出電路12、控制電路13、列選擇電路14、行選擇電路15、寫入電路16及讀取電路17。
記憶單元陣列11包括多個記憶單元MC、多條字元線WL及多條位元線BL。記憶單元MC可非揮發性地儲存資料。記憶單元MC中的每一者連接至一條字元線WL及一條位元線BL。字元線WL與列相關聯。位元線BL與行相關聯。藉由選擇一列及一或多行指定一或多個記憶單元MC。
輸入與輸出電路12例如自記憶體控制器2接收各種控制訊號CNT、各種命令CMD、位址訊號ADD及資料（寫入資料）DAT，且例如將資料（讀取資料）DAT傳輸至記憶體控制器2。
列選擇電路14自輸入與輸出電路12接收位址訊號ADD並引發選擇與由所接收的位址訊號ADD指定的列相關聯的一條字元線WL的狀態。
行選擇電路15自輸入與輸出電路12接收位址訊號ADD並引發選擇與由所接收的位址訊號ADD指定的行相關聯的多條位元線BL的狀態。
控制電路13自輸入與輸出電路12接收控制訊號CNT及命令CMD。控制電路13基於控制訊號CNT及命令CMD所指示的控制來控制寫入電路16及讀取電路17。具體而言，控制電路13於在記憶單元陣列11中寫入資料期間向寫入電路16供應用於寫入資料的電壓。此外，控制電路13在自記憶單元陣列11讀取資料期間向讀取電路17供應用於讀取資料的電壓。
寫入電路16自輸入與輸出電路12接收寫入資料DAT，且基於由控制電路13執行的控制且基於寫入資料DAT向行選擇電路15供應用於寫入資料的電壓。
讀取電路17包括感測放大器且基於由控制電路13執行的控制使用用於讀取資料的電壓找出儲存於記憶單元MC中的資料。將所找出的資料作為讀取資料DAT供應至輸入與輸出電路12。 1.1.2.記憶單元陣列的電路配置
圖2是根據第一實施例的記憶單元陣列11的電路圖。如圖2中所示，記憶單元陣列11包括M + 1（M是自然數）條字元線WLa（WLa＜0＞、WLa＜1＞...WLa＜M＞）及M + 1條字元線WLb（WLb＜0＞、WLb＜1＞...WLb＜M＞）。記憶單元陣列11亦包括N + 1（N是自然數）條位元線BL（BL＜0＞、BL＜1＞...BL＜N＞）。
記憶單元MC（MCa及MCb）中的每一者具有兩個節點，在第一節點N1處連接至一條字元線WL且在第二節點N2處連接至一條位元線BL。更具體而言，對於α是等於或大於0且等於或小於M的整數的所有情形與β是等於或大於0且等於或小於N的整數的所有情形的所有組合，記憶單元MCa包括記憶單元MCa＜α, β＞，且記憶單元MCa＜α, β＞連接於字元線WLa＜α＞與位元線BL＜β＞之間。類似地，對於α是等於或大於0且等於或小於M的整數的所有情形與β是等於或大於0且等於或小於N的整數的所有情形的所有組合，記憶單元MCb包括記憶單元Mcb＜α, β＞且記憶單元MCb＜α, β＞連接於字元線WLb＜α＞與位元線BL＜β＞之間。
記憶單元MC中的每一者包括一個磁阻元件VR（VRa或VRb）及一個開關元件SE（SEa或SEb）。更具體而言，對於α是等於或大於0且等於或小於M的整數的所有情形與β是等於或大於0且等於或小於N的整數的所有情形的所有組合，記憶單元MCa＜α, β＞包括磁阻元件VRa＜α, β＞及開關元件SEa＜α, β＞。此外，對於α等於或大於0且等於或小於M的所有情形與β是等於或大於0且等於或小於N的整數的所有情形的所有組合，記憶單元MCb＜α, β＞包括磁阻元件VRb＜α, β＞及開關元件SEb＜α, β＞。
在每一記憶單元MC中，磁阻元件VR與開關元件SE串聯連接。磁阻元件VR連接至一條字元線WL，且開關元件SE連接至一條位元線BL。
磁阻元件VR可在磁阻元件VR具有低電阻Ra的狀態與磁阻元件VR具有高電阻Rap的狀態之間切換。磁阻元件CR可使用兩種電阻狀態之間的差儲存1位元資料。
開關元件SE具有兩個端子。當將小於第一臨限值的電壓在第一方向上施加於兩個端子之間時，開關元件SE處於高電阻狀態中，例如非導電狀態（亦被稱為處於關斷狀態中）。另一方面，當將等於或大於第一臨限值的電壓在第一方向上施加於所述兩個端子之間時，開關元件SE處於低電阻狀態中，例如導電狀態（亦被稱為處於接通狀態中）。開關元件可基於在第一方向上施加的電壓的量值而在高電阻狀態與低電阻狀態之間切換，或類似地亦基於在與第一方向相反的第二方向上施加的電壓的量值切換狀態。可藉由接通或關斷開關元件SE控制是否向連接至開關元件SE的磁阻元件VR供應電流，即是否選擇磁阻元件VR。 1.1.3.記憶單元陣列的結構
圖3及圖4示出根據第一實施例的記憶單元陣列11的截面的一部分的結構。圖3示出沿著xz平面的截面，且圖4示出沿著yz平面的截面。
如圖3及圖4中所示，多個導體21堆疊於半導體基板上方。導體21沿著y軸延伸且相對於彼此沿著x軸排列。每一導體21用作字元線WL。
每一導體21具有連接至所述多個記憶單元MCb的底表面的上表面。例如在xy平面中，每一記憶單元MCb具有圓形形狀。記憶單元MCb在每一導體21上沿著y軸對齊，且經由此設置，記憶單元MCb在xy平面上排列成矩陣圖案。每一記憶單元MCb包括用作開關元件SEb的結構及用作磁阻元件VRb的結構。開關元件SEb及磁阻元件VRb中的每一者包括一個層或多個層。
多個導體22設置於記憶單元MCb上方。導體22沿著x軸延伸且相對於彼此沿著y軸排列。每一導體22具有與彼此沿著x軸對齊的記憶單元MCb的上表面接觸的底表面。每一導體22用作位元線BL。
每一導體22具有連接至記憶單元MCa的底表面的上表面。例如在xy平面中，每一記憶單元MCa具有圓形形狀。記憶單元MCa與其他記憶單元MCa沿著x軸在每一導體22上對齊，且經由此設置，記憶單元MCa在xy平面中設置成矩陣圖案。每一記憶單元MCa具有用作開關元件SEa的結構及用作磁阻元件VRa的結構。開關元件SEa及磁阻元件VRa各自包括一個層或多個層。
附加導體21可位於彼此沿著y軸對齊的記憶單元MCa的上表面上。
亦可藉由沿著z軸重複地設置圖3及圖4中所示的自導體21的最下層至記憶單元MCa的層的結構來實現圖2中所示的記憶單元陣列11。
記憶單元陣列11在未設置導體21、導體22及記憶單元MC的區中更包括層間絕緣體。
圖5示出根據第一實施例的記憶單元MC的結構的代表性截面。如圖5中所示，開關元件SE包括下部電極24、在此實例中形成為層的可變電阻材料25、及上部電極26。下部電極24位於導體21或22的上表面上。可變電阻材料25位於下部電極24的上表面上。上部電極26位於可變電阻材料25的上表面上。
下部電極24及上部電極26例如含有氮化鈦（TiN）或由氮化鈦製成。
可變電阻材料25例如是在兩個端子之間的類開關元件，且所述類開關元件的第一端子是可變電阻材料25的上表面或底表面中的一者，而第二端子是可變電阻材料25的上表面及底表面中的另一者。一個磁阻元件VR位於每一上部電極26的上表面上。本發明實施例中的磁阻元件VR表現出穿隧磁阻效應，且將闡述磁性穿隧接面（magnetic tunnel junction，MTJ）元件的情形作為一個實例。具體而言，磁阻元件VR包括鐵磁層31、絕緣層32及鐵磁層33。在實例中，絕緣層32位於鐵磁層31的上表面上，且鐵磁層33位於絕緣層32的上表面上，如圖5中所示。
鐵磁層31具有在穿透過鐵磁層31、絕緣層32及鐵磁層33的介面的方向上的易磁化軸，例如角度相對於所述介面等於或大於45°且等於或小於90°的易磁化軸，及例如在與所述介面在垂直方向上相交的方向上的易磁化軸。甚至當自磁性儲存裝置1讀取資料及將資料寫入於磁性儲存裝置1中時，鐵磁層31的磁化定向預計是不變量。鐵磁層31可用作所謂的參考層。鐵磁層31可包括多個堆疊鐵磁層及/或導電層。
絕緣層32例如含有氧化鎂（MgO）或由氧化鎂製成，且用作所謂的穿隧障壁。
舉例而言，鐵磁層33含有鈷鐵硼（CoFeB）或硼化鐵（FeB）或者由鈷鐵硼或硼化鐵製成。鐵磁層33具有在穿透過鐵磁層31、絕緣層32及鐵磁層33的介面的方向上的易磁化軸，例如角度相對於所述介面等於或大於45°且等於或小於90°的易磁化軸及例如在與所述介面在垂直方向上相交的方向上的易磁化軸。鐵磁層33中的磁化定向根據正在寫入的資料而變化，且鐵磁層33可用作所謂的儲存層。
若鐵磁層33中的磁化定向平行於鐵磁層31中的磁化定向，則磁阻元件VR具有低電阻值。若鐵磁層33中的磁化定向反向平行於鐵磁層31中的磁化定向，則磁阻元件VR具有較在鐵磁層31中的磁化定向與鐵磁層33中的磁化定向彼此反向平行時的電阻高的電阻值。處於鐵磁層33中的磁化定向平行於鐵磁層31中的磁化定向的狀態中的記憶單元MC被稱為處於「P狀態」中。處於鐵磁層33中的磁化定向反向平行於鐵磁層31中的磁化定向的狀態中的記憶單元MC被稱為處於「AP狀態」中。
若具有某一量值的寫入電流Iwp自鐵磁層33流向鐵磁層31，則鐵磁層33中的磁化定向平行於鐵磁層31中的磁化定向。將磁化定向反向的此操作可被稱為「P寫入」。另一方面，若具有某一量值的寫入電流Iwap自鐵磁層31流向鐵磁層33，則鐵磁層33的磁化定向反向平行於鐵磁層31的磁化定向。將磁化定向反向的此操作可被稱為「AP寫入」。寫入電流Iwp可被稱為「P寫入電流」，且寫入電流Iwap可被稱為「AP寫入電流」。AP寫入電流Iwap大於P寫入電流Iwp。在一些例子中，AP寫入電流Iwap及P寫入電流Iwp可各自被稱為寫入電流Iw。因此，用語寫入電流Iw在P寫入至選定記憶單元MC的情形中意指P寫入電流且在AP寫入至選定記憶單元MC的情形中意指AP寫入電流Iwap。
記憶單元MC可包括附加導體、絕緣體及/或鐵磁體。
圖6示出根據第一實施例的磁性儲存裝置1的一些部分的細節。更具體而言，圖6示出記憶單元陣列11、列選擇電路14、行選擇電路15及寫入電路16的元件、連接及大體佈局。圖6僅示出所述多個記憶單元MC當中的一個記憶單元MC作為其他記憶單元MC的代表。
如圖6中所示且如參考圖2所述，記憶單元MC在第一節點N1處連接至一條字元線WL且在第二節點N2處連接至一條位元線BL。當記憶單元MC是記憶單元MCa型時，連接至記憶單元MC的字元線WL是字元線WLa。另一方面，當記憶單元MC是記憶單元MCb型時，連接至記憶單元MC的字元線WL是字元線WLb。
列選擇電路14包括多個局域列開關TLY1、多個局域列開關TLY2、全域列開關TGY1及全域列開關TGY2。每一字元線WL在其第一端處連接至一個局域列開關TLY1的第一端。字元線WL在同一側上連接至局域列開關TLY1的第一端，且例如在圖4中的結構中在沿著y軸的較小座標側上（即在左側上的一端處）連接至局域列開關TLY1的第一端。
每一局域列開關TLY1在控制端子處自列選擇電路14中的另一元件接收控制訊號LY且基於所述控制訊號LY而被接通或關斷。每一局域列開關TLY1可以是n型金屬氧化物半導體場效電晶體（metal oxide semiconductor field effect transistor，MOSFET）且在閘極端子處接收控制訊號LY。列選擇電路14僅將欲供應至所述多個局域列開關TLY1當中由位址訊號指明的一個局域列開關TLY1的控制訊號LY置於藉以指明/指示選擇的位元準（例如高位準）。因此，然後僅接通所述多個局域列開關TLY1當中接收具有選擇指明位準的控制訊號LY的局域列開關TLY1。
每一局域列開關TLY1的第二端（另一端）連接至局域字元線LWL1。藉由接通所述多個局域列開關TLY1中的一者，連接至局域列開關TLY1的字元線WL經由已被接通的局域列開關TLY1連接至局域字元線LWL1。
局域字元線LWL1經由全域列開關TGY1連接至全域字元線GWL1。全域列開關TGY1在控制端子處自列選擇電路14中的另一元件接收控制訊號GY且基於此控制訊號GY而被接通或關斷。全域列開關TGY1可以是n型MOSFET且在閘極端子處接收控制訊號GY。
每一字元線WL在其第二端（另一端）處連接至一個局域列開關TLY2的第一端（一端）。字元線WL在同一側上連接至局域列開關TLY2的第一端，且例如在圖4中的結構中在沿著y軸的較大座標側上（即在右側上的一端處）連接至局域列開關TLY2的第一端。
每一局域列開關TLY2在控制端子處自列選擇電路14中的另一元件接收控制訊號LY且基於所述控制訊號LY而被接通或關斷。每一局域列開關TLY2可以是n型MOSFET且在閘極端子處接收控制訊號LY。列選擇電路14僅將欲供應至所述多個局域列開關TLY2當中由位址訊號ADD指明的一個局域列開關TLY2的控制訊號LY置於選擇指明位元準（例如高位準）。因此，然後僅接通所述多個局域列開關TLY2當中接收選擇指明控制訊號LY的局域列開關TLY2。
每一局域列開關TLY2的第二端（另一端）連接至局域字元線LWL2。藉由接通所述多個局域列開關TLY2中的一者，連接至局域列開關TLY2的字元線WL經由所述局域列開關TLY2連接至局域字元線LWL2。
連接至同一字元線WL的一對局域列開關TLY1及TLY2在其閘極中的每一者處接收相同的控制訊號LY。藉由將與某一字元線WL相關聯的控制訊號LY置於指明選擇的位準中，使字元線WL連接至局域字元線LWL1及局域字元線LWL2兩者。
局域字元線LWL2經由全域列開關TGY2連接至全域字元線GWL2。全域列開關TGY2在控制端子處自列選擇電路14中的另一元件接收控制訊號GY且基於所述控制訊號GY而被接通或關斷。全域列開關TGY2可以是n型MOSFET且在閘極端子處接收控制訊號GY。
行選擇電路15包括多個局域行開關TLX1、多個局域行開關TLX2、全域行開關TGX1及全域行開關TGX2。每一位元線BL在一端（第一端）處連接至一個局域行開關TLX1的第一端（一端）。位元線BL在同一側上連接至局域行開關TXL1的第一端，且例如在圖3中的結構中在沿著y軸的較小座標側上（即在左側上的一端處）連接至局域行開關TLX1的第一端。
每一局域行開關TLX1在控制端子處自行選擇電路15中的另一元件接收控制訊號LX且基於所述控制訊號LX而被接通或關斷。每一局域行開關TLX1可以是n型MOSFET且在閘極端子處接收控制訊號LX。行選擇電路15僅將欲供應至所述多個局域行開關TLX1當中由位址訊號ADD指明的一個局域行開關TLX1的控制訊號LX置於指明選擇的位元準（例如高位準）中。因此，然後僅接通所述多個局域行開關TLX1當中接收處於指明選擇的位準中的控制訊號LX的局域行開關TLX1。
每一局域行開關TLX1的第二端（另一端）連接至局域位元線LBL1。藉由接通所述多個局域行開關TLX1中的一者，連接至局域行開關TLX1的位元線BL經由所述局域行開關TLX1連接至局域位元線LBL1。
局域位元線LBL1經由全域行開關TGX1連接至全域位元線GBL1。全域行開關TGX1在控制端子處自行選擇電路15中的另一元件接收控制訊號GX且基於所述控制訊號GX而被接通或關斷。全域行開關TGX1可以是n型MOSFET且在閘極端子處接收控制訊號GX。
每一位元線BL在第二端（另一端）處連接至一個局域行開關TLX2的第一端（一端）。位元線BL在同一側上連接至局域行開關TLX2的第一端且例如在圖3中的結構中在沿著y軸的較大座標側上（即在右側上的一端處）連接至局域行開關TLX2的第一端。
每一局域行開關TLX2在控制端子處自行選擇電路15中的另一元件接收控制訊號LX且基於所述控制訊號LX而被接通或關斷。每一局域行開關TLX2可以是n型MOSFET且在閘極端子處接收控制訊號LX。行選擇電路15僅將欲供應至所述多個局域行開關TLX2當中由位址訊號ADD指明的一個局域行開關TLX2的控制訊號LX置於指明選擇的位元準（例如高位準）中。因此，然後僅接通所述多個局域行開關TLX2當中接收處於指明選擇的位準中的控制訊號LX的局域行開關TLX2。
每一局域行開關TLX2的第二端（另一端）連接至局域位元線LBL2。藉由接通所述多個局域行開關TLX2中的一者，使連接至所述局域行開關TLX2的位元線BL經由所述局域行開關TLX2連接至局域位元線LBL2。
連接至同一位元線BL的一對局域行開關TLX1及TLX2在其閘極處接收同一控制訊號LX。藉由將與某一位元線BL相關聯的控制訊號LX置於藉以指明選擇的位準中，使位元線BL連接至局域位元線LBL1及LBL2兩者。
局域位元線LBL2經由全域行開關TGX2連接至全域位元線GBL2。全域行開關TGX2在控制端子處自行選擇電路15中的另一元件接收控制訊號GX且基於所述控制訊號GX而被接通或關斷。全域行開關TGX2可以是n型MOSFET且在閘極端子處接收控制訊號GX。
寫入電路16包括寫入驅動器161。寫入驅動器161位於記憶單元陣列11外部。在實例中，寫入驅動器161可位於全域字元線GWL2所在的一側、字元線WL的第二端所在的一側或記憶單元陣列11的右側上。在實例中，寫入驅動器161可位於全域位元線GBL2所在的一側、位元線BL的第二端所在的一側或記憶單元陣列11的下側上。
寫入驅動器161具有第一節點S+、第二節點S-、第三節點M+及第四節點M-。第一節點S+連接至全域字元線GWL1。第二節點S-連接至全域位元線GBL1。第三節點M+連接至全域字元線GWL2。第四節點M-連接至全域位元線GBL2。
寫入驅動器161進一步自控制電路13等接收具有一個固定量值的參考電壓Vref，然而，所述固定量值是動態地自多個可能量值選擇。寫入驅動器161可自第一節點S+輸出具有可變量值的電流。寫入驅動器161可在第二節點S-處吸取電流。由於導電元件連接於第一節點S+與第二節點S-之間，因此寫入驅動器161使得自第一節點S+輸出的電流能經由所述導電元件流動至第二節點S-。自寫入驅動器161的第一節點S+輸出的電流可被稱為寫入驅動器161的輸出電流IO。
寫入驅動器161基於施加至第三節點M+的電壓及施加至第四節點M-的電壓改變輸出電流IO的量值。具體而言，當第三節點M+處的電壓與第四節點M-處的電壓之間的差增大時，寫入驅動器161用作輸出較少輸出電流IO的負回饋電路。第三節點M+處的電壓及第四節點M-處的電壓可具有各種量值。寫入驅動器161自第一節點S+輸出輸出電流IO，輸出電流IO能夠將量值與參考電壓Vref的量值實質上相同的電壓施加至作為資料寫入目標的記憶單元MC。輸出電流IO的設定不考慮第三節點M+處的電壓的量值及第四節點M-處的電壓的量值，而是基於第三節點M+處的電壓的量值及第四節點M-處的電壓的量值。
作為資料寫入目標的記憶單元可被稱為選定記憶單元MCS。在本發明上下文中，表達「實質上相同」意指兩個或更多個態樣原則上或理想情況下相同，但與理想情況的意外誤差或差異亦在所述表達的含義內。因此，當說出寫入驅動器161輸出使得能將量值與參考電壓Vref的量值實質上相同的電壓施加至選定記憶單元MCS的輸出電流IO時，此意味著寫入驅動器161輸出預計使得能將量值參考電壓Vref的量值相同的電壓施加至選定記憶單元MCS的輸出電流IO，但差可帶來實際的操作。
更具體而言，寫入驅動器161輸出輸出電流IO，所述輸出電流IO的量值經過調整以使得第四節點M-處的電壓與參考電壓Vref之和等於第三節點M+處的電壓。為了達成此負回饋操作，第三節點M+及第四節點M-分別連接至選定記憶單元MCS的第一節點N1及第二節點N2。
圖7示出根據第一實施例的寫入驅動器161的元件及連接的實例。如圖7中所示，寫入驅動器161包括運算放大器OP、電容C（被稱為電容器C）及p型MOSFET TP1。寫入驅動器161可更包括n型MOSFET TN1、TN2、TN3及TN4以及p型MOSFET TP2以達到執行控制以使得操作或不操作寫入驅動器161的目的。
運算放大器的非反相輸入端子用作寫入驅動器161的第三節點M+。節點M+處的電壓將被稱為電壓VM+。電晶體TN1的第一端（源極及汲極中的一者）用作節點Tref且接收參考電壓Vref。電晶體TN1的第二端（源極及汲極中的另一者）連接至運算放大器OP的反相輸入端子。舉例而言，電晶體TN1的閘極自控制電路13接收控制訊號PC。
參考電壓Vref在AP寫入情形及P寫入情形中具有不同的量值。在AP寫入情形中，參考電壓Vref具有使得能將量值與參考電壓的量值相同的電壓施加至選定記憶單元MCS且使得AP寫入電流Iwap能流過選定記憶單元MCS的量值。參考電壓Vref在AP寫入情形中的量值可基於記憶單元MC的平均性質而定。舉例而言，所述值可例如鑒於磁性儲存裝置1中的記憶單元MC的性質的正常變化或預期變化來設定或選擇。
在P寫入情形中，參考電壓Vref具有使得能將量值與參考電壓Vref的量值相同的電壓施加至選定記憶單元MCS且使得P寫入電流Iwp能流過選定記憶單元MCS的量值。參考電壓Vref在P寫入情形中的量值可基於記憶單元MC的平均性質而定。舉例而言，所述值可例如鑒於磁性儲存裝置1中的記憶單元MC的性質的正常變化或預期變化來設定或選擇。
電晶體TN2的第一端用作第四節點M-。節點M-處的電壓將被稱為電壓VM-。電晶體TN2的第二端經由電容器C連接至運算放大器OP的反相輸入端子。舉例而言，電晶體TN2的閘極自控制電路13接收控制訊號WT。電晶體TN2的第二端經由電晶體TN3進一步連接至具有接地電位的節點。舉例而言，電晶體TN3的閘極自控制電路13接收控制訊號PC。
電晶體TP2的第一端連接至具有電源電位Vdd的節點。電晶體TP2的閘極接收控制訊號- WT。正負號「- 」表示已被應用正負號「- 」的訊號的邏輯的反相邏輯。電晶體TP2的第二端連接至電晶體TP1的第一端。電晶體TP1的閘極連接至運算放大器OP的輸出端子。電晶體TP1的第二端用作寫入驅動器161的第一節點S+。
電晶體TN4的第一端用作寫入驅動器161的第二節點S-。電晶體TN4的第二端連接至具有接地電位的節點。
輸出電流IO的量值取決於施加至電晶體TP1的閘極的電壓的量值。換言之，當非反相輸入端子處的電壓與反相輸入端子處的電壓之間的差增大時，運算放大器OP輸出較小電壓，即將較小電壓施加至電晶體TP1的閘極。當施加至電晶體TP1的閘極的電壓減小時，輸出電流IO的量值增大。另一方面，當施加至電晶體TP1的閘極的電壓增大時，輸出電流IO的量值減小。
啟用寫入驅動器161且寫入驅動器161可在正在接收高位準控制訊號WT時運作。 1.2.操作
圖8示出於在根據第一實施例的磁性儲存裝置1中寫入資料期間隨時間推移的一些訊號狀態。
如圖8中所示，在開始資料寫入之前，控制訊號PC處於高位準中而控制訊號WT處於低位準中。當控制訊號WT處於低位準中時，停用寫入驅動器161。由於控制訊號PC處於高位準中，因此圖7中所示的電晶體TN1及TN3處於接通狀態中，且電容器C的端子中連接至電晶體TN1的一者（第一端）具有電壓Vref。連接至電晶體TN3的另一者（第二端）具有接地電位（= 0 [V]）。
隨著資料寫入，控制訊號PC在時脈時間t1處變成低位準。控制訊號PC的低位準繼續直至時脈時間t4為止。由於控制訊號PC移位至低位準，因此圖7中所示的電晶體TN1及TN3被關斷，且電容器C被置於電性浮置狀態中。
在時脈時間t2處，控制訊號WT變成高位準。控制訊號WT控制寫入週期且在寫入期間維持於高位準中。控制訊號WT的高位準繼續直至時脈時間t3為止。在時脈時間t2至時脈時間t3之間啟用寫入驅動器161。由於控制訊號WT移位元至高位準，因此電晶體TN2被接通且電容器C的第二端處的電壓自0升高至VM-。由於電容器C是浮置的，因此電容器C的第一端處的電壓升高達與第二端處的電壓的升高量相同的量。換言之，電容器C的第一端處的電壓變為Vref + VM-。因此，當啟用寫入驅動器161時，會將量值為Vref + VM-的電壓施加至運算放大器的反相輸入端子。
控制訊號WT在時脈時間t3處恢復至低位準，且控制訊號PC在時脈時間t4處恢復至高位準。
圖9示出於在根據第一實施例的磁性儲存裝置1中寫入資料期間的狀態。圖9示出與圖7中的元件及範圍相同的元件及範圍且亦代表與圖7類似的佈局。圖9示出於在某一選定記憶單元MCS中寫入資料期間的狀態。連接至選定記憶單元MCS的字元線WL將被稱為選定字元線WLS。連接至選定記憶單元MCS的位元線BL將被稱為選定位元線BLS。圖9僅示出開關TLY1、TGY1、TLY2、TGY2、TLX1、TGX1、TLX2及TGX2當中被接通的開關。圖9中未示出的開關於在選定記憶單元MCS中寫入資料期間被關斷。
圖9中的選定記憶單元MC被稱為選定記憶單元MCS1，且在此例子中，選定記憶單元MCS1位於記憶單元陣列11的中心附近。列選擇電路14及行選擇電路15被配置成在資料寫入期間基於選定記憶單元MCS的列及行（即，基於選定字元線WLS及選定位元線BLS）來執行操作。
連接至選定字元線WLS的局域列開關（選定局域列開關）TLY1、及全域列開關TGY1在資料寫入期間維持於接通狀態中。因此，選定記憶單元MCS1的第一節點N1經由選定字元線WLS、選定局域列開關TLY1、局域字元線LWL1、全域列開關TGY1及全域字元線GWL1連接至寫入驅動器161的第一節點S+。第一節點S+與選定記憶單元MCS1的第一節點N1之間的電流路徑具有電阻值RX1。
連接至選定位元線BLS的局域行開關（選定局域行開關）TLX1及全域行開關TGX1在資料寫入期間維持於接通狀態中。因此，選定記憶單元MCS1的第二節點N2經由選定位元線BLS、選定局域行開關TLX1、局域位元線LBL1、全域行開關TGX1及全域位元線GBL1連接至寫入驅動器161的第二節點S-。選定記憶單元MCS1的第二節點N2與第二節點S-之間的電流路徑具有電阻值RY1。連接第一節點S+與第二節點S-的電流路徑是由將選定記憶單元MCS1連接於寫入驅動器161的第一節點S+與第二節點S-之間而形成。可在形成電流路徑的狀態中藉由啟用寫入驅動器161來使繪示為粗實線/箭頭的電流流過所述電流路徑。此電流使得能夠將資料寫入於選定記憶單元MCS1中。所述電流的量值取決於欲寫入的資料，即所述寫入對應於AP寫入及P寫入中的哪一者。將被供應的電流的量值亦取決於選定記憶單元MCS1在記憶單元陣列11中的位置。
連接至選定字元線WLS的局域列開關（選定局域列開關）TLY2及全域列開關TGY2在資料寫入期間維持於接通狀態中。因此，選定記憶單元MCS1的第一節點N1亦經由選定字元線WLS、選定局域列開關TLY2、局域字元線LWL2、全域列開關TGY2及全域字元線GWL2連接至寫入驅動器161的第三節點M+。因此，第三節點M+接收在選定記憶單元MCS的第一節點N1處的電壓V11，如虛線所示。
連接至選定位元線BLS的局域行開關（選定局域行開關）TLX2及全域列開關TGY2在資料寫入期間維持於接通狀態中。因此，選定記憶單元MCS1的第二節點N2亦經由選定位元線BLS、選定局域行開關TLX2、局域位元線LBL2、全域行開關TGX2及全域位元線GBL2連接至寫入驅動器161的第四節點M-。因此，如虛線/箭頭所示，第四節點M-接收選定記憶單元MC的第二節點N2處的電壓V12。
選定記憶單元MCS電性連接至寫入驅動器161的第一節點S+、第二節點S-、第三節點M+及第四節點M-的狀態將被稱為磁性儲存裝置1處於關於選定記憶單元MCS的寫入選定狀態中。
如上文參考圖6所述，寫入驅動器161輸出具有以下量值的輸出電流IO（用作寫入電流IW）：無論第三節點M+處的電壓的量值及第四節點M-處的電壓的量值如何皆使得能將量值與參考電壓Vref的量值實質上相同的電壓施加至選定記憶單元MCS1的兩端。參考電壓Vref在AP寫入情形及P寫入情形中具有不同的量值，如參考圖7所述。在使用量值是基於欲寫入的資料而定的參考電壓Vref的情況下，在AP寫入情形中AP寫入電流Iwap流過選定記憶單元MCS1，且在P寫入情形中P寫入電流Iwp流過選定記憶單元MCS1。
由於完成了資料寫入，因此選定記憶單元MCS1在寫入之後的電阻的量值不同於選定記憶單元MCS1在寫入之前的電阻的量值。因此，電壓V11及V22在寫入完成之後（即，在電阻的量值切換之後）立即就會分別具有與電壓V11及V12在寫入之前的量值不同的量值。然而，輸出電流IO的量值亦基於電壓量值的改變而改變。因此，施加至選定記憶單元MCS1的電壓在寫入之前及寫入之後實質上相同。
圖10示出根據第一實施例的在P寫入之前及P寫入之後選定記憶單元MCS1的狀態。在P寫入之前，選定記憶單元MCS1具有處於高電阻狀態中的電阻Rap。為了進行P寫入，將參考電壓Vref設定成具有與預計施加至選定記憶單元MCS1以進行P寫入的電壓Vp（在一些情形中被稱為P寫入電壓Vp）的量值相等的量值。基於所述設定，寫入驅動器161輸出具有藉由將P寫入電壓Vp除以電阻Rap而獲得的量值的P寫入電流Iwp1，以使得基於選定記憶單元MCS1的第一節點N1處的電壓V11及選定記憶單元MCS1的第二節點N2處的電壓V12將P寫入電壓Vp施加至選定記憶單元MCS1。
藉由供應P寫入電流Iwp1完成P寫入，且將選定記憶單元MCS1設定至電阻Rp。同時，選定記憶單元MCS1的第一節點N1處的電壓V11及選定記憶單元MCS1的第二節點處的電壓V12發生改變。基於所述改變，寫入驅動器161輸出具有基於已改變的電壓V11及電壓V12的量值的輸出電流IO。換言之，寫入驅動器161輸出具有藉由將P寫入電壓Vp除以電阻Rp而獲得的量值的P寫入電流Iwp2。P寫入電流Iwp2大於P寫入電流Iwp1。當由於要完成P寫入而使P寫入電流Iwp2流動時，甚至在完成P寫入之後P寫入電壓Vp仍被持續地施加至選定記憶單元MCS1。
AP寫入出現相同的現象。圖11示出根據第一實施例的在AP寫入之前及AP寫入之後選定記憶單元MCS1的狀態。在AP寫入之前，選定記憶單元MCS1具有處於低電阻狀態中的電阻Rp。為了進行AP寫入，將參考電壓Vref設定成具有與預計施加至選定記憶單元MCS1以進行AP寫入的電壓Vap（在一些情形中被稱為AP寫入電壓Vap）的量值相等的量值。基於所述設定，寫入驅動器161輸出具有藉由將AP寫入電壓Vap除以電阻Rp而獲得的量值的AP寫入電流Iwap1，以使得基於選定記憶單元MCS1的第一節點N1處的電壓V11及選定記憶單元MCS1的第二節點N2處的電壓V12將AP寫入電壓Vap施加至選定記憶單元MCS1。
藉由供應AP寫入電流Iwap1完成AP寫入，且將選定記憶單元MCS1設定至電阻Rap。同時，選定記憶單元MCS1的第一節點N1處的電壓V11及選定記憶單元MCS1的第二節點處的電壓V12發生改變。基於所述改變，寫入驅動器161輸出具有基於已改變的電壓V11及電壓V12的量值的輸出電流IO。換言之，寫入驅動器161輸出具有藉由將AP寫入電壓Vap除以電阻Rap而獲得的量值的AP寫入電流Iwap2。AP寫入電流Iwap2小於AP寫入電流Iwap1。當由於要完成AP寫入而使AP寫入電流Iwap2流動時，甚至在完成AP寫入之後AP寫入電壓Vap仍被持續地施加至選定記憶單元MCS1。
如此一來，在選定記憶單元MCS的電阻的量值改變之前及之後，選定記憶單元MCS接收具有實質上相同量值的電壓。
經由寫入驅動器161所執行的控制，輸出電流IO（即，寫入電流Iw）具有使得無論選定記憶單元MCS在記憶單元陣列11中的位置如何皆能將實質上相同參考電壓Vref施加至選定記憶單元MCS的量值。
在處於寫入選定狀態中的磁性儲存裝置1中，選定記憶單元MCS在記憶單元陣列11中的位置確定連接寫入驅動器161的第一節點S+與寫入驅動器161的第二節點S-的電流路徑的電阻。此乃因選定記憶單元MCS的位置影響電流路徑的路線（佈線）。換言之，連接第一節點S+與選定記憶單元MCS的第一節點N1的電流路徑的距離及連接選定記憶單元MCS的第二節點N2與第二節點S-的電流路徑的距離取決於選定記憶單元MCS的位置。此外，電流路徑的距離（長度）影響電流路徑的電阻。因此，連接寫入驅動器161的第一節點S+與寫入驅動器161的第二節點S-的電流路徑的電阻取決於選定記憶單元MCS的位置。此意味著選定記憶單元MCS的第一節點N1處的電壓及選定記憶單元MCS的第二節點N2處的電壓亦取決於選定記憶單元MCS在記憶單元陣列11中的位置。
在圖9中的寫入選定狀態中，寫入驅動器161輸出輸出電流IO1，所述輸出電流IO1具有基於選定記憶單元MCS1的第一節點N1處的電壓V11及選定記憶單元MCS1的第二節點N2的電壓V12而設定的某一量值。
選定記憶單元MCS在記憶單元陣列11中的位置影響選定記憶單元MCS的第一節點N1處的電壓及第二節點N2處的電壓。圖12及圖13示出根據第一實施例的在資料寫入期間磁性儲存裝置1的狀態，與圖9類似；然而，圖12及圖13示出位於與圖9中的選定記憶單元MCS1不同的位置處的選定記憶單元MCS2及MCS3的寫入選定狀態。
如圖12中所示，選定記憶單元MCS2被定位成較選定記憶單元MCS1更靠近寫入驅動器161。換言之，圖12中的選定字元線WLS被定位成較圖9中的選定字元線WLS更靠近局域位元線LBL2。此外，圖12中的選定位元線BLS被定位成較圖9中的選定位元線BLS更靠近局域字元線LWL2。第一節點S+與選定記憶單元MCS2的第一節點N1之間的電流路徑具有電阻值RX2，且選定記憶單元MCS2的第二節點N2與第二節點S-之間的電流路徑具有電阻值RY2。電阻值RX2小於圖9中所示的記憶單元MCS1中的電阻值RX1。另外，電阻值RY2小於圖9中所示的記憶單元MCS1e的電阻值RY1。因此，選定記憶單元MCS2的第一節點N1處的電壓V21低於選定記憶單元MCS1的第一節點N1處的電壓V11。另外，選定記憶單元MCS2的第二節點N2處的電壓V22低於選定記憶單元MCS1的第一節點N1處的電壓V12。
如參考圖6所述，寫入驅動器161輸出輸出電流IO，所述輸出電流IO的量值經過調整以使得第四節點M-處的電壓與參考電壓Vref之和等於第三節點M+處的電壓。在圖12中所示的寫入選定狀態中，寫入驅動器161因此輸出輸出電流IO2。輸出電流IO2小於用於圖9中所示的寫入選定狀態的輸出電流IO1。
在圖12中所示的寫入選定狀態中，電阻值RX2及電阻值RY2兩者皆分別低於圖9中所示的寫入選定狀態的電阻值RX1及電阻值RY1。因此，按照輸出電流IO1、電阻值RX1及電阻值RY1的界定而設定的電壓實質上等於按照輸出電流IO2、電阻值RX2及電阻值RY2的界定而設定的電壓。換言之，施加至選定記憶單元MCS1及MCS2兩者的電壓各自實質上等於參考電壓Vref。
如圖13中所示，在記憶單元陣列11中選定記憶單元MCS3被定位成較選定記憶單元MCS1更遠離寫入驅動器161。換言之，圖13中的選定字元線WLS被定位成較圖9中的選定字元線WLS更靠近局域位元線LBL1。此外，圖13中的選定位元線BLS被定位成較圖9中的選定位元線BLS更靠近局域字元線LWL1。第一節點S+與選定記憶單元MCS3的第一節點N1之間的電流路徑因此具有電阻值RX3，且選定記憶單元MCS3的第二節點N2與第二節點S-之間的電流路徑因此具有電阻值RY3。電阻值RX3高於電阻值RX1，且電阻值RY3高於電阻值RY1。選定記憶單元MCS3的第一節點N1處的電壓V31高於選定記憶單元MCS1的第一節點N1處的電壓V11，且選定記憶單元MCS3的第二節點N2處的電壓V32高於選定記憶單元MCS1的第一節點N1處的電壓V12。
在圖13中所示的寫入選定狀態中，寫入驅動器161輸出輸出電流IO3。輸出電流IO3大於圖9中所示的寫入選定狀態中的輸出電流IO1。在圖13中所示的寫入選定狀態中，電阻值RX3及電阻值RY3兩者皆分別高於圖9中所示的寫入選定狀態中的電阻值RX1及電阻值RY1。因此，按照輸出電流IO1、電阻RX1及電阻RY1的界定而設定的電壓實質上等於按照輸出電流IO3、電阻RX3及電阻RY3的界定而設定的電壓。換言之，實質上等於參考電壓Vref的電壓被施加至選定記憶單元MCS1及選定記憶單元MCS3兩者。 1.3.優點（效果）
根據第一實施例，提供能夠抑制資料寫入錯誤同時亦抑制記憶單元MC損壞的磁性儲存裝置1。
以下兩種配置是用於向記憶單元陣列供應寫入電流的可能配置。圖14示出用於比較目的的第一磁性儲存裝置100的元件及連接的一部分。圖15示出用於比較目的的第二磁性儲存裝置200的元件及連接的一部分。
如圖14中所示，磁性儲存裝置100包括記憶單元陣列11、列選擇電路14、行選擇電路15及寫入電路。寫入電路包括恆定電壓源CV且供應具有介於恆定電壓源CV與具有接地電位的節點之間的某一恆定量值的電壓。
在資料寫入期間，藉由使恆定電壓源CV施加電壓來使寫入電流自恆定電壓源CV經由行選擇電路15、字元線WL（選定字元線WLS）、選定記憶單元MCS、位元線BL（選定位元線BLS）及列選擇電路14而流動至具有接地電位的節點。當將資料寫入於磁性儲存裝置100中的選定記憶單元MCS101或MCS102中時，可出現以下現象。在記憶單元MC中選定記憶單元MCS101被定位成最靠近行選擇電路15及列選擇電路14兩者。在記憶單元MC中選定記憶單元MCS102被定位成最遠離行選擇電路15及列選擇電路14兩者。
於在選定記憶單元MCS101中寫入資料的情形中，自恆定電壓源CV至選定記憶單元MCS101的電流路徑是短的。因此，電流路徑中的總電阻是低的。因此，寫入電流的量值可根據恆定電壓源CV所供應的電壓的量值而變得過大，且選定記憶單元MCS101可因所述寫入電流而受損。
為了抑制記憶單元MC因此過大的寫入電流受損，可抑制恆定電壓源CV處的量值。然而，在此種情形中，選定記憶單元MCS102中可出現資料寫入錯誤。換言之，自恆定電壓源CV至選定記憶單元MCS102的電流路徑是長的。因此，電流路徑中的總電阻是大的。因此，若將恆定電壓源CV所供應的電壓的量值保持為小的，則可不將具有足夠量值的電壓施加至選定記憶單元MCS102，且因此具有所需量值的寫入電流不流過選定記憶單元MCS102。因此，可由於供應至選定記憶單元MCS102的寫入電流的量值不足而無法將資料寫入於選定記憶單元MCS102中。
如圖15中所示，磁性儲存裝置200包括記憶單元陣列11。磁性儲存裝置200更包括列選擇電路14（參見圖14）、行選擇電路15（參見圖14）及寫入電路。寫入電路包括恆定電流源CI。磁性儲存裝置200的寫入電路使得具有恆定量值的電流自恆定電流源CI流動至具有接地電位的節點。在AP寫入情形中，寫入電路使得具有與恆定電流源CI相同量值的AP寫入電流Iwap流動。
可基於利用經由利用恆定電流源CI而提供的恆定電壓源來抑制記憶單元MC損壞及資料寫入失敗兩者。然而，在AP寫入情形中，選定記憶單元MCS103可由於具有相同恆定量值的AP寫入電流Iwap持續地流動而受損。記憶單元MC的性質上的意外變化不可避免，且個別記憶單元MC所需的在成功完成AP寫入之前必須供應AP寫入電流Iwap的時間長度可略微不同。因此，在一些例子中，由於甚至在選定記憶單元MSC103已達成向AP狀態的移位之後仍繼續供應AP寫入電流Iwap，因此即使在已將選定記憶單元MCS103置於AP狀態中之後仍可使AP寫入電流Iwap流過選定記憶單元MCS103。AP寫入電流Iwap是大的，且設定至AP狀態的記憶單元MC的電阻Rap亦是大的。因此，若AP寫入電流Iwap繼續流過已移位至AP狀態的選定記憶單元MCS103，則較施加至在P狀態中的選定記憶單元MCS103的電壓VL高的電壓VH將被施加至選定記憶單元MCS103的兩端。確切而言，AP寫入電流Iwap將流過容易地/快速地移位至AP狀態的該些記憶單元MC。即使在向AP狀態的移位完成之后，AP寫入電流IWap可仍在相對長的時間週期內流過該些記憶單元MC，且該些記憶單元MC更可能由於在長時間週期內被施加高電壓VH而受損。
根據第一實施例，寫入驅動器161在第三節點M+處接收選定記憶單元MC的第一節點N1處的電壓，在第四節點M-處接收第二節點N2處的電壓，並將電流自第一節點S+供應至選定記憶單元MCS，所述電流的量值是基於選定記憶單元MCS的第一節點N1處的電壓及選定記憶單元MCS的第二節點N2處的電壓。為了達成此舉，磁性儲存裝置1包括用於將寫入驅動器161的第三節點M+及第四節點M-分別連接至選定記憶單元MCS的第一節點N1及第二節點N2的開關TLY1、TGY1、TLY2、TGY2、TLX1、TGX1、TLX2及TGX2以及配線LWL2、GWL2、LBL2及GBL2。
在前述配置下，藉由首先將具有基於選定記憶單元MCS的第一節點N1處的電壓及第二節點N2處的電壓的量值的寫入電流Iw供應至選定記憶單元MCS來將量值基於選定記憶單元MCS的電阻的量值的寫入電流Iw供應至選定記憶單元MCS。此防止量值與在選定記憶單元MCS中的電阻的量值由於在選定記憶單元MCS中寫入資料而改變之前的量值相同的寫入電流Iw甚至在改變之后仍流過選定記憶單元MCS。因此，防止將大的電壓施加至選定記憶單元MCS，所述大的電壓是由於量值與在選定記憶單元MCS中的電阻的量值改變之前所供應的電流相同的電流和在量值改變之後的電阻所致。此抑制選定記憶單元MCS損壞。
此外，基於相同的原理，無論選定記憶單元MCS在記憶單元陣列11中的位置如何，具有實質上相同量值的寫入電流Iw可流過選定記憶單元MCS。此乃因連接選定記憶單元MCS的第一節點N1与寫入驅動器161的元件的電阻及連接選定記憶單元MCS的第二節點N2与寫入驅動器161的元件的電阻取決於選定記憶單元MCS的位置，且寫入電流Iw取決於選定記憶單元MCS的第一節點N1處的電壓及選定記憶單元MCS的第二節點N2的電壓。無論選定記憶單元MCS的位置如何，在AP寫入情形中具有實質上相同量值的AP寫入電流Iwap流過選定記憶單元MCS，且在P寫入情形中具有實質上相同量值的P寫入電流Iwp流過選定記憶單元MCS。因此，防止因選定記憶單元MCS的位置所導致的寫入電流Iw不足而出現寫入錯誤。
因此可抑制由於供應恆定電壓而可能在磁性儲存裝置100中發生的記憶單元MC損壞及資料寫入失敗兩者，且可抑制由於供應恆定電流而可能在磁性儲存裝置200中發生的選定記憶單元MCS損壞。換言之，可提供能夠抑制記憶單元MC損壞及資料寫入失敗兩者的磁性儲存裝置1。
雖然已闡述某些實施例，但該些實施例已僅藉由例子呈現，並不旨在限制本揭露的範疇。事實上，本文中所述的新穎實施例可體現為各種其他形式；此外，可對本文中所述的實施例的形式做出各種省略、取代及改變，而此不背離本揭露的精神。隨附申請專利範圍及其等效內容旨在涵蓋處於本揭露的範疇及精神內的該些形式或修改。
1:磁性儲存裝置 2:記憶體控制器 11:記憶單元陣列 12:輸入與輸出電路 13:控制電路 14:列選擇電路 15:行選擇電路 16:寫入電路 17:讀取電路 21:導體/附加導體 22:導體 24:下部電極 25:可變電阻材料 26:上部電極 31、33:鐵磁層 32:絕緣層 100:第一磁性儲存裝置 161:寫入驅動器 200:第二磁性儲存裝置/磁性儲存裝置 ADD:位址訊號 BL、BL＜0＞、BL＜1＞、BL＜N＞:位元線 BLS:選定位元線 C:電容/電容器 CI:恆定電流源 CMD:命令 CNT、GX、GY、LX、LY、PC、- WT:控制訊號 CV:恆定電壓源 CR、VR、VRa、VRb:磁阻元件 DAT:資料/寫入資料/讀取資料 GBL1:全域位元線 GBL2:全域位元線/配線 GWL1:全域字元線 GWL2:全域字元線/配線 IO、IO1、IO2、IO3:輸出電流 Iwap:寫入電流/AP寫入電流 Iwap1、Iwap2:AP寫入電流 Iw、Iwp:寫入電流 Iwp1、Iwp2:P寫入電流 LBL1:局域位元線 LBL2:局域位元線/配線 LWL1:局域字元線 LWL2:局域字元線/配線 M+:第三節點/節點 M-:第四節點/節點 MC、MCS1:記憶單元/選定記憶單元 MCa、MCb:記憶單元 MCS、MCS2、MCS3、MCS101、MCS102、MCS103:選定記憶單元 N1、S+:第一節點 N2、S-:第二節點 OP:運算放大器 Ra:低電阻 Rap:高電阻 Rp:電阻 RX1、RX3、RY1、RY3:電阻值/電阻 RX2、RY2:電阻值 SE、SEa、SEb:開關元件 t1、t2、t3、t4:時脈時間 TGX1:全域行開關 TGX2:全域行開關/開關 TGY1、TGY2:全域列開關/開關 TLX1、TLX2:局域行開關/開關/選定局域行開關 TLY1、TLY2:局域列開關/開關/選定局域列開關 TN1、TN2、TN3、TN4:n型金屬氧化物半導體場效電晶體（MOSFET）/電晶體 TP1、TP2:p型金屬氧化物半導體場效電晶體/電晶體 Tref:節點 V11、V12、V21、V22、V31、V32、VL、VM+、VM-:電壓 Vap:電壓/AP寫入電壓 Vdd:電源電位 VH:電壓/高電壓 Vp:電壓/P寫入電壓 Vref:參考電壓/電壓 WL、WLa＜0＞、WLa＜1＞、WLa＜M＞、WLb＜0＞、WLb＜1＞、WLb＜M＞:字元線 WLS:選定字元線 WT:控制訊號/高位準控制訊號 x、y、z:軸
圖1示出根據第一實施例的磁性儲存裝置的方塊圖。 圖2是根據第一實施例的記憶單元陣列的電路圖。 圖3繪示根據第一實施例的記憶單元陣列的一部分。 圖4繪示根據第一實施例的記憶單元陣列的一部分。 圖5繪示根據第一實施例的記憶單元的結構。 圖6繪示根據第一實施例的磁性儲存裝置的態樣。 圖7繪示根據第一實施例的寫入驅動器的元件及連接。 圖8繪示於在根據第一實施例的磁性儲存裝置中寫入資料期間的訊號狀態。 圖9繪示與在根據第一實施例的磁性儲存裝置中寫入資料相關的態樣。 圖10繪示根據第一實施例的在P寫入之前及P寫入之後選定記憶單元的狀態。 圖11繪示根據第一實施例的在AP寫入之前及AP寫入之後選定記憶單元的狀態。 圖12繪示於在根據第一實施例的磁性儲存裝置中寫入資料期間的態樣。 圖13繪示於在根據第一實施例的磁性儲存裝置中寫入資料期間的態樣。 圖14繪示用於比較目的的第一磁性儲存裝置的元件及連接。 圖15示出用於比較目的的第二磁性儲存裝置的元件及連接的一部分。
11:記憶單元陣列
14:列選擇電路
15:行選擇電路
16:寫入電路
161:寫入驅動器
BL:位元線
GBL1:全域位元線
GBL2:全域位元線/配線
GWL1:全域字元線
GWL2:全域字元線/配線
GX、GY、LX、LY:控制訊號
LBL1:局域位元線
LBL2:局域位元線/配線
LWL1:局域字元線
LWL2:局域字元線/配線
M+:第三節點/節點
M-:第四節點/節點
MC:記憶單元/選定記憶單元
N1、S+:第一節點
N2、S-:第二節點
TGX1:全域行開關
TGX2:全域行開關/開關
TGY1、TGY2:全域列開關/開關
TLX1、TLX2:局域行開關/開關/選定局域行開關
TLY1、TLY2:局域列開關/開關/選定局域列開關
WL:字元線

Claims (20)

  1. 一種磁性儲存裝置，包括： 磁阻元件，具有第一端及第二端； 第一開關，位於所述第一端與第一配線之間； 第二開關，位於所述第二端與第二配線之間； 第三開關，位於所述第一端與第三配線之間； 第四開關，位於所述第二端與第四配線之間；以及 驅動器，連接至所述第一配線及所述第二配線且被配置成向所述第一配線供應電流，所述電流具有基於所述第一端處的電壓及所述第二端處的電壓設定的量值。
  2. 如請求項1所述的磁性儲存裝置，更包括： 第五配線，連接至所述第一端且連接於所述第一開關與所述第三開關之間；以及 第六配線，連接至所述第二端且連接於所述第二開關與所述第四開關之間。
  3. 如請求項2所述的磁性儲存裝置，其中 所述第五配線在第三端處連接至所述第一開關且在第四端處連接至所述第三開關，且 所述第六配線在第五端處連接至所述第二開關且在第六端處連接至所述第四開關。
  4. 如請求項1所述的磁性儲存裝置，其中 所述驅動器包括經由所述第一開關連接至所述第一端的第一節點及經由所述第二開關連接至所述第二端的第二節點，且 所述驅動器被配置成自所述第一節點輸出所述電流且在所述第二節點處吸取所述電流。
  5. 如請求項4所述的磁性儲存裝置，其中所述驅動器包括經由所述第三開關連接至所述第一端的第三節點及經由所述第四開關連接至所述第二端的第四節點。
  6. 如請求項4所述的磁性儲存裝置，其中 所述驅動器被配置成接收參考電壓，且 所述電流的所述量值是基於所述第二端處的所述電壓及所述參考電壓以及所述第一端處的所述電壓之和。
  7. 如請求項4所述的磁性儲存裝置，其中 所述驅動器包括運算放大器，且 所述運算放大器被配置成在非反相輸入端子處接收所述第一端處的所述電壓且在反相輸入端子處接收與所述第二端處的所述電壓和參考電壓之和相等的電壓。
  8. 如請求項7所述的磁性儲存裝置，其中 所述驅動器包括第一電晶體， 所述第一電晶體連接至所述第一節點，且 所述第一電晶體的閘極接收所述運算放大器的輸出。
  9. 一種磁性儲存裝置，包括： 磁阻元件，具有第一端及第二端； 運算放大器，具有非反相輸入端子及反相輸入端子，所述非反相輸入端子連接至所述第一端，所述反相輸入端子接收與參考電壓和所述第二端處的電壓之和相等的電壓；以及 第一電晶體，連接於所述第一端與處於第一電位的第一節點之間，所述第一電晶體的閘極接收所述運算放大器的輸出。
  10. 如請求項9所述的磁性儲存裝置，更包括： 第二電晶體，連接於所述第二端與處於第二電位的第二節點之間，所述第二電位低於所述第一電位。
  11. 如請求項10所述的磁性儲存裝置，更包括： 第一配線，連接至所述第一端； 第一開關，連接於所述第一配線與所述第一電晶體之間；以及 第二配線，連接至所述第二端，其中 所述第二電晶體連接於所述第二配線與所述第二節點之間。
  12. 如請求項11所述的磁性儲存裝置，更包括： 第三開關，連接於所述第一配線與所述非反相輸入端子之間；以及 電容器，連接於所述第二配線與所述反相輸入端子之間。
  13. 一種磁性儲存裝置，包括： 磁阻元件，具有第一端及第二端；以及 驅動器，具有連接至所述第一端的第一節點及連接至所述第二端的第二節點，所述驅動器被配置成自所述第一節點供應電流並在所述第二節點處吸取所述電流，所述電流具有基於所述第一端處的電壓及所述第二端處的電壓設定的量值。
  14. 如請求項13所述的磁性儲存裝置，其中 所述驅動器包括連接至所述第一端的第三節點及連接至所述第二端的第四節點，且 所述驅動器被配置成自所述第一節點供應具有基於所述第一節點處的電壓及所述第二節點處的電壓設定的所述量值的所述電流。
  15. 如請求項14所述的磁性儲存裝置，其中所述驅動器被配置成： 接收參考電壓，以及 自所述第一節點供應具有基於所述第四節點處的所述電壓及所述參考電壓以及所述第三節點處的所述電壓之和的量值的所述電流。
  16. 如請求項15所述的磁性儲存裝置，其中 所述驅動器包括運算放大器，且 所述運算放大器在所述非反相輸入端子處接收所述第四節點的所述電壓且在反相輸入端子處接收與所述第三節點處的所述電壓和所述參考電壓之和相等的電壓。
  17. 如請求項16所述的磁性儲存裝置，其中 所述驅動器包括第一電晶體， 所述第一電晶體連接至所述第一節點，且 所述第一電晶體的閘極接收所述運算放大器的輸出。
  18. 如請求項17所述的磁性儲存裝置，更包括： 第一開關，位於所述第一端與第一配線之間； 第二開關，位於所述第二端與第二配線之間； 第三開關，位於所述第一端與第三配線之間；以及 第四開關，位於所述第二端與第四配線之間。
  19. 如請求項18所述的磁性儲存裝置，更包括： 第五配線，連接至所述第一端且連接於所述第一開關與所述第三開關之間；以及 第六配線，連接至所述第二端且連接於所述第二開關與所述第四開關之間。
  20. 如請求項19所述的磁性儲存裝置，其中 所述第五配線在第三端處連接至所述第一開關且在第四端處連接至所述第三開關，且 所述第六配線在第七端處連接至所述第二開關且在第八端處連接至所述第四開關。
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