TW201921631A - 耦合至一記憶體陣列之解碼電路 - Google Patents
耦合至一記憶體陣列之解碼電路Info
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Abstract
在一實例中，一種設備包含在一第一區域中之一記憶體陣列及在與一半導體分開之一第二區域中之解碼電路。該解碼電路耦合至該記憶體陣列中之一存取線。
Description
本發明大體上係關於記憶體裝置，且更特定言之，係關於耦合至一記憶體陣列之解碼電路。
記憶體裝置通常可提供為電腦或其他電子裝置中之內部半導體積體電路。存在許多不同類型之記憶體，包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、電阻可變記憶體及快閃記憶體等。電阻可變記憶體之類型可包含相變材料(PCM)記憶體、可程式化導體記憶體及電阻性隨機存取記憶體(RRAM)等。
為滿足對更高容量記憶體之需求，設計者繼續努力增加記憶體密度，諸如一基底結構(例如，一基底半導體，諸如一半導體基板、一矽基板等) (諸如一晶粒(例如，一晶片))之一給定區域中之記憶體單元之數目。增加記憶體密度之一方式係形成經堆疊記憶體陣列(例如，通常被稱為三維記憶體陣列)。例如，對三維交叉點記憶體存在很大興趣。在一些實例中，三維交叉點記憶體單元可利用一儲存材料作為適於儲存一記憶體位元之一雙態材料，該儲存材料可包含一相變材料、在經程式化時可相變或不可相變之一硫屬化物材料等。
經堆疊記憶體陣列可包含在垂直於基底結構之一方向上堆疊之記憶體單元以增加記憶體單元之數目。在一些實例中，解碼電路可定位於基底結構上及/或基底結構中以用於(例如，回應於位址)存取一經堆疊記憶體陣列中之記憶體單元。
在一實例中，一種設備包含在一第一區域中之一記憶體陣列及在與一半導體分開之一第二區域中之解碼電路。該解碼電路耦合至該記憶體陣列中之一存取線。
本發明之若干實施例提供益處，諸如較高記憶體單元密度。可(例如)藉由定位解碼電路而增加一層疊堆疊中(諸如在一個三維(例如，交叉點)記憶體陣列中)之記憶體單元之層疊之數目，該解碼電路原本可能在先前設備中之一基底結構(諸如一晶粒)上及/或該基底結構中，與該基底結構分開。在一些實例中，基底結構之尺寸且因此晶粒尺寸可藉由將解碼電路定位成與基底結構分開且定位於記憶體陣列上面或下方而減小。
在以下詳細描述中，參考形成其之一部分之隨附圖式，且在隨附圖式中藉由圖解展示特定實例。在圖式中，相同元件符號貫穿若干視圖描述實質上類似組件。可利用其它實例且可在不脫離本發明之範疇之情況下作出結構及電改變。因此，以下詳細描述不應被視為一限制意義，且本發明之範疇僅藉由隨附發明申請專利範圍及其等效物予以定義。
術語半導體可係指(例如)一材料層、一晶圓或一基板，且包含任何基底半導體結構。「半導體」應被理解為包含藍寶石上矽(SOS)技術、絕緣體上矽(SOI)技術、薄膜電晶體(TFT)技術、經摻雜及無摻雜半導體、藉由一基底半導體結構支撐之一矽之磊晶層，以及其他半導體結構。此外，當在以下描述中參考一半導體時，先前程序步驟可用於形成該基底半導體結構中之區域/接面，且術語半導體可包含含有此等區域/接面之下方層。
圖1係根據本發明之若干實施例之一設備(諸如一電子記憶體系統(例如，一記憶體) 100)之一實例的一方塊圖。例如，記憶體100可為一交叉點記憶體，諸如一個三維交叉點記憶體。記憶體100可包含一記憶體裝置102及一控制器104 (諸如一記憶體控制器)。例如，控制器104可包含一處理器。控制器104可耦合至(例如)一主機，且可自該主機接收命令信號(或命令)、位址信號(或位址)及資料信號(或資料)且可將資料輸出至該主機。
記憶體裝置102可包含記憶體單元之一記憶體陣列106。例如，記憶體陣列106可包含本文中所揭示之記憶體陣列之一或多者。根據本發明之若干實施例，記憶體陣列106可包含(例如)一交叉點記憶體陣列，諸如一經堆疊(例如，三維)交叉點記憶體陣列。為一致性及簡潔性，參考一交叉點記憶體陣列進行下文論述；然而，可使用任何其他陣列架構。
記憶體裝置102可包含用以鎖存透過I/O電路112經由I/O連接件110提供之位址信號之位址電路108。位址信號可藉由一列解碼器114及一行解碼器116接收及解碼以存取記憶體陣列106。
記憶體裝置102可藉由使用感測/緩衝電路(在一些實例中其可為讀取/鎖存電路120)感測記憶體陣列行及/或列中之電壓及/或電流變化而讀取記憶體陣列106中之資料。讀取/鎖存電路120可讀取及鎖存來自記憶體陣列106之資料。可包含I/O電路112以用於經由I/O連接件110來與控制器104雙向資料通信。可包含寫入電路122以將資料寫入至記憶體陣列106。
控制電路124可解碼藉由控制連接件126自控制器104提供之信號。此等信號可包含用於控制記憶體陣列106上之操作(包含資料讀取及資料寫入操作)之晶片信號、寫入啟用信號及位址鎖存信號。
例如，控制電路124可包含於控制器104中。控制器104可包含其他電路、韌體、軟體或類似者(無論單獨地或組合地)。控制器104可為一外部控制器(例如，在與記憶體陣列106分開之一晶粒中，無論全部或部分)或一內部控制器(例如，包含於與記憶體陣列106相同之一晶粒中)。例如，一外部控制器可為一狀態機或一記憶體定序器。
熟習此項技術者將瞭解，可提供額外電路及信號，且已簡化圖1之記憶體100。應認知，參考圖1所描述之各種區塊組件之功能性可能未必分割至一積體電路裝置之相異組件或組件部分。例如，一積體電路裝置之一單個組件或組件部分可經調適以執行圖1之一個以上區塊組件之功能性。替代性地，一積體電路裝置之一或多個組件或組件部分可經組合以執行圖1之一單個區塊組件之功能性。
圖2A係根據本發明之若干實施例之可形成記憶體陣列106之一部分之一個三維交叉點記憶體陣列206之一部分的一個三維等角圖。例如，記憶體陣列206可包含記憶體單元之兩個層階(tier) (例如，一子陣列)，諸如堆疊於另一層階記憶體單元(諸如記憶體單元212-2之一記憶體陣列層疊210-2)上面(例如，上方)之記憶體單元212-1之一記憶體陣列層疊210-1。
一記憶體單元212-1 (例如，記憶體單元212-1之各者)可介於一電極(例如，一存取線) 214與一電極(例如，一存取線) 216-1之間且耦合至電極214及電極216-1，且一記憶體單元212-2 (例如，記憶體單元212-2之各者)可介於存取線214與一電極(例如，一存取線) 216-2之間且耦合至存取線214及電極216-2。例如，存取線214及216可為導電線。儘管存取線214及216展示為在圖2A之實例中彼此正交，然存取線214及216並不限於彼此正交，且(例如)可彼此形成除直角以外之角度或可為曲線的。
一存取線(例如，存取線之各者) 214可介於一記憶體單元212-1與一記憶體單元212-2之間且通常耦合至記憶體單元212-1及記憶體單元212-2。例如，一存取線214可為一記憶體單元212-1及一記憶體單元212-2所共有。在一些實例中，一存取線214可為資料線(諸如一位元線)以提供自記憶體單元212-1及212-2讀取之資訊或待儲存至記憶體單元212-1及212-2中之資訊，且一存取線216 (諸如一存取線216-1及216-2)可為一字線。
在一些實例中，通常耦合至一存取線214之記憶體單元212-1可被稱為一行記憶體單元212-1，且通常耦合至一存取線214之記憶體單元212-2可被稱為一行記憶體單元212-2。術語「行」並不需要任何特定定向或線性關係，而替代性地係指記憶體單元與存取線214之間的邏輯關係。在一些實例中，一列記憶體單元212-1可為通常耦合至一存取線216-1之該等記憶體單元212-1，且一列記憶體單元212-2可為通常耦合至一存取線216-2之該等記憶體單元212-2。例如，一列記憶體單元可(但不需要)包含通常耦合至一存取線216之所有記憶體單元。
術語「耦合」可包含在不具有中介元件之情況下電耦合、直接耦合及/或直接連接(例如，藉由直接實體接觸)或與中介元件間接耦合及/或間接連接。術語耦合可進一步包含彼此協作或互動(例如，如在一因果關係中)之兩個或兩個以上元件。
在一些實例中，一記憶體單元212 (例如，記憶體單元212-1及212-2之各者)可包含一存取組件(例如，一選擇裝置)，諸如一切換裝置218及耦合至切換裝置218之一儲存元件220。一儲存元件220 (例如，記憶體單元212-1及212-2之各者之儲存元件)可用以儲存資訊。例如，一儲存元件220可用以儲存表示一位元之一分率、一單個位元或多個位元之一值之一值。切換裝置218可用於存取相同記憶體單元中之儲存元件220。
一儲存元件220可為一電阻元件，諸如一可變電阻元件。例如，一儲存元件220可包含一材料，其中該材料之至少一部分可在不同狀態(例如，不同材料相)之間改變(例如，在一寫入操作中)。例如，該等不同狀態可具有一不同電阻值範圍。不同電阻值可用以表示儲存於一記憶體單元212中之資訊之不同值。
切換裝置218可包含一材料，其中該材料之至少一部分可用以在一非導電狀態與一導電狀態之間改變(例如，切換)。例如，當在一記憶體操作中選擇記憶體單元212之一者時，可包含記憶體陣列206之一記憶體裝置(諸如記憶體裝置102)可引起選定記憶體單元212之切換裝置218開啟(例如，自一非導電狀態改變至一導電狀態)。此可容許對選定記憶體單元212之儲存元件220之存取。在一些實施例中，一單個自選擇儲存材料(未展示)組合切換裝置及儲存元件之功能。
可藉由跨一記憶體單元212施加一電壓差而存取該記憶體單元212 (諸如用於讀取或寫入(例如，程式化))。例如，可藉由施加一相對低電壓或一負電壓至一存取線216-1及施加一相對高電壓或一正電壓至一存取線214以產生跨一記憶體單元212-1之一電壓差而存取記憶體單元212-1，且可藉由施加一相對低電壓或一負電壓至一存取線216-2及施加一相對高電壓或一正電壓至一存取線214以產生跨一記憶體單元212-2之一電壓差而存取記憶體單元212-2以用於讀取或寫入。
儲存元件220可包含一可變電阻儲存材料。例如，儲存元件220可包含一硫屬化物材料，該硫屬化物材料可由各種經摻雜或無摻雜材料形成，可為或可不為一相變材料，且在讀取及/或寫入記憶體單元期間可經歷或可不經歷一相變。在一些實例中，儲存元件220可包含三元組合物(其可包含硒(Se)、砷(As)及鍺(Ge))、四元組合物(其可包含矽(Si)、Se、As及Ge)等。
一相變材料可在一結晶狀態(有時被稱為結晶相)與一非晶狀態(有時被稱為非晶相)之間改變。該相變材料在其處於該結晶狀態中時可具有一個電阻值且在其處於該非晶狀態中時具有另一電阻值。相變材料之此等不同電阻值可表示儲存於一儲存元件(諸如一儲存元件220)中之資訊之不同值。
在一些實例中，一切換裝置218可包含一可變電阻材料(例如，相變材料)。然而，一切換裝置218之材料可使得其可僅作為一切換器操作(例如，並不用以儲存資訊)以容許對儲存元件220之存取。例如，一切換裝置218可包含可組態一切換裝置218以作為一雙向定限開關(ovonic threshold switch) (OTS)操作之一相變材料(諸如硫屬化物)。
一雙向定限開關可具有一臨限電壓(Vt)，使得該雙向定限開關可在跨其之一電壓超過該Vt時，自一非導電狀態(例如，一高電阻狀態)切換至一導電狀態(一較低電阻狀態)。例如，當雙向定限開關處於該導電狀態中時，一電流量可流動通過該雙向定限開關。當該電流量達到一特定值(例如，一保持電流值)時，雙向定限開關可切換回至非導電狀態。若跨雙向定限開關之電壓之極性改變，則亦可發生雙向定限開關之此切換。
在其中一切換裝置218可經組態為一雙向定限開關之實例中，記憶體裝置可引起耦合至一選定記憶體單元212 (例如，一記憶體單元212-1或212-2)之兩條選定線(諸如一存取線214及一存取線216 (例如，存取線216-1或216-2))之間的一電壓差具有值，使得藉由一選定記憶體單元212之切換裝置218形成之該雙向定限開關可自一非導電狀態切換至一導電狀態。此可容許對該選定記憶體單元之存取。
在其他實例中，記憶體單元212可自選擇，且因此可不包含一相異切換裝置218及一相異儲存元件220。例如，各記憶體單元212可包含可作為一選擇器材料(例如，一切換材料)及一儲存材料之一材料(諸如硫屬化物)，使得各記憶體單元212可作為一選擇器裝置及一記憶體元件兩者。
圖2B係根據本發明之若干實施例之一記憶體裝置202 (諸如一記憶體裝置102之一部分)之一部分的一剖面圖。在一些實例中，記憶體裝置202可包含記憶體陣列206。例如，圖2B展示沿著圖2A中之線2B-2B獲取之記憶體陣列206之一剖面。代替圖2A之陣列，可使用其他陣列架構(未展示)，諸如以各層階中(例如，在具有垂直支柱之各層之交叉處)之記憶體單元為特徵之三維多層階架構。描述將藉由參考結合圖2A所描述之陣列而繼續。
一存取線216-2可藉由一導體236耦合至一半導體232中之一源極/汲極230，且一存取線216-1可藉由一導體242耦合至半導體232中之一源極/汲極240。一選擇電晶體246可包含半導體232中之一閘極247、源極/汲極230及一源極/汲極248。例如，源極/汲極248可藉由一導體(例如，一接觸件) 252耦合至一導電節點250 (諸如一選擇電壓節點)。當啟動選擇電晶體246時，節點(例如，一選擇電壓節點) 250可(例如)供應一選擇電壓(諸如一相對低電壓或一負電壓)至存取線216-2。例如，選擇電晶體246可將存取線216-2選擇性地耦合至節點250。
一選擇電晶體258可包含半導體232中之一閘極259、源極/汲極240及一源極/汲極260。例如，源極/汲極260可藉由一導體(例如，一接觸件) 264耦合至一節點(例如，一選擇電壓節點) 262。當啟動選擇電晶體258時，節點262可(例如)供應一選擇電壓(諸如一相對低電壓或一負電壓)至存取線216-1。例如，選擇電晶體258可用以將存取線216-1選擇性地耦合至節點262。在一些實例中，選擇電晶體246及258可在半導體232上及/或在半導體232中。
在一些實例中，節點250及262可在可包含佈線之一區域265中，諸如一金屬區域(例如，其可被稱為一金屬1區域)。用於存取通常耦合至一存取線216-1之(例如，一列)記憶體單元212-1及用於存取通常耦合至一存取線216-2之(例如，一列)記憶體單元212-2且可包含選擇電晶體246及258之(諸如列解碼器114之)區域解碼電路可在半導體232上及/或在半導體232中。例如，該區域解碼電路可用以將節點250及262分別選擇性地耦合至存取線216-2及216-1。
區域265可包含佈線，該佈線可包含節點250及262。區域265可介於存取線216-2且因此記憶體陣列206與半導體232之一上(例如，一最上)表面270且因此半導體232上及/或半導體232中之區域解碼電路之間。例如，記憶體陣列206可位於半導體232之上表面270及半導體232上及/或半導體232中之區域解碼電路上方。例如，記憶體陣列206可在一區域271中。
在一些實例中，在半導體232上執行之製造操作(諸如形成隔離區域、導電井、電晶體(例如，電晶體246及258)及源極/汲極(例如，源極/汲極230、240、248及260))可被稱為前段製程處理。例如，包含半導體232、源極/汲極230、240、248及260及電晶體246及256之一區域272可在前段製程處理期間形成且可被稱為一前段區域。
在先前記憶體裝置中，例如，(諸如列解碼器114及行解碼器116之)區域解碼電路之大部分(例如，全部)可在半導體上及/或在半導體中。例如，對於一些先前記憶體裝置，用於存取通常耦合至存取線216-1及216-2之記憶體單元群組(例如，列)及通常耦合至存取線214之記憶體單元群組(例如，行)之解碼電路可在半導體上及/或在半導體中。此外，隨著記憶體需求增加，記憶體陣列層疊(諸如記憶體陣列層疊210)之數目可增加。例如，可存在比記憶體陣列206中之兩個記憶體陣列層疊多得多之記憶體陣列層疊。隨著記憶體陣列層疊之數目增加，半導體上及/或半導體中之解碼電路之數量亦增加。此可導致增加之半導體區域且因此增加之晶粒尺寸。例如，可限制記憶體陣列層疊之數目以維持一固定半導體區域。
本發明之實施例將用於解碼器之至少一者(諸如行解碼器116)之區域解碼電路定位於記憶體陣列206上方。例如，(諸如行解碼器116之)解碼電路275可位於記憶體陣列206上面且定位於一區域276中。例如，區域271且因此記憶體陣列206可介於區域276且因此解碼電路275與區域272且因此半導體232及可在半導體232上及/或在半導體232中之解碼電路之間。例如，區域271可介於區域276與區域265之間。
將區域276中之解碼電路275定位於記憶體陣列206上方而非定位於區域272中可容許增加之記憶體單元密度。例如，可在不明顯增加半導體之尺寸之情況下增加更多層疊。在一些實例中，將解碼電路275定位於記憶體陣列206上方同時保持層疊之數目固定可容許半導體232之尺寸減小，因為原先可在先前記憶體裝置中之區域272中且因此半導體上及/或半導體中之解碼電路現可定位於記憶體陣列上方。
在圖2B之實例中，包含區域265、區域271且因此記憶體陣列206及區域276且因此解碼電路275之一區域可(例如)被稱為一後段區域。該後段區域可在前段處理期間所形成之區域272之後形成，且可在可被稱為後段製程處理之製程期間形成。例如，區域265、271及275可在後段製程處理期間形成。在一些實例中，接觸件(例如，接觸件252及264)及節點250可包含於區域265中，且因此可在後段處理期間形成。
解碼電路275可用於記憶體陣列206，諸如用於通常耦合至存取線214之各者之記憶體單元212-1及212-2之群組。例如，形成於一介電質中之開口280中之導體278 (諸如通孔)可將解碼電路275耦合至存取線214之對應者。
儘管圖2B之實例繪示導體278及開口280於圖2B之剖面中且穿過存取線216-1，然導體278及開口可形成於一不同平面中且可不穿過存取線216-1。例如，存取線214可延伸至平行於圖2B之正面之另一平面且超出存取線216-1及216-2 (在此處其等將由導體278接觸)。儘管圖2B為簡單起見展示解碼電路275耦合至僅兩條存取線214，然解碼電路275可耦合至存取線214之各者。
例如，一導體278可將解碼電路275之一對應觸發裝置282，諸如一個二極體(例如，多晶矽薄膜二極體、非晶矽薄膜二極體、磊晶二極體等)或一電晶體(例如，多晶矽薄膜電晶體、非晶矽薄膜電晶體、磊晶電晶體等)耦合至解碼電路275之一對應選擇裝置(諸如一切換裝置284)。例如，一導體278可將一對應切換裝置284及一對應觸發裝置282耦合至存取線214之一對應者。
例如，一切換裝置284可如上文所述用於一切換裝置218。例如，切換裝置284可為一OTS且可包含一電壓切換材料(諸如硫屬化物)。
形成於一介電質中之一開口287中之一導體285 (諸如一通孔)可將切換裝置284耦合至可耦合至諸如用於供應讀取/寫入電壓之讀取/寫入電路之一全域解碼節點286。例如，切換裝置284可將全域解碼節點286選擇性地耦合至對應存取線214。例如，當啟動切換裝置284時，全域解碼節點286可耦合至對應存取線214。例如，應注意觸發裝置282、切換裝置284及全域解碼節點286可在後段製程處理期間形成。
一觸發裝置282 (例如，觸發裝置282之各者)可藉由一導線288耦合至一預解碼器(例如，其可在半導體232中或在半導體232上)。例如，該預解碼器可解碼位址且可將一控制信號發送至耦合至對應於該位址之一存取線214之一觸發裝置282以選擇(例如，啟動)觸發裝置282，且因此選擇存取線214。
在一些實例中，啟動一觸發裝置282可引起觸發裝置282啟動一對應切換裝置284。例如，一經啟動觸發裝置282可作用以引起一臨限電流流動通過切換裝置284，此可啟動切換裝置284。經啟動之切換裝置284可引起全域解碼節點286上之一電壓(例如，相對高電壓或一正電壓)施加至可耦合至一目標記憶體單元(諸如一對記憶體單元212-1及212-2之一者)之對應存取線214。
同時，一電壓(例如，一相對低電壓或一負電壓)可自節點250提供至一存取線216-2以選擇耦合至存取線214之該對記憶體單元212-1及212-2之目標記憶體單元212-2，或自節點262提供至一存取線216-1以選擇耦合至存取線214之該對記憶體單元212-1及212-2之目標記憶體單元212-1。例如，存取線214與存取線216-1之間的電壓差可引起目標記憶體單元212-1之切換裝置218選擇記憶體單元212-1，或存取線214與存取線216-2之間的電壓差可引起目標記憶體單元212-2之切換裝置218選擇記憶體單元212-2。
儘管圖2B之實例繪示區域276且因此解碼電路275位於區域271且因此記憶體陣列206上面(例如，上方)，然在一些實例中，區域276可位於記憶體陣列206下方。例如，區域276且因此解碼電路275可介於區域265與區域271之間，且仍可在後段處理期間形成於後段區域中。例如，解碼器電路275可在形成記憶體陣列206之前在後段處理期間形成且可(例如)減少在形成該記憶體陣列之後之處理量。例如，區域276可與半導體分開(例如，不在半導體中或半導體上)以便不增加半導體之尺寸。
觸發裝置282及切換裝置284可形成於記憶體陣列206下方且可以類似於圖2B中所展示之方式之一方式彼此耦合。各自觸發裝置282及切換裝置284之各者可接著藉由一導體耦合至各個別存取線214。各切換裝置284可藉由一導體耦合至一全域解碼節點286，例如，其中全域解碼節點286可定位於區域271上方或下方。例如，觸發裝置282及切換裝置284可與半導體分開。
圖3係可為記憶體裝置102之一部分之一記憶體裝置302之一部分的一方塊圖。例如，記憶體裝置302可包含可類似於(例如，相同於)如上所述之區域272之一區域372且可包含可類似於(例如，相同於)如上所述之半導體232之一半導體332。可類似於(例如，相同於)如上所述之區域265之一區域365可位於半導體332上面。一區域371-1可位於區域365上面且可類似於(例如，相同於)如上所述之區域271且可包含可類似於(例如，相同於)如上所述之記憶體陣列206之記憶體陣列306-1。一區域376-1可位於區域371-1上面且可類似於(例如，相同於)如上所述之區域276且可包含可類似於(例如，相同於)如上所述之解碼器275之解碼器375-1。一區域371-2可位於區域376-1上面且可類似於(例如，相同於)如上所述之區域271且可包含可類似於(例如，相同於)如上所述之記憶體陣列206之記憶體陣列306-2。例如，記憶體陣列306-1及306-2可包含記憶體單元之多個層疊，諸如如上文結合圖2A及圖2B所描述之記憶體陣列層疊210-1及210-2。一區域376-2可位於區域371-2上面且可類似於(例如，相同於)如上所述之區域276且可包含可類似於(例如，相同於)如上所述之解碼器275之解碼器375-2。可類似於(例如，相同於)全域存取節點286之一全域存取節點386可位於區域376-2上面。
在一些實例中，區域372中之可位於半導體332上及/或半導體332中之解碼器電路可用以將區域365中之選擇電壓節點選擇性地耦合至記憶體陣列306-1及306-2中之存取線(其等例如通常可耦合至記憶體陣列306-1及306-2中之記憶體單元列)，此係諸如以類似於(例如，相同於)如上所述之區域272中之位於半導體232上及/或半導體232中之解碼器電路用以將區域265中之選擇電壓節點250及262分別選擇性地耦合至存取線216-2及216-1之一方式。例如，區域372中之可位於半導體332上及/或半導體332中之選擇電晶體可介於區域365中之選擇電壓節點與記憶體陣列306-1及306-2中之存取線(其等例如通常可耦合至記憶體單元列)之間且耦合至該等選擇電壓節點及該等存取線。
解碼器375-1可用以將全域存取節點386選擇性地耦合至記憶體陣列306-1之存取線(其等例如通常可耦合至記憶體陣列306-1之記憶體單元行)，此係以類似於(例如，相同於)如上所述之解碼器275用以將全域存取線286選擇性地耦合至存取線214之一方式。解碼器375-2可用以將全域存取節點386選擇性地耦合至記憶體陣列306-2之存取線(其等例如通常可耦合至記憶體陣列306-2之記憶體單元行)，此係以類似於(例如，相同於)如上所述之解碼器275用以將全域存取線286選擇性地耦合至存取線214之一方式。例如，解碼器375-1及375-2可各包含觸發裝置(諸如上文所描述之觸發裝置282)及切換裝置(諸如上文所描述之切換裝置284)，其中解碼器375-1之一觸發裝置及一切換裝置可介於全域存取節點386與記憶體陣列306-1中之一存取線(其例如通常可耦合至記憶體陣列306-1之記憶體單元行)之間且耦合至全域存取節點386及該存取線。解碼器375-2之一觸發裝置可耦合至解碼器375-2之一切換裝置，且解碼器375-2之該觸發裝置及該切換裝置可介於全域存取節點386與記憶體陣列306-2中之一存取線(其例如通常可耦合至記憶體陣列306-2之記憶體單元行)之間且耦合至全域存取節點386及該存取線。
在一些實例中，區域371-1且因此記憶體陣列306-1可位於區域376-1且因此解碼器375-1上面，使得區域376-1可介於區域371-1與區域365之間，及/或區域371-2且因此記憶體陣列306-2可位於區域376-2且因此解碼器375-2上面，使得區域371-2可介於區域376-2與全域存取節點386之間。在一些實例中，全域存取節點386可在區域371-1、376-1、371-2及376-2下方(例如，在區域365之一部分上方)。
例如，應注意原本可在先前記憶體裝置中之區域372中及/或半導體332上及/或半導體332中之解碼器375可與半導體分開且現位於可在其等對應記憶體陣列上方或下方之區域376-1及376-2中。例如，區域365，諸如一金屬區域(例如，一佈線區域)可介於半導體與區域376-1及/或區域371-1之間。因此，解碼器不會如可在先前記憶體裝置中發生般貢獻半導體之尺寸。
儘管在本文中已繪示及描述特定實例，然一般技術者將瞭解，經計算以達成相同結果之一配置可替代所展示之特定實施例。本發明旨在涵蓋本發明之一或多項實施例之調適或變動。應理解，已以一闡釋性方式且非一限制性方式作出上文描述。應參考隨附發明申請專利範圍連同此等發明申請專利範圍所授權之等效物之全範圍而判定本發明之一或多項實例之範疇。
100‧‧‧電子記憶體系統/記憶體
102‧‧‧記憶體裝置
104‧‧‧控制器
106‧‧‧記憶體陣列
108‧‧‧位址電路
110‧‧‧I/O連接件
112‧‧‧I/O電路
114‧‧‧列解碼器
116‧‧‧行解碼器
120‧‧‧讀取/鎖存電路
122‧‧‧寫入電路
124‧‧‧控制電路
126‧‧‧控制連接件
202‧‧‧記憶體裝置
206‧‧‧三維交叉點記憶體陣列/記憶體陣列
210-1‧‧‧記憶體陣列層疊
210-2‧‧‧記憶體陣列層疊
212-1‧‧‧記憶體單元
212-2‧‧‧記憶體單元
214‧‧‧電極/存取線
216-1‧‧‧電極/存取線
216-2‧‧‧電極/存取線
218‧‧‧切換裝置
220‧‧‧儲存元件
230‧‧‧源極/汲極
232‧‧‧半導體
236‧‧‧導體
240‧‧‧源極/汲極
242‧‧‧導體
246‧‧‧選擇電晶體/電晶體
247‧‧‧閘極
248‧‧‧源極/汲極
250‧‧‧導電節點/節點/選擇電壓節點
252‧‧‧導體/接觸件
258‧‧‧選擇電晶體/電晶體
259‧‧‧閘極
260‧‧‧源極/汲極
262‧‧‧節點/選擇電壓節點
264‧‧‧導體/接觸件
265‧‧‧區域
270‧‧‧上表面
271‧‧‧區域
272‧‧‧區域
275‧‧‧解碼電路/解碼器電路/解碼器
276‧‧‧區域
278‧‧‧導體
280‧‧‧開口
282‧‧‧觸發裝置
284‧‧‧切換裝置
285‧‧‧導體
286‧‧‧全域解碼節點/全域存取節點/全域存取線
287‧‧‧開口
288‧‧‧導線
302‧‧‧記憶體裝置
306-1‧‧‧記憶體陣列
306-2‧‧‧記憶體陣列
332‧‧‧半導體
365‧‧‧區域
371-1‧‧‧區域
371-2‧‧‧區域
372‧‧‧區域
375-1‧‧‧解碼器
375-2‧‧‧解碼器
376-1‧‧‧區域
376-2‧‧‧區域
386‧‧‧全域存取節點
圖1係根據本發明之若干實施例之一設備之一實例的一方塊圖。
圖2A係根據本發明之若干實施例之一記憶體陣列之一部分之一實例的一個三維等角圖。
圖2B係根據本發明之若干實施例之一設備之一部分之一剖面圖。
圖3係根據本發明之若干實施例之一設備之另一實例的一方塊圖。
Claims (20)
- 一種設備，其包括： 一記憶體陣列，其在一第一區域中；及 解碼電路，其在與一半導體分開之一第二區域中； 其中該解碼電路耦合至該記憶體陣列中之一存取線。
- 如請求項1之設備，其中 該存取線係一第一存取線； 該記憶體陣列包括： 一第一記憶體單元，其介於該第一存取線與一第二存取線之間且耦合至該第一存取線及該第二存取線；及 一第二記憶體單元，其介於該第一存取線與一第三存取線之間且耦合至該第一存取線及該第三存取線；且 該第一存取線介於該第一記憶體單元與該第二記憶體單元之間。
- 如請求項2之設備，其中該第一記憶體單元及該第二記憶體單元各包括一電阻元件。
- 如請求項2之設備，其中該第二存取線及該第三存取線各耦合至一第三區域中之在一半導體上及/或在該半導體中之額外解碼器電路。
- 如請求項1至4中任一項之設備，其進一步包括耦合至該解碼器之一全域解碼節點。
- 如請求項1至4中任一項之設備，其進一步包括介於該半導體與該解碼器之間的一金屬區域。
- 如請求項1至3中任一項之設備，其進一步包括在該第二區域上面之一第三區域中之一額外記憶體陣列及在該第三區域上面之一第四區域中之額外解碼電路，其中該額外解碼電路耦合至該額外記憶體陣列。
- 一種設備，其包括： 一記憶體陣列，其與一半導體分開； 一觸發裝置，其與該半導體分開且耦合至該記憶體陣列中之一存取線；及 一選擇裝置，其與該半導體分開且耦合至該觸發裝置及該存取線。
- 如請求項8之設備，其中該選擇裝置包括一電壓切換材料。
- 如請求項8之設備，其中該選擇裝置包括硫屬化物。
- 如請求項8之設備，其中該選擇裝置係一雙向定限開關。
- 如請求項8至11中任一項之設備，其中該觸發裝置包括一個二極體或一電晶體。
- 如請求項8之設備，其中該觸發裝置係用以回應於該觸發裝置接收一信號而啟動該選擇裝置。
- 如請求項8及13中任一項之設備，其中該選擇裝置係用以將該存取線耦合至一全域解碼節點。
- 如請求項8及13中任一項之設備，其中該觸發裝置進一步耦合至一預解碼器。
- 如請求項8及13中任一項之設備，其中觸發裝置及該選擇裝置係在該記憶體陣列上面。
- 一種形成一設備之方法，其包括： 在一第一區域中形成一記憶體陣列； 形成耦合至該記憶體陣列中之一存取線之一導體； 形成在一第二區域中且耦合至該導體之一觸發裝置；及 形成在該第二區域中且耦合至該導體之一選擇裝置。
- 如請求項17之方法，其進一步包括形成耦合至該選擇裝置之一全域解碼節點，使得該第二區域介於該第一區域與該全域解碼節點之間。
- 如請求項17之方法，其中該存取線係一第一存取線，且其中形成該記憶體陣列包括： 形成耦合至一第二存取線之一第一記憶體單元； 形成耦合至該第一記憶體單元之該第一存取線，使得該第一記憶體單元介於該第一存取線與該第二存取線之間； 形成耦合至該第一存取線之一第二記憶體單元，使得該第一存取線介於該第一記憶體單元與該第二記憶體單元之間；及 形成耦合至該第二記憶體單元之一第三存取線，使得該第二記憶體單元介於該第一存取線與該第三存取線之間。
- 如請求項17至19中任一項之方法，其中在後段製程處理期間形成該觸發裝置及該選擇裝置。
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Cited By (3)
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|---|---|---|---|---|
| US11482492B2 (en) | 2020-07-10 | 2022-10-25 | Micron Technology, Inc. | Assemblies having conductive interconnects which are laterally and vertically offset relative to one another |
| TWI789138B (zh) * | 2021-09-30 | 2023-01-01 | 大陸商武漢新芯集成電路製造有限公司 | 存儲器件及其製備方法 |
| US11605640B1 (en) | 2021-09-30 | 2023-03-14 | Wuhan Xinxin Semiconductor Manufacturing Co., Ltd. | Storage device and manufacturing method thereof |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US10740188B2 (en) * | 2018-12-07 | 2020-08-11 | Winbond Electronics Corp. | Volatile memory device and method for efficient bulk data movement, backup operation in the volatile memory device |
| US10754802B2 (en) * | 2019-01-09 | 2020-08-25 | Intel Corporation | Dynamically remapping in-process data transfers |
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| KR102628829B1 (ko) | 2021-10-18 | 2024-01-24 | 주식회사 엘지유플러스 | VPN (Virtual Private Network) 서비스를 제공하는 방법 및 장치 |
Family Cites Families (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004079033A (ja) * | 2002-08-12 | 2004-03-11 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP4907916B2 (ja) * | 2005-07-22 | 2012-04-04 | オンセミコンダクター・トレーディング・リミテッド | メモリ |
| US7619917B2 (en) * | 2006-11-28 | 2009-11-17 | Qimonda North America Corp. | Memory cell with trigger element |
| US7466584B1 (en) * | 2008-01-02 | 2008-12-16 | Ovonyx, Inc. | Method and apparatus for driving an electronic load |
| US8194433B2 (en) * | 2008-02-20 | 2012-06-05 | Ovonyx, Inc. | Method and apparatus for accessing a bidirectional memory |
| US7885100B2 (en) | 2008-03-12 | 2011-02-08 | Hynix Semiconductor Inc. | Phase change random access memory and layout method of the same |
| US8223580B2 (en) * | 2008-06-17 | 2012-07-17 | Ovonyx, Inc. | Method and apparatus for decoding memory |
| JP5127665B2 (ja) | 2008-10-23 | 2013-01-23 | 株式会社東芝 | 半導体記憶装置 |
| US8351264B2 (en) | 2008-12-19 | 2013-01-08 | Unity Semiconductor Corporation | High voltage switching circuitry for a cross-point array |
| WO2010104918A1 (en) | 2009-03-10 | 2010-09-16 | Contour Semiconductor, Inc. | Three-dimensional memory array comprising vertical switches having three terminals |
| KR101566407B1 (ko) * | 2009-03-25 | 2015-11-05 | 삼성전자주식회사 | 적층 메모리 소자 |
| JP2010263211A (ja) | 2009-05-04 | 2010-11-18 | Samsung Electronics Co Ltd | 積層メモリ素子 |
| US20100308296A1 (en) | 2009-06-09 | 2010-12-09 | Agostino Pirovano | Phase change memory cell with self-aligned vertical heater |
| US8847186B2 (en) | 2009-12-31 | 2014-09-30 | Micron Technology, Inc. | Self-selecting PCM device not requiring a dedicated selector transistor |
| US8547720B2 (en) | 2010-06-08 | 2013-10-01 | Sandisk 3D Llc | Non-volatile memory having 3D array of read/write elements with efficient decoding of vertical bit lines and word lines |
| US8507353B2 (en) | 2010-08-11 | 2013-08-13 | Samsung Electronics Co., Ltd. | Method of forming semiconductor device having self-aligned plug |
| US8345472B2 (en) | 2010-12-21 | 2013-01-01 | Intel Corporation | Three-terminal ovonic threshold switch as a current driver in a phase change memory |
| US8482955B2 (en) | 2011-02-25 | 2013-07-09 | Micron Technology, Inc. | Resistive memory sensing methods and devices |
| US9269425B2 (en) * | 2011-12-30 | 2016-02-23 | Sandisk 3D Llc | Low forming voltage non-volatile storage device |
| US9245926B2 (en) | 2012-05-07 | 2016-01-26 | Micron Technology, Inc. | Apparatuses and methods including memory access in cross point memory |
| US8803118B2 (en) | 2012-05-29 | 2014-08-12 | Micron Technology, Inc. | Semiconductor constructions and memory arrays |
| US9117503B2 (en) | 2012-08-29 | 2015-08-25 | Micron Technology, Inc. | Memory array plane select and methods |
| US8841649B2 (en) | 2012-08-31 | 2014-09-23 | Micron Technology, Inc. | Three dimensional memory array architecture |
| US8729523B2 (en) | 2012-08-31 | 2014-05-20 | Micron Technology, Inc. | Three dimensional memory array architecture |
| US10546998B2 (en) | 2013-02-05 | 2020-01-28 | Micron Technology, Inc. | Methods of forming memory and methods of forming vertically-stacked structures |
| US9166158B2 (en) | 2013-02-25 | 2015-10-20 | Micron Technology, Inc. | Apparatuses including electrodes having a conductive barrier material and methods of forming same |
| US9047943B2 (en) * | 2013-03-05 | 2015-06-02 | Sandisk 3D Llc | Non-volatile storage system biasing conditions for standby and first read |
| US9368205B2 (en) * | 2013-08-26 | 2016-06-14 | Intel Corporation | Set and reset operation in phase change memory and associated techniques and configurations |
| CN104978990B (zh) | 2014-04-14 | 2017-11-10 | 成都海存艾匹科技有限公司 | 紧凑型三维存储器 |
| WO2015186164A1 (ja) * | 2014-06-02 | 2015-12-10 | 株式会社日立製作所 | 半導体記憶装置 |
| KR102219293B1 (ko) * | 2014-07-28 | 2021-02-23 | 삼성전자 주식회사 | 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법 |
| JP5900672B2 (ja) * | 2015-01-30 | 2016-04-06 | セイコーエプソン株式会社 | 記憶装置、集積回路装置及び電子機器 |
| KR20160124294A (ko) * | 2015-04-16 | 2016-10-27 | 삼성전자주식회사 | 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법 |
| KR102395193B1 (ko) * | 2015-10-27 | 2022-05-06 | 삼성전자주식회사 | 메모리 소자 및 그 제조 방법 |
| US10134470B2 (en) | 2015-11-04 | 2018-11-20 | Micron Technology, Inc. | Apparatuses and methods including memory and operation of same |
| US9978810B2 (en) | 2015-11-04 | 2018-05-22 | Micron Technology, Inc. | Three-dimensional memory apparatuses and methods of use |
| US9679650B1 (en) | 2016-05-06 | 2017-06-13 | Micron Technology, Inc. | 3D NAND memory Z-decoder |
| US9613689B1 (en) * | 2016-07-08 | 2017-04-04 | Sandisk Technologies Llc | Self-selecting local bit line for a three-dimensional memory array |
-
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-
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2019
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-
2021
- 2021-12-14 US US17/550,668 patent/US11769538B2/en active Active
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11482492B2 (en) | 2020-07-10 | 2022-10-25 | Micron Technology, Inc. | Assemblies having conductive interconnects which are laterally and vertically offset relative to one another |
| TWI789138B (zh) * | 2021-09-30 | 2023-01-01 | 大陸商武漢新芯集成電路製造有限公司 | 存儲器件及其製備方法 |
| US11605640B1 (en) | 2021-09-30 | 2023-03-14 | Wuhan Xinxin Semiconductor Manufacturing Co., Ltd. | Storage device and manufacturing method thereof |
| TWI800131B (zh) * | 2021-09-30 | 2023-04-21 | 大陸商武漢新芯集成電路製造有限公司 | 存儲裝置及其製備方法 |
| US11844210B2 (en) | 2021-09-30 | 2023-12-12 | Wuhan Xinxin Semiconductor Manufacturing Co., Ltd. | Storage device and manufacturing method thereof |
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