JP2020532861A - メモリアレイに結合される復号回路 - Google Patents

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Abstract

実施例において、装置は、半導体から離れたメモリアレイ、半導体から離れてメモリアレイ中のアクセス線に結合されるトリガデバイス、半導体から離れてトリガデバイスおよびアクセス線に結合される選択デバイス、ならびに半導体から離れた第二領域中に復号回路を備える。この復号回路は、メモリアレイ中のアクセス線に結合される。【選択図】図２Ｂ

Description

本開示は、一般的にメモリデバイスに関し、さらに特に、メモリアレイに結合される復号回路に関する。
メモリデバイスを内部の、半導体、集積回路としてコンピュータまたは他の電子機器中に典型的に提供することができる。多くの異なるメモリタイプがあり、これらのメモリタイプは、とりわけ、ランダムアクセスメモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、抵抗可変メモリ、およびフラッシュメモリなどを含む。抵抗可変メモリのタイプは、とりわけ、相変化材料（ＰＣＭ）メモリ、プログラマブル導体メモリ、および抵抗変化型ランダムアクセスメモリ（ＲＲＡＭ）などを含むことができる。
より大容量のメモリに対する需要を満たすために、設計者らは、ダイ（例えば、チップ）などの基部構造（例えば、半導体基板、シリコン基板などのような基部半導体）の所与の領域中のメモリセルの数などの、メモリ密度を増加させるように努めている。メモリ密度を増加させる１つの方式は、積層メモリアレイ（例えば、三次元メモリアレイとよく称される）を形成することである。例えば、三次元クロスポイントメモリに相当な関心がある。いくつかの実施例において、三次元クロスポイントメモリセルは、メモリビットを格納するのに適している２つの状態の材料として、相変化材料を含むことができるストレージ材料、プログラミング時に相変化してもよいし、しなくてもよいカルコゲナイド材料などを利用することができる。
積層メモリアレイは、基部構造に垂直な一方向に積層されるメモリセルを含み、メモリセル数を増加させることができる。いくつかの実施例において、復号回路は、（例えば、アドレスに応答して）積層メモリアレイ中のメモリセルにアクセスするために基部構造上に、および／またはこの基部構造中に位置していることができる。
本開示の複数の実施形態に従う、装置の実施例のブロック図である。 本開示の複数の実施形態に従う、メモリアレイの一部の実施例の三次元等角図である。 本開示の複数の実施形態に従う、装置の一部の断面図である。 本開示の複数の実施形態に従う、装置の別の実施例のブロック図である。
実施例において、装置は、半導体から離れた、第一領域中にメモリアレイ、第二領域中に復号回路を備える。この復号回路は、メモリアレイ中のアクセス線に結合される。
本開示の複数の実施形態は、より高いメモリセル密度などの利点を提供する。三次元（例えば、クロスポイント）メモリアレイ中などの、デッキスタック中のメモリセルのデッキ数は、例えば、以前の装置において、本来であればダイなどの基部構造上に、および／またはこの基部構造中にあったかもしれない、復号回路を基部構造から離して配置することによって増加することができる。いくつかの実施例において、基部構造のサイズ、したがってダイサイズは、基部構造から離して、メモリアレイ上に、またはこのメモリアレイより下に復号回路を配置することによって縮小することができる。
以下の詳細な説明において、本明細書の一部を形成し、例示として、具体的な実施例が示される、添付の図面の参照を行う。図面において、同様の数字は、いくつかの図面全体を通して実質的に類似した構成要素を説明する。本開示の範囲から逸脱することなく、他の実施例を利用することができ、構造的な、そして電気的な変更を行うことができる。したがって、以下の詳細な説明は、限定的な意味に取られず、本開示の範囲を添付の特許請求の範囲およびそれらの均等物によって定義するに過ぎない。
半導体という用語は、例えば、材料層、ウェハ、または基板を指すことができ、いずれかの基部半導体構造を有する。「半導体」は、サファイア上のシリコン（ＳＯＳ）技術、絶縁体上のシリコン（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドープ型および非ドープ型半導体、基部半導体構造によって支持されるシリコンのエピタキシャル層、ならびに他の半導体構造を有すると理解されるであろう。さらに、以下の説明において半導体に参照を行うときに、以前のプロセスステップを利用して、基部半導体構造中に領域／ジャンクションを形成することができ、半導体という用語は、これらのような領域／ジャンクションを含む下にある層を含むことができる。
図１は、本開示の複数の実施形態に従う、電子メモリシステム（例えば、メモリ）１００などの装置の実施例のブロック図である。例えば、メモリ１００は、三次元クロスポイントメモリなどのクロスポイントメモリであることができる。メモリ１００は、メモリデバイス１０２、およびメモリコントローラなどのコントローラ１０４を含むことができる。コントローラ１０４は、例えば、プロセッサを含むことができる。コントローラ１０４は、例えば、ホストに結合されることができ、コマンド信号（またはコマンド）、アドレス信号（またはアドレス）、およびデータ信号（またはデータ）をホストから受信することができ、データをホストに出力することができる。
メモリデバイス１０２は、メモリセルのメモリアレイ１０６を含むことができる。例えば、メモリアレイ１０６は、本明細書に開示されるメモリアレイのうちの１つ以上を含むことができる。メモリアレイ１０６は、本開示の複数の実施形態に従い、例えば、積層された（例えば、三次元）クロスポイントメモリアレイなどのクロスポイントメモリアレイを含むことができる。一貫性および単純さのためにクロスポイントメモリアレイを参照して以下の考察を行うが、いかなる他のアレイアーキテクチャをも使用することができる。
メモリデバイス１０２は、Ｉ／Ｏ回路１１２を介してＩ／Ｏ接続１１０経由で提供されるアドレス信号をラッチするアドレス回路１０８を含むことができる。ロウデコーダ１１４およびカラムデコーダ１１６によってアドレス信号を受信して復号し、メモリアレイ１０６にアクセスすることができる。
メモリデバイス１０２は、いくつかの実施例において読み出し／ラッチ回路１２０であることができる感知／バッファ回路を使用して、メモリアレイのカラムおよび／またはロウにおける電圧および／または電流変化を感知することによって、メモリアレイ１０６中のデータを読み出すことができる。読み出し／ラッチ回路１２０は、データをメモリアレイ１０６から読み出し、ラッチすることができる。Ｉ／Ｏ接続１１０経由でのコントローラ１０４との双方向データ通信のために、Ｉ／Ｏ回路１１２を含むことができる。データをメモリアレイ１０６に書き込む、書き込み回路１２２を含むことができる。
制御回路１２４は、コントローラ１０４から制御接続１２６によって提供される信号を復号することができる。これらの信号は、データ読み出し操作およびデータ書き込み操作を含む操作をメモリアレイ１０６上で制御するために使用される、チップ信号、書き込みイネーブル信号、およびアドレスラッチ信号を含むことができる。
制御回路１２４は、例えば、コントローラ１０４に含まれることができる。コントローラ１０４は、単独であろうと、組み合わせてあろうと、他の回路、ファームウェア、ソフトウェア、または同様のものを含むことができる。コントローラ１０４は、（例えば、完全であろうと、部分的であろうと、メモリアレイ１０６とは別のダイ中の）外部コントローラまたは（例えば、メモリアレイ１０６と同一のダイ中に含まれる）内部コントローラであることができる。例えば、内部コントローラは、ステートマシンまたはメモリシーケンサであることができる。
当業者は、追加の回路および信号が提供されることができ、図１のメモリ１００が簡略化されていることを理解するであろう。図１を参照して説明されるさまざまなブロックコンポーネントの機能性を集積回路デバイスの別個のコンポーネント、またはコンポーネント部分に必ずしも分離させないことができることを認識するであろう。例えば、集積回路デバイスの単一のコンポーネントまたはコンポーネント部分は、図１の１つより多いブロックコンポーネントの機能性を実行するように適合されることができる。代替に、集積回路デバイスの１つ以上のコンポーネントまたはコンポーネント部分を組み合わせて、図１の単一ブロックコンポーネントの機能性を実行することができる。
図２Ａは、本開示の複数の実施形態に従い、メモリアレイ１０６の一部を形成することができる三次元クロスポイントメモリアレイ２０６の一部の三次元等角図である。例えば、メモリアレイ２０６は、メモリセル２１２−１のメモリアレイデッキ２１０−１のような、メモリセルの２つのティア（例えば、サブアレイ）を含み、これらのティアは、メモリセル２１２−２のメモリアレイデッキ２１０−２のような、メモリセルの別のティア上に（例えば、このティアより上に）積層されることができる。
メモリセル２１２−１（例えば、各メモリセル２１２−１）は、電極（例えば、アクセス線）２１４と電極（例えば、アクセス線）２１６−１との間にあり、これらの電極に結合されることができ、メモリセル２１２−２（例えば、各メモリセル２１２−２）は、アクセス線２１４と電極（例えば、アクセス線）２１６−２との間にあり、このアクセス線およびこの電極に結合されることができる。アクセス線２１４および２１６は、例えば、導電線であることができる。アクセス線２１４および２１６は、図２Ａの実施例において互いに垂直であるように示されるが、アクセス線２１４および２１６は、互いに垂直であるように制限されず、例えば、互いに直角以外の角度をなすことができる、または曲線であることができる。
アクセス線（例えば、各アクセス線）２１４は、メモリセル２１２−１とメモリセル２１２−２との間にあり、これらのメモリセルに共通に結合されることができる。例えば、アクセス線２１４は、メモリセル２１２−１およびメモリセル２１２−２に共通であることができる。いくつかの実施例において、アクセス線２１４は、ビット線などのデータ線であり、メモリセル２１２−１および２１２−２から読み出される情報、またはメモリセル２１２−１および２１２−２に格納される情報を提供することができ、アクセス線２１６−１および２１６−２などのアクセス線２１６は、ワード線であることができる。
いくつかの実施例において、アクセス線２１４に共通に結合されるメモリセル２１２−１は、メモリセル２１２−１のカラムと称されることができ、アクセス線２１４に共通に結合されるメモリセル２１２−２は、メモリセル２１２−２のカラムと称されることができる。用語「カラム」は、いかなる特定の方向または線形関係も要求しないが、代替にメモリセルとアクセス線２１４との間の論理関係を指す。いくつかの実施例において、メモリセル２１２−１のロウは、アクセス線２１６−１に共通に結合される、これらのメモリセル２１２−１であることができ、メモリセル２１２−２のロウは、アクセス線２１６−２に共通に結合される、これらのメモリセル２１２−２であることができる。例えば、メモリセルのロウは、必要ではないが、アクセス線２１６に共通に結合されるすべてのメモリセルを含むことができる。
用語「結合される」は、介在する要素を含まずに電気結合される、直接結合される、および／または直接接続される（例えば、直接の物理的接触によって）、または介在する要素によって間接的に結合される、および／または接続されることを含むことができる。用語「結合される」は、互いに協力する、または相互作用する（例えば、因果関係などのように）２つ以上の要素をさらに含むことができる。
いくつかの実施例において、メモリセル２１２（例えば、メモリセル２１２−１および２１２−２のそれぞれ）は、スイッチデバイス２１８などのアクセスコンポーネント（例えば、選択デバイス）、およびスイッチデバイス２１８に結合されるストレージ素子２２０を含むことができる。ストレージ素子２２０（例えば、メモリセル２１２−１および２１２−２のそれぞれのストレージ素子）は、情報を格納することができる。例えば、ストレージ素子２２０は、わずかな１ビット、単一ビット、または複数のビットの値を表す値を格納することができる。スイッチデバイス２１８を使用して、同じメモリセル中でストレージ素子２２０にアクセスすることができる。
ストレージ素子２２０は、可変抵抗素子などの抵抗素子であることができる。例えば、ストレージ素子２２０は、１つの材料を含むことができ、この材料の少なくとも一部は、異なる状態（例えば、異なる材料相）間で変化することができる（例えば、書き込み操作において）。異なる状態は、例えば、異なる抵抗値の範囲を有することができる。異なる抵抗値は、メモリセル２１２に格納される情報の異なる値を表すことができる。
スイッチデバイス２１８は、１つの材料を含むことができ、この材料の少なくとも一部は、非導電状態と導電状態との間で変化する（例えば、切り替える）ことができる。例えば、メモリセル２１２のうちの１つをメモリ動作中に選択するときに、メモリデバイス１０２などの、メモリアレイ２０６を含むことができるメモリデバイスは、選択されたメモリセル２１２のスイッチデバイス２１８をオンにさせる（例えば、非導電状態から導電状態に変化させる）ことができる。これは、選択されたメモリセル２１２のストレージ素子２２０へのアクセスを可能にすることができる。いくつかの実施形態において、単一の自己選択ストレージ材料（示されない）は、スイッチデバイスの機能とストレージ素子の機能を組み合わせる。
メモリセル２１２にわたる電圧差を印加することによって、読み出し、または書き込み（例えば、プログラミング）などのために、そのメモリセル２１２にアクセスすることができる。例えば、アクセス線２１６−１に比較的に低電圧または負電圧を、そしてアクセス線２１４に比較的に高電圧または正電圧を印加して、メモリセル２１２−１にわたる電圧差を生成することによって、メモリセル２１２−１にアクセスすることができ、またアクセス線２１６−２に比較的に低電圧または負電圧を、そしてアクセス線２１４に比較的に高電圧または正電圧を印加して、メモリセル２１２−２にわたる電圧差を生成することによって、読み出し、または書き込みのためにメモリセル２１２−２にアクセスすることができる。
ストレージ素子２２０は、可変抵抗ストレージ材料を含むことができる。例えば、ストレージ素子２２０は、カルコゲナイド材料を含むことができ、このカルコゲナイド材料は、さまざまなドープされた材料、またはドープされていない材料から形成されることができ、相変化材料であっても、なくてもよく、そしてメモリセルの読み出し、および／または書き込み中に相変化を受けても、受けなくてもよい。いくつかの実施例において、ストレージ素子２２０は、セレン（Ｓｅ）、ヒ素（Ａｓ）、およびゲルマニウム（Ｇｅ）を含有することができる三元組成物、シリコン（Ｓｉ）、Ｓｅ、Ａｓ、およびＧｅを含有することができる四元組成物などを含むことができる。
相変化材料は、結晶状態（ときとして結晶相と称される）とアモルファス状態（ときとしてアモルファス相と称される）との間で変化することができる。相変化材料は、それが結晶状態にあるときに１つの抵抗値を有することができ、それがアモルファス状態にあるときにもう１つの抵抗値を有することができる。相変化材料のこれらの異なる抵抗値は、ストレージ素子２２０などのストレージ素子に格納される情報の異なる値を表すことができる。
いくつかの実施例において、スイッチデバイス２１８は、可変抵抗材料（例えば、相変化材料）を含むことができる。しかしながら、スイッチデバイス２１８の材料は、それがスイッチとしてのみ動作して（例えば、情報を格納するのではなく）ストレージ素子２２０へのアクセスを可能にすることができるようなものであることができる。例えば、スイッチデバイス２１８は、オボニック閾値スイッチ（ＯＴＳ）として動作するようにスイッチデバイス２１８を構成することができる、カルコゲナイドなどの相変化材料を含むことができる。
オボニック閾値スイッチは、そのスイッチにわたる電圧が閾値電圧（Ｖｔ）を上回るときにオボニック閾値スイッチが非導電状態（例えば、高抵抗状態）から導電状態（より低い抵抗状態）に切り替わることができるような、Ｖｔを有することができる。例えば、電流量は、それが導電状態にあるときに、オボニック閾値スイッチを通して流れることができる。電流量が特定の値（例えば、保持電流値）に達するときに、オボニック閾値スイッチは、非導電状態に切り替わり戻すことができる。オボニック閾値スイッチのこの切り替えは、オボニック閾値スイッチにわたる電圧の極性が変化する場合でも起こることができる。
スイッチデバイス２１８がオボニック閾値スイッチとして構成されることができる実施例において、メモリデバイスは、選択されたメモリセル２１２（例えば、メモリセル２１２−１または２１２−２）に結合される、アクセス線２１４とアクセス線２１６（例えば、アクセス線２１６−１または２１６−２）との間などの２つの選択された線の間の電圧差に、選択されたメモリセル２１２のスイッチデバイス２１８によって形成されるオボニック閾値スイッチが非導電状態から導電状態に切り替わることができるような値を有させることができる。これは、選択されたメモリセルへのアクセスを可能にすることができる。
他の実施例において、メモリセル２１２は、自己選択であることができ、したがって別のスイッチデバイス２１８および別のストレージ素子２２０を含まなくてもよい。例えば、各メモリセル２１２は、セレクタ材料（例えば、スイッチング材料）およびストレージ材料として機能することができるカルコゲナイドなどの材料を含むことができ、それにより、各メモリセル２１２は、セレクタデバイスおよびメモリ素子の両方として機能することができる。
図２Ｂは、本開示の複数の実施形態に従う、メモリデバイス１０２の一部などのメモリデバイス２０２の一部の断面図である。いくつかの実施例において、メモリデバイス２０２は、メモリアレイ２０６を含むことができる。例えば、図２Ｂは、図２Ａ中の線２Ｂ−２Ｂ沿いに取られるメモリアレイ２０６の断面を示す。図２Ａのアレイの代替に、各ティアにおける（例えば、各層の垂直ピラーとの交差点における）メモリセルを特徴とする三次元マルチティアアーキテクチャなどの他のアレイアーキテクチャ（示されない）を使用することができる。図２Ａと併せて説明されるアレイを参照することによって、この説明を続ける。
導体２３６によってアクセス線２１６−２を半導体２３２中のソース／ドレイン２３０に結合することができ、導体２４２によってアクセス線２１６−１を半導体２３２中のソース／ドレイン２４０に結合することができる。選択トランジスタ２４６は、ゲート２４７、ソース／ドレイン２３０、および半導体２３２中のソース／ドレイン２４８を含むことができる。例えば、導体（例えば、コンタクト）２５２によって、ソース／ドレイン２４８を選択電圧ノードなどの導電ノード２５０に結合することができる。ノード（例えば、選択電圧ノード）２５０は、例えば、選択トランジスタ２４６をアクティブ化するときに比較的に低電圧または負電圧などの選択電圧をアクセス線２１６−２に供給することができる。例えば、選択トランジスタ２４６は、アクセス線２１６−２をノード２５０に選択的に結合することができる。
選択トランジスタ２５８は、ゲート２５９、ソース／ドレイン２４０、および半導体２３２中のソース／ドレイン２６０を含むことができる。例えば、導体（例えば、コンタクト）２６４によってソース／ドレイン２６０をノード（例えば、選択電圧ノード）２６２に結合することができる。ノード２６２は、例えば、選択トランジスタ２５８をアクティブ化するときに比較的に低電圧または負電圧などの選択電圧をアクセス線２１６−１に供給することができる。例えば、選択トランジスタ２５８は、アクセス線２１６−１をノード２６２に選択的に結合することができる。いくつかの実施例において、選択トランジスタ２４６および２５８は、半導体２３２上に、および／または半導体２３２中にあることができる。
いくつかの実施例において、ノード２５０および２６２は、配線を含むことができる、メタル領域（例えば、メタル１領域と称されることができる）などの領域２６５中にあることができる。アクセス線２１６−１に共通に結合されるメモリセル２１２−１（例えば、これらのメモリセルのロウ）にアクセスするために、そしてアクセス線２１６−２に共通に結合されるメモリセル２１２−２（例えば、これらのメモリセルのロウ）にアクセスするために、選択トランジスタ２４６および２５８を含むことができる、ロウデコーダ１１４などのローカル復号回路は、半導体２３２上に、および／または半導体２３２の中にあることができる。ローカル復号回路は、例えば、ノード２５０および２６２をそれぞれアクセス線２１６−２および２１６−１に選択的に結合することができる。
領域２６５は、ノード２５０および２６２を含むことができる配線を含むことができる。領域２６５は、アクセス線２１６−２、したがってメモリアレイ２０６と、半導体２３２の上面（例えば、最上面）２７０、したがって半導体２３２上の、および／または半導体２３２中のローカル復号回路との間にあることができる。例えば、メモリアレイ２０６は、半導体２３２の上面２７０、ならびに半導体２３２上の、および／または半導体２３２中のローカル復号回路より上にあることができる。メモリアレイ２０６は、例えば、領域２７１にあることができる。
いくつかの実施例において、絶縁領域、導電ウェル、トランジスタ（例えば、トランジスタ２４６および２５８）、およびソース／ドレイン（例えば、ソース／ドレイン２３０、２４０、２４８、および２６０）の形成のような、半導体２３２上で実行される製造操作は、前工程のフロントエンド処理と称されることができる。例えば、半導体２３２、ソース／ドレイン２３０、２４０、２４８、および２６０、ならびにトランジスタ２４６および２５６を含む領域２７２は、前工程のフロントエンド処理中に形成されることができ、フロントエンド領域と称されることができる。
以前のメモリデバイスにおいて、例えば、ロウデコーダ１１４およびカラムデコーダ１１６などのローカル復号回路のほとんど（例えば、すべて）は、半導体上に、および／またはこの半導体中にあることができる。例えば、いくつかの以前のメモリデバイスについて、アクセス線２１６−１および２１６−２に共通に結合されるメモリセルの群（例えば、ロウ）、ならびにアクセス線２１４に共通に結合されるメモリセルの群（例えば、カラム）にアクセスするための復号回路は、半導体上に、および／またはこの半導体中にあることができる。さらに、メモリ需要が増加すると、メモリアレイデッキ２１０などのメモリアレイデッキの数は増加し得る。例えば、メモリアレイ２０６中の２つのメモリアレイデッキよりさらに多くのメモリアレイデッキがあってもよい。メモリアレイデッキ数が増加すると、半導体上の、および／またはこの半導体中の復号回路の量も増加する。これは、増大した半導体領域をもたらすため、増大したダイサイズももたらすことができる。例えば、メモリアレイデッキ数を制限して、固定された半導体領域を維持することができる。
本開示の実施形態は、メモリアレイ２０６上に、カラムデコーダ１１６などのデコーダのうちの少なくとも１つに対する復号回路を配置する。例えば、カラムデコーダ１１６などの復号回路２７５は、メモリアレイ２０６上にあり、領域２７６に位置していることができる。例えば、領域２７１、したがってメモリアレイ２０６は、領域２７６、したがって復号回路２７５と、領域２７２、したがって半導体２３２および復号回路（この復号回路は半導体２３２上にある、および／または半導体２３２中にあることができる）との間にあることができる。領域２７１は、例えば、領域２７６と領域２６５との間にあることができる。
領域２７２中の代わりに、メモリアレイ２０６より上の領域２７６中に復号回路２７５を配置することにより、増加したメモリセル密度を可能にすることができる。例えば、さらなるデッキは、半導体サイズを相当に増加させることなく、追加されることができる。いくつかの実施例では、以前のメモリデバイスにおいて、領域２７２中に、したがって半導体上に、および／またはこの半導体中に、本来であればあったかもしれない復号回路がここでメモリアレイより上に位置していることができるという点で、デッキ数を固定したままで復号回路２７５をメモリアレイ２０６より上に配置することにより、半導体２３２のサイズの縮小を可能にすることができる。
図２Ｂの実施例において、領域２６５、領域２７１、したがってメモリアレイ２０６、および領域２７６、したがって復号回路２７５を含む領域は、例えば、バックエンド領域と称されることができる。バックエンド領域は、フロントエンド処理中に形成される領域２７２の後に形成されることができ、前工程のバックエンド処理と称されることができる処理中に形成されることができる。例えば、領域２６５、２７１、および２７５は、前工程のバックエンド処理中に形成されることができる。いくつかの実施例において、コンタクト（例えば、コンタクト２５２および２６４）およびノード２５０は、領域２６５に含まれることができるため、バックエンド処理中に形成されることができる。
復号回路２７５は、アクセス線２１４のそれぞれに共通に結合されるメモリセル２１２−１および２１２−２の群にアクセスするためのもののような、メモリアレイ２０６のためのものであることができる。例えば、誘電体中の開口部２８０に形成される、ビアなどの導体２７８は、復号回路２７５をアクセス線２１４の対応するものに結合することができる。
図２Ｂの断面中にあり、アクセス線２１６−１を貫通する導体２７８および開口部２８０を図２Ｂの実施例が説明するが、導体２７８および開口部は、異なる平面中に形成され、アクセス線２１６−１を貫通しなくてもよい。例えば、アクセス線２１４は、図２Ｂの正面に平行な別の平面に、アクセス線２１６−１および２１６−２を越えて延出することができ、そこでそれらは、導体２７８によって接触される。単純さのために２本のアクセス線２１４のみに結合される復号回路２７５を図２Ｂが示すが、復号回路２７５は、アクセス線２１４のそれぞれに結合されることができる。
導体２７８は、例えば、ダイオード（例えば、ポリシリコン薄膜ダイオード、アモルファスシリコン薄膜ダイオード、エピタキシャルダイオードなど）またはトランジスタ（例えば、ポリシリコン薄膜トランジスタ、アモルファスシリコン薄膜トランジスタ、エピタキシャルトランジスタなど）のような復号回路２７５の対応するトリガデバイス２８２を、復号回路２７５の、スイッチデバイス２８４のような対応する選択デバイスに結合することができる。例えば、導体２７８は、対応するスイッチデバイス２８４、および対応するトリガデバイス２８２を、アクセス線２１４の対応するものに結合することができる。
スイッチデバイス２８４は、例えば、上述されるようなスイッチデバイス２１８のためのものであることができる。例えば、スイッチデバイス２８４は、ＯＴＳであることができ、カルコゲナイドなどの電圧スイッチング材料を含むことができる。
誘電体の開口部２８７中に形成される、ビアなどの導体２８５は、スイッチデバイス２８４をグローバル復号ノード２８６に結合することができ、このグローバル復号ノード２８６は、読み出し／書き込み電圧を供給するなどのために、読み出し／書き込み回路に結合されることができる。スイッチデバイス２８４は、例えば、グローバル復号ノード２８６を対応するアクセス線２１４に選択的に結合することができる。例えば、スイッチデバイス２８４をアクティブ化するときに、グローバル復号ノード２８６を対応するアクセス線２１４に結合することができる。例えば、前工程のバックエンド処理中にトリガデバイス２８２、スイッチデバイス２８４、およびグローバル復号ノード２８６を形成することができることに留意する。
導電線２８８によって、トリガデバイス２８２（例えば、トリガデバイス２８２のそれぞれ）をプリデコーダ（例えば、半導体２３２中に、または半導体２３２上にあることができる）に結合することができる。例えば、プリデコーダは、アドレスを復号することができ、そのアドレスに対応するアクセス線２１４に結合されるトリガデバイス２８２に制御信号を送信し、トリガデバイス２８２を選択する（例えば、アクティブ化する）こと、したがってアクセス線２１４を選択することができる。
いくつかの実施例において、トリガデバイス２８２をアクティブ化することにより、トリガデバイス２８２に対応するスイッチデバイス２８４をアクティブ化させることができる。例えば、アクティブ化されたトリガデバイス２８２は、スイッチデバイス２８４に閾値電流を流させるように動作することができ、スイッチデバイス２８４をアクティブ化することができる。アクティブ化されたスイッチデバイス２８４は、１組のメモリセル２１２−１および２１２−２のうちの１つなどの標的メモリセルに結合されることができる対応するアクセス線２１４に、グローバル復号ノード２８６上の電圧（例えば、比較的に高電圧または正電圧）を印加させることができる。
その間、電圧（例えば、比較的に低電圧または負電圧）をノード２５０からアクセス線２１６−２に供給し、アクセス線２１４に結合される１組のメモリセル２１２−１および２１２−２から標的メモリセル２１２−２を選択することができ、またはこの電圧をノード２６２からアクセス線２１６−１に供給し、アクセス線２１４に結合される１組のメモリセル２１２−１および２１２−２から標的メモリセル２１２−１を選択することができる。例えば、アクセス線２１４とアクセス線２１６−１との間の電圧差により、標的メモリセル２１２−１のスイッチデバイス２１８にメモリセル２１２−１を選択させることができ、またはアクセス線２１４とアクセス線２１６−２との間の電圧差により、標的メモリセル２１２−２のスイッチデバイス２１８にメモリセル２１２−２を選択させることができる。
領域２７１、したがってメモリアレイ２０６上に（例えば、この領域より上に）ある領域２７６、したがって復号回路２７５を図２Ｂの実施例が説明するが、いくつかの実施例では、領域２７６は、メモリアレイ２０６より下にあることができる。例えば、領域２７６、したがって復号回路２７５は、領域２６５と領域２７１との間にあることができ、それでもバックエンド処理の間にバックエンド領域中に形成されることができる。例えば、デコーダ回路２７５は、メモリアレイ２０６を形成する前のバックエンド処理中に形成されることができ、例えば、メモリアレイを形成した後の処理量を減少させることができる。例えば、領域２７６は、半導体のサイズを増加させないために、半導体から離れている（例えば、この半導体中にない、またはこの半導体上にない）ことができる。
トリガデバイス２８２およびスイッチデバイス２８４は、メモリアレイ２０６より下に形成されることができ、図２Ｂに示されるそれと類似した方式で互いに結合されることができる。次いで、それぞれのトリガデバイス２８２およびスイッチデバイス２８４のそれぞれは、それぞれ各アクセス線２１４に導体によって結合されることができる。各スイッチデバイス２８４は、グローバル復号ノード２８６に導体によって結合されることができ、グローバル復号ノード２８６は、例えば、領域２７１より上に、または領域２７１より下に位置していることができる。例えば、トリガデバイス２８２およびスイッチデバイス２８４は、半導体とは別にあることができる。
図３は、メモリデバイス１０２の一部であることができる、メモリデバイス３０２の一部のブロック図である。例えば、メモリデバイス３０２は、上述されるように、領域２７２に類似している（例えば、この領域と同一である）ことができる領域３７２を含むことができ、半導体２３２に類似している（例えば、この半導体と同一である）ことができる半導体３３２を含むことができる。上述されるように、領域２６５に類似している（例えば、この領域と同一である）ことができる、領域３６５は、半導体２３２上にあることができる。領域３７１−１は、上述されるように、領域３６５上にあることができ、領域２７１に類似している（例えば、この領域と同一である）ことができ、メモリアレイ２０６に類似している（例えば、このメモリアレイと同一である）ことができるメモリアレイ３０６−１を含むことができる。領域３７６−１は、上述されるように、領域３７１−１上にあることができ、領域２７６に類似している（例えば、この領域と同一である）ことができ、デコーダ２７５に類似している（例えば、このデコーダと同一である）ことができるデコーダ３７５−１を含むことができる。領域３７１−２は、上述されるように、領域３７６−１上にあることができ、領域２７１に類似している（例えば、この領域と同一である）ことができ、メモリアレイ２０６に類似している（例えば、このメモリアレイと同一である）ことができるメモリアレイ３０６−２を含むことができる。例えば、メモリアレイ３０６−１および３０６−２は、図２Ａおよび図２Ｂと併せて上述されるように、メモリアレイデッキ２１０−１および２１０−２のような、メモリセルの複数のデッキを含むことができる。領域３７６−２は、上述されるように、領域３７１−２上にあることができ、領域２７６に類似している（例えば、この領域と同一である）ことができ、デコーダ２７５に類似している（例えば、このデコーダと同一である）ことができるデコーダ３７５−２を含むことができる。グローバルアクセスノード２８６に類似している（例えば、このグローバルアクセスノードと同一である）ことができる、グローバルアクセスノード３８６は、領域３７６−２上にあることができる。
いくつかの実施例において、上述されるように、領域２６５中の選択電圧ノード２５０および２６２をアクセス線２１６−２および２１６−１に選択的にそれぞれ結合する、半導体２３２上の、および／または半導体２３２中の、領域２７２中のデコーダ回路に類似した（例えば、このデコーダ回路と同一の）方式などで、半導体３３２上にある、および／または半導体３３２中にあることができる、領域３７２中のデコーダ回路は、例えば、メモリアレイ３０６−１および３０６−２中のメモリセルのロウに共通に結合されることができる、メモリアレイ３０６−１および３０６−２中のアクセス線に、領域３６５中の選択電圧ノードを選択的に結合することができる。例えば、半導体３３２上にある、および／または半導体３３２中にあることができる領域３７２中の選択トランジスタは、領域３６５中の選択電圧ノードと、例えば、メモリセルのロウに共通に結合されることができる、メモリアレイ３０６−１および３０６−２中のアクセス線との間にあることができ、これらの選択電圧ノードおよびこれらのアクセス線に結合されることができる。
デコーダ３７５−１は、例えば、上述されるように、グローバルアクセス線２８６をアクセス線２１４に選択的に結合するデコーダ２７５に類似した（例えば、このデコーダと同一の）方式で、メモリアレイ３０６−１のメモリセルのカラムに共通に結合されることができるメモリアレイ３０６−１のアクセス線に、グローバルアクセスノード３８６を選択的に結合することができる。デコーダ３７５−２は、上述されるように、例えば、グローバルアクセス線２８６をアクセス線２１４に選択的に結合するデコーダ２７５に類似した（例えば、このデコーダと同一の）方式で、メモリアレイ３０６−２のメモリセルのカラムに共通に結合されることができるメモリアレイ３０６−２のアクセス線に、グローバルアクセスノード３８６を選択的に結合することができる。例えば、デコーダ３７５−１および３７５−２は、上述されるトリガデバイス２８２などのトリガデバイス、および上述されるスイッチデバイス２８４などのスイッチデバイスをそれぞれ含むことができ、そこでデコーダ３７５−１のトリガデバイスおよびスイッチデバイスは、グローバルアクセスノード３８６と、例えば、メモリアレイ３０６−１のメモリセルのカラムに共通に結合されることができるメモリアレイ３０６−１中のアクセス線との間にあり、このグローバルアクセスノード３８６およびこのアクセス線に結合されることができる。デコーダ３７５−２のトリガデバイスは、デコーダ３７５−２のスイッチデバイスに結合されることができ、デコーダ３７５−２のトリガデバイスおよびスイッチデバイスは、グローバルアクセスノード３８６と、例えば、メモリアレイ３０６−２のメモリセルのカラムに共通に結合されることができるメモリアレイ３０６−２中のアクセス線との間にあり、このグローバルアクセスノード３８６およびこのアクセス線に結合されることができる。
いくつかの実施例において、領域３７１−１、したがってメモリアレイ３０６−１は、領域３７６−１、したがってデコーダ３７５−１上にあることができるため、領域３７６−１は、領域３７１−１と領域３６５との間にあることができ、および／または領域３７１−２、したがってメモリアレイ３０６−２は、領域３７６−２、したがってデコーダ３７５−２上にあることができるため、領域３７１−２は、領域３７６−２とグローバルアクセスノード３８６との間にあることができる。いくつかの実施例において、グローバルアクセスノード３８６は、領域３７１−１、３７６−１、３７１−２、および３７６−２より下にある（例えば、領域３６５より上にある、または領域３６５の一部である）ことができる。
例えば、以前のメモリデバイスにおいて、本来であれば領域３７２中に、そして半導体３３２上に、および／または半導体３３２中にあったかもしれないデコーダ３７５が半導体とは別にあることができ、ここでそれらの対応するメモリアレイより上に、またはこれらのメモリアレイより下にあることができる領域３７６−１および３７６−２にあることができることに留意する。例えば、メタル領域（例えば、配線領域）などの領域３６５は、半導体と、領域３７６−１および／または領域３７１−１との間にあることができる。したがって、これらのデコーダは、以前のメモリデバイス中に存在することができる場合に、半導体のサイズに寄与しない可能性がある。
具体的な実施例を本明細書に図示し、記述しているが、当業者は、同じ結果を達成することが期待される配置が、示される具体的な実施形態の代わりに用いられることができることを理解するであろう。本開示は、本開示の１つ以上の実施形態の適応形態または変形形態を対象とすることが意図される。上記の説明が例示的な方式で行われており、限定的なもので行われていないことを理解するであろう。本開示の１つ以上の実施例の範囲は、添付の特許請求の範囲を、これらのような特許請求の範囲に権利を持つ均等物の全範囲とともに参照して、決定されるべきである。

Claims (25)

  1. 第一領域のメモリアレイ、および
    半導体から離れた第二領域の復号回路、
    を備え、
    前記復号回路は前記メモリアレイのアクセス線に結合される、
    装置。
  2. 前記アクセス線は、第一アクセス線であり、
    前記メモリアレイは、
    前記第一アクセス線と第二アクセス線との間にあり、前記第一アクセス線および前記第二アクセス線に結合される第一メモリセル、ならびに
    前記第一アクセス線と第三アクセス線との間にあり、前記第一アクセス線および前記第三アクセス線に結合される第二メモリセル、
    を備え、
    前記第一アクセス線は、前記第一メモリセルと前記第二メモリセルとの間にある、
    請求項１に記載の装置。
  3. 前記第一メモリセルおよび前記第二メモリセルは、抵抗素子をそれぞれ備える、請求項２に記載の装置。
  4. 前記抵抗素子は、可変抵抗材料を含む、請求項３に記載の装置。
  5. 前記第二アクセス線および前記第三アクセス線は、第三領域の半導体の上、および／または前記半導体の中で、追加のデコーダ回路にそれぞれ結合される、請求項２に記載の装置。
  6. 前記デコーダに結合されるグローバル復号ノードをさらに備える、請求項１〜５のいずれか１項に記載の装置。
  7. 前記半導体と前記デコーダとの間にメタル領域をさらに備える、請求項１〜５のいずれか１項に記載の装置。
  8. 前記第二領域上の第三領域に追加のメモリアレイ、および前記第三領域上の第四領域に追加の復号回路をさらに備え、
    前記追加の復号回路は前記追加のメモリアレイに結合される、請求項１〜５のいずれか１項に記載の装置。
  9. 半導体から離れたメモリアレイ、
    前記半導体から離れ、前記メモリアレイのアクセス線に結合されるトリガデバイス、ならびに
    前記半導体から離れ、前記トリガデバイスおよび前記アクセス線に結合される選択デバイス、
    を備える、装置。
  10. 前記選択デバイスは、電圧スイッチング材料を含む、請求項９に記載の装置。
  11. 前記選択デバイスは、カルコゲナイドを含む、請求項９に記載の装置。
  12. 前記選択デバイスは、オボニック閾値スイッチである、請求項９に記載の装置。
  13. 前記トリガデバイスは、ダイオードまたはトランジスタを含む、請求項９〜１２のいずれか１項に記載の装置。
  14. 前記トリガデバイスは、前記トリガデバイスが信号を受信することに応答して前記選択デバイスをアクティブ化する、請求項９に記載の装置。
  15. 前記選択デバイスは、前記アクセス線をグローバル復号ノードに結合する、請求項９および１４のいずれか１項に記載の装置。
  16. 前記トリガデバイスは、プリデコーダにさらに結合される、請求項９および１４のいずれか１項に記載の装置。
  17. 前記トリガデバイスおよび前記選択デバイスは、前記メモリアレイ上にある、請求項９および１４のいずれか１項に記載の装置。
  18. 前記アクセス線は、第一アクセス線であり、
    前記メモリアレイは、前記第一アクセス線と第二アクセス線との間にあり、前記第一アクセス線および前記第二アクセス線に結合されるメモリセルを備える、
    請求項９〜１２のいずれか１項に記載の装置。
  19. 前記メモリセルは第一メモリセルであり、
    前記第一アクセス線と第三アクセス線との間にあり、前記第一アクセス線および前記第三アクセス線に結合される第二メモリセルをさらに備え、
    前記第一アクセス線は前記第一メモリセルと前記第二メモリセルとの間にある、
    請求項１８に記載の装置。
  20. 前記選択デバイスは第一選択デバイスであり、
    前記半導体上に、および／または前記半導体中にあり、前記第二アクセス線を第一選択電圧ノードに選択的に結合する第二選択デバイス、および
    前記半導体上に、および／または前記半導体中にあり、前記第三アクセス線を第二選択電圧ノードに選択的に結合する第三選択デバイス、
    をさらに備える、請求項１９に記載の装置。
  21. 前記第一選択電圧ノードおよび前記第二選択電圧ノードは、前記半導体と前記メモリアレイとの間にある、請求項２０に記載の装置。
  22. メモリアレイを第一領域に形成すること、
    前記メモリアレイのアクセス線に結合される導体を形成すること、
    トリガデバイスを第二領域に形成し、前記導体に結合すること、および
    選択デバイスを前記第二領域に形成し、前記導体に結合すること、
    を備える、装置を形成する方法。
  23. 前記選択デバイスに結合されるグローバル復号ノードを形成することであって、前記第二領域が前記第一領域と前記グローバル復号ノードとの間にある、前記グローバル復号ノードを形成すること
    をさらに備える、請求項２２に記載の方法。
  24. 前記アクセス線は、第一アクセス線であり、
    前記メモリアレイを形成することは、
    第二アクセス線に結合される第一メモリセルを形成すること、
    前記第一メモリセルに結合される前記第一アクセス線を形成することであって、前記第一メモリセルが前記第一アクセス線と前記第二アクセス線との間にある、前記第一アクセス線を形成すること、
    前記第一アクセス線に結合される第二メモリセルを形成することであって、前記第一アクセス線が前記第一メモリセルと前記第二メモリセルとの間にある、前記第二メモリセルを形成すること、および
    前記第二メモリセルに結合される第三アクセス線を形成することであって、前記第二メモリセルが前記第一アクセス線と前記第三アクセス線との間にある、前記第三アクセス線を形成すること、
    を備える、請求項２２に記載の方法。
  25. 前記トリガデバイスおよび前記選択デバイスは、前工程のバックエンド処理中に形成される、請求項２２〜２５のいずれか１項に記載の方法。
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