TWI506649B

TWI506649B - 記憶體陣列平面選擇

Info

Publication number: TWI506649B
Application number: TW102131360A
Authority: TW
Inventors: Jong Won Lee; Gianpaolo Spadini
Original assignee: Micron Technology Inc
Priority date: 2013-08-30
Filing date: 2013-08-30
Publication date: 2015-11-01
Also published as: TW201508773A

Description

記憶體陣列平面選擇

本發明大體上係關於半導體裝置及方法，且更特定言之係關於用於記憶體陣列平面選擇之設備及方法。

記憶體裝置通常提供作為電腦或其他電子裝置中之內部、半導體、積體電路。存在許多不同類型之記憶體，尤其包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、電阻可變記憶體及快閃記憶體。電阻可變記憶體之類型尤其包含相變記憶體、可程式化導體記憶體及電阻性隨機存取記憶體(RRAM)。

利用記憶體裝置作為用於需要高記憶體密度、高可靠性及無需電力之資料保留之一廣泛電子應用範圍之非揮發性記憶體。非揮發性記憶體可用於(例如)個人電腦、可攜式記憶卡、固態硬碟(SSD)、數位相機、蜂巢式電話、可攜式音樂播放器(諸如MP3播放器)、電影播放器及其他電子裝置中。

各種記憶體裝置可包含一記憶體陣列。該記憶體陣列可包含複數個記憶體單元。該複數個記憶體單元可配置於一或多個平面中，各平面具有組織於一交叉點架構中之記憶體單元。在此等架構中，記憶體單元可配置於列及行之一矩陣中。記憶體單元可定位於導線之交點處。記憶體裝置可包含複數個垂直堆疊平面。即，該等平面可在彼此不同之高度處形成。

與該(等)記憶體陣列相關聯之解碼邏輯(例如，一或多個解碼器)可具有在記憶體陣列下方形成於基板材料中之元件(諸如電晶體)。然而，隨著記憶體單元之密度在一給定區域中歸因於記憶體單元及/或堆疊在彼此頂部上之記憶體單元之平面之尺寸降低而增加，解碼邏輯之佔據面積可超過記憶體陣列之佔據面積。

100‧‧‧記憶體陣列

102‧‧‧記憶體單元

104‧‧‧字線

106‧‧‧位元線

108‧‧‧電極

110‧‧‧電阻可變儲存元件材料

112‧‧‧電極

114‧‧‧單元選擇裝置材料

116‧‧‧電極

202‧‧‧記憶體單元

204‧‧‧局部字線

206‧‧‧局部位元線

218‧‧‧記憶體陣列

219‧‧‧記憶體陣列

220‧‧‧第一平面

221‧‧‧第一平面

222‧‧‧第二平面

223‧‧‧第二平面

224‧‧‧列解碼邏輯

226‧‧‧行解碼邏輯

228‧‧‧電阻

230‧‧‧電阻

236‧‧‧平面選擇裝置

238‧‧‧平面選擇裝置

240‧‧‧平面啟用

242‧‧‧平面啟用

244‧‧‧平面啟用

246‧‧‧平面啟用

248‧‧‧平面字線

250‧‧‧平面字線

252‧‧‧共同字線

254‧‧‧平面位元線

256‧‧‧平面位元線

258‧‧‧共同位元線

302‧‧‧記憶體單元

304‧‧‧局部字線

306‧‧‧局部位元線

318‧‧‧記憶體陣列

320‧‧‧第一平面

322‧‧‧第二平面

328‧‧‧電阻

330‧‧‧電阻

336‧‧‧平面選擇裝置

338‧‧‧平面選擇裝置

340‧‧‧平面啟用

342‧‧‧平面啟用

344‧‧‧平面啟用

346‧‧‧平面啟用

348‧‧‧平面字線

350‧‧‧平面字線

352‧‧‧共同字線

354‧‧‧平面位元線

356‧‧‧平面位元線

358‧‧‧共同位元線

Vcc‧‧‧供應電壓

圖1繪示根據本發明之許多實施例之一記憶體陣列之一部分之一透視圖。

圖2A係根據本發明之許多實施例所形成之具有呈平面隔離之一「共基」組態之三終端平面選擇裝置之一記憶體陣列之一部分之一示意圖代表。

圖2B係根據本發明之許多實施例所形成之具有呈平面隔離之一「共集」組態之三終端平面選擇裝置之一記憶體陣列之一部分之一示意圖代表。

圖3繪示根據本發明之許多實施例所形成之具有平面隔離之一「共基」組態之一記憶體陣列之一部分之一透視圖。

本發明提供記憶體陣列及形成該等記憶體陣列之方法。一例示性記憶體陣列可包含具有配置於一矩陣中之複數個記憶體單元及複數個平面選擇裝置之至少一平面。該複數個記憶體單元之群組以通信方式耦合至複數個平面選擇裝置之一各自平面選擇裝置。具有元件之一解碼邏輯形成於一基板材料中且以通信方式耦合至該複數個平面選擇裝置。該複數個記憶體單元及該複數個平面選擇裝置並不形成於該基板材料中。

本發明之實施例可提供諸如減少形成於基板材料中之與一記憶體陣列相關聯之元件(諸如包括解碼電路之電晶體)之數量之益處。減少形成於基板材料中之與一記憶體陣列相關聯之元件之數量可減少解碼邏輯及定位於一記憶體陣列下方之與該記憶體陣列相關聯之其他電路之實體佔據面積且因此增加記憶體單元密度。

根據本發明之各種實施例，用於選擇記憶體單元之個別平面之選擇裝置可形成於與記憶體裝置相同之平面上。在與記憶體裝置相同之平面上形成平面選擇裝置允許多工化形成於基板材料中且與記憶體陣列相關聯之電路。因為可選擇個別平面，所以記憶體陣列之各平面不需要(例如)其自身專用解碼電路。即，解碼電路不需要唯一與記憶體陣列之各平面相關聯且記憶體單元之多個平面可透過平面選擇裝置以通信方式並聯耦合至一相同解碼電路。在與記憶體裝置相同之平面上形成平面選擇裝置減少具有藉由不必形成於基板材料中之平面選擇裝置而形成於該基板材料中之元件之與記憶體陣列相關聯之電路之佔據面積。

在本發明之以下詳細描述中，參考形成該詳細描述之一部分之附圖且在附圖中藉由圖解展示可如何實踐本發明之一或多個實施例。詳細描述此等實施例以足以使一般技術者能夠實踐本發明之實施例，且應理解，可利用其它實施例且可在不脫離本發明之範疇之情況下作出程序、電及/或結構之改變。

本文中之圖依循其中第一數位或若干數位對應於圖式數字且剩餘數位識別圖式中之一元件或組件之一編號慣例。可藉由使用類似數位識別不同圖之間之類似元件或組件。例如，102可參考圖1中之元件「02」且一類似元件可參考為圖2中之202。又，如本文中所使用般，「許多」一特定元件及/或特徵可指代此等元件及/或特徵之一或多者。

圖1繪示根據本發明之許多實施例之一記憶體陣列100之一部分之一透視圖。該記憶體陣列100可具有一交叉點架構，該交叉點架構具有定位於可在本文中稱為字線之許多導線104(例如，存取線)及可在本文中稱為位元線之許多導線106(例如，資料/感測線)之交點處之記憶體單元102。如所繪示般，該等字線104實質上彼此平行且實質上正交於實質上彼此平行之該等位元線106。然而，實施例並不限於一平行/正交組態。

如本文中所使用般，術語「實質上」意指所修改特性不需要係絕對的，但係足夠接近以便達成該特性之優點。例如，「實質上平行」不限於絕對平行且可包含比一垂直定向至少更接近於一平行定向之定向。類似地，「實質上正交」不限於絕對正交且可包含比一平行定向至少更接近於一垂直定向之定向。

在各種實施例中，記憶體單元102可具有一「堆疊」結構。各記憶體單元102可包含形成於字線104與位元線106之間之與一各自單元選擇裝置串聯連接之一儲存元件，例如，單元存取裝置。該儲存元件可為一電阻可變儲存元件。該電阻可變儲存元件可包含形成於一對電極(例如，108及112)之間之一電阻可變儲存元件材料110。單元選擇裝置可包含形成於一對電極(例如，112及116)之間之一單元選擇裝置材料114。

記憶體陣列100之記憶體單元102可包括與一相變材料串聯之單元選擇裝置使得該記憶體陣列100可稱為相變材料及開關(PCMS)陣列。在許多實施例中，單元選擇裝置可為(例如)一兩終端雙向臨限開關(OTS)。一OTS可包含(例如)形成於一對導電材料(例如，導電電極)之間之一硫屬化物材料。回應於跨該OTS之小於一臨限值電壓之一所施加電壓，該OTS可保持在一「關閉」狀態(例如，一非導電狀態)中。或者，回應於跨該OTS之大於該臨限值電壓之一所施加電壓，該OTS突返至一「開啟」狀態。在該「開啟」狀態中OTS裝置可攜載具有在其終端處之幾乎保持恒定於所謂「固持(holding)電壓」位準之一電壓之大量電流。

本發明之實施例不限於PCMS交叉點陣列或一特定單元選擇開關。例如，本發明之方法及設備可應用於其他交叉點陣列，諸如利用除其他類型之記憶體單元外之(例如)電阻性隨機存取記憶體(RRAM)單元、導電橋接隨機存取記憶體(CBRAM)單元及/或自旋轉移扭矩隨機存取記憶體(STT-RAM)單元之陣列。

在其中電阻可變儲存元件包括一PCM之實施例中，除其他相變材料外，相變材料可為硫屬合金，諸如銦(In)-銻(Sb)-碲(Te)(IST)材料(例如，In₂ Sb₂ Te₅ 、In₁ Sb₂ Te₄ 、In₁ Sb₄ Te₇ 等)或鍺(Ge)-銻(Sb)-碲(Te)(GST)材料(例如，Ge₈ Sb₅ Te₈ 、Ge₂ Sb₂ Te₅ 、Ge₁ Sb₂ Te₄ 、Ge₁ Sb₄ Te₇ 、Ge₄ Sb₄ Te₇ 或等)。如本文中所使用般之用連字符連接之化學成分符號指示包含於一特定混合物或化合物中之元素且意指表示涉及所指示元素之全部理想配比。其他相變材料可包含(例如)Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd及Ge-Te-Sn-Pt。電阻可變材料之其他實例包含過渡金屬氧化物材料或包含兩個或兩個以上金屬(例如，過渡金屬、鹼土金屬及/或稀土金屬)之合金。實施例不限於一特定電阻性可變材料或與記憶體單元102之儲存元件相關聯之材料。例如，電阻性可變材料中可用於形成儲存元件之其他實例尤其包含二元金屬氧化物材料、巨磁阻材料及/或各種以聚合物為基之電阻可變材料。

在許多實施例中，可在記憶體單元102之單元選擇裝置與儲存元件之間共用一電極。又，在許多實施例中，字線104及位元線106可用作對應於記憶體單元102之頂部電極或底部電極。

在許多實施例中，電阻可變儲存元件材料110可包括與單元選擇裝置材料114相同之材料之一或多者。然而，實施例並不如此限制。例如，電阻可變儲存元件材料110及單元選擇裝置材料114可包括不同材料。根據本發明之各種實施例，電阻性儲存元件材料110與單元選擇裝置材料114之相對定位可與圖1中所展示之相對定位反向。

可藉由各種薄膜技術形成本文中所描述之材料，該等薄膜技術尤其包含(但不限於)：旋塗、毯覆式塗佈、化學氣相沈積(CVD)(諸如低壓CVD)、電漿輔助化學氣相沈積(PECVD)、原子層沈積(ALD)、電漿輔助ALD、物理氣相沈積(PVD)、熱分解及/或熱生長。或者，材料可就地生長。雖然本文中所描述及繪示之材料可形成為層，但該等材料並不限於此且可以其他三維組態形成。

儘管圖1中並未繪示，然在許多實施例中記憶體陣列100可為具有垂直堆疊在彼此上之許多平面(例如，瓦片、卡片)之一三維(3D)架構之部分。在此等實施例中，例如，導線104及106可以通信方式耦合至該3D陣列之一平面之記憶體單元。此外，記憶體陣列100可(例如)經由導線104及106連接至與該記憶體陣列相關聯之電路(例如，在與操作記憶體陣列100相關聯之各種其他電路中之解碼電路)。例如，可形成與記憶體陣列100相關聯之此電路之元件(例如，電晶體等)以構成記憶體陣列100之基礎。

在操作中，可藉由經由選定字線104及位元線106跨記憶體單元102施加一電壓(例如，一寫入電壓)而程式化記憶體陣列100之記憶體單元102。可(例如)藉由調整儲存元件之電阻位準而調整(例如，改變)跨記憶體單元102之電壓脈衝之寬度及/或量值以將記憶體單元102程式化至特定資料狀態。

一感測(例如，讀取)操作可用於決定一記憶體單元102之邏輯狀態。例如，特定電壓可施加至對應於一選定記憶體單元102之一位元線106及字線104且可感測回應於一所得電壓差之通過該單元之電流。感測操作亦可包含在特定電壓處偏壓未選定字線104及位元線106(例如，連接至未選定單元之字線及位元線)以感測一選定單元102之資料狀態。

來自記憶體單元之各平面之字線104及位元線106可連接至在記憶體陣列下方形成於基板材料中且用於解釋各種信號(例如，字線104及位元線106上之電壓及/或電流)之解碼電路。該等解碼電路可包含用於解碼字線104上之信號之列解碼電路及用於解碼位元線106上之信號之行解碼電路。

如本發明中所使用般，術語「基板」材料可包含絕緣體上矽(SOI)或藍寶石上矽(SOS)技術、摻雜及未摻雜之半導體、由一基底半導體基座支撐之磊晶矽層、習知金屬氧化物半導體(CMOS)(例如，具有一金屬後端之一CMOS前端)及/或其他半導體結構及技術。可諸如經由處理步驟於基板材料中/上形成各種元件(例如，電晶體)及/或電路(舉例而言，諸如與操作記憶體陣列100相關聯之解碼電路)以在該基底半導體結構或基座中形成區域或接面。

圖2A係根據本發明之許多實施例所形成之具有呈平面隔離之一「共基」組態之三終端平面選擇裝置236/238之一記憶體陣列218之一部分之一示意圖代表。根據許多實施例，該等三終端平面選擇裝置236及238可為類似於上文關於單元選擇裝置所論述之兩終端OTS之一雙向臨限開關(OTS)，但藉由增加一第三終端以控制該OTS之「啟動」。透過該第三終端控制該OTS裝置。一三終端OTS係處於一高電阻性非導電「關閉」狀態中直至一脈衝施加至該第三終端，該脈衝開啟該三終端OTS(例如，該三終端OTS係處於一導電「開啟」狀態中)。只要一最小固持電流流經三終端OTS(例如，只要一最小固持電壓跨該三終端OTS而存在)，則在移除控制脈衝之後該三終端OTS保持開啟。

(例如)藉由使第三終端接觸(例如，一兩終端裝置之)主動硫屬化物切換區域之一部分而形成三終端OTS。一旦超過臨限值電壓，電流即流經該第三終端至較低電極。存在較少回溯或不存在回溯，此係因為第三終端實體上非常接近於該較低電極且係電阻性的。三終端OTS平面選擇裝置236及238可以與兩終端單元選擇裝置形成於一PCMS陣列之平面中所藉由之方式類似之一方式形成於記憶體陣列218之平面中。

記憶體陣列218包含複數個記憶體單元202。將該記憶體陣列218展示為具有包含一第一平面220及一第二平面222之複數個平面。平面220及222可形成為一垂直堆疊組態，例如，其中平面220形成於與形成平面222所處之高度不同之一高度處。在許多其他實施例中，可於一基板材料上方之相同高度處形成平面220及222。

儘管圖2A中展示兩個平面，然本發明之實施例並不限於此數量之平面。本發明之實施例可實施為其中記憶體單元配置於更多或更少平面中。為簡單起見，將有限數目個記憶體單元202展示於記憶體陣列218之各平面中。然而，本發明之實施例並不限於特定數量之記憶體單元且可對於具有更多或更少記憶體單元之一記憶體陣列而實施。

將各平面之記憶體單元202展示為配置於列及行之一交叉點架構(例如，一4x4矩陣)中。將一列中之各記憶體單元202之一終端展示為以通信方式耦合至一局部導線(例如，一局部字線204)。在圖2A中將該局部字線204之一端展示為連接至一電阻230且將該局部字線204之另一端展示為連接至一對應平面選擇裝置236之一第一終端(例如，一三終端OTS之一射極終端)。

然而，本發明之實施例並不限於圖2A中所繪示之特定組態，特定言之係關於電阻230及/或平面選擇裝置236之定位。即，電阻230不需要定位於局部字線204之與對應平面選擇裝置236相對之一端處且可更接近於該對應平面選擇裝置236而定位及/或可為分散式電阻(例如，體現於與局部字線204串聯定位之複數個離散電阻性元件及/或用於形成該局部字線204之材料所引起之電阻中)。在一些組態中，平面選擇裝置236亦可與圖2A中所展示不同而定位。例如，平面選擇裝置236及/或電阻230可遠離局部字線204之端部而定位(除其他定位外，諸如接近該局部字線204之中心)。在另一實例中，平面選擇裝置236及電阻230可相對於圖2A中所展示之定位而互換。

對應平面選擇裝置236之一第二終端(例如，一集極終端)連接至一平面字線248，該平面字線248繼而連接至一共同字線252。將該共同字線252展示為以通信方式耦合至列解碼邏輯224。雖然圖2A繪示定位於各局部字線204與一對應平面字線248/250之間之一對應平面選擇裝置236，但本發明之實施例並不如此限制。一平面選擇裝置可定位於並非全部字線與對應平面字線之間，及/或相對於一些平面而存在且並不相對於其他平面而存在等。例如，本發明之實施例可包含介於(一或多個平面之)一或多個局部字線204與一對應平面字線之間之一平面選擇裝置。

將一行中之各記憶體單元202之一終端展示為以通信方式耦合至一局部位元線206。將該局部位元線206之一端展示為連接至一電阻228且將該局部位元線206之另一端展示為連接至一對應平面選擇裝置238之一第一終端(例如，一三終端OTS之一射極終端)。

然而，本發明之實施例並不限於圖2A中所繪示之特定組態，特定言之係關於電阻228及/或平面選擇裝置238之定位。即，電阻228不需要定位於局部位元線206之與對應平面選擇裝置238相對之一端處且可更接近於該對應平面選擇裝置238而定位及/或為分散式電阻(例如，體現於與局部位元線206串聯定位之複數個離散電阻性元件及/或用於形成該局部位元線206之材料所引起之電阻中)。在一些組態中平面選擇裝置238亦可與圖2A中所展示不同而定位。例如，平面選擇裝置238及/或電阻228可遠離局部位元線206之端部而定位(除其他定位外，諸如接近該局部位元線206之中心)。在另一實例中，平面選擇裝置238及電阻228可相對於圖2A中所展示之定位而互換。

對應平面選擇裝置238之一第二終端(例如，一集極終端)連接至一平面位元線256，該平面位元線256繼而連接至一共同位元線258。將該共同位元線258展示為以通信方式耦合至行解碼邏輯226。雖然圖2A繪示定位於各局部位元線206與一對應平面位元線254/256之間之一對應平面選擇裝置238，但本發明之實施例並不如此限制。一平面選擇裝置可定位於並非全部位元線與對應平面位元線之間，及/或相對於一些平面而存在且並不相對於其他平面而存在等。例如，本發明之實施例可包含介於(一或多個平面之)一或多個局部位元線206與一對應平面位元線之間之一平面選擇裝置。此外，可相對於局部字線且非局部位元線，或局部位元線且非局部字線，或全部平面中各平面之一些或各平面之全部(如圖2A所展示)，或僅在一些平面中且非其他平面而使用(定位於平面自身中之)平面選擇裝置。

如圖2A中所展示，未連接至記憶體單元202之電阻228及230之終端可連接至一供應電壓(例如，Vcc)。可選擇電阻228及230之大小以限制通過平面選擇裝置236及238之電流及/或跨平面選擇裝置236及238之電壓至與該等平面選擇裝置236及238相關聯之操作位準。電阻228之大小可與電阻230之大小相同或不同。

平面選擇裝置236之各者之一第三終端(例如，一基極終端)可連接至一控制信號(例如，平面啟用240)。圖2A中所展示之具有平面選擇裝置之連接至一平面啟用之基極終端之組態稱為一「共基」組態，此係因為該等基極終端聚集在一起。在平面啟用240上藉此施加至平面選擇裝置236之基極終端之一適當信號可引起平面選擇裝置236之各者在射極終端與集極終端之間傳導，藉此將局部字線204經由平面字線248以通信方式耦合至共同字線252使得解碼邏輯可操作(例如，程式化/讀取)第一平面220之字線。只要平面啟用240上存在適當信號及/或通過平面選擇裝置236之電流及/或跨平面選擇裝置236之電壓保持於OTS固持臨限值之上，則平面選擇裝置236可繼續傳導。

平面選擇裝置238之各者之一第三終端(例如，一基極終端)可連接至第一平面220之一平面啟用242。在該平面啟用242上藉此施加至平面選擇裝置238之基極終端之一適當信號可引起平面選擇裝置238之各者在射極終端與集極終端之間傳導，藉此將局部位元線206經由平面位元線254以通信方式耦合至共同字線252使得解碼邏輯可操作(例如，程式化/讀取)第一平面220之位元線。

若未將平面啟用240及平面啟用242連接在一起，則可獨立地操作其等以獨立地啟用第一平面220之字線204及/或位元線206之連續性。或者，可連接平面啟用240及平面啟用242使得一信號可同時啟用字線204及位元線206兩者之連續性。以此方式，一單一平面啟用可用於啟用第一平面220之操作/訊問(例如，選擇該第一平面220)。

關於第二平面222，介於記憶體單元202、局部字線204、局部位元線206、選擇裝置236及238、平面字線250、平面位元線254、共同字線252、共同位元線258、電阻228及230與供應電壓Vcc之間之連接可全部與關於第一平面220之類似特徵所描述及圖2A中所展示相同。然而，關於第二平面222，平面選擇裝置236之基極終端可連接至平面啟用244且平面選擇裝置238之基極終端可連接至平面啟用246。

若未將平面啟用244及平面啟用246連接在一起，則可獨立地操作其等以獨立地啟用第二平面222之字線204及/或位元線206之連續性。或者，可連接平面啟用244及平面啟用246使得一信號可同時啟用第二平面222之字線204及位元線206兩者之連續性。以此方式，一單一平面啟用可用於啟用第二平面222之操作/訊問(例如，選擇該第二平面222)。

圖2A展示複數個平面之字線(例如，平面字線248及250)並聯連接至引導至列解碼邏輯224之共同字線252。類似地，複數個平面之位元線(例如，平面位元線256及254)並聯連接至引導至行解碼邏輯226之共同位元線258。因為可獨立地選擇每一各自平面(例如，使用平面啟用240及242選擇第一平面220或使用平面啟用244及246選擇第二平面222)，所以列解碼邏輯224及/或行解碼邏輯226可用於兩個平面。如此一來，個別專用列224解碼邏輯及行226解碼邏輯並不為各平面所需要。因為該列224解碼邏輯及該行226解碼邏輯具有形成於一基板材料中之元件，所以共用一單一列224解碼邏輯及行226解碼邏輯減少整合至半導體基板材料中之電路之佔據面積。

當待存取(例如，與一程式化或讀取操作相關聯)一特定平面中之一記憶體單元202時，僅啟動該平面上之平面選擇裝置236及/或238。當並未操作平面選擇裝置236及/或238之任一者以傳導時，該等平面選擇裝置236及/或238可提供電隔離。在未選定平面中，導線(例如，局部字線及局部位元線)與平面內部之記憶體元件係藉由未選定之關閉狀態之平面選擇裝置236及/或238(例如，三終端OTS裝置)而與周邊上之信號絕緣。以此方式，平面選擇裝置236及/或238可用於多工化個別平面之導線至共同字線252及共同位元線258。

此外，如圖2A中所繪示，平面選擇裝置236及238定位於各自平面上。即，例如，平面選擇裝置236及238可形成於與PCMS交叉點陣列相同之平面上。因此，平面選擇裝置(例如，電晶體)不需要形成於基板材料中，藉此減小整合至半導體基板材料中之電路之佔據面積。

根據一些實施例，利用形成於基板材料中之平面選擇裝置(例如，電晶體)實施本發明之平面選擇及平面字/位元線多工技術。例如，在記憶體陣列下方及在該記憶體陣列之邊界內存在足以容納形成於基板材料中之平面選擇裝置之區域之地方，該等平面選擇裝置之一些或全部可形成於基板材料中以便實現對多個平面中經由多工化平面字/位元線之共用解碼邏輯之佔據面積之節省。

儘管圖2A展示對應於局部字線204及局部位元線206之平面選擇裝置，然本發明之實施例並不如此限制。可利用平面選擇裝置以連接及隔離與一特定平面相關聯之其他導線(諸如其他信號線)。此外，一特定平面220/222中之記憶體單元202之矩陣可進一步分成(例如)頁、區塊或其他實體或邏輯群組，且平面選擇裝置經配置及經組態以便提供(例如)獨立地選擇該特定平面之部分之能力。儘管圖2A僅展示每導線一平面選擇裝置，然實施例並不如此限制且一或多個平面選擇裝置可用於進一步隔離導線及/或特定記憶體單元及/或其他控制電路之部分。實施方案不限於平面選擇裝置之定位、數量、定向或組態且採用達成個別平面選擇以促進信號多工化以減少在一記憶體陣列下方形成於基板材料中之平面選擇裝置之重複電路及元件之其他配置及組態。

圖2B係根據本發明之許多實施例所形成之具有呈平面隔離之一「共集」組態之三終端平面選擇裝置236/238之一記憶體陣列219之一部分之一示意圖代表。將該記憶體陣列219展示為具有包含一第一平面221及一第二平面223之複數個平面。如圖2B中所展示，連接係與圖2A中所展示之連接相同，除了記憶體陣列219之平面選擇裝置236/238係以一「共集」組態互連。即，平面選擇裝置236之一終端(例如，一三終端OTS之一射極終端)連接至局部字線204。對應平面選擇裝置236之第二終端(例如，一集極終端)連接至平面啟用240(而非如圖2A所展示般連接至一平面字線248)。平面選擇裝置236之第三終端(例如，一基極終端)連接至平面字線248。在平面啟用240上藉此施加至平面選擇裝置236之集極終端之一適當信號可引起平面選擇裝置236之各者在射極終端與基極終端之間傳導，藉此將局部字線204經由平面字線248以通信方式耦合至共同字線252。

類似地，平面選擇裝置238之一終端(例如，一射極終端)連接至局部位元線206。對應平面選擇裝置238之第二終端(例如，一集極終端)連接至平面啟用242(而非如圖2A所展示般連接至一平面位元線256)。平面選擇裝置238之第三終端(例如，一基極終端)連接至平面位元線256。在平面啟用242上藉此施加至平面選擇裝置238之集極終端之一適當信號可引起平面選擇裝置238之各者在射極終端與基極終端之間傳導，藉此將局部位元線206經由平面字線256以通信方式耦合至共同位元線258。第二平面223之平面選擇裝置236及238同樣係以一共集組態分別連接至平面啟用244及246。

圖3繪示根據本發明之許多實施例所形成之具有平面隔離之一「共基」組態之一記憶體陣列之一部分之一透視圖。圖3係示意性地展示於圖2A中之記憶體陣列218之一例示性實施方案之一透視圖。圖3展示包含複數個記憶體單元302之一記憶體陣列318。將該記憶體陣列318展示為具有包含一第一平面320(例如，上平面)及一第二平面322(例如，下平面)之複數個平面。

將各平面之記憶體單元302展示為配置於列及行之一交叉點架構(例如，一4x4矩陣)中。將一列中之各記憶體單元302之一終端展示為連接至一局部字線304。將該局部字線304之一端展示為連接至一電阻330且將該局部字線304之另一端展示為連接至一對應平面選擇裝置336之一第一終端(例如，一三終端OTS之一射極終端)。然而，且如參考圖2A所論述般，本發明之實施例並不限於圖3中所繪示之特定組態，特定言之係關於電阻330之定位，該電阻330可與局部字線304串聯而不同地定位及/或由沿該局部字線304之電阻組成。

平面選擇裝置336之一第二終端(例如，一集極終端)連接至一平面字線348，該平面字線348繼而連接至一共同字線352。展示引導至列解碼邏輯(圖3中未展示)之該共同字線352。

將一行中之各記憶體單元302之一終端展示為以通信方式耦合至一局部位元線306。將該局部位元線306之一端展示為連接至一電阻328且將該局部位元線306之另一端展示為連接至一對應平面選擇裝置338之一第一終端(例如，一射極終端)。然而，且如參考圖2A所論述般，本發明之實施例並不限於圖3中所繪示之特定組態，特定言之關於電阻328之定位，該電阻328可與局部位元線306串聯而不同地定位及/或由該局部位元線306之電阻組成。

平面選擇裝置338之一第二終端(例如，一集極終端)連接至一平面位元線356，該平面位元線356繼而連接至一共同位元線358。展示引導至行解碼邏輯(圖3中未展示)之該共同位元線358。電阻328及330之一終端可連接至一供應電壓(例如，Vcc)。

各平面選擇裝置336之一第三終端(例如，一基極終端)可連接至第一平面320之一平面啟用340。圖3中所展示之組態係一「共基」組態，其中平面選擇裝置336之基極終端連接至該平面啟用340。平面選擇裝置338之各者之一第三終端(例如，一基極終端)可連接至第一平面320之一平面啟用342。該等平面啟用340及342可連接在一起(以選擇整個平面)或彼此隔離(以允許字線及位元線之選擇彼此獨立)。

關於第二平面322，介於記憶體單元302、局部字線304、局部位元線306、選擇裝置336及338、平面字線350、平面位元線354、共同字線352、共同位元線358、電阻328及330與供應電壓Vcc之間之連接可全部與參考第一平面320之類似特徵所描述及圖3中所展示相同。然而，關於第二平面322，平面選擇裝置336之基極終端可連接至平面啟用344且平面選擇裝置338之基極終端可連接至平面啟用346。

儘管本文中已繪示及描述特定實施例，然一般技術者將理解經計算以達到相同結果之一配置可替代所展示之特定實施例。本發明意指涵蓋本發明之各種實施例之調適及變動。應理解，已以一闡釋性方式且非一限制性方式作出上文描述。熟習此項技術者在檢視上文描述之後將明白本文中並未特定描述之上文實施例及其他實施例之組合。本發明之各種實施例之範疇包含其中使用上文結構及方法之其他應用。因此，本發明之各種實施例之範疇將參考隨附申請專利範圍以及此等申請專利範圍所及之等效物之完整範圍而決定。

在前述詳細描述中，在一單一實施例中為簡化本發明而將各種特徵組合在一起。本發明之此方法不應解釋為反映一意向：本發明之所揭示實施例必須使用多於每一請求項中所明確敘述之特徵。而是，如以下申請專利範圍反映，發明標的在於少於一單一所揭示實施例之全部特徵。因此，以下申請專利範圍併入實施方式中，其中每一請求項獨立作為一單獨實施例。