JP6982089B2 - 活性化境界キルトアーキテクチャのメモリ - Google Patents

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本特許出願は、２０１７年２月１６日に出願の名称が“Ａｃｔｉｖｅ Ｂｏｕｎｄａｒｙ Ｑｕｉｌｔ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｍｅｍｏｒｙ”であるＬａｕｒｅｎｔによる米国特許出願番号１５／４３４，４０１の優先権を主張する２０１７年８月３０に出願の名称が“Ａｃｔｉｖｅ Ｂｏｕｎｄａｒｙ Ｑｕｉｌｔ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｍｅｍｏｒｙ”であるＬａｕｒｅｎｔによるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１７／０４９４４１の優先権を主張し、それらの各々は本願の譲受人に与えられ、それらの各々は、その全体が本明細書に参照により明確に組み込まれる。

以下は、一般的にメモリデバイスに関し、より具体的には、活性化境界キルトアーキテクチャのメモリに関する。

メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス内に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。その他のシステムでは、３つ以上の状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスは、メモリデバイス内の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスは、メモリデバイス内に状態を書き込み得、又はプログラミングし得る。

磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）等を含む多数の種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリ、例えば、ＦｅＲＡＭ及びＰＣＭは、外部電源が存在しなくても長時間、それらの蓄積された論理状態を維持し得る。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。メモリデバイスを改善することは、メトリクスの中でもとりわけ、メモリセルの密度を増加させること、読み出し／書き込み速度を増加させること、信頼性を増加させること、データ保持を増加させること、電力消費を削減すること、又は製造コストを削減することを含み得る。

ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを使用し得るが、蓄積デバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特質を有し得る。ＦｅＲＡＭデバイスは、それ故、その他の不揮発性及び揮発性のメモリデバイスと比較して改善した性能を有し得る。ＰＣＭ又はカルコゲニド材料ベースのメモリは、不揮発性であり得、他のメモリデバイスと比較して、改善した読み出し／書き込み速度と耐久性とを提供し得る。ＰＣＭ又はカルコゲニド材料ベースのメモリはまた、メモリセルの増加した密度性能を提供し得る。例えば、ＦｅＲＡＭ、ＰＣＭ、又はカルコゲニド材料ベースのメモリを用いる３次元メモリアレイが可能である、幾つかの３次元アーキテクチャでは、しかしながら、メモリデバイスの幾つかの領域は、支持回路に専用であり得、メモリセルを除外し得る。こうした領域は、メモリデバイスの容量を増加させることなく、メモリデバイスの物理的寸法を増加させ得る。

本明細書の開示は、以下の図を参照し、以下の図を含む。

本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリデバイスの概略図の一例を説明する。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリセルの３次元アレイを有するメモリデバイスの概略図の一例を説明する。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリアレイの一例を説明する。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリデバイスの一例を説明する。 線５−５に沿った図４のメモリデバイスの断面図の一例を説明する。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリタイル構成の一例を説明する。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリタイルのトップダウン図及びメモリタイルの断面図の一例を説明する。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持する境界タイル構成の例を説明する。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリデバイスの一例を説明する。 線１０−１０に沿った図９のメモリデバイスの断面図の一例を説明する。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持する境界タイル構成の一例を説明する。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリデバイスのメモリ部分の一例を説明する。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリデバイスのメモリ部分の一例を説明する。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリデバイスのメモリ部分の一例を説明する。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリデバイスの一部の一例を説明する。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリデバイスの一部の一例を説明する。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するデバイスの一例を説明する。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するデバイスの一例を説明する。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリコントローラを含むデバイスのブロック図を示す。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するデバイスを含むシステムのブロック図を示す。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するアクセス動作マネージャのブロック図を示す。 本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持する方法を説明するフローチャートを示す。

幾つかのメモリデバイスは、“キルト”パターンを有するクロスポイントアーキテクチャを使用して構築される。幾つかの例では、該アーキテクチャは、２次元クロスポイントアーキテクチャであり得る。幾つかの例では、該アーキテクチャは、３次元クロスポイントアーキテクチャであり得る。キルトパターンを有する３次元クロスポイントアーキテクチャは、デバイスのフットプリントの全て又はほぼ全ての上に活性化メモリセルがあることを可能にする活性化境界部分を伴い得る。“キルト”パターン又は“キルト”アーキテ
クチャの意味は、以下で更に説明されるであろう。キルトアーキテクチャ内では、メモリデバイスは、メモリタイルと呼ばれる区域を構成し得る。メモリデバイスは、アレイ内にメモリタイルを配置することによって形成され得る。各メモリタイルは、他のメモリタイルと同様の、コンポーネントの構成を含み得る。メモリタイルは、アンプ及びデコーダ等の支持コンポーネントを含む基板層と、該基板層の上方に位置付けられたメモリセルとを含み得る。

メモリデバイスは、メモリタイルのアレイ内に組み立てられるように構成されるので、メモリタイル内のメモリセルは、隣接するメモリタイル内に位置付けられた支持コンポーネント（例えば、デコーダ）を使用してアクセス可能であり得る。実例として、キルトアーキテクチャ内の各タイルのセルは、隣接のタイルの下にあるデコーダによってアクセスされ得る。そのため、所定のセルは、該セルが当事者であるタイルのフットプリントの外側にあるデコーダからアクセスされ得る。

メモリタイルの上方に位置付けられたメモリセルがアクセス可能にされることを可能にするために、メモリタイルのアレイの境界線近くのアレイの部分は、異なるアーキテクチャを有し得る。これらの部分は、境界タイルと称され得、幾つかのメモリタイルに隣接して、該メモリタイルのアレイの境界線に位置付けられ得る。本明細書で使用されるように、境界線は、メモリデバイスの２つの領域を分離するデバイス上の基準点（例えば、想像線）を指し得る。例えば、用語、境界線は、メモリデバイスの特定部分を終端する線を指し得る。境界タイルは、メモリタイルのアレイの第１の境界線上に位置付けられ得、該第１の側に対向する、メモリタイルのアレイの第２の境界線上に位置付けられ得る。境界タイルは、隣接するメモリタイルのメモリセルにアクセスするための支持コンポーネントを含み得る。例えば、境界タイルは、デコーダ及びアンプを含み得る。

レガシーの構成と比較して利用可能なデータを増加させ得る活性化境界キルトアーキテクチャのメモリを支持する技術が本明細書に説明される。境界タイルの上方に位置付けられたメモリセルを有する境界タイルは、活性化境界タイルと称され得る。本明細書で使用されるように、メモリアレイ又は回路を含む基板の一部又は切片は、ダイと称され得る。境界タイルは、メモリタイルのアレイの２つの対向する境界線上に位置付けられ得る。境界タイルは、隣接するメモリタイルのメモリセルと、境界タイルのメモリセルとの両方にアクセスするための支持コンポーネントを含み得る。列線及び列線デコーダは、境界タイルの一部として統合され得る。また、行線等のアクセス線は、境界タイルの一部として統合され得る。メモリタイルのアレイの２つの対向する境界線上にメモリセルを有する活性化境界タイルを位置付けることによって、メモリデバイス内のアクセス可能なメモリセル（例えば、利用可能なデータ）の数は増加し得る。

上で紹介した開示の機構は、メモリアレイの文脈で、以下で更に説明される。キルトアーキテクチャ内の利用可能なデータを増加させることに関連するメモリデバイス及びメモリ部分に対する特定の例がその後説明される。開示のこれら及びその他の機構は、キルトアーキテクチャ内の利用可能なデータを増加させることに関連する装置図、システム図、及びフローチャートによって更に説明され、それらを参照しながら更に説明される。

図１は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリデバイス１００の一例を説明する。図１は、メモリデバイス１００の様々なコンポーネント及び機構の説明される概略的表現である。そのようなものだとして、メモリデバイス１００のコンポーネント及び機構は、メモリデバイス１００内のそれらの実際の物理的位置ではなく、機能的な相互関係を説明するために示されると評価すべきである。図１の説明される例では、メモリデバイス１００は２次元メモリアレイ１０２を含む。メモリデバイス１００は、電子メモリ装置とも称され得る。メモリデバイス１００は、異なる
状態を蓄積するようにプログラム可能なメモリセル１０５を含む。図１は、（破線のボックス内に）センスコンポーネント１２６を配置する代替的な概略的選択肢をも示す。センスコンポーネントは、その機能的目的を失うことなく列デコーダ又は行デコーダの何れかと関連付けられ得ると、当業者は評価するであろう。

各メモリセル１０５は、論理０及び論理１として示される２つの状態を蓄積するようにプログラム可能であり得る。幾つかの場合、メモリセル１０５は、３つ以上の論理状態を蓄積するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷を蓄積するためのコンデンサ又はその他のメモリ蓄積素子を含み得、例えば、充電及び非充電のコンデンサは２つの論理状態を夫々表し得、又はカルコゲニド材料は、例えば、その結晶構造又はその他の特質に依存して、異なる状態を表し得る。

メモリデバイス１００は、キルトアーキテクチャを使用して配置され得る。キルトアーキテクチャでは、コンポーネントの同様の構成を有するタイルがアレイ内に配置される。こうした方法で構築されたメモリデバイスは、タイルを追加又は削減することによって拡張又は収縮され得る。タイルは、メモリデバイス１００に対する構築ブロックであり得る。メモリデバイスに対する支持回路（図示せず）は、図５及び図１０に説明されるように、タイル内のメモリセルのアレイの下に位置付けられ得る。本明細書で使用されるように、キルトアーキテクチャは、複数のメモリタイルを含むメモリアレイを指し得る。例えば、キルトアーキテクチャを有するメモリは、メモリタイルの繰り返しのパターンを含み得る。

キルトアーキテクチャの幾つかの例では、タイル内の支持回路（図示せず）の上方に位置付けられた幾つかのメモリセルは、図８及び図１２に説明されるように、隣接するタイル内に位置付けられた支持回路を使用してアクセスされ得る。その結果、メモリセルのアレイの境界線において、幾つかのメモリセルはアクセス可能ではないことがある。これらのアクセス不可能の問題に対処するために、タイルの全てのメモリセルがアクセス可能であることを確保するために、メモリセルのアレイの境界線を越えて境界タイルが位置付けられ得る。幾つかの例では、メモリセルは、境界タイルの上方に位置付けられ得る。

アクセス動作と称され得る、読み出し及び書き込み等の動作は、例えば、ワード線１１０及びデジット線１１５等の共通導電線の適切な組み合わせを活性化又は選択することによって、メモリセル１０５上で実施され得る。ワード線１１０は、アクセス線、センス線、又は行線とも称され得る。デジット線１１５は、アクセス線、ビット線、又は列線とも称され得る。ワード線及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく相互に置き換え可能である。ワード線１１０及びビット線１１５は、アレイを創出するように相互に直角（又はほぼ直角）であり得る。メモリセルの種類（例えば、ＦｅＲＡＭ、ＲＲＡＭ等）に依存して、例えば、プレート線等のその他のアクセス線が存在し得る（図示せず）。メモリデバイスで使用されるメモリセルの種類及び／又は具体的なアクセス線に基づいて、メモリデバイスの正確な動作は変更され得ると評価されるべきである。

ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びデジット線１１５は導電性材料で作られる。例えば、ワード線１１０及びデジット線１１５は、金属（銅、アルミニウム、金、タングステン等）、金属合金、又はその他の導電性材料等で作られてもよい。１つのワード線１１０及び１つのデジット線１１５を活性化する（例えば、ワード線１１０又はデジット線１１５に電圧を印加する）ことによって、それらの交点で単一のメモリセル１０５がアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み出すこと又は書き込むことを含み得る。

幾つかのアーキテクチャでは、セルの論理蓄積素子、例えば、コンデンサは、選択デバイスによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択デバイスに接続され得、選択デバイスを制御し得る。例えば、選択デバイスはトランジスタであり得、トランジスタのゲートにワード線１１０が接続され得る。また、メモリセル（例えば、ＦｅＲＡＭ、ＲＲＡＭ等）に依存して、その他のアクセス線、例えば、プレート線（図示せず）は、セルの蓄積素子にアクセスすることに関与し得る。ワード線１１０を活性化することは、メモリセル１０５のコンデンサとその対応するデジット線１１５との間の電気的接続又は閉回路をもたらす。デジット線は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。

メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。行デコーダ１２０、センスコンポーネント１２５、及び列デコーダ１３０は、メモリセル１０５の下に構成され得る。以下で論じるように、これらのコンポーネントは、アレイの下にある基板層の部分を占有し得る。幾つかの例では、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信された行アドレスに基づいて適切なワード線１１０を活性化し、該適切なワード線１１０は、以下で論じられるように、対象メモリセル１０５を含むデッキと関連付けられたワード線１１０であり得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。例えば、メモリデバイス１００は、説明されるアレイ１０２に対してＷＬ＿１〜ＷＬ＿Ｍとラベルが付された多数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎとラベルが付された多数のデジット線１１５とを含み得、ここで、Ｍ及びＮはアレイのサイズに依存する。したがって、ワード線１１０及びデジット線１１５、例えば、ＷＬ＿２及びＤＬ＿２を活性化することによって、それらの交点におけるメモリセル１０５がアクセスされ得る。

アクセスすると、メモリセル１０５は、メモリセル１０５の蓄積された論理状態を判定するために、センスコンポーネント１２５によって読み出され得又はセンシングされ得る。例えば、メモリセル１０５へのアクセス後、メモリセル１０５のメモリコンポーネントは、その対応するデジット線１１５上に放電し得る。放電は、デジット線１１５の電圧に変化を生じさせ得、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、デジット線１１５の電圧をリファレンス電圧（図示せず）と比較し得る。例えば、デジット線１１５がリファレンス電圧よりも高い電圧を有する場合、センスコンポーネント１２５は、メモリセル１０５内の蓄積状態が論理１であったと判定し得、逆もまた同様である。

センスコンポーネント１２５は、ラッチングと称され得る、信号中の差を検出及び増幅するために、様々なトランジスタ又はアンプを含み得る。メモリセル１０５の検出された論理状態は、入力／出力１３５として、列デコーダ１３０を通じてその後出力され得る。センスコンポーネント１２５は、メモリデバイス１００のその他のコンポーネントよりも低電圧で動作し得る。例えば、センスコンポーネント１２５は、低電圧ラッチであり得、又は低電圧ラッチを含み得る。

メモリセル１０５は、関連するワード線１１０及びデジット線１１５を活性化することによってセットされ得、又は書き込まれ得る。上で論じられたように、ワード線１１０の活性化は、（複数の）メモリセル１０５の対応する行をそれらの個別のデジット線１１５に電気的に接続する。ワード線１１０が活性化される間に、関連するデジット線１１５を制御することによって、メモリセル１０５は書き込まれ得、すなわち、メモリセル１０５内に論理値が蓄積され得る。列デコーダ１３０は、メモリセル１０５に書き込まれるデータ、例えば、入力／出力１３５を受け入れ得る。メモリセル１０５は、メモリ蓄積素子に
渡って電圧を印加することによって、又は電流を流すことによって書き込まれ得る。このプロセスは、以下でより詳細に論じられる。

メモリコントローラ１４０は、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５等の様々なコンポーネントを通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ等）を制御し得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリデバイス１００の動作中に使用される様々な電位を生成及び制御し得る。一般的に、本明細書で論じられる印加電圧の振幅、形状、又は存続期間は、調節又は変更され得、メモリデバイス１００の動作中の様々な動作に対して異なり得る。更に、メモリデバイス１００内の１つの、多数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリデバイス１００の多数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセットされるリセット動作中に同時にアクセスされ得る。メモリデバイスの正確な動作は、メモリデバイス内に使用されるメモリセルの種類及び／又は具体的なアクセス線に基づいて変更され得ると評価すべきである。

図２は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリセルの３次元アレイを有する例示的メモリデバイス２００を説明する。図２は、メモリデバイス２００の様々なコンポーネント及び機構の説明される概略的表現である。そのようなものだとして、メモリデバイス２００のコンポーネント及び機構は、メモリデバイス２００内の実際のそれらの物理的位置ではなく、機能的な相互の関係を説明するために示されると評価すべきである。図２の説明される例では、メモリデバイス２００は３次元メモリアレイ２０５を含む。メモリデバイス２００は、電子メモリ装置とも称され得る。メモリデバイス２００は、図１を参照しながら説明したメモリデバイス１００の一例であり得る。そのようなものだとして、同様の呼称及び符号付けを有するコンポーネントの説明は、図２を参照しながら完全には説明されないことがある。また、図２は、（破線のボックス内に）センスコンポーネント１２６−ａを配置する代替的な概略的選択肢を示す。センスコンポーネントは、その機能的目的を失うことなく、列デコーダ又は行デコーダの何れかと関連付けられ得ると、当業者は評価するであろう。

メモリデバイス２００は、２つ以上の２次元（２Ｄ）メモリアレイ（例えば、メモリアレイ１０２）が相互の上部の上に形成された３次元（３Ｄ）メモリアレイ２０５を含み得る。こうした構成では、２Ｄメモリアレイは、メモリセルのデッキと称され得る。これは、２Ｄアレイと比較して、単一のダイ又は基板上に形成され得るメモリセルの数を増加させ得、続いて、メモリデバイス２００の生産コストを削減し得、若しくはメモリデバイス２００の性能を増加させ得、又はそれら両方であり得る。図２に描写した例に従えば、メモリデバイス２００は、メモリセル１０５−ａの２つのレベル（又はデッキ）を含み、それ故、３次元メモリアレイとみなされ得るが、レベルの数は２つに限定されない。各レベルは、メモリセル１０５−ａが各レベルに渡って相互にほぼ整列され得、メモリセルスタック２１０を形成するように、整列され得、又は位置付けられ得る。他の実施形態（図示せず）では、メモリデバイス２００は、単一レベルのメモリ、例えば、２次元メモリアレイであり得る。

図２に示すように、メモリセルスタック２１０内の２つのメモリセル１０５−ａは、デジット線１１５−ａ等の共通導電線を共有し得る。すなわち、デジット線１１５−ａは、上部メモリセル１０５−ａの底部電極、及び下部メモリセル１０５−ａの最上部電極と電子通信し得る。上部メモリセル１０５−ａは最上部デッキと称され得、下部メモリセル１０５−ａは底部デッキと称され得る。他の構成が可能であり得、例えば、第３のデッキは、下部デッキとワード線１１０−ａを共有し得る。一般的に、１つのメモリセル１０５−
ａは、ワード線１１０−ａ及びデジット線１１５−ａ等の２つの導電線の交点に設置され得る。この交点は、メモリセルのアドレスと称され得る。対象メモリセル１０５−ａは、通電されたワード線１１０−ａ及びデジット線１１５−ａの交点に設置されたメモリセル１０５−ａであり得、すなわち、ワード線１１０−ａ及びデジット線１１５−ａは、それらの交点のメモリセル１０５−ａを読み出す又は書き込むために通電され得る。同じワード線１１０−ａ又はデジット線１１５−ａと電子通信する（例えば、接続された）他のメモリセル１０５は、非対象のメモリセルと称され得る。また、メモリセル（例えば、ＦｅＲＡＭ、ＲＲＡＭ等）に依存して、他のアクセス線、例えば、プレート線（図示せず）は、セルの蓄積素子にアクセスすることに関与し得る。

メモリセル１０５−ａへのアクセスは、行デコーダ１２０−ａ及び列デコーダ１３０−ａを通じて制御され得る。例えば、メモリデバイス２００は、説明されるアレイ２０５の最上部デッキに対してＷＬ＿Ｔ１〜ＷＬ＿ＴＭとラベルが付され、説明されるアレイ２０５の底部デッキに対してＷＬ＿Ｂ１〜ＷＬ＿ＢＭとラベルが付された多数のワード線１１０−ａと、ＤＬ＿１〜ＤＬ＿Ｎとラベルが付された多数のデジット線１１５−ａとを含み得、ここで、Ｍ及びＮはアレイのサイズに依存する。したがって、ワード線１１０−ａ及びデジット線１１５−ａ、例えば、ＷＬ＿Ｔ２及びＤＬ＿２を活性化することによって、それらの交点における最上部デッキのメモリセル１０５−ａがアクセスされ得る。例えば、ＷＬ＿Ｂ２及びＤＬ＿２を活性化することによって、それらの交点における底部デッキのメモリセル１０５−ａがアクセスされ得る。他のアクセス線、例えばプレート線が存在し得る幾つかの例（図示せず）では、ＷＬ＿Ｔ２及びＤＬ＿２と連携する対応するプレート線は、最上部デッキのメモリセル１０５−ａにアクセスするために活性化される必要があり得る。メモリデバイスの正確な動作は、メモリデバイス内に使用されるメモリセルの種類及び／又は具体的なアクセス線に基づいて変更され得ると評価すべきである。

図３は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリアレイ３００の一例を説明する。メモリアレイ３００は、図１及び図２を参照しながら説明したメモリアレイ１０２及び２０５の一例であり得る。図３に描写するように、メモリアレイ３００は、メモリセル１０５−ｂを建築するための多数の材料を含む。各メモリセル１０５−ｂは、メモリセルスタックを創出するために、垂直方向に（例えば、基板に直角に）積み重ねられる。メモリセル１０５−ｂは、図１を参照しながら説明したようなメモリセル１０５の例示であり得る。メモリアレイ３００は、それ故、３次元又は３Ｄメモリアレイと称され得る。

メモリアレイ３００は、図１を参照しながら説明したようなワード線１１０及びビット線１１５の例示であり得るワード線１１０−ｂ及びビット線１１５−ｂをも含む。ワード線１１０−ｂとビット線１１５−ｂとの間の材料の例証は、図２の下部デッキ上のメモリセル１０５−ａを表し得る。メモリアレイ３００は、電極３０５、論理蓄積素子３１０、基板３１５、及び選択デバイス３２０を含む。幾つかの例では、単一のコンポーネントは、論理蓄積素子及び選択デバイスの両方としての機能を果たし得る。電極３０５−ａは、ビット線１１５−ｂと電子通信し得、電極３０５−ｃはワード線１１０−ｂと電子通信し得る。空白として描写された絶縁材料は、電気的及び熱的の両方で絶縁し得る。上で説明したように、ＰＣＭ技術では、メモリセル１０５−ｂ内の論理蓄積素子３１０の電気抵抗をプログラミングすることによって様々な論理状態が蓄積され得る。幾つかの場合、これは、メモリセル１０５−ｂに電流を流すこと、メモリセル１０５−ｂ内の論理蓄積素子３１０を加熱すること、又はメモリセル１０５−ｂ内の論理蓄積素子３１０の材料を全体的又は部分的に融解することを含む。閾値電圧の変調等、他の蓄積メカニズムがカルコゲニドベースのメモリで活用され得る。メモリアレイ３００は、支持コンポーネントを含む基板層の上方にメモリセルが位置付けられるように、キルトアーキテクチャの一部として含まれ得る。

メモリアレイ３００は、メモリセルスタックのアレイを含み得、各メモリセルスタックは、多数のメモリセル１０５−ｂを含み得る。メモリアレイ３００は、各導電性材料がその間の電気的絶縁材料によって隣接の導電性材料から分離される、ワード線１１０−ｂ等の導電性材料のスタックを形成することによって作られ得る。電気的絶縁材料は、シリコン酸化物、シリコン窒化物等の酸化物若しくは窒化物材料、又はその他の電気的絶縁材料を含み得る。これらの材料は、シリコンウエハ等の基板３１５、又は任意のその他の半導体若しくは酸化物基板の上方に形成され得る。続いて、各メモリセル１０５−ｂがワード線及びビット線に結合され得るように、ワード線１１０−ｂとビット線１１５−ｂとの間に材料を形成するために、様々な処理ステップが利用され得る。

選択デバイス３２０は、電極３０５−ｂを通じて論理蓄積素子３１０と接続され得る。幾つかの例では、選択デバイス３２０及び論理蓄積素子３１０の位置付けは、反転させられ得る。選択デバイス３２０、電極３０５−ｂ、及び論理蓄積素子３１０を含むスタックは、電極３０５−ｃを通じてワード線１１０−ｂに、及び電極３０５−ａを通じてビット線１１５−ｂに接続され得る。選択デバイスは、特定のメモリセル１０５−ｂを選択するのを助力し得、又は選択されたメモリセル１０５−ｂに隣接の非選択のメモリセル１０５−ｂを通じて浮遊電流が流れることを防止するのを助け得る。選択デバイスは、ダイオード等の２端子選択デバイスの種類の中でもとりわけ、金属−絶縁体−金属（ＭＩＭ）接合、オボニック閾値スイッチ（ＯＴＳ）、金属−半導体−金属（ＭＳＭ）スイッチ等の電気的に非線形のコンポーネント（例えば、非オームコンポーネント）を含み得る。幾つかの場合、選択デバイスは、カルコゲニド膜を含む。選択デバイスは、幾つかの例では、セレン（Ｓｅ）、ヒ素（Ａｓ）、及びゲルマニウム（Ｇｅ）の合金を含み得る。

基板３１５上に材料又はコンポーネントを形成するために様々な技術が使用され得る。これらは、例えば、薄膜成長技術の中でもとりわけ、化学気相成長（ＣＶＤ）、有機金属気相成長（ＭＯＣＶＤ）、物理気相成長（ＰＶＤ）、スパッタ堆積、原子層堆積（ＡＬＤ）、又は分子線エピタキシー（ＭＢＥ）を含み得る。材料は、例えば、化学エッチング（“ウェットエッチング”とも称される）、プラズマエッチング（“ドライエッチング”とも称される）、又は化学機械平坦化を含み得る複数の技術を使用して除去され得る。

上で論じたように、図３のメモリセル１０５−ｂは、可変抵抗を有する材料を含み得る。可変抵抗材料は、例えば、金属酸化物及びカルコゲニド等を含む様々な材料のシステムを指し得る。カルコゲニド材料は、硫黄（Ｓ）、テルル（Ｔｅ）、又はＳｅの元素の内の少なくとも１つを含む材料又は合金である。多くのカルコゲニド合金が可能であり得、例えば、ゲルマニウム−アンチモン（Ｓｂ）−テルル合金（Ｇｅ−Ｓｂ−Ｔｅ）はカルコゲニド材料である。本明細書に明確には列挙されないその他のカルコゲニド合金も用いられ得る。

相変化メモリは、カルコゲニド材料であり得る相変化材料内の結晶状態とアモルファス状態との間の大きな抵抗の相違を活用し得る。結晶状態の材料は、相対的に低電気抵抗をもたらし得る周期的な構造で配置された原子を有し得る。対照的に、周期的な原子構造が全くない又は該原子構造を相対的に僅かに有するアモルファス状態の材料は、相対的に高電気抵抗を有し得る。材料のアモルファス状態と結晶状態との間の抵抗値の差は著しくてもよく、例えば、アモルファス状態の材料は、その結晶状態の材料の抵抗よりも１桁以上大きな抵抗を有し得る。幾つかの場合、材料は、部分的にアモルファスであり得、且つ部分的に結晶であり得、抵抗は、全体的に結晶状態の材料の抵抗又は全体的にアモルファス状態の材料の抵抗の間のある値のものであり得る。そのため、材料は、バイナリな論理の利用以外に使用され得、すなわち、材料内に蓄積される可能な状態の数は３つ以上であり得る。

低抵抗状態にセットするために、メモリセル１０５−ｂは、メモリセルに電流を流すことによって加熱され得る。有限抵抗を有する材料に流れる電流により生じる加熱は、ジュール又はオーム加熱と称され得る。ジュール加熱は、それ故、電極又は相変化材料の電気抵抗に関連し得る。相変化材料を高温（ただし、その融解温度よりも低い）まで加熱することは、相変化材料が結晶化し、低抵抗状態を形成することをもたらし得る。幾つかの場合、メモリセル１０５−ｂは、ジュール加熱以外の手段によって、例えば、レーザを使用することによって加熱され得る。高抵抗状態にセットするために、相変化材料は、例えば、ジュール加熱によって、その融解温度よりも上に加熱され得る。融解した材料のアモルファス構造は、相変化材料を急速に冷却するために、印加した電流を突然除去することによって、急冷され得、又は固定され得る。メモリセル１０５−ｂ、アクセス線（例えば、ワード線１１０−ｂ及びビット線１１５−ｂ）を含む様々なコンポーネントは、該コンポーネントを含むダイの領域を効率的に使用するために、基板３１５に渡って構成され得る。以下で説明するように、メモリアレイの各コンポーネントは、メモリアレイのフットプリントの外側の基板３１５の領域を最小限にするために、基板層内に構築されたデコーダ又はその他の回路の上にあり得る。

図４は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリデバイス４００の一例を説明する。上で論じたように、用語、キルトアーキテクチャは、コンポーネントの共通の構成を有する複数のメモリタイル又はメモリ区域を形成するメモリデバイスを指し得る。メモリタイルは、繰り返しのパターンで配置され得る。メモリデバイス４００は、図１及び図２を参照しながら説明したメモリデバイス１００、２００の一例であり得る。

メモリデバイス４００は、メモリ部分４１０及び制御回路部分４１５を含み得る。メモリデバイス４００のメモリ部分４１０は、メモリセルのアレイと、メモリセルのアレイのための支持回路、例えば、デコーダ及びセンスアンプとを含み得る。幾つかの実例では、メモリ部分４１０は、デコーダを含むメモリデバイス４００の領域を指し得る。制御回路部分４１５は、メモリデバイス４００に関連するその他のコンポーネントを含み得る。例えば、制御回路部分４１５は、図１及び図２を参照しながら説明したメモリコントローラ１４０又は入力／出力１３５システムを含み得る。幾つかの実例では、制御回路部分４１５は、幾つかの種類のデコーダを含まなくてもよい、又はある一定の種類のデコーダを除外し得るメモリデバイス４００の領域を指し得る。例えば、制御回路部分４１５は、行デコーダ、列デコーダ、センスアンプ、又はそれらの組み合わせを除外し得る。幾つかの例では、制御回路部分４１５は、その他の種類のデコーダ、例えば、プレート線デコーダを含み得る。

メモリ部分４１０は、コア部分４２０及び境界部分４２５を含み得る。メモリ部分４１０は、基板層と、基板層の上方に位置付けられたメモリセルとを含み得る。コア部分４２０は、複数のメモリタイル４３０を使用して形成されたメモリデバイス４００のアレイを指し得る。幾つかの例では、コア部分４２０は、メモリセルのアレイ（例えば、メモリセル５１０のアレイ）を含むメモリデバイス４００の領域に対応し得る。

メモリタイル４３０は、共通のコンポーネントを有するメモリ区域を指し得る。コア部分４２０内の各メモリタイル４３０は、コンポーネントの同一の構成を有し得る。この方法では、メモリタイル４３０は、メモリデバイス４００を組み立てるための構築ブロックとして使用され得る。コア部分４２０（及び更に言うと、メモリ部分４１０及び全体としてのメモリデバイス４００）のサイズは、メモリタイル４３０を使用して自由自在であり得る。コア部分４２０は、追加のメモリタイル４３０を追加することによって、設計又は製造中に拡大し得る。コア部分４２０のサイズは、メモリタイル４３０を除去することに
よって、設計又は製造中に削減し得る。

メモリタイル４３０は、コア部分４２０を形成するために、隣接するメモリタイルに結合するように構成され得る。幾つかの例では、隣接するメモリタイル４３０内に位置付けられた支持回路（例えば、デコーダ及びアンプ）は、メモリタイル４３０の上方に位置付けられたメモリセルにアクセスするように構成され得る。例えば、メモリタイル４３０−ｂ内の回路は、メモリタイル４３０−ａの上方に位置付けられたメモリセルにアクセスするために使用され得る。この方法では、メモリタイル４３０は、スタンドアローンのユニットとして完全に動作可能であるように構成されなくてもよい。むしろ、メモリタイル４３０は、メモリタイル４３０に完全な機能を提供するために、隣接するタイルの支持回路に依拠し得る。例えば、隣接するタイル内の支持回路は、該メモリタイルの上方に位置付けられたメモリセルにアクセスするために使用され得る。

コア部分４２０の境界線では、メモリタイル４３０は、該メモリタイル４３０の上方に位置付けられたメモリセルにアクセスするための支持回路を提供するために、隣接するタイルを有しなくてもよい。コア部分４２０の端のメモリタイル４３０と関連付けられた全てのメモリセルの機能を確保するために、コア部分４２０の周囲に境界部分４２５が配備され得る。境界部分４２５は、複数の第１種の境界タイル４３５と、複数の第２種の境界タイル４４０とを含み得る。第１種の境界タイル４３５は、行アクセス線又はワード線が交差するコア部分４２０の境界線に位置付けられ得る。第２種の境界タイル４４０は、列アクセス線又はデジット線が交差するコア部分４２０の境界線に位置付けられ得る。

メモリデバイス４００内の様々なタイルは、幾つかの相対寸法を有し得る。メモリタイル４３０は、第１の方向に拡張する第１の寸法４４５と、第１の方向に直交する第２の方向に拡張する第２の寸法４５０とを有し得る。幾つかの例では、第１の寸法４４５は、第２の寸法４５０に等しくてもよい。幾つかの例では、第１の寸法４４５は、第２の寸法４５０とは異なってもよい。幾つかの例では、第１の寸法４４５は８単位に等しくてもよく、第２の寸法４５０は８単位に等しくてもよい。単位は、メモリタイル内のデコーダのサイズと関連付けられ得る。

第１種の境界タイル４３５は、第１の方向に拡張する第１の寸法４５５と、第２の方向に拡張する第２の寸法４６０とを有し得る。第２の寸法４６０は、第２の寸法４５０に等しくてもよい。第１の寸法４５５は、第１の寸法４４５とは異なってもよい。幾つかの例では、第１種の境界タイル４３５の第１の寸法４５５は、メモリタイル４３０の第１の寸法４４５の８分の３のサイズである。他の例では、第１の寸法４５５は、第１の寸法４４５と比較した任意の相対サイズであり得る。第１種の境界タイル４３５の寸法４５５、４６０は、隣接するメモリタイル４３０の上方に位置付けられたメモリセルにアクセスするために使用される支持回路（例えば、デコーダ及びアンプ）に少なくとも部分的に基づいて決定され得る。幾つかの例では、第１の寸法４５５は、第２の寸法４６０に等しくてもよい。幾つかの例では、第１の寸法４５５は、第２の寸法４６０とは異なってもよい。

第２種の境界タイル４４０は、第１の方向に拡張する第１の寸法４６５と、第２の方向に拡張する第２の寸法４７０とを有し得る。第１の寸法４６５は、第１の寸法４４５に等しくてもよい。第２の寸法４７０は、第２の寸法４５０及び第２の寸法４６０とは異なってもよい。幾つかの例では、第２の境界タイル４４０の第２の寸法４７０は、メモリタイル４３０の第２の寸法４５０の８分の１のサイズである。他の例では、第２の寸法４７０は、第２の寸法４５０と比較した任意の相対サイズであり得る。第２の境界タイル４４０の寸法４６５、４７０は、隣接するメモリタイル４３０の上方に位置付けられたメモリセルにアクセスするために使用される支持回路に少なくとも部分的に基づいて決定され得る。例えば、第２の境界タイル４４０は、隣接するメモリタイル４３０の上方に位置付けら
れたメモリセルへのアクセスを助力するために列線に結合された列デコーダを含み得る。幾つかの例では、第１の寸法４６５は第２の寸法４７０に等しくてもよい。幾つかの例では、第１の寸法４６５は第２の寸法４７０とは異なってもよい。

図５は、線５−５に沿った図４のメモリデバイス４００の断面図５００の一例を説明する。断面図５００は、メモリデバイス４００内に含まれ得るメモリセルの様々な層及びデッキを示す。メモリデバイス４００は、基板層５０５と、基板層５０５の上方に位置付けられたメモリセルのデッキ５１５とを含み得る。幾つかの例では、基板層５０５は、周辺領域と称され得る。

基板層５０５は、デコーダ及びアンプ等の支持回路を含むメモリデバイス４００の一部を含み得る。基板層５０５は、制御回路部分４１５の一部、コア部分４２０の一部（例えば、メモリセルではなく支持回路）、及び境界部分４２５の一部を含み得る。幾つかの例では、基板層５０５は、メモリセル５１０のアレイの下方に位置付けられる。メモリ部分４１０の基板層は、相補型金属−酸化物−半導体（ＣＭＯＳ）アンダーアレイ（ＣｕＡ）と称され得る。コア部分４２０及び境界部分４２５はＣｕＡと称され得る。

メモリセル５１０のアレイは、図１及び図２を参照しながら説明したメモリセル１０５の一例であり得る。メモリセル５１０のアレイは、メモリセルの複数のデッキ５１５を含み得る。メモリセルのデッキ５１５は各々、メモリセルの２次元アレイであり得る。メモリセルのデッキ５１５は、図２を参照しながら説明したメモリセルのデッキの一例であり得る。メモリセル５１０のアレイは、基板層５０５のコア部分４２０に渡って位置付けられ得る。説明される例では、メモリセルのアレイは、デッキ５１５が部分４１５及び４２５に重ならないように、基板層５０５の境界部分４２５又は制御回路部分４１５に渡って位置付けられない。メモリデバイス４００は、メモリセルの任意の数のデッキ５１５を含み得る。幾つかの例では、コア部分４２０の上方に位置付けられたメモリセルの全ては、コア部分４２０及び境界部分４２５内に位置付けられた支持コンポーネントを使用してアクセス可能である。

図６は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリタイル構成６００の一例を説明する。図６は、明確にする目的で、メモリタイルの基板層内のコンポーネントの一部のみを説明する。メモリタイル構成６００は、第１の構成６０５及び第２の構成６１０を含み得る。第１の構成６０５及び第２の構成６１０は、図４及び図５を参照しながら説明したメモリタイル４３０の例示であり得る。メモリデバイス４００のコア部分４２０は、構成６０５、６１０の内の１つの繰り返しのパターンとして形成され得る。

第１の構成６０５及び第２の構成６１０は、同様のコンポーネントではあるがコンポーネントの異なる配置を含む。各構成６０５、６１０は、列線デコーダ６１５、メモリセルの第１のデッキ５１５−１に対する行線デコーダ６２０、メモリセルの第２のデッキ５１５−２に対する行線デコーダ６２５、第１のデッキ５１５−１に対するセンスアンプ６３０、及び第２のデッキ５１５−２に対するセンスアンプ６３５を含む。幾つかの例では、構成６０５、６１０は、メモリセルの任意の数のメモリデッキに対するコンポーネントを含み得る。メモリタイル４３０には、構成６０５、６１０に関して明確には説明されない追加の回路及びコンポーネントを含み得る。

列線デコーダ６１５は、列線（例えば、図１３の列線１３０５）に結合され得る。列線デコーダ６１５は、多数のデッキ５１５内のメモリセルにアクセスするように構成され得る。単一の列線は、メモリセルの多数のデッキ５１５にアクセスするように構成され得る。列線デコーダ６１５は、メモリタイル４３０内の様々な位置に位置付けられ得る。列線
デコーダ６１５は、複数の形状及びサイズであり得る。構成６０５、６１０に示した位置及びサイズは、説明目的のみであり、限定されない。列線デコーダ６１５は、図１を参照しながら説明した列デコーダ１３０の一例であり得る。

行線デコーダ６２０は、行線（例えば、図７の行線７０５）に結合され得る。行線デコーダ６２０は、単一のデッキ５１５内のメモリセルにアクセス（例えば、デッキ５１５−１内のメモリセルにアクセス）するように構成され得る。単一の行線は、メモリセルの単一のデッキ５１５と関連付けられ得る。行線デコーダ６２０は、メモリタイル４３０内の様々な位置に位置付けられ得る。行線デコーダ６２０は、複数の形状及びサイズであり得る。構成６０５、６１０に示した位置及びサイズは、説明目的のみであり、限定されない。行線デコーダ６２０は、図１を参照しながら説明した行デコーダ１２０の一例であり得る。

行線デコーダ６２５は、行線（例えば、図７の行線７１０）に結合され得る。行線デコーダ６２５は、単一のデッキ５１５内のメモリセルにアクセス（例えば、デッキ５１５−２内のメモリセルにアクセス）するように構成され得る。単一の行線は、メモリセルの単一のデッキ５１５と関連付けられ得る。行線デコーダ６２５は、メモリタイル４３０内の様々な位置に位置付けられ得る。行線デコーダ６２５は、複数の形状及びサイズであり得る。構成６０５、６１０に示した位置及びサイズは、説明目的のみであり、限定されない。行線デコーダ６２５は、図１を参照しながら説明した行デコーダ１２０の一例であり得る。行線デコーダ６２５は、上で説明した行線デコーダ６２０の一例であり得る。

センスアンプ６３０は、行線（例えば、図７の行線７０５）に結合され得る。センスアンプ６３０は、アクセス動作中に行線上の信号を増幅するように構成され得る。センスアンプ６３０は、メモリセルの単一のデッキ５１５（例えば、デッキ５１５−１）と関連付けられ得る。センスアンプ６３０は、メモリタイル４３０内の様々な位置に位置付けられ得る。センスアンプ６３０は、複数の形状及びサイズであり得る。構成６０５、６１０に示した位置及びサイズは、説明目的のみであり、限定されない。センスアンプ６３０は、図１を参照しながら説明したセンスコンポーネント１２５又は１２６の内の少なくとも１つのコンポーネントの一例であり得る。

センスアンプ６３５は、行線（例えば、図７の行線７１０）に結合され得る。センスアンプ６３５は、アクセス動作中に行線上の信号を増幅するように構成され得る。センスアンプ６３５は、メモリセルの単一のデッキ５１５（例えば、デッキ５１５−２）と関連付けられ得る。センスアンプ６３５は、メモリタイル４３０内の様々な位置に位置付けられ得る。センスアンプ６３５は、複数の形状及びサイズであり得る。構成６０５、６１０に示した位置及びサイズは、説明目的のみであり、限定されない。センスアンプ６３５は、図１を参照しながら説明したセンスコンポーネント１２５又は１２６の内の少なくとも１つのコンポーネントの一例であり得る。センスアンプ６３５は、上で説明したセンスアンプ６３０の一例であり得る。幾つかの例では、センスアンプ６３０及び６３５は、行線よりもむしろ列線に結合され得る。センスアンプは、その機能的目的を失うことなく列線又は行線の何れかに結合され得ると、当業者は評価するであろう。

メモリタイル４３０の構成６０５は、構成６０５を有するメモリタイル４３０が繰り返しのパターンで設置される場合に、メモリセルのアレイ及び支持回路が形成され得るように配置され得る。支持回路（例えば、デコーダ及びアンプ）は、メモリタイル４３０が相互に接して位置付けられる場合に、コンポーネントの連続的なパターンが形成されるように配置され得る。例えば、構成６０５を有するメモリタイル４３０−ｈが構成６０５を有するメモリタイル４３０−ｇ（例えば、図４のメモリタイル４３０）に接して設置される場合、デコーダ６２０、デコーダ６１５、デコーダ６２５、デコーダ６１５等の繰り返し
のパターンは、第１の方向に形成され得る。第１の方向に直交する第２の方向に、構成６０５によってデコーダの同様のパターンが形成され得る。

メモリタイル４３０の構成６１０は、構成６１０を有するメモリタイル４３０が繰り返しのパターンで設置される場合に、メモリセルのアレイ及び支持回路が形成され得るように配置され得る。構成６０５と同様に、構成６１０を有するメモリタイル４３０−ｈが構成６１０を有するメモリタイル４３０−ｇ（例えば、図４のメモリタイル４３０）に接して設置される場合、デコーダ６２０、デコーダ６１５、デコーダ６２５、デコーダ６１５等の繰り返しのパターンは、第１の方向に形成され得る。しかしながら、第１の方向に直交する第２の方向には、構成６１０によってデコーダの異なるパターンが形成され得る。

幾つかの実例では、コア部分４２０は、メモリタイル４３０の多数の構成６００を含み得る。別個の構成のセットは、相互に協働するように構成され得る。例えば、コア部分４２０は、交互のパターンで配置されたメモリタイル４３０の２つの別個の構成を含み得る。他の例では、３つ以上の構成を使用するパターンは、メモリタイル４３０を使用して形成され得る。

図７は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリタイル７００の一例を説明する。図７は、メモリタイル７００のトップダウン図７７０及び断面図７８０の両方を描写する。トップダウン図７７０は、明確にするために、基板層内のコンポーネントと行線とのみを説明する。例えば、メモリタイルの一部は明確にするために省略されている。行線は、明確にする目的のみのために、７７０内に２次元配置でずれて示されている。断面図は、僅か２つのデッキのメモリセルと、それと関連付けられたビット線とに加えて、明確にするために、基板層内のコンポーネントと行線とのみを説明する。別の例では、異なるデッキと関連付けられた行線は、断面図７８０に描写されるように、メモリデバイス内に異なる高さで位置付けられ得る。そのようなものだとして、幾つかの例では、行線は、断面図７８０に描写されるように、別の行線に重なり得、又は別の行線の最上部の上に積み重ねられ得る。幾つかの例では、メモリタイル７００は、図４〜図６を参照しながら説明したメモリタイル４３０の一例であり得る。メモリタイル７００は、図６を参照しながら説明した構成６０５と同様の方法で配置され得る。メモリタイル７００は、支持回路（例えば、デコーダ及びアンプ）の上に置かれた行線７０５及び行線７１０を含み得る。行線７０５、７１０は、図１及び図２を参照しながら説明したワード線１１０の一例であり得る。ワード線及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく相互に置き換え可能である。

行線７０５、７１０は、メモリアレイ内のメモリセルに結合され得る。特定の行線は、メモリセルの特定のデッキ５１５に専用であり得る。例えば、行線７０５は第１のデッキ５１５−ａと関連付けられ得、行線７１０は第２のデッキ５１５−ｂと関連付けられ得る。行線７０５、７１０は各々、共通の長さを有し得る。幾つかの例では、メモリセルのより高いデッキと関連付けられた行線は、共通の長さよりも長くてもよい。例えば、行線７１０−ａは、関連付けられていない２つの行デコーダの間の固定の距離を拡張し得る。行線７１０−ａは、メモリセルの第２のデッキと関連付けられ得る。行線７１０−ａはまた、第２のデッキのメモリセルが行線７１０−ａを介してデコーダ６２５−ａ、６２５−ｂに動作可能に結合されるように、行線デコーダ６２５−ａ及び６２５−ｂと関連付けられ得る。行線７１０−ａは、第１の方向の行線デコーダ６２５−ａに隣接の行線デコーダ６２０−ａから、第１の方向の行線デコーダ６２５−ｂに隣接の行線デコーダ６２０−ｂまで拡張する。行線デコーダ６２０−ａ、６２０−ｂは、行線７１０−ａとは異なるメモリセルデッキと関連付けられると評価されるべきである。行線デコーダ６２５−ａ若しくは行線デコーダ６２５−ｂ、又はそれら両方は、行線７１０−ａと関連付けられる。幾つかの実例では、行線７１０−ａは、異なるデッキと関連付けられた隣接する２つの行デコー
ダ（例えば、行デコーダ６２０−ａ及び６２０−ｂ）の間の障壁で、又は該障壁の近くで終端する。行デコーダと関連付けられた回路の建築は、行線７１０−ａが更に拡張するのを防止するので、このことが生じ得る。幾つかの実例では、行線７０５−ａ又は行線７０５−ｂはまた、異なるデッキと関連付けられた隣接する２つの行デコーダ（例えば、行デコーダ６２５−ａ及び６２５−ｂ）の間の障壁で、又は該障壁の近くで終端する。例えば、行線デコーダ６２５−ａと６２５−ｂとの間の領域７２０は、行線７０５−ａ及び７０５−ｂが更に拡張するのを防止し得る。幾つかの例では、メモリセルの上部デッキと関連付けられた行線及び列線は、メモリセルの下部デッキと関連付けられた行線及び列線よりも長くてもよい。幾つかの例では、行線デコーダ間の領域７２０は、より高いデッキの行線の接続のために使用され得る。幾つかの例では、他のデッキの行線（例えば、行線７１０）に結合されたビアの壁は、断面図７８０に描写されるようにこの空間を占有しているので、領域７２０は、幾つかの行線（例えば、行線７０５）に横断不可能であり得る。

行線７０５、７１０は、メモリタイル７００間の境界に及び得る。例えば、端部７１５は、図７に表す特定のメモリタイル７００を越えて行線７０５−ｂが拡張することを示し得る。幾つかの例では、行線７０５、７１０は、基板層５０５に渡って行線を上に置くことによって形成され得る。幾つかの例では、メモリデバイス４００の一部であるメモリセルの別個のデッキ５１５の数に少なくとも部分的に基づいて、追加の種類の行線があり得る。行線７０５、７１０は、メモリタイル７００内の様々な位置に位置付けられ得る。行線７０５、７１０は、任意の数の形状及びサイズであり得る。図７に示した位置及びサイズは、説明目的のみであり、限定ではない。幾つかの実例では、行線のサブセットは、共通の長さよりも短い長さを有し得る。例えば、幾つかの行線は、メモリデバイス４００のメモリ部分４１０の端に行線が達するので、早期に終端され得る。幾つかの例では、行線７０５、７１０は、境界タイル４３５に渡って位置付けられ得る。

断面図７８０は、行線７１０とは異なる、基板層５０５からの距離で、行線７０５が位置付けられ得ることを説明する。幾つかの例では、行線７１０は、行線７０５に渡って位置付けられる。幾つかの例では、行線７１０は、行線７０５の最上部に渡って直接位置付けられる。幾つかの例では、行線７１０は、行線７０５からずれ得る。コンタクト７４０、７４５は、基板層５０５からメモリセルのそれらの個別のデッキまで拡張し得る。例えば、コンタクト７４０は、第２のデッキに対する行線デコーダ（例えば、行線デコーダ６２５）を第２のデッキに対する行線（例えば、行線７１０）に結合し得る。他の例では、コンタクト７４５は、第１のデッキに対する行線デコーダ（例えば、行線デコーダ６２０）を第１のデッキに対する行線（例えば、行線７０５）に結合し得る。幾つかの例では、コンタクト７４０、７４５はビアであり得る。幾つかの場合、コンタクト７４０は、積み重ねられたコンタクトとして構成され得る。幾つかの例では、複数のコンタクト７４０は、行線７０５が拡張することを可能にしない壁を形成し得る。幾つかの例では、コンタクト７４０、７４５は、それらの個別のデコーダの一部とみなされなくてもよい。コンタクト７４０、７４５の指定に関わらず、デコーダ６２０、６２５及びその他の支持回路コンポーネント７５０（例えば、行デコーダ又はセンスアンプ）に渡って又は上方に、メモリセルは位置付けられ得ると評価すべきである。

幾つかの例では、プレート線（図示せず）又はその他のアクセス線がメモリタイル７００に統合され得る。例えば、プレート線は、アクセス動作中にメモリセルをバイアスするように構成され得る。その他のアクセス線又はプレート線を利用するために、その他のデコーダがメモリデバイスに組み込まれ得る。プレート線又はその他のアクセス線は、メモリデバイスのメモリコントローラと電子通信し得る。幾つかの例では、プレート線は、メモリデバイス内のメモリセルのコンデンサと関連付けられたプレートに結合され得る。

図８は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持す
る境界タイル構成８００の一例を説明する。図８は、明確のために、基板層内のコンポーネントのみを説明する。境界タイル構成８００は、第１の構成８０５及び第２の構成８１０を含み得る。第１の構成８０５は、コア部分の第１の境界線（例えば、図４に示したコア部分４２０の左側）の上に位置付けられるように構成及び配置され得る。例えば、境界タイル（例えば、図４の境界タイル４３５）は、第１の構成８０５を使用して配置され得る。第２の構成８１０は、第１の側に対向するコア部分の第２の境界線（例えば、図４に示したコア部分４２０の右側）の上に位置付けられるように構成及び配置され得る。例えば、境界タイルは、第２の構成８１０を使用して配置され得る。第１の構成８０５及び第２の構成８１０は、図４及び図５を参照しながら説明した境界タイル４３５の例示であり得る。図４に描写したメモリデバイス４００の境界部分４２５は、構成８０５、８１０の繰り返しのパターンとして形成され得る。構成８０５及び８１０は寸法８５５を有し得る。

構成８０５、８１０は、構成６０５を使用して配置されたメモリタイルを形成するコア部分４２０に対応し得る。他の例では、構成８０５、８１０のコンポーネントは、メモリタイル（例えば、図４のメモリタイル４３０）の構成６１０又は任意のその他の構成に対応するように再配置され得る。

構成８０５、８１０は、行線デコーダ８２０、行線デコーダ８２５、センスアンプ８３０、及びセンスアンプ８３５を含む。これらは、図６を参照しながら説明したような行線デコーダ６２０、行線デコーダ６２５、センスアンプ６３０、及びセンスアンプ６３５の夫々例示であり得る。説明する例では、構成８０５、８１０は列線デコーダを含まない。図８の例では、メモリセルは境界タイル内に不存在であり得るので、列線も境界タイル内に位置付けられなくてもよく、それ故、列線デコーダは、構成８０５、８１０内に含まれなくてもよい。

境界タイル構成８００は、コア部分４２０のメモリタイル４３０内のデコーダの数よりも少ない数のデコーダを含み得る。例えば、メモリセルは、境界タイル４３５の基板層の上方に位置付けられないので、境界タイル構成８００は列デコーダを含まなくてもよい。他の例では、境界タイル構成８００は、コア部分４２０のメモリタイル４３０内に存在するよりも、少ない行デコーダ６２０、６２５と少ないセンスアンプ６３０、６３５とを含み得る。幾つかの例では、単一の境界タイル構成８００（例えば、第１の構成８０５又は第２の構成８１０）内のデコーダの数は、コア部分４２０のメモリタイル４３０内のデコーダの数の半分未満であり得る。

図９は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリデバイス９００の一例を説明する。メモリデバイス９００は、メモリ部分９０５と制御回路部分（例えば、図４の制御回路部分４１５）とを含み得る。メモリ部分９０５は、コア部分（例えば、図４のコア部分４２０）と境界部分９１０とを含み得る。境界部分は、基板層の上方に位置付けられたメモリセルのデッキを含むので、境界部分９１０は、活性化境界部分と称され得る。メモリデバイス９００のメモリ部分９０５は、行アクセス線又はワード線がコア部分と活性化境界部分との間で交差するように、コア部分の２つの境界線上に位置付けられた活性化境界部分９１０を含む。この方法では、メモリ部分９０５の面積がメモリ部分（例えば、図４を参照しながら説明したメモリデバイス４００のメモリ部分４１０）の面積と同じに維持されつつ、メモリデバイス９００内のメモリセルの数は増加する。メモリデバイス９００は、図２、図４、及び図５を参照しながら説明したメモリデバイス２００、４００、又は５００の一例であり得る。メモリ部分９０５は、図４及び図５を参照しながら説明したメモリ部分４１０の一例であり得る。境界部分９１０は、図４及び図５を参照しながら説明した境界部分４２５の一例であり得る。

図９のメモリデバイス９００のメモリ部分９０５の面積は、図４のメモリデバイス４００のメモリ部分４１０の面積と同じであり得る。図９のメモリデバイス９００の活性化境界部分９１０は、図４のメモリデバイス４００の境界部分４２５とは異なる寸法を有し得る。活性化境界部分９１０の総面積は、境界部分４２５の合計総面積よりも多くてもよい。幾つかの例では、メモリデバイス９００の活性化境界部分は、メモリデバイス４００の境界部分よりも大きな面積を有し得る。しかしながら、メモリデバイス９００内のメモリセルの総数は、メモリデバイス９００の活性化境界部分９１０内に存在するメモリセルの追加された数に起因して、メモリデバイス４００内のメモリセルの総数と比較して増加し得る。

コア部分と活性化境界部分９１０との面積の差は、個別の部分の寸法に基づいて評価され得る。コア部分は、複数のメモリタイル４３０を含み得る。メモリタイル４３０は、第１の寸法４４５−ａ及び第２の寸法４５０−ａを画定し得る。

活性化境界部分９１０は、複数の活性化境界タイル９１５を含み得る。境界タイル９１５は、図４、図５、及び図８を参照しながら説明した境界タイル４３５の一例であり得る。境界タイル９１５は、第１の方向に拡張する第１の寸法９２０と、第１の方向に直交する第２の方向に拡張する第２の寸法４６０とを含み得る。第１の寸法９２０は、第１の寸法４４５とは異なり得る。幾つかの例では、第１の境界タイル９１５−ａの第１の寸法９２０は、メモリタイル４３０の第１の寸法４４５−ａの約半分のサイズである。他の例では、第１の寸法９２０は、第１の寸法４４５と比較した任意の相対サイズであり得る。第１の境界タイル９１５−ｄの寸法９２０、４６０−ａは、隣接するメモリタイル４３０内、及び境界タイル９１５内に位置付けられたメモリセルにアクセスするために使用される支持回路（例えば、デコーダ及びアンプ）に少なくとも部分的に基づいて決定され得る。幾つかの例では、第１の寸法９２０は、第２の寸法４６０−ａに等しくてもよい。幾つかの例では、第１の寸法９２０は、第２の寸法４６０−ａとは異なり得る。

幾つかの例では、境界タイル９１５は、境界タイル９１５内に位置付けられたメモリセルにアクセスするための追加のコンポーネントを含み得るので、第１の寸法９２０は、図４に描写した境界タイル４３５の図４に描写した第１の寸法４５５よりも大きくてもよい。幾つかの実例では、追加の列線デコーダ（例えば、図６を参照しながら説明した列線デコーダ６１５）が境界タイル９１５内に存在することによって、第１の寸法９２０はより大きくてもよい。

メモリ部分９０５は、複数の境界線を画定し得る。例えば、コア部分４２０−ａは、境界線９３０、９３５、９４０、９４５を含み得る。本明細書で使用されるように、境界線は、メモリデバイス９００の２つの領域を分離する参照又は想像線を指し得る。例えば、用語、境界線は、メモリデバイス９００の特定部分が終端する線を指し得る。第１の境界線９３０及び第２の境界線９４５は、境界部分９１０とのコア部分４２０−ａの交線を画定する。幾つかの例では、境界線９３５、９４０は、メモリセルのアレイが終端する線として画定され得る。

境界部分９１０−ａは、境界線９５０、９５５、９６０、９６５を含み得る。第１の境界線９５０、第２の境界線９５５、及び第３の境界線９６０は、制御回路部分４１５との境界部分９１０の交線を画定し得る。幾つかの例では、境界線９５０、９５５、９６０は、メモリセルのアレイが終端する、又は支持回路のアレイが終端する線として画定され得る。第４の境界線９６５は、コア部分４２０−ａと境界部分９１０−ａとの交線を画定するように境界線９４５と協働し得る。幾つかの例では、境界線は、メモリタイル４３０及び／又は境界部分９１０の間を画定し得る。

幾つかの例では、境界線９３０、９３５、９４０、９４５、９５０、９５５、９６０、及び９６５は、デコーダの端と整列され得る。幾つかの例では、境界線９３０、９３５、９４０、９４５、９５０、９５５、９６０、及び９６５は、デコーダの端を越えて拡張し得る。コア部分４２０と境界部分９１０又は（例えば、境界線９３５、９４０、９５０、及び９６０により表されるような）外部境界との交線は、図９に描写されるものよりも実際には不正確であり得る。幾つかの例では、外部境界は、メモリセルのアレイの端と整列され得る。幾つかの例では、境界線は、デコーダの端と実質的に整列され得、メモリセルのアレイは、デコーダのフットプリント内にあり得る。その他の例では、境界線は、メモリセルのアレイの端と実質的に整列され得、デコーダは、メモリセルのアレイのフットプリント内にあり得る。

図１０は、線１０−１０に沿った図９のメモリデバイス９００の断面図１０００の一例を説明する。断面図１０００は、メモリデバイス９００内に含まれ得る様々な層及びデッキを示す。メモリデバイス９００は、基板層５０５と、基板層５０５の上方に位置付けられたメモリセルのデッキ５１５とを含み得る。断面図１０００は、図５を参照しながら説明した断面図５００の一例であり得る。

メモリデバイス９００では、メモリセル５１０−ａのアレイ（又はデッキ５１５）は、コア部分４２０−ａ及び境界部分９１０の両方に渡って位置付けられる。この方法では、メモリセル５１０−ａのアレイは、メモリデバイス９００のメモリ部分９０５の全体に渡って位置付けられ得る。

メモリタイル内の支持回路の上方に位置付けられた幾つかのメモリセルは、隣接するメモリタイル内の支持回路を使用してアクセスされ得る。境界線近く又は境界線におけるメモリタイルに対しては、境界タイルは、メモリタイル４３０内の全てのメモリセルが全て完全にアクセス可能であるように位置付けられ得る。メモリデバイス９００は、支持回路の上方に位置付けられたメモリセルを有する活性化境界部分９１０を含むので、メモリデバイス９００は、図４を参照しながら説明したメモリデバイス４００と比較して、アクセス可能なメモリセルの増加した数を有し得る。また、活性化境界タイル９１５は、活性化境界タイル内の支持回路の上方に位置付けられたメモリセルと関連付けられた追加の支持コンポーネントを含み得る。

幾つかの例では、メモリセル５１０−ａのデッキは、基板層５０５のコア部分４２０−ａ及び境界部分９１０に重なり得る。メモリセルのアレイの有意性は、基板層５０５のコア部分４２０−ａ及び境界部分９１０に渡って拡張し得、又は部分的に被覆し得る。例えば、コア部分４２０と境界部分９１０又は（例えば、境界線９３５、９４０、９５０、及び９６０により表されるような）外部境界との交線において又は交線近くには、メモリセルが不存在であり得る。或いは、コア部分４２０と境界部分９１０又は（例えば、境界線９３５、９４０、９５０、及び９６０により表されるような）外部境界との交線において又は交線近くには、基板層内の対応する支持回路を越えて拡張するメモリセルが存在し得る。

図１１は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持する活性化境界タイル構成１１００の一例を説明する。図１１は、明確のために、基板層内のコンポーネントのみを説明する。活性化境界タイル構成１１００は、第１の構成１１６０及び第２の構成１１７０を含み得る。活性化境界部分９１０の基板層内のコンポーネントの上方に位置付けられたメモリセルへのアクセスを容易にするために、活性化境界タイル構成１１００は列線デコーダ１１１５を含み得る。列線デコーダ１１１５は、活性化境界部分の基板層内のコンポーネントの上方に位置付けられたメモリセルと関連付けられた列線に結合され得る。活性化境界タイル構成１１００は、図９及び図１０を参照しなが
ら説明した活性化境界タイル９１５の一例であり得る。活性化境界タイル構成１１００は、図８を参照しながら説明した構成８００の一例であり得る。

活性化境界タイル構成１１７０は、コア部分の第２の境界線（例えば、図９に示したコア部分４２０の右側）の上に位置付けられるように構成及び配置され得る。例えば、活性化境界タイル９１５−ａ及び９１５−ｄは、活性化境界タイル構成１１７０を使用して配置され得る。他の例では、活性化境界タイル構成１１６０は、コア部分４２０の第１の境界（例えば、図９に示したコア部分４２０の左側）の上に位置付けられるように構成及び配置され得る。例えば、活性化境界タイル９１５−ｂ及び９１５−ｃは、活性化境界タイル構成１１７０を使用して配置され得る。

幾つかの例では、列線デコーダ１１１５は、活性化境界タイル構成１１７０に描写されるように、行デコーダ（例えば、行線デコーダ１１２０、１１２５）と制御回路部分との間に位置付けられ得る。例えば、列線デコーダ１１１５は、第１の境界線９５０−ａと行線デコーダ１１２０、１１２５との間に位置付けられ得る。第１の境界線９５０−ａは、コア部分と境界部分との交線を画定する第４の境界線９６５−ａと対向して位置付けられ得る。列線デコーダ１１１５、行線デコーダ１１２０、行線デコーダ１１２５、センスアンプ１１３０、及びセンスアンプ１１３５は、図６を参照しながら説明したような列デコーダ６１５、行線デコーダ６２０、行線デコーダ６２５、センスアンプ６３０、及びセンスアンプ６３５の夫々例示であり得る。

活性化境界タイル構成１１６０及び１１７０は、コア部分４２０のメモリタイル４３０内のデコーダの数よりも少ない数のデコーダを各々含み得る。例えば、メモリセルは、境界部分９１０の活性化基板層の上方に位置付けられるので、境界タイル構成１１６０及び１１７０は、複数の列線デコーダ１１１５を各々含み得る。幾つかの例では、列線デコーダ１１１５の数は、コア部分４２０のメモリタイル４３０内の列線デコーダ６１５の数の半分に等しい。他の例では、境界タイル構成１１６０及び１１７０は、コア部分４２０のメモリタイル４３０内に存在するよりも、少ない行デコーダ１１２０、１１２５と少ないセンスアンプ１１３０、１１３５とを各々含む。幾つかの例では、活性化境界タイル構成１１６０及び１１７０内のデコーダの数は各々、コア部分４２０のメモリタイル４３０内のデコーダの数の半分未満であり得る。

図１２は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリデバイスのメモリ部分１２００の一例を説明する。図１２は、明確のために、基板層内のコンポーネントと行線とのみを説明する。例えば、メモリタイルの一部は、明確のために省略され得る。別の例では、異なるデッキと関連付けられた行線は、メモリデバイス内に異なる高さで位置付けられ得る。そのようなものだとして、幾つかの例では、行線は、重なり得、又は相互の最上部の上に積み重ねられ得る。行線は、明確にする目的のみのために、２次元配置内にずれて示されている。メモリ部分１２００は、図９を参照しながら説明したメモリ部分９０５の一例であり得る。メモリ部分１２００は、メモリタイル４３０及び活性化境界タイル９１５の支持コンポーネントとアクセス線の幾つかとを示す。メモリ部分の説明される例では、メモリタイル４３０及び活性化境界タイル９１５は、各タイルが開始及び終了する場所について付加的な明確性を提供するために離隔されている。幾つかの例では、メモリ部分１２００は、メモリタイル４３０と活性化境界タイル９１５との間に間隙を含まない。

幾つかのアクセス線は、これらのアクセス線が境界線に又は境界線近くにあるので、打ち切られ得る。例えば、図７を参照しながら説明した行線７０５、７１０の例示であり得る様々なアクセス線１２１５は、メモリデバイスのメモリ部分１２００と制御回路部分（例えば、図４の制御回路部分４１５）との間の様々な境界線において打ち切られ得る。打
ち切られた幾つかのアクセス線は、アクセス線１２１５として指し示されている。打ち切られたアクセス線は、アクセス線の共通の長さよりも短い長さを有し得る。指し示されたアクセス線以外のその他のアクセス線も打ち切られ得る。例えば、活性化境界部分のメモリタイル内に設置されたデコーダに結合された幾つかのアクセス線は、コア部分内のメモリタイル内に設置されたデコーダに結合されたアクセス線よりも短くてもよい。コア部分内のメモリタイル内に設置されたデコーダに結合された幾つかのアクセス線は、共通の長さよりも短い長さを有し得る。このことは、メモリセルのアレイが端で終了するためであり得る。幾つかの例では、第１のデッキに結合されたアクセス線は、第２のデッキに結合されたアクセス線とは異なる長さを有し得る。メモリセルの異なるデッキと関連付けられたアクセス線（例えば、行線）は、異なる長さを有し得る。例えば、より高いデッキと関連付けられた行線７１０は、より低いデッキと関連付けられた行線７０５よりも長くてもよい。幾つかの例では、活性化境界部分内のメモリタイルからのアクセス線は、コア部分内のメモリタイルの基板層の上方に位置付けられたメモリセルに結合され得る。幾つかの例では、活性化境界部分内のメモリタイルからのアクセス線は、活性化境界部分内のメモリタイルの基板層の上方に位置付けられたメモリセルに結合され得る。幾つかの例では、コア部分内のメモリタイルからのアクセス線は、活性化境界部分内のメモリタイルの基板層の上方に位置付けられたメモリセルに結合され得る。活性化境界部分内のメモリタイルの基板層の上方に位置付けられたメモリセルを結合することによって、選択された列地域内の追加の蓄積メモリ容量が提供され得る。

幾つかのアクセス線は、メモリ部分１２００から除去され得、又は不活性化され得る。幾つかのメモリセルは、隣接するタイル内の支持コンポーネントを使用してアクセスされるので、境界線近くのメモリセルの幾つかの領域はアクセス可能でなくてもよい。幾つかのメモリセルにアクセスするためのデコーダが存在しないシチュエーションでは、該デコーダと関連付けられたアクセス線は、メモリ部分１２００内に含まれなくてもよく、又は不活性化されてもよい。アクセス線が省略され、不活性化され、又はメモリ部分１２００内に含まれない幾つかの領域は、領域１２１０として指し示されている。指し示された領域以外のその他の領域は、メモリ部分１２００内に存在し得る。

本明細書の説明と同様に、コア部分内のメモリタイル４３０の各々では、行線は、メモリアレイ内のメモリセルに結合され得る。特定の行線は、メモリセルの特定のデッキに専用であり得る。行線はまた、それらの個別のデッキに対する行線デコーダと関連付けられ得る。活性化境界タイル９１５内では、デッキ毎の行デコーダは、コア部分内のメモリタイルの行デコーダと関連付けられなくてもよいアレイの対応する行線と関連付けられ得る。こうした構成は、本明細書に説明するように、増加した数のメモリセルにアクセスすることを可能にし得る。

図１３は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリデバイスのメモリ部分１３００の一例を説明する。図１３は、明確のために、基板層内のコンポーネントと行線とのみを説明する。例えば、メモリタイルの一部は、明確のために省略され得る。別の例では、異なるデッキと関連付けられた行線は、メモリデバイス内に異なる高さで位置付けられ得る。そのようなものだとして、幾つかの例では、行線は、重なり得、又は相互の最上部の上に積み重ねられ得る。行線は、明確にする目的のみのために、２次元配置内にずれて示されている。メモリ部分１３００は、図９、図１０、及び図１２を参照しながら説明したメモリ部分９０５、１２００の一例であり得る。メモリ部分１３００は、追加された列線１３０５と共にメモリ部分１２００を示す。列線１３０５は、図１及び図２を参照しながら説明したデジット線１１５の例示であり得る。幾つかの実例では、列線１３０５は、図１及び図２を参照しながら説明したデジット線１１５の例示であり得る。ワード線及びビット線、又はそれらの類似物への言及は、理解又は動作を失うことなく、相互に置き換え可能である。列線１３０５は、メモリセルの多数
のデッキに結合され得る。幾つかの実例では、列線１３０５は、行線（例えば、図７を参照しながら説明したような行線７０５、７１０）の間に位置付けられ得る。例えば、図７の断面図７８０に描写したように、列線１３０５は、ある行線７０５の上方に位置付けられ得、別の行線７１０は、列線１３０５の上方に位置付けられ得る。列線１３０５は、本明細書で説明されるように、（コア部分内又は活性化境界部分内の何れかの）メモリタイル内の列線デコーダに結合され、又は該列線デコーダと関連付けられ得る。

幾つかの例では、メモリセルのアレイ内の活性化メモリセルは、行線（例えば、デッキに依存して行線７０５又は行線７１０）と列線１３０５との両方に結合される。列線１３０５は、幾つかの例では、行線７０５、７１０に直角に拡張する。活性化メモリセルは、行アドレス及び列アドレスの両方を含む、又はメモリコントローラによりアクセス可能であるメモリセルの一例であり得る。列線１３０５は、多数の列線１３０５に対する共通の長さを画定し得る。幾つかの例では、列線１３０５は、共通の長さとは異なる長さを有し得る。例えば、列線１３０５は、共通の長さよりも短くてもよく、又は長くてもよい。

メモリ部分１３００は、説明する例として図１３に示したような４つのメモリタイルを含み得る。各メモリタイルは、地域１３２０に更に分解され得る。図１３は、インデックス番号０〜７により表されるような８つの地域にメモリタイルが分解されることを説明する。図１３の説明する例には８つの地域が示されているが、その他の数の地域が構成されてもよい。地域は、複数の列線と関連付けられ得る。また、各地域は、列アドレスのサブセットを表すようにインデックス化され得る。図３に描写されるような地域内に位置付けられた列線１３０５は、ある一定アクセス動作でアクセスされ得る特定の地域内の単一の列を表し得る。本明細書で使用されるように、アクセス動作は、読み出し動作（例えば、センス動作）又は書き込み動作を指し得る。活性化境界部分内のメモリタイルのサイズは、コア部分内のメモリタイルのサイズ以下であり得る。一例として、活性化境界部分内のメモリタイルのサイズは、コア部分内のメモリタイルの約半分のサイズであり得、したがって、図１３にインデックス番号０〜３及び４〜７により夫々表されるように、半分のインデックス番号の地域、すなわち、４つの地域を有する。

幾つかの場合、電子メモリデバイスと称され得るメモリデバイスは、コア部分、境界部分、及び制御回路部分を含む基板層であって、ここで、コア部分は、第１の境界線と、第１の境界線に対向して位置付けられた第２の境界線とを含み、第１の境界線は第１の境界部分に隣接し、第２の境界線は第２の境界部分に隣接し、第１の境界部分は、第１の構成を有する第１の複数のデコーダを含み、第２の境界部分は、第２の構成を有する第２の複数のデコーダを含み、コア部分は、第３の構成を有する第３の複数のデコーダを含み、制御回路部分は、第１、第２、及び第３の複数のデコーダを除外し得る、該基板層と、基板層のコア部分と第１の境界部分及び第２の境界部分の少なくとも一部との上にあるメモリセルのアレイであって、ここで、該アレイのメモリセルは、第１の複数のデコーダ、第２の複数のデコーダ、及び第３の複数のデコーダと複数のアクセス線を介して結合される、該アレイと、を含み得る。幾つかの場合、第１の複数のデコーダ、第２の複数のデコーダ、及び第３の複数のデコーダは、複数の列デコーダを各々含む。幾つかの場合、第１の境界部分内の列デコーダは、第１の境界部分の上にあるアレイのメモリセルと関連付けられ、第２の境界部分内の列デコーダは、第２の境界部分の上にあるアレイのメモリセルと関連付けられ、コア部分内の列デコーダは、コア部分の上にあるアレイのメモリセルと関連付けられる。幾つかの場合、メモリセルのアレイ内の活性化メモリセルは、第１のアクセス線と、第１のアクセス線に直角に拡張する第２のアクセス線とに結合され得る。

幾つかの場合、第３の複数のデコーダの内の少なくとも１つのデコーダは、第１の境界部分又は第２の境界部分の上にあるアレイのメモリセルと結合され、第１の複数のデコーダの内の少なくとも１つのデコーダは、コア部分の上にあるアレイのメモリセルと結合さ
れ、第２の複数のデコーダの内の少なくとも１つのデコーダは、コア部分の上にあるアレイのメモリセルと結合される。幾つかの場合、第１の複数のデコーダの内の少なくとも１つのデコーダは、第１の境界部分の上にあるアレイのメモリセルと結合され、第２の複数のデコーダの内の少なくも１つのデコーダは、第２の境界部分の上にあるアレイのメモリセルと結合される。幾つかの場合、基板層のコア部分は、コンポーネントの共通の構成を各々含む複数の区域を含む。幾つかの場合、基板層の第１の境界部分は、第１の境界部分の他の区域と同じ、コンポーネントの構成を各々含む複数の区域を含み、基板層の第２の境界部分は、第２の境界部分の他の区域と同じ、コンポーネントの構成を各々含む複数の区域を含む。幾つかの場合、第１の境界部分の区域は、コア部分の区域及び第２の境界部分の区域とは異なる構成を有し得、第２の境界部分の区域は、コア部分の区域とは異なる構成を有する。

幾つかの場合、コア部分の各区域は、第１の方向の第１の寸法と、第１の方向に直角である第２の方向の第２の寸法とにより画定され、第１の境界部分及び第２の境界部分の各区域は、第１の方向の第３の寸法と第２の方向の第４の寸法とにより画定され、ここで、第３の寸法は第１の寸法以下であり、第４の寸法は第２の寸法に等しい。幾つかの場合、第１の境界部分の第３の寸法は、第２の境界部分の第３の寸法とは異なる。

幾つかの場合、第１の境界部分の少なくとも１つの区域は第１の数のデコーダを含み、第２の境界部分の少なくとも１つの区域は第２の数のデコーダを含み、コア部分の少なくとも１つの区域は第３の数のデコーダを含み、ここで、第１の数は第２の数以下であり、第３の数は第２の数以上である。幾つかの場合、第１の数のデコーダ及び第２の数のデコーダは、第３の数のデコーダの半分未満である。幾つかの場合、第１の境界部分のデコーダは第１の複数の列デコーダを含み、第２の境界部分のデコーダは第２の複数の列デコーダを含み、ここで、複数の列デコーダは、第１の境界部分及び第２の境界部分内の対応する数のデコーダに各々比例する。幾つかの場合、第１の境界部分及び第２の境界部分は活性化メモリセルを含むので、コア部分の上にあるメモリセルのアレイにより生み出される出力に加えて、基板層の第１の境界部分及び第２の境界部分の上にあるメモリセルのアレイの一部は、余分の出力を生み出す。幾つかの場合、基板層の第１の境界部分の上にあるメモリセルのアレイの一部は、第１の境界部分内の列デコーダと、第１の複数のデコーダ又は第３の複数のデコーダの何れかと関連付けられ、基板層の第２の境界部分の上にあるメモリセルのアレイの一部は、第２の境界部分内の列デコーダと、第２の複数のデコーダ又は第３の複数のデコーダの内の何れかと関連付けられる。

幾つかの場合、基板層の第１の境界部分及び第２の境界部分の上にあるアレイの一部は、基板層のコア部分の上にあるアレイの一部と関連付けられた第２の動作目的とは異なる第１の動作目的と関連付けられる。例えば、異なる動作目的は、冗長性の実装又は誤り訂正符号（ＥＣＣ）の利用等、アレイの管理のための補助的機能を含み得る。幾つかの場合、メモリセルのアレイは、３次元クロスポイントアレイを含み、アレイ内の各セルは、選択デバイス及び論理蓄積素子を直列構成で含む。幾つかの場合、選択デバイスは、双方向スイッチング特性を有するカルコゲニド材料を含み、論理蓄積素子は、結晶特性に少なくとも部分的に基づく抵抗を有する別のカルコゲニド材料を含む。幾つかの場合、アレイの各セルは、双方向スイッチング及びメモリ特性を有するカルコゲニド材料を含む。幾つかの場合、選択デバイスは、薄膜トランジスタ（ＴＦＴ）を含み、論理蓄積素子は、強誘電体材料を有する強誘電体コンテナを含む。幾つかの場合、メモリセルのアレイは、メモリセルの少なくとも２つのデッキと、コア部分に渡って位置付けられたメモリセルの第１のデッキと、第１の境界部分と、第２の境界部分と、メモリセルの第１のデッキに渡って位置付けられたメモリセルの第２のデッキとを含む。幾つかの場合、コア部分、第１の境界部分、及び第２の境界部分は、ＣＭＯＳアンダーアレイ（ＣｕＡ）を含む。幾つかの場合、コア部分は、第３の境界線と、第３の境界線に対向して位置付けられた第４の境界線と
を更に含み、第３の境界線は第３の境界部分に隣接し、第４の境界線は第４の境界部分に隣接し、ここで、第３の境界部分及び第４の境界部分は、複数の列デコーダを各々含み、複数の列デコーダは、コア部分の上にあるアレイのメモリセルと関連付けられる。幾つかの場合、基板層のコア部分の上にあるメモリセルのアレイの一部は、コア部分、第３の境界部分、又は第４の境界部分内の列デコーダの内の１つ、及び第１の複数のデコーダ、第２の複数のデコーダ、又は第３の複数のデコーダの内の１つと関連付けられる。幾つかの場合、デバイスは、第１の境界線を越えて拡張するアクセス線の第１のサブセットであって、ここで、アクセス線の第１のサブセットは、第１の境界部分の上にあるメモリセルと結合される、アクセス線の第１のサブセットと、第２の境界線を越えて拡張するアクセス線の第２のサブセットであって、ここで、アクセス線の第２のサブセットは、第２の境界部分の上にあるメモリセルと結合される、アクセス線の第２のサブセットと、を更に含む。幾つかの場合、アクセス線の第１のサブセットの少なくとも１つのアクセス線は、アクセス線の第１のサブセットの別のアクセス線とは異なる長さを有し、アクセス線の第２のサブセットの少なくとも１つのアクセス線は、アクセス線の第１のサブセットの他のアクセス線若しくはアクセス線の第２のサブセットの別のアクセス線、又はそれら両方とは異なる長さを有する。

図１４は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリデバイスのメモリ部分１４００の一例を説明する。メモリ部分１４００は、図９、図１０、図１２、及び図１３を参照しながら説明したメモリ部分９０５、１２００、及び１３００の一例であり得る。メモリ部分１４００は、図９のメモリデバイス９００を用いてアクセス動作がどのように使用されるかを示すように説明され得る。メモリ部分１４００は、活性化境界部分が隣接するメモリタイルの２つずつの模範的配置を説明する。メモリ部分１４００は、メモリタイル４３０及び活性化境界タイル９１５の支持コンポーネントとアクセス線の幾つかとを示す。メモリ部分の説明される例では、メモリタイル４３０及び活性化境界タイル９１５は、各タイルが開始及び終了する場所について付加的に明確性を提供するために離隔されている。列線１４１０以外の列線は、説明の目的のみのために図１４では省略されている。

メモリ部分１４００は、地域１４２０に分解され得る。メモリ部分１４００は、８つの地域（インデックス番号０〜７の地域）を含み得る。地域は、列線１３０５の集まりを含み得る。本明細書で使用されるように、アクセス動作は、読み出し動作（すなわち、センス動作）又は書き込み動作を指し得る。８つの地域１４２０が図１４に示されているが、その他の数の地域が構成され得る。

アクセス動作中、メモリコントローラは、１つ以上の地域を活性化し得る。活性化された地域は、コア部分及び境界部分内に同じインデックスを有する地域を含み得、同じインデックスを有するグループと称され得る。例えば、メモリコントローラは、図１４に描写するように、インデックス２（２）で表される地域を活性化し得る。複数のメモリセルは、インデックス２（２）を有する地域内の列線と交差する行線を介して、インデックス２（２）を有する地域内の列線に結合される。幾つかの例では、地域内のアクセス動作の数は、該地域内の行線と列線１４１０との交点の数に等しい。

メモリ部分１４００では、同じインデックスを有する地域の各グループは、ある一定数のアクセス動作を生み出すことを可能にする。例えば、メモリ部分１４００の説明される例では、インデックス０、１、６、及び７を用いて表される地域は、各々、８８のアクセス動作を生み出すこと可能であり得る。８８のアクセス動作は、インデックス０、１、６、又は７を用いて表される活性化境界タイル９１５（又は部分）内の地域からの２４のアクセス動作に加えて、メモリタイル４３０からの６４のアクセス動作、すなわち、模範的タイル４３０内の（インデックス０、１、６、又は７を用いて表される２つの地域がある
ので）地域毎の３２に２を乗算したアクセス動作によって達成され得る。活性化境界タイル９１５（又は部分）内のインデクッス０、１、６、及び７を用いて表される地域は、メモリタイル４３０内の地域よりも少数のアクセス動作ではあるが、インデックス２、３、４、又は５を用いて表される活性化境界部分内の地域よりも多数のアクセス動作を生み出し得る。このことは、図１２を参照しながら説明したように、活性化境界部分内に位置付けられた幾つかのセルが境界線の近くにあり、行線が境界線近くで省略又は不活性化され得るので、該セルはアクセス可能でなくてもよいという事実に起因する。

また、メモリ部分１４００では、インデックス２〜５を用いて表される地域は、各々、８０のアクセス動作を生み出すことが可能であり得る。８０のアクセス動作は、インデックス２、３、４、又は５を用いて表される活性化境界タイル９１５（又は部分）内の地域からの１６のアクセス動作に加えて、上で説明したように、メモリタイル４３０からの６４のアクセス動作により達成し得る。活性化境界部分内のインデックス２、３、４、又は５を用いて表される地域は、それらがメモリタイル４３０からより遠くに離れて設置され、インデックス０、１、６、及び７を用いて表される地域と比較して、より多くの行線が省略又は不活性化され得るので、インデックス０、１、６、及び７を用いて表される地域よりも少数のアクセス動作を生み出し得る。言い換えれば、図１４の説明される例では、インデックス２〜５を有する地域がインデックス０、１、６、及び７を有する地域よりも少数のアクセス動作を生み出すように、活性化境界部分内のインデックス２〜５を有する地域は、活性化境界部分内のインデックス０、１、６、及び７を有する地域と比較して、その列線と交差する相対的により少数の行線を有する。上で説明した特定の数のアクセス動作は、アクセス動作の総数を増加させるために活性化境界部分がどのように実装され得るかを示すための説明目的のみであること、及びアクセス動作の数は、メモリタイル及び境界タイルがどのように設計及び建築されるかに依存して変更され得ることを評価するべきである。また、図１４は、メモリアレイの一部のみを表し得ると評価すべきである。そのようなものだとして、追加の及び／又はより大きな実装をカバーするために、概説された本質は拡大され得る。

活性化境界部分内の地域の数は、活性化境界部分のサイズ（すなわち、境界部分内のメモリセルの数）及びその支持コンポーネント（すなわち、行デコーダ、センスコンポーネント、及び列デコーダ）のサイズを変更することによって自由自在であり得ると評価すべきである。活性化境界部分のサイズの正確な決定は、具体的な目的に関係する特定のメモリ容量の条件に適合させられ得る。また、各地域が生み出すことが可能なアクセス動作の数は、メモリ部分１４００のサイズに依存して変更し得る。例えば、メモリ部分１４００が大きくなると、地域が生み出すことが可能なアクセス動作の数は増加し得る。

図１５は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリデバイスの部分１５００の一例を説明する。部分１５００は、２つのメモリ部分１５０５を、それらの間に位置付けられた制御回路部分１５１０と共に含み得る。メモリ部分１５０５は、図９、図１０、図１２、図１３、及び図１４を参照しながら説明したメモリ部分９０５、１２００、１３００、及び１４００の一例であり得る。制御回路部分は、両メモリ部分１５０５の地域を同時にアクセスするためのアドレッシングスキームを提供するように構成され得る。例えば、インデックス２（２）を用いて表される地域が選択された場合、インデックス２（２）を用いて表される地域内の列線１５１５及び行線と関連付けられたアクセス動作を生み出すために、制御回路部分は、インデックス２（２）を用いて表される地域の列線１５１５を活性化する。その他の列線は、図１５では説明目的のために省略されている。

説明される部分１５００では、インデックス０、１、６、及び７を用いて表される地域は、１７６のアクセス動作、すなわち、８８のアクセス動作の２倍を生み出すことが各々
可能であり得る。活性化境界部分内に位置付けられた幾つかのセルは、図１２及び図１４を参照しながら説明したように、境界線及び行線近くのセルが境界線近くで省略又は不活性化され得るので、アクセス可能でなくてもよい。また、説明されるメモリ部分１５００では、インデックス２〜５を用いて表される地域は、１６０のアクセス動作、すなわち、８０のアクセス動作の２倍を生み出すことが各々可能であり得る。説明される例では、インデックス２〜５を用いて表される地域が少数のアクセス動作を生み出すように、境界部分内のインデックス２〜５を用いて表される地域は、活性化境界部分内のインデックス０、１、６、及び７を用いて表される地域と比較して、相対的に少数の活動中の行線を有する。にも関わらず、アクセス動作の数は、境界部分内に位置付けられたメモリセルがないアクセス動作の数、すなわち、地域毎の１２８のアクセス動作、すなわち、６４の２倍のアクセス動作と比較して、活性化境界部分のスキームを用いて増加する。図１５の説明される例は、少なくとも３２の追加のアクセス動作を最大４８の追加のアクセス動作まで常時提供することを評価すべきである。

図１６は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリデバイスの部分１６００の一例を説明する。メモリ部分１６００は、２つのメモリ部分１６０５を、それらの間に位置付けられた制御回路部分１６１０と共に含み得る。メモリ部分１６０５は、図９、図１０、図１２、図１３、及び図１４を参照しながら説明したメモリ部分９０５、１２００、１３００、及び１４００の一例であり得る。制御回路部分は、両メモリ部分１６０５の地域に同時にアクセスするためのアドレッシングスキームを提供するように構成され得る。例えば、インデックス２を用いて表される地域が選択された場合、インデックス２を用いて表される地域内の列線１６１５及び行線と関連付けられたアクセス動作を生み出すために、制御回路部分は、インデックス２を用いて表される地域の列線１６１５を活性化する。

メモリ部分１６０５−ａと関連付けられた地域が活性化境界部分と関連付けられた地域に対してメモリ部分の１５０５−ａのものとは異なるアドレッシングスキームを有する一方で、メモリ部分１６０５−ｂと関連付けられた地域は、メモリ部分１５０５−ｂと関連付けられた地域と同じ構成を維持すると評価すべきである。言い換えれば、地域の異なるグループは、異なるアドレッシングスキームの観点から、グループに対する同様又は同じインデックスで識別される。アドレスのスクランブルのこのスキームの下では、説明されるメモリ部分１６０５では、インデックス０〜７を用いて表される地域の全て、すなわち、インデックス０〜７のグループは、図１６の行線と列線との交差毎に、１６８のアクセス動作を各々生み出すことが可能である。このことは、境界部分内の地域全体を通じて同じ数の追加のアクセス動作を提供するように、異なる地域のインデックスを指定することによって達成される。メモリ部分１６００のこの例では、インデックス０〜７を用いて表される活性化境界部分内の２つの領域からの４０のアクセス動作に加えて、コア部分内のメモリタイルからの１２８のアクセス動作、すなわち、コア部部内の（インデックス０〜７を用いて各々表される４つの地域がここではあるので）地域毎の３２に４を乗算したアクセス動作によって、１６８のアクセス動作が達成され得る。アドレスのスクランブルのスキームに起因して、活性化境界部分内のインデックス０〜７を用いて表される各地域は、活性化境界部分全体を通じて偶数のアクセス動作を生み出し得る。アクセス動作の数は、各交差において１つのアクセス動作の、行線と列線との交差の数と解釈され得る。したがって、図１６の説明される例では、部分１６００は、活性化境界部分内に位置付けられたメモリセルなしのアクセス動作の数、すなわち、地域毎の１２８のアクセス動作と比較して、アドレスのスクランブルスキームの手段によって、地域全体を越えて均一に、４０の追加の又は余分のアクセス動作を常時提供することを評価すべきである。

幾つかの場合、メモリデバイスは、複数の制御回路部分及び複数のメモリ区分を含む基板層を含み、各メモリ区分は、コア部分及び境界部分を含み、ここで、境界部分は、第１
の構成を有する第１の複数のデコーダを含む第１の境界部分と、第２の構成を有する第２の複数のデコーダを含む第２の境界部分とを含み、コア部分は、第３の構成を有する第３の複数のデコーダを含み、制御回路部分は、第１、第２、及び第３の複数のデコーダを除外し得る。基板層は、制御回路部分及びメモリ区分の交互のパターンで、メモリ区分に隣接の制御回路部分を用いて構成され得、ここで、各メモリ区分の第１の境界部分は、メモリ区分のコア部分の第１の境界線に隣接し、メモリ区分の第２の境界部分は、第１の境界線に対向するコア部分の第２の境界線に隣接する。メモリデバイスは、各メモリ区分のコア部分と、第１の境界部分及び第２の境界部分の内の少なくとも一部との上にあるメモリセルのアレイをも含み得、ここで、各メモリ区分の上にあるメモリセルのアレイの一部は、メモリ区分の第１の複数のデコーダ、第２の複数のデコーダ、及び第３の複数のデコーダと複数のアクセス線を介して結合される。幾つかの場合、第１の境界部分及び第２の境界部分の上にあるメモリセルのアレイの一部は、活性化メモリセルを含み、それ故、コア部分の上にあるメモリセルのアレイにより生み出される出力に加えて余分な出力を生み出す。

幾つかの場合、基板層のコア部分は、コンポーネントの共通の構成を各々含む複数の区域を含み、コア部分の各区域は、列アドレスのサブセットを表すように各々がインデックス化された複数の地域を含み、基板層の第１の境界部分は、第１の境界部分の他の区域と同じ、コンポーネントの構成を各々含む複数の区域を含み、第１の境界部分の区域は、コア部分の区域とは異なる、コンポーネントの構成を有し、第１の境界部分の各区域は、列アドレスのサブセットを表すように各々がインデックス化された複数の地域を含み、基板層の第２の境界部分は、第２の境界部分の他の区域と同じ、コンポーネントの構成を各々含む複数の区域を含み、ここで、第２の境界部分の区域は、第１の境界部分の区域及びコア部分の区域とは異なる、コンポーネントの構成を有し、各区域は、列アドレスのサブセットを表すように各々がインデックス化された複数の地域を含む。幾つかの場合、第１の境界部分、第２の境界部分、及びコア部分からの同様又は同じインデックスを有する複数の地域と関連付けられた複数のメモリセルは、複数の地域と関連付けられたインデックスをスクランブルすることにより異なるインデックスを有する複数の地域と関連付けられた複数のメモリセル全体を通じて均一の又はほぼ均一の数の出力を生み出すようにグループ化される。幾つかの場合、基板層の構成は、少なくとも２つのメモリ区分に隣接の複数の制御回路部分の内の各部分を含む。幾つかの場合、第１の境界部分及び第２の境界部分の各区域内の地域の分量は、コア部分の各区域内の地域の分量以下である。幾つかの場合、基板層の構成は、複数の制御回路部分の内の少なくとも２つの部分に隣接の各メモリ区分を含む。幾つかの場合、第１の境界部分及び第２の境界部分の各区域内の地域の分量は、コア部分の各区域内の地域の分量以下である。

図１７は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリデバイス１７００の一例を説明する。メモリ部分１７０５は、図９、図１０、図１２、図１３、及び図１４を参照しながら説明したメモリ部分９０５、１２００、１３００、及び１４００の一例であり得る。制御回路部分１７１０は、列デコーダと共にコア部分及び境界部分内のデコーダと連携してアクセス動作を支持するためのアドレッシングスキームを提供するように構成され得る。

図１８は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリデバイス１８００の一例を説明する。メモリ部分１８０５は、図９、図１０、図１２、図１３、及び図１４を参照しながら説明したメモリ部分９０５、１２００、１３００、及び１４００の一例であり得る。制御回路部分１８１０は、列デコーダと共にコア部分及び境界部分内のデコーダと連携してアクセス動作を支持するためのアドレッシングスキームを提供するように構成され得る。

図１９は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するメモリコントローラ１９１５を含むデバイスのブロック図１９００を示す。メモリアレイ１９０５は、電子メモリ装置と称され得、メモリコントローラ１９１５は、図１及び図２を参照しながら説明したようなメモリコントローラ１４０のコンポーネントの一例であり得る。また、図１９は、（破線のボックス内に）センスコンポーネント１９３６、ラッチ１９４６、及びリファレンスコンポーネント１９３１を配置する代替的な概略的選択肢を示す。センスコンポーネント及び関連付けられたコンポーネント（すなわち、ラッチ及びリファレンスコンポーネント）は、それらの機能的目的を失うことなく、列デコーダ又は行デコーダの何れかと関連付けられ得ると、当業者は評価するであろう。

メモリアレイ１９０５は、１つ以上のメモリセル１９１０、メモリコントローラ１９１５、ワード線１９２０、リファレンスコンポーネント１９３０、センスコンポーネント１９３５、デジット線１９４０、及びラッチ１９４５を含み得る。これらのコンポーネントは、相互に電子通信し得、本明細書に説明する機能の内の１つ以上を実施し得る。幾つかの場合、メモリコントローラ１９１５は、バイアスコンポーネント１９５０及びタイミングコンポーネント１９５５を含み得る。

メモリコントローラ１９１５は、図１及び図２を参照しながら説明したワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の例示であり得るワード線１９２０、デジット線１９４０、及びセンスコンポーネント１９３５と電子通信し得る。メモリアレイ１９０５は、リファレンスコンポーネント１９３０及びラッチ１９４５をも含み得る。メモリアレイ１９０５のコンポーネントは、相互に電子通信し得、図１〜図１８を参照しながら説明した機能の内の幾つかを実施し得る。幾つかの場合、リファレンスコンポーネント１９３０、センスコンポーネント１９３５、及びラッチ１９４５は、メモリコントローラ１９１５のコンポーネントであり得る。

幾つかの例では、デジット線１９４０は、センスコンポーネント１９３５及びメモリセル１９１０の蓄積素子と電子通信する。幾つかの例では、蓄積素子は強誘電体コンデンサであり得、メモリセル１９１０は強誘電体メモリセルであり得る。図１９では、メモリセルは、簡潔にするために、メモリ技術に特有であり得る幾つかの素子を省略して概略的な例としてのみ示されている。幾つかの例では、蓄積素子は、カルコゲニド相変化材料を含み得、及び／又はメモリセル１９１０は、相変化メモリセルであり得る。メモリセル１９１０は、論理状態（例えば、第１又は第２の論理状態）で書き込み可能であり得る。ワード線１９２０は、メモリコントローラ１９１５及びメモリセル１９１０の選択デバイスと電子通信し得る。センスコンポーネント１９３５は、メモリコントローラ１９１５、デジット線１９４０、ラッチ１９４５、及びリファレンス線１９６０と電子通信し得る。リファレンスコンポーネント１９３０は、メモリコントローラ１９１５及びリファレンス線１９６０と電子通信し得る。センス制御線１９６５は、センスコンポーネント１９３５及びメモリコントローラ１９１５と電子通信し得る。これらのコンポーネントは、その他のコンポーネント、接続、又はバスを介して、上で列挙されていないコンポーネントに加えて、メモリアレイ１９０５の内側又は外側の両方のその他のコンポーネントとも電子通信し得る。

メモリコントローラ１９１５は、ワード線１９２０及びデジット線１９４０を、それらの様々なノードに電圧を印加することによって活性化するように構成され得る、例えば、バイアスコンポーネント１９５０は、上で説明したようにメモリセル１９１０を読み出す又は書き込むために、メモリセル１９１０を動作させるための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ１９１５は、図１を参照しながら説明したような行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、メモリコントローラ１９１５が１つ以上のメモリセル１０５にアクセスすることを可能にし得る。バイ
アスコンポーネント１９５０はまた、センスコンポーネント１９３５に対するリファレンス信号を生成するために、リファレンスコンポーネント１９３０に電位を提供し得る。また、バイアスコンポーネント１９５０は、センスコンポーネント１９３５の動作のための電位を提供し得る。幾つかの例では、リファレンスコンポーネント１９３１は、メモリコントローラ１９１５及びリファレンス線１９６１と電子通信し得る。センス制御線１９６６は、センスコンポーネント１９３６及びメモリコントローラ１９１５と電子通信し得る。こうした構成は、リファレンスコンポーネント１９３０、センスコンポーネント１９３５、及びラッチ１９４５を含む構成に追加又は代替し得る。これらのコンポーネントはまた、その他のコンポーネント、接続、又はバスを介して、上で列挙されていないコンポーネントに加えて、メモリアレイ１９０５の内側又は外側の両方のその他のコンポーネントと電子通信し得る。

幾つかの場合、メモリコントローラ１９１５は、その動作を、タイミングコンポーネント１９５５を使用して実施し得る。例えば、タイミングコンポーネント１９５５は、本明細書で論じた、読み出し及び書き込み等のメモリ機能を実施するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択又はデジット線選択のタイミングを制御し得る。幾つかの場合、タイミングコンポーネント１９５５はバイアスコンポーネント１９５０の動作を制御し得る。

リファレンスコンポーネント１９３０は、センスコンポーネント１９３５に対するリファレンス信号を生成するための様々なコンポーネントを含み得る。リファレンスコンポーネント１９３０は、リファレンス信号を生み出すように構成された回路を含み得る。幾つかの場合、リファレンスコンポーネント１９３０は、他のメモリセル１０５を使用して実装され得る。センスコンポーネント１９３５は、メモリセル１９１０からの信号を、リファレンスコンポーネント１９３０からのリファレンス信号と比較し得る。論理状態を判定すると、センスコンポーネントは、該出力をラッチ１９４５内にその後蓄積し得、ここで、該出力は、メモリアレイ１９０５が一部である電子デバイスの動作に従って使用され得る。センスコンポーネント１９３５は、ラッチ及びメモリセルと電子通信するセンスアンプを含み得る。

幾つかの場合、電子メモリ装置は、コア部分、第１の境界部分、第２の境界部分、及び制御回路部分を含む基板層を含み、ここで、第１の境界部分は、第１の構成を有する第１の複数のデコーダを含み、第２の境界部分は、第２の構成を有する第２の複数のデコーダを含み、コア部分は、第３の構成を有する第３の複数のデコーダを含み、制御回路部分は、第１、第２、及び第３の複数のデコーダと、基板層のコア部分、並びに第１の境界部分及び第２の境界部分の内の少なくとも一部の上にあるメモリセルのアレイとを除外し得、ここで、該アレイのメモリセルは、第１の複数のデコーダ、第２の複数のデコーダ、及び第３の複数のデコーダと複数のアクセス線を介して結合される。

メモリコントローラ１９１５は、基板層及びメモリセルのアレイと電子通信し得、ここで、コントローラは、基板層の第１の境界部分及び第２の境界部分に渡って位置付けられたメモリセルのアレイの地域をアクセス動作のために識別することと、メモリセルがその上方に設置された境界部分の列デコーダと連携して、第１の複数のデコーダ、第２の複数のデコーダ、又は第３の複数のデコーダの内のデコーダを使用して、識別された地域のメモリセル上のアクセス動作を実行することとを動作可能である。幾つかの例では、制御回路部分は、行デコーダ、列デコーダ、センスアンプ、又はそれらの組み合わせを除外し得る。幾つかの例では、メモリセル１９１０は、ＰＣＭ又はカルコゲニド材料ベースのメモリセルを含み得る。

図２０は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持
するデバイス２００５を含むシステム２０００のブロック図を示す。デバイス２００５は、例えば、図１及び図２を参照しながら上で説明したようなメモリコントローラ１４０のコンポーネントの一例であり得、又は該コンポーネントを含み得る。デバイス２００５は通信を送受信するためのコンポーネントを含む双方向データ通信のためのコンポーネントを含み得、アクセス動作マネージャ２０１５、メモリセル２０２０、ベーシックインプット／アウトプットシステム（ＢＩＯＳ）コンポーネント２０２５、プロセッサ２０３０、Ｉ／Ｏコントローラ２０３５、及び周辺コンポーネント２０４０を含む。これらのコンポーネントは、１つ以上のバス（例えば、バス２０１０）を介して電子通信し得る。

メモリセル２０２０は、本明細書で説明するような情報（すなわち、論理状態の形式で）蓄積し得る。ＢＩＯＳコンポーネン２０２５は、ファームウェアとして動作するＢＩＯＳを含むソフトウェアコンポーネントであり得、それは、様々なハードウェアコンポーネントを初期化し得、稼働し得る。ＢＩＯＳコンポーネント２０２５は、プロセッサと様々な他のコンポーネント、例えば、周辺コンポーネント、入出力（Ｉ／Ｏ）コントローラ等との間のデータの流れをも管理し得る。ＢＩＯＳコンポーネント２０２５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、又は任意のその他の不揮発性メモリ内に蓄積されたプログラム又はソフトウェアを含み得る。

プロセッサ２０３０は、インテリジェントハードウェアデバイス（例えば、汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、中央処理装置（ＣＰＵ）、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、プログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理コンポーネント、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせ）を含み得る。幾つかの場合、プロセッサ２０３０は、メモリコントローラを使用してメモリアレイを動作するように構成され得る。その他の場合、メモリコントローラは、プロセッサ２０３０に統合され得る。プロセッサ２０３０は、様々な機能（例えば、活性化境界キルトアーキテクチャのメモリを支持する機能又はタスク）を実施するために、メモリ内に蓄積されたコンピュータ可読命令を実行するように構成され得る。

Ｉ／Ｏコントローラ２０３５は、デバイス２００５に対する入力信号及び出力信号を管理し得る。Ｉ／Ｏコントローラ２０３５は、デバイス２００５に統合されない周辺装置をも管理し得る。幾つかの場合、Ｉ／Ｏコントローラ２０３５は、外部周辺装置への物理的接続又はポートを表し得る。幾つかの場合、Ｉ／Ｏコントローラ２０３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）等のオペレーティングシステム、又は別の周知のオペレーティングシステムを利用し得る。

周辺コンポーネント２０４０は、任意の入力若しくは出力デバイス、又はそうしたデバイスに対するインタフェースを含み得る。例示として、ディスクコントローラ、音声コントローラ、画像コントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアル若しくはパラレルポート、又はペリフェラルコンポーネントインタコネクト（ＰＣＩ）若しくはアクセラレーテッドグラフィックスポート（ＡＧＰ）スロット等の周辺カードスロットが挙げられ得る。

入力２０４５は、デバイス２００５又はそのコンポーネントへの入力を提供する、デバイス２００５の外にあるデバイス又は信号を表し得る。これは、ユーザインタフェース、又はその他のデバイスとのインタフェース若しくはその他のデバイス間のインタフェースを含み得る。幾つかの場合、入力２０４５は、Ｉ／Ｏコントローラ２０３５により管理され得、周辺コンポーネント２０４０を介してデバイス２００５と相互作用し得る。

出力２０５０は、デバイス２００５又はその何れかのコンポーネントからの出力を受信するように構成された、デバイス２００５の外にあるデバイス又は信号を表し得る。出力２０５０の例は、表示装置、音声スピーカ、プリントデバイス、別のプロセッサ、又はプリント回路基板等を含み得る。幾つかの場合、出力２０５０は、周辺コンポーネント２０４０を介してデバイス２００５とインタフェースで連結する周辺装置であり得る。幾つかの場合、出力２０５０は、Ｉ／Ｏコントローラ２０３５により管理され得る。

デバイス２００５のコンポーネントは、それらの機能を実行するように設計された回路を含み得る。これは、本明細書に記載される機能を実行するように構成された様々な回路素子、例えば、導電線、トランジスタ、コンデンサ、インダクタ、抵抗器、アンプ、又はその他の能動素子若しくは非能動素子を含み得る。デバイス２００５は、コンピュータ、サーバ、ラップトップコンピュータ、ノートブックコンピュータ、タブレットコンピュータ、携帯電話、ウェアラブル電子デバイス、又はパーソナル電子デバイス等であり得る。又は、デバイス２００５は、そうしたデバイスの一部又は素子であり得る。

幾つかの例では、デバイス２００５は、基板層の第１の境界部分及び第２の境界部分に渡って位置付けられたメモリセルのアレイの地域をアクセス動作のために識別するための手段を含み得る。幾つかの例では、デバイスは、メモリセルがその上方に設置された境界部分の列デコーダと連携して、第１の複数のデコーダ、第２の複数のデコーダ、又は第３の複数のデコーダの内のデコーダを使用して、識別された地域のメモリセル上のアクセス動作を実行するための手段を含み得る。

幾つかの例では、デバイス２００５は、メモリセルのアレイの少なくとも１つのメモリセルをアクセス動作のために識別するための手段であって、ここで少なくとも１つのメモリセルは、第３の複数のデコーダの内のデコーダと結合される、該手段を含み得る。幾つかの例では、デバイス２００５は、少なくとも１つのメモリセルを識別することに少なくとも部分的に基づいて、少なくとも１つのメモリセルがその上方に設置された境界部分の列デコーダと連携して、第３の複数のデコーダの内のデコーダを使用して少なくとも１つのセルにアクセスするための手段を含み得る。幾つかの例では、デバイス２００５は、少なくとも１つのメモリセルを識別することに少なくも部分的に基づいて、少なくとも１つのメモリセル及び第３の複数のデコーダの内のデコーダと結合されたアクセス線を活性化するための手段を含み得る。幾つかの例では、デバイス２００５は、アクセス線を活性化することに少なくとも部分的に基づいて、境界部分の列デコーダと結合された列を活性化するための手段を含み得る。

幾つかの例では、デバイス２００５は、第１の境界部分の第１の複数の地域と関連付けられたインデックスの第１のセットを構成するための手段であって、ここで、第１の複数の地域の各地域は、少なくとも１つのメモリセルを識別することに少なくとも部分的に基づいて、列アドレスのサブセットを表すインデックスを用いて割り当てられる、該手段を含み得る。幾つかの例では、デバイス２００５は、第２の境界部分の第２の複数の地域と関連付けられたインデックスの第２のセットを構成するための手段であって、ここで、第２の複数の地域の各地域は、少なくとも１つのメモリセルを識別することに少なくとも部分的に基づいて、列アドレスのサブセットを表すインデックスを用いて割り当てられる、該手段を含み得る。幾つかの例では、デバイス２００５は、インデックスの第１及び第２のセットを構成することに少なくとも部分的に基づいて、第１の複数の複数の地域及び第２の複数の地域からの同じインデックスを有する地域を地域の複数のグループにグループ化するための手段であって、ここで、グループ化することは、地域の複数のグループの各グループから同じ数の出力を生み出す、該手段を含み得る。幾つかの例では、デバイス２００５は、グループ化することに少なくもとも部分的に基づいて、地域の複数のグループ
の内の少なくとも１つのグループを識別するための手段を含み得る。幾つかの例では、デバイス２００５は、少なくとも１つのグループを識別することに少なくとも部分的に基づいて、少なくとも１つのグループ内の列アドレスにより識別された第１の境界部分の列デコーダと連携して、第１の複数のデコーダの第１のサブセットを使用して、少なくとも１つのグループと関連付けられた複数のメモリセルにアクセスするための手段を含み得る。

図２１は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持するアクセス動作マネージャ２１１５のブロック図２１００を示す。アクセス動作マネージャ２１１５は、図２０を参照しながら説明したアクセス動作マネージャ２０１５の実施形態の一例であり得る。アクセス動作マネージャ２１１５は、バイアスコンポーネント２１２０、タイミングコンポーネント２１２５、メモリセルマネージャ２１３０、デコーダマネージャ２１３５、アクセス線マネージャ２１４０、及び部分マネージャ２１４５を含み得る。これらのモジュールの各々は、（例えば、１つ以上のバスを介して）相互に直接又は間接的に通信し得る。

メモリセルマネージャ２１３０は、基板層の第１の境界部分及び第２の境界部分の上にあるメモリセルのアレイの少なくとも１つのセルを識別し得、ここで、アレイのメモリセルは、第１の境界部分の第１の複数のデコーダ、第２の境界部分の第２の複数のデコーダ、及び基板層のコア部分の第３の複数のデコーダと複数のアクセス線を介して結合され、第１の複数のデコーダは、第１の境界部分の上にあるアレイのメモリセルと関連付けられた複数の列デコーダを含み、第２の複数のデコーダは、第２の境界部分の上にあるアレイのメモリセルと関連付けられた複数の列デコーダを含む。

デコーダマネージャ２１３５は、コア部分、第１の境界部分、及び第２の境界部分のデコーダを使用して少なくとも１つのセルにアクセスし得る。

アクセス線マネージャ２１４０は、行線又は列線等のアクセス線を管理するように構成され得る。幾つかの場合、アクセス線マネージャは、少なくとも１つのセルがその上方に設置された境界部分の列デコーダと連携して、第１の境界部分の第１の複数のデコーダの内の１つ、第２の境界部分の第２の複数のデコーダの内の１つ、又はコア部分の第３の複数のデコーダの内の１つを使用して少なくとも１つのセルにアクセスする。

部分マネージャ２１４５は、メモリデバイスの様々な部分を管理するように構成され得る。幾つかの場合、少なくとも１つのセルにアクセスすることは、少なくとも１つのセルと、第１の境界部分若しくは第２の境界部分の内の１つのデコーダ、又はコア部分のデコーダとの間で結合されたアクセス線、及び少なくとも１つのセルがその上方に設置された境界部分の列デコーダに結合された列を活性化することを含む。幾つかの場合、少なくとも１つのセルにアクセスすることは、基板層の第１の境界部分に重なるメモリセルのアレイにアクセスすることと、基板層の第２の境界部分に重なるメモリセルのアレイにアクセスすることと、基板層のコア部分に重なるメモリセルのアレイにアクセスすることとを含む。

図２２は、本開示の実施形態に従った活性化境界キルトアーキテクチャのメモリを支持する方法２２００を説明するフローチャートを示す。方法２２００の動作は、本明細書に説明されるように、メモリコントローラ１４０又はそのコンポーネントによって実装され得る。例えば、方法２２００の動作は、図２０及び図２１を参照しながら説明したようなアクセス動作マネージャにより実施され得る。幾つかの例では、メモリコントローラ１４０は、以下で説明する機能を実施するために、デバイスの機能的要素を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリコントローラ１４０は、以下で説明される機能の内の幾つかを専用のハードウェアを使用して実施し得る。

幾つかの場合、方法は、基板層の第１の境界部分及び第２の境界部分の上にあるメモリセルのアレイの少なくとも１つのセルを識別することであって、ここで、該アレイのメモリセルは、第１の境界部分の第１の複数のデコーダ、第２の境界部分の第２の複数のデコーダ、及び基板層のコア部分の第３の複数のデコーダと複数のアクセス線を介して結合され、第１の複数のデコーダは、第１の境界部分の上にあるアレイのメモリセルと関連付けられた複数の列デコーダを含み、第２の複数のデコーダは、第２の境界部分の上にあるアレイのメモリセルと関連付けられた複数の列デコーダを含む、該識別することをも含み得る。幾つかの場合、方法は、少なくとも１つのセルがその上方に設置された境界部分の列デコーダと連携して、第１の境界部分の第１の複数のデコーダの内の１つ、第２の境界部分の第２の複数のデコーダの内の１つ、又はコア部分の第３の複数のデコーダの内の１つを使用して少なくとも１つのセルにアクセスすることをも含み得る。

幾つかの場合、基板層は、コア部分、第１の境界部分、第２の境界部分、及び制御回路部分を含み、ここで、コア部分は、第１の境界線と、第１の境界線に対向して位置付けられた第２の境界線とを含み、第１の境界線は第１の境界部分に隣接し、第２の境界線は第２の境界部分に隣接し、ここで、メモリセルのアレイは、基板層のコア部分と、第１の境界部分及び第２の境界部分の内の少なくとも一部との上にあり、基板層のコア部分は、コンポーネントの共通の構成を各々含む複数の区域を含み、コア部分の各区域は、列アドレスのサブセットを表すように各々がインデックス化された複数の地域を含み、基板層の第１の境界部分は、第１の境界部分のその他の区域と同じ、コンポーネントの構成を各々が含む複数の区域を含み、ここで、第１の境界部分の区域は、コア部分の区域とは異なる、コンポーネントの構成を有し、第１の境界部分の各区域は、列アドレスのサブセットを表すように各々がインデックス化された複数の地域を含み、基板層の第２の境界部分は、第２の境界部分のその他の区域と同じ、コンポーネントの構成を各々が含む複数の区域を含み、ここで、第２の境界部分の区域は、第１の境界部分の区域及びコア部分の区域とは異なる、コンポーネントの構成を有し、第２の境界部分の各区域は、列アドレスのサブセットを表すように各々がインデックス化された複数の地域を含む。

幾つかの場合、少なくとも１つのセルにアクセスすることは、少なくとも１つのセルと、第１の境界部分若しくは第２の境界部分の内の１つのデコーダ、又はコア部分のデコーダとの間で結合されたアクセス線と、少なくとも１つのセルがその上方に設置された境界部分の列デコーダに結合された列とを活性化することを含む。幾つかの場合、少なくとも１つのセルにアクセスすることは、基板層の第１の境界部分の上にあるメモリセルのアレイにアクセスすることと、基板層の第２の境界部分の上にあるメモリセルのアレイにアクセスすることと、基板層のコア部分の上にあるメモリセルのアレイにアクセスすることとを含む。幾つかの場合、方法は、第１の境界部分、第２の境界部分、及びコア部分からの同じインデックスを有する地域の少なくとも１つのグループを識別することと、少なくとも１つのグループ内の列アドレスにより識別された列デコーダと連携して、第１の複数のデコーダの内の１つ、第２の複数のデコーダの内の１つ、及び第３の複数のデコーダの内の１つを使用して、少なくとも１つのグループと関連付けられた複数のメモリセルにアクセスすることとを更に含む。幾つかの場合、方法は、少なくとも１つのグループを含む複数のグループに対する地域と関連付けられたインデックスをスクランブルすることであって、ここで、スクランブルすることは、複数のグループ全体を通じて均一の数の出力を生み出すことを更に含む。

ブロック２２０５において、メモリコントローラ１４０は、基板層の第１の境界部分及び第２の境界部分の上にあるメモリセルのアレイの少なくとも１つを識別し得、ここで、該アレイのメモリセルは、第１の境界部分の第１の複数のデコーダ、第２の境界部分の第２の複数のデコーダ、及び基板層のコア部分の第３の複数のデコーダと複数のアクセス線
を介して結合され、第１の複数のデコーダは、第１の境界部分の上にあるアレイのメモリセルと関連付けられた複数の列デコーダを含み、第２の複数のデコーダは、第２の境界部分の上にあるアレイのメモリセルと関連付けられた複数の列デコーダを含む。ブロック２２０５の動作は、図１〜図２１を参照しながら説明した方法に従って実施され得る。幾つかの例では、ブロック２２０５の動作の実施形態は、図２１を参照しながら説明したように、メモリセルマネージャにより実施され得る。

ブロック２２１０において、メモリコントローラ１４０は、少なくとも１つのセルがその上方に設置された境界部分の列デコーダと連携して、第１の境界部分の第１の複数のデコーダの内の１つ、第２の境界部分の第２の複数のデコーダの内の１つ、又はコア部分の第３の複数のデコーダの内の１つを使用して、少なくとも１つのセルにアクセスし得る。ブロック２２１０の動作は、図１〜図２１を参照しながら説明した方法に従って実施され得る。幾つかの例では、ブロック２２１０の動作の実施形態は、図２１を参照しながら説明したように、デコーダマネージャにより実施され得る。

上で説明した方法は、可能的実装を説明すること、動作及びステップは、再配置又は、さもなければ変更され得ること、及びその他の実装が可能であることに留意すべきである。更に、２つ以上の方法からの機構又はステップは組み合わせられ得る。

本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の内の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。

用語“電子通信”は、コンポーネント間の電子流動を支持するコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。電子通信するコンポーネントは、（例えば、通電された回路内で）電子若しくは信号を能動的に交換し得、又は（例えば、非通電の回路内で）電子若しくは信号を能動的に交換しないことがあるが、回路が通電されると電子若しくは信号を交換するように構成され得、動作し得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に関わらず電子通信する。

用語“絶縁”は、コンポーネント間を電子が現在流れることができないコンポーネント間の関係を指し、コンポーネントは、それらの間に開回路がある場合に相互から絶縁される。例えば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開放された場合に相互から絶縁され得る。

本明細書で使用されるように、用語“短絡”は、当該２つのコンポーネント間の単一の介在コンポーネントの活性化を介して、コンポーネント間に導電経路を確立するコンポーネント間の関係を指す。例えば、第２のコンポーネントに短絡された第１のコンポーネントは、２つのコンポーネント間のスイッチが閉鎖された場合に第２のコンポーネントと電子を交換し得る。したがって、短絡は、電子通信するコンポーネント（又は線）間の電荷の流れを可能にする動的動作であり得る。

メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン（Ｓｉ）、ゲルマニウム、シリコン−ゲルマニウム合金、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。
その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＳ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ地域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長中に実施され得る。

カルコゲニド材料は、Ｓ、Ｓｅ、及びＴｅの元素の内の少なくとも１つを含む材料又は合金であり得る。本明細書で論じられる相変化材料は、カルコゲニド材料であり得る。カルコゲニド材料は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白銀（Ｐｔ）の合金を含み得る。例示的なカルコゲニド材料及び合金は、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、又はＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含み得るが、それらに限定されない。本明細書で使用されるように、ハイフンで結んだ化学組成の表記法は、特定の化合物又は合金内に含まれる元素を指し示し、指し示された元素を伴う全ての化学量論を表すことを意図する。例えば、Ｇｅ−Ｔｅは、ｘ及びｙが任意の正の整数であり得るＧｅ_ｘＴｅ_ｙを含み得る。可変抵抗材料のその他の例は、２つ以上の金属、例えば、遷移金属、アルカリ土類金属、及び／又は希土類金属を含む二元金属酸化物材料又は混合原子価酸化物を含み得る、実施形態は、メモリセルのメモリ素子と関連付けられる特定の１つ以上の可変抵抗材料に限定されない。例えば、可変抵抗材料の他の例は、メモリ素子を形成するために使用され得、とりわけ、カルコゲニド材料、超巨大磁気抵抗材料、又はポリマーベースの材料を含み得る。

本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。

添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用される用語“模範的（exemplary）”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は
説明として役立つこと”を意味する。詳細な説明は、説明される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なし
に実践され得る。幾つかの実例では、説明される例の内容を不明確にすることを避けるために、周知の構造及びデバイスはブロック図の形式で示される。

添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する第２のラベルとを参照ラベルに続けることによって区別され得る。明細書中にただ第１の参照ラベルが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用できる。

本明細書に記述される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上述の説明全体通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。

本明細書の開示と関連して記述される様々な説明ブロック及びモジュールは、本明細書で説明される機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラム可能論理デバイス、分離したゲート若しくはトランジスタ論理、分離したハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、デジタルシグナルプロセッサ（ＤＳＰ）とマイクロプロセッサとの組み合わせ、多数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のそうした構成）として実装され得る。

本明細書に説明される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアに実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、本開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的位置に実装されるように分散されることを含む、様々な位置に物理的に配置され得る。また、請求項を含む本明細書で使用されるように、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわちＡ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用されるように、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”と説明される模範的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用されるように、句“基づいて”は、句“少なくとも部分的に基づいて”と同様の方法で解釈されるであろう。

コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクスト
レージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用でき、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるように、磁気ディスク（disk）及び光学ディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、及びブルーレイディスクを含み、ここで、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上記されたものの組み合わせもコンピュータ可読媒体の範囲に含まれる。

本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な変更が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用し得る。したがって、開示は、本明細書で説明された例示及び設計に限定されず、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。

Claims (50)

1. コア部分、第１の境界部分及び第２の境界部分を含む境界部分、及び制御回路部分を含む基板層であって、前記コア部分は、第１の境界線と、前記第１の境界線に対向して位置付けられた第２の境界線とを含み、前記第１の境界線は前記第１の境界部分に隣接し、前記第２の境界線は前記第２の境界部分に隣接し、前記第１の境界部分は、第１の構成を有する第１の複数のデコーダを含み、前記第２の境界部分は、第２の構成を有する第２の複数のデコーダを含み、前記コア部分は、第３の構成を有する第３の複数のデコーダを含み、前記コア部分は、複数の区域を含み、各区間内の前記第３の複数のデコーダは、隣接する区域の上方に位置付けられたメモリセルにアクセスするように構成され、前記制御回路部分は、前記第１、前記第２、及び前記第３の複数のデコーダを除外する、前記基板層と、
   前記基板層の前記コア部分と前記第１の境界部分及び前記第２の境界部分の内の少なくとも一部との上にあるメモリセルのアレイであって、前記アレイのメモリセルは、前記第１の複数のデコーダ、前記第２の複数のデコーダ、及び前記第３の複数のデコーダと複数のアクセス線を介して結合され、前記基板層の前記第１の境界部分の上にあるメモリセルの前記アレイの一部は、前記第１の境界部分内の列デコーダと、前記第１の複数のデコーダ又は前記第３の複数のデコーダの何れかとに関連付けられ、前記基板層の前記第２の境界部分の上にあるメモリセルの前記アレイの一部は、前記第２の境界部分内の列デコーダと、前記第２の複数のデコーダ又は前記第３の複数のデコーダの何れかとに関連付けられる、前記アレイと
   を含む、電子メモリデバイス。
2. 前記第３の複数のデコーダの内の少なくとも１つのデコーダは、前記第１の境界部分又は前記第２の境界部分の上にある前記アレイのメモリセルと結合され、前記第１の複数のデコーダの内の少なくとも１つのデコーダは、前記コア部分の上にある前記アレイのメモリセルと結合され、前記第２の複数のデコーダの内の少なくとも１つのデコーダは、前記コア部分の上にある前記アレイのメモリセルと結合される、
   請求項１に記載の電子メモリデバイス。
3. 前記コア部分は複数の区域を含み、前記コア部分の各区域は、第１の方向の第１の寸法と、前記第１の方向に直角である第２の方向の第２の寸法とによって画定され、
   前記第１の境界部分及び前記第２の境界部分は、複数の区域を各々含み、前記第１の境界部分及び前記第２の境界部分の各区域は、前記第１の方向の第３の寸法と、前記第２の方向の第４の寸法とによって画定され、前記第３の寸法は前記第１の寸法以下であり、前記第４の寸法は前記第２の寸法に等しい、
   請求項１に記載の電子メモリデバイス。
4. 前記第１の境界部分の前記第３の寸法は、前記第２の境界部分の前記第３の寸法とは異なる、
   請求項３に記載の電子メモリデバイス。
5. 前記第１の境界部分の少なくとも１つの区域は、第１の数のデコーダを含み、前記第２の境界部分の少なくとも１つの区域は、第２の数のデコーダを含み、前記コア部分の少なくとも１つの区域は、第３の数のデコーダを含み、前記第１の数は前記第２の数以下であり、前記第３の数は前記第２の数以上である、
   請求項３に記載の電子メモリデバイス。
6. 前記第１の数のデコーダ及び前記第２の数のデコーダは、前記第３の数のデコーダの半分未満である、
   請求項５に記載の電子メモリデバイス。
7. 前記第１の境界部分の前記デコーダは、第１の複数の列デコーダを含み、前記第２の境界部分の前記デコーダは第２の複数の列デコーダを含み、前記複数の列デコーダは、前記第１の境界部分及び前記第２の境界部分内の対応する数のデコーダに各々比例する、
   請求項５に記載の電子メモリデバイス。
8. 前記基板層の前記第１の境界部分及び前記第２の境界部分の上にある前記アレイの一部は、前記基板層の前記コア部分の上にある前記アレイの一部と関連付けられた第２の動作目的とは異なる第１の動作目的と関連付けられる、
   請求項１に記載の電子メモリデバイス。
9. メモリセルの前記アレイは３次元クロスポイントアレイを含み、前記アレイ内の各セルは、選択デバイス及び論理蓄積素子を直列構成で含む、
   請求項１に記載の電子メモリデバイス。
10. 前記選択デバイスは、双方向スイッチング特性を有するカルコゲニド材料を含み、前記論理蓄積素子は、結晶特性に少なくとも部分的に基づく抵抗を有する別のカルコゲニド材料を含む、
    請求項９に記載の電子メモリデバイス。
11. 前記選択デバイスは薄膜トランジスタ（ＴＦＴ）を含み、前記論理蓄積素子は、強誘電体材料を有するコンテナを含む、
    請求項９に記載の電子メモリデバイス。
12. 前記コア部分、前記第１の境界部分、及び前記第２の境界部分は、ＣＭＯＳアンダーアレイ（ＣｕＡ）を含む、
    請求項１に記載の電子メモリデバイス。
13. 前記第１の境界線を越えて拡張するアクセス線の第１のサブセットであって、アクセス線の前記第１のサブセットは、前記第１の境界部分の上にある前記メモリセルと結合される、前記第１のサブセットと、前記第２の境界線を越えて拡張するアクセス線の第２のサブセットであって、アクセス線の前記第２のサブセットは、前記第２の境界部分の上にある前記メモリセルと結合される、前記第２のサブセットとを更に含み、アクセス線の前記第１のサブセットの少なくとも１つのアクセス線は、アクセス線の前記第１のサブセットの別のアクセス線とは異なる長さを有し、アクセス線の前記第２のサブセットの少なくとも１つのアクセス線は、アクセス線の前記第１のサブセットの他のアクセス線とは異なる長さを有する、
    請求項１に記載の電子メモリデバイス。
14. コア部分、第１の境界部分、第２の境界部分、及び制御回路部分を含む基板層であって、前記第１の境界部分は、第１の構成を有する第１の複数のデコーダを含み、前記第２の境界部分は、第２の構成を有する第２の複数のデコーダを含み、前記コア部分は、第３の構成を有する第３の複数のデコーダを含み、前記コア部分は、複数の区域を含み、各区域内の前記第３の複数のデコーダは、隣接する区域の上方に位置付けられたメモリセルにアクセスするように構成され、前記制御回路部分は、前記第１、前記第２、及び前記第３の複数のデコーダを除外する、前記基板層と、
    前記基板層の前記コア部分と前記第１の境界部分及び前記第２の境界部分の内の少なくとも一部との上にあるメモリセルのアレイであって、前記アレイのメモリセルは、前記第１の複数のデコーダ、前記第２の複数のデコーダ、及び前記第３の複数のデコーダと複数のアクセス線を介して結合され、前記基板層の前記第１の境界部分の上にあるメモリセルの前記アレイの一部は、前記第１の境界部分内の列デコーダと、前記第１の複数のデコーダ又は前記第３の複数のデコーダの何れかとに関連付けられ、前記基板層の前記第２の境界部分の上にあるメモリセルの前記アレイの一部は、前記第２の境界部分内の列デコーダと、前記第２の複数のデコーダ又は前記第３の複数のデコーダの何れかとに関連付けられる、前記アレイと、
    前記基板層及びメモリセルの前記アレイと電子通信するコントローラであって、前記コントローラは、
    前記基板層の前記第１の境界部分及び前記第２の境界部分に渡って位置付けられたメモリセルの前記アレイの地域をアクセス動作のために識別することと、
    識別された前記地域のメモリセルがその上方に設置された境界部分の列デコーダと連携して、前記第１の複数のデコーダ、前記第２の複数のデコーダ、又は前記第３の複数のデコーダの内のデコーダを使用して、前記メモリセル上の前記アクセス動作を実行することと
    を動作可能である、前記コントローラと
    を含む、電子メモリデバイス。
15. 基板層の第１の境界部分及び第２の境界部分の上にあるメモリセルのアレイの少なくとも１つのセルを識別することであって、前記アレイのメモリセルは、前記第１の境界部分の第１の複数のデコーダ、前記第２の境界部分の第２の複数のデコーダ、及び前記基板層のコア部分の第３の複数のデコーダと複数のアクセス線を介して結合され、前記第１の複数のデコーダは、前記第１の境界部分の上にある前記アレイのメモリセルと関連付けられた複数の列デコーダを含み、前記第２の複数のデコーダは、前記第２の境界部分の上にある前記アレイのメモリセルと関連付けられた複数の列デコーダを含み、前記コア部分は、複数の区域を含み、各区域内の前記第３の複数のデコーダは、隣接する区域の上方に位置付けられたメモリセルにアクセスするように構成され、前記基板層の前記第１の境界部分の上にあるメモリセルの前記アレイの一部は、前記第１の境界部分内の列デコーダと、前記第１の複数のデコーダ又は前記第３の複数のデコーダの何れかとに関連付けられ、前記基板層の前記第２の境界部分の上にあるメモリセルの前記アレイの一部は、前記第２の境界部分内の列デコーダと、前記第２の複数のデコーダ又は前記第３の複数のデコーダの何れかとに関連付けられることと、
    前記少なくとも１つのセルがその上方に設置された境界部分の列デコーダと連携して、前記第１の境界部分の前記第１の複数のデコーダの内の１つ、前記第２の境界部分の前記第２の複数のデコーダの内の１つ、又は前記コア部分の前記第３の複数のデコーダの内の１つを使用して前記少なくとも１つのセルにアクセスすることと
    を含む、方法。
16. 前記基板層は、
    前記コア部分、前記第１の境界部分、前記第２の境界の部分、及び制御回路部分を含み、前記コア部分は、第１の境界線と、前記第１の境界線に対向して位置付けられた第２の境界線とを含み、前記第１の境界線は前記第１の境界部分に隣接し、前記第２の境界線は前記第２の境界部分に隣接し、メモリセルの前記アレイは、前記基板層の前記コア部分と、前記第１の境界部分及び前記第２の境界部分の内の少なくとも一部との上にあり、
    前記基板層の前記コア部分は、コンポーネントの共通の構成を各々含む複数の区域を含み、前記コア部分の各区域は、列アドレスのサブセットを表すように各々がインデックス化された複数の地域を含み、
    前記基板層の前記第１の境界部分は、前記第１の境界部分の他の区域と同じ、コンポーネントの構成を各々含む複数の区域を含み、前記第１の境界部分の前記区域は、前記コア部分の前記区域とは異なる、コンポーネントの構成を有し、前記第１の境界部分の各区域は、列アドレスのサブセットを表すように各々がインデックス化された複数の地域を含み、
    前記基板層の前記第２の境界部分は、前記第２の境界部分の他の区域と同じ、コンポーネントの構成を各々含む複数の区域を含み、前記第２の境界部分の前記区域は、前記第１の境界部分の前記区域及び前記コア部分の前記区域とは異なる、コンポーネントの構成を有し、前記第２の境界部分の各区域は、列アドレスのサブセットを表すように各々がインデックス化された複数の地域を含む、
    請求項１５に記載の方法。
17. 複数の制御回路部分及び複数のメモリ区分を含む基板層であって、各メモリ区分は、コア部分及び境界部分を含み、
    前記境界部分は、第１の構成を有する第１の複数のデコーダを含む第１の境界部分と、第２の構成を有する第２の複数のデコーダを含む第２の境界部分とを含み、
    前記コア部分は、第３の構成を有する第３の複数のデコーダを含み、前記コア部分内の前記第３の複数のデコーダは、隣接するコア部分の上方に位置付けられたメモリセルにアクセスするように構成され、
    前記制御回路部分は、前記第１、前記第２、及び前記第３の複数のデコーダを除外し、
    前記基板層は、制御回路部分とメモリ区分との交互のパターンで、前記メモリ区分に隣接の前記制御回路部分を用いて構成され、各メモリ区分の前記第１の境界部分は、前記メモリ区分の前記コア部分の第１の境界線に隣接し、前記メモリ区分の前記第２の境界部分は、前記第１の境界線に対向する前記コア部分の第２の境界線に隣接する、前記基板層と、
    各メモリ区分の前記コア部分と、前記第１の境界部分及び前記第２の境界部分の内の少なくとも一部との上にあるメモリセルのアレイであって、各メモリ区域の上にあるメモリセルの前記アレイの一部は、前記メモリ区分の前記第１の複数のデコーダ、前記第２の複数のデコーダ、及び前記第３の複数のデコーダと複数のアクセス線を介して結合される、前記アレイと
    を含む、電子メモリデバイス。
18. 前記第１の境界部分及び前記第２の境界部分の上にあるメモリセルの前記アレイの一部は、活性化メモリセルを含む、
    請求項１７に記載の電子メモリデバイス。
19. 前記基板層の前記コア部分は、コンポーネントの共通の構成を各々含む複数の区域を含み、前記コア部分の各区域は、列アドレスのサブセットを表すように各々がインデックス化された複数の地域を含み、
    前記基板層の前記第１の境界部分は、前記第１の境界部分の他の区域と同じ、コンポーネントの構成を各々含む複数の区域を含み、前記第１の境界部分の前記区域は、前記コア部分の前記区域とは異なる、コンポーネントの構成を有し、前記第１の境界部分の各区域は、列アドレスのサブセットを表すように各々がインデックス化された複数の地域を含み、
    前記基板層の前記第２の境界部分は、前記第２の境界部分の他の区域と同じ、コンポーネントの構成を各々含む複数の区域を含み、前記第２の境界部分の前記区域は、前記第１の境界部分の前記区域及び前記コア部分の前記区域とは異なる、コンポーネントの構成を有し、各区域は、列アドレスのサブセットを表すように各々がインデックス化された複数の地域を含む、
    請求項１７に記載の電子メモリデバイス。
20. 前記第１の境界部分、前記第２の境界部分、及び前記コア部分からの同じインデックスを有する複数の地域と関連付けられた複数のメモリセルはグループ化される、
    請求項１９に記載の電子メモリデバイス。
21. 前記基板層の前記構成は、少なくとも２つのメモリ区分に隣接の前記複数の制御回路部分の各部分を含む、
    請求項１９に記載の電子メモリデバイス。
22. 前記第１の境界部分及び前記第２の境界部分の各区域内の地域の分量は、前記コア部分の各区域内の地域の分量以下である、
    請求項２１に記載の電子メモリデバイス。
23. 前記基板層の前記構成は、前記複数の制御回路部分の少なくとも２つの部分に隣接の各メモリ区分を含む、
    請求項１９に記載の電子メモリデバイス。
24. 前記第１の境界部分及び前記第２の境界部分の各区域内の地域の分量は、前記コア部分の各区域内の地域の分量以下である、
    請求項２３に記載の電子メモリデバイス。
25. 第１の境界線と、前記第１の境界線とは異なる第２の境界線とを含むコア部分であって、前記第１の境界線は、第１の複数のデコーダを含む第１の境界部分と接触し、前記第２の境界線は、第２の複数のデコーダを含む第２の境界部分と接触し、前記コア部分は、第３の複数のデコーダを含み、前記コア部分は、複数の区域を含み、各区域内の前記第３の複数のデコーダは、隣接する区域の上方に位置付けられたメモリセルにアクセスするように構成される、前記コア部分と、
    前記第１の境界部分の少なくとも一部と前記第２の境界部分の少なくとも一部との上方に設置されたメモリセルのアレイであって、前記アレイのメモリセルは、前記第３の複数のデコーダと結合され、基板層の前記第１の境界部分の上にあるメモリセルの前記アレイの一部は、前記第１の境界部分内の列デコーダと、前記第１の複数のデコーダ又は前記第３の複数のデコーダの何れかとに関連付けられ、前記基板層の前記第２の境界部分の上にあるメモリセルの前記アレイの一部は、前記第２の境界部分内の列デコーダと、前記第２の複数のデコーダ又は前記第３の複数のデコーダの何れかとに関連付けられる、前記アレイと
    を含む、メモリデバイス。
26. 前記第３の複数のデコーダの内の少なくとも１つのデコーダは、前記第１の境界部分の上方に設置された前記アレイの第１のメモリセルと結合され、
    前記第１の複数のデコーダの内の少なくとも１つのデコーダは、前記コア部分の上方に設置された前記アレイの第３のメモリセルと結合される、
    請求項２５に記載のメモリデバイス。
27. 前記第１の複数のデコーダの内の少なくとも１つのデコーダは、前記第１の境界部分の上方に設置された前記アレイの第１のメモリセルと結合され、前記第２の複数のデコーダの内のデコーダは、前記第２の境界部分の上方に設置された前記アレイの第２のメモリセルと結合される、
    請求項２５に記載のメモリデバイス。
28. 前記第１の複数のデコーダ及び前記第２の複数のデコーダは列デコーダを各々含み、前記第１の境界部分内の前記列デコーダは、前記第１の境界部分の上方に設置された前記アレイの第１のメモリセルと関連付けられ、前記第２の境界部分内の前記列デコーダは、前記第２の境界部分の上方に設置された前記アレイの第２のメモリセルと関連付けられる、
    請求項２５に記載のメモリデバイス。
29. 前記第１の境界部分の上方に設置された前記アレイの第１のメモリセルは活性化メモリセルを含む、
    請求項２５に記載のメモリデバイス。
30. メモリセルの前記アレイは、メモリセルの２つ以上のデッキを含む３次元クロスポイントアレイを含む、
    請求項２５に記載のメモリデバイス。
31. 前記コア部分は、列デコーダを含む第３の境界部分と接触する第３の境界線を更に含み、前記列デコーダは、前記コア部分の上方に設置された前記アレイの第３のメモリセルと関連付けられる、
    請求項２５に記載のメモリデバイス。
32. 前記第１の境界線を越えて拡張する第１のアクセス線であって、前記第１の境界部分の上方に設置された前記アレイの第１のメモリセルと結合された前記第１のアクセス線と、
    前記第２の境界線を越えて拡張する第２のアクセス線であって、前記第２の境界部分の上方に設置された前記アレイの第２のメモリセルと結合された前記第２のアクセス線と
    を更に含む、請求項２５に記載のメモリデバイス。
33. 前記コア部分は、コンポーネントの共通の構成を各々含む複数の区域を含み、前記複数の区域の各区域は、列アドレスのサブセットを表すようにインデックス化された地域を含む、
    請求項２５に記載のメモリデバイス。
34. 前記第１の境界部分は、コンポーネントの同じ構成を各々含む複数の区域を含み、前記第１の境界部分の各区域は、列アドレスのサブセットを表すようにインデックス化された地域を含む、
    請求項３３に記載のメモリデバイス。
35. 前記第１の境界部分の前記複数の区域、前記第２の境界部分の前記複数の区域、及び前記コア部分の前記複数の区域は、コンポーネントの異なる構成を各々有する、請求項３４に記載のメモリデバイス。
36. メモリセルのアレイの少なくも１つのメモリセルを識別することであって、前記少なくとも１つのメモリセルは、第１の複数のデコーダを含む第１の境界部分及び第２の複数のデコーダを含む第２の境界部分の上方に設置され、前記少なくとも１つのメモリセルは、コア部分の第３の複数のデコーダの内のデコーダと結合され、前記コア部分は、複数の区域を含み、各区域内の前記第３の複数のデコーダは、隣接する区域の上方に位置付けられたメモリセルにアクセスするように構成され、基板層の前記第１の境界部分の上にあるメモリセルの前記アレイの一部は、前記第１の境界部分内の列デコーダと、前記第１の複数のデコーダ又は前記第３の複数のデコーダの何れかとに関連付けられ、前記基板層の前記第２の境界部分の上にあるメモリセルの前記アレイの一部は、前記第２の境界部分内の列デコーダと、前記第２の複数のデコーダ又は前記第３の複数のデコーダの何れかとに関連付けられることと、
    前記少なくとも１つのメモリセルを識別することに少なくとも部分的に基づいて、前記少なくとも１つのメモリセルがその上方に設置された境界部分の列デコーダと連携して、前記第３の複数のデコーダの内の前記デコーダを使用して前記少なくとも１つのメモリセルにアクセスすることと
    を含む、方法。
37. 前記少なくとも１つのメモリセルにアクセスすることは、
    前記少なくとも１つのメモリセル及び前記第３の複数のデコーダの内の前記デコーダと結合されたアクセス線を活性化することと、
    前記アクセス線を活性化することに少なくとも部分的に基づいて、前記境界部分の前記列デコーダと結合された列を活性化することと
    を含む、請求項３６に記載の方法。
38. 前記第１の境界部分は第１の複数の地域を含み、前記第１の複数の地域の各地域は、列アドレスのサブセットを表すインデックスを用いて割り当てられ、
    前記第２の境界部分は第２の複数の地域を含み、前記第２の複数の地域の各地域は、列アドレスのサブセットを表すインデックスを用いて割り当てられ、
    前記コア部分は第３の複数の地域を含み、前記第３の複数の地域の各地域は、列アドレスのサブセットを表すインデックスを用いて割り当てられる、
    請求項３６に記載の方法。
39. 前記少なくとも１つのメモリセルを識別することに少なくとも部分的に基づいて、同じインデックスを有する地域を、前記第１の複数の地域、前記第２の複数の地域、及び前記第３の複数の地域からの地域の複数のグループの内の第１のグループにグループ化することであって、グループ化することは、前記複数のグループの各グループから同じ数の出力を生み出すこと
    を更に含む、請求項３８に記載の方法。
40. 前記第１の境界部分、前記第２の境界部分、前記コア部分、又はそれらの組み合わせの列デコーダと連携して、前記第１の複数のデコーダの第１のサブセット、前記第２の複数のデコーダの第２のサブセット、及び前記第３の複数のデコーダの第３のサブセットを使用して、前記第１のグループと関連付けられた複数のメモリセルにアクセスすること
    を更に含む、請求項３９に記載の方法。
41. 第１の複数のデコーダを含む第１の境界部分の少なとも一部の上方と、第２の複数のデコーダを含む第２の境界部分の少なくとも一部の上方とに設置されたメモリセルのアレイであって、前記アレイのメモリセルは、コア部分の第３の複数のデコーダと結合され、前記コア部分は、複数の区域を含み、各区域内の前記第３の複数のデコーダは、隣接する区域の上方に位置付けられたメモリセルにアクセスするように構成され、基板層の前記第１の境界部分の上にあるメモリセルの前記アレイの一部は、前記第１の境界部分内の列デコーダと、前記第１の複数のデコーダ又は前記第３の複数のデコーダの何れかとに関連付けられ、前記基板層の前記第２の境界部分の上にあるメモリセルの前記アレイの一部は、前記第２の境界部分内の列デコーダと、前記第２の複数のデコーダ又は前記第３の複数のデコーダの何れかとに関連付けられる、前記アレイと、
    メモリセルの前記アレイと結合されたコントローラであって、前記コントローラは、
    前記アレイの少なくも１つのメモリセルをアクセス動作のために識別することであって、前記少なくとも１つのメモリセルは、前記第３の複数のデコーダの内のデコーダと結合されることと、
    前記少なくも１つのメモリセルを識別することに少なくとも部分的に基づいて、前記少なくとも１つのメモリセルがその上方に設置された境界部分の列デコーダと連携して、前記第３の複数のデコーダの内の前記デコーダを使用して、前記少なくとも１つのセルにアクセスすることと
    を動作可能である、前記コントローラと
    を含む、メモリデバイス。
42. 前記コントローラは、
    前記少なくとも１つのメモリセルを識別することに少なくとも部分的に基づいて、前記少なくとも１つのメモリセル及び前記第３の複数のデコーダの内の前記デコーダと結合されたアクセス線を活性化することと、
    前記アクセス線を活性化することに少なくとも部分的に基づいて、前記境界部分の前記列デコーダと結合された列を活性化することと
    を更に動作可能である、請求項４１に記載のメモリデバイス。
43. 前記コントローラは、
    前記第１の境界部分の第１の複数の地域と関連付けられたインデックスの第１のセットを構成することであって、前記第１の複数の地域の各地域は、前記少なくとも１つのメモリセルを識別することに少なくとも部分的に基づいて、列アドレスのサブセットを表すインデックスを用いて割り当てられることと、
    前記第２の境界部分の第２の複数の地域と関連付けられたインデックスの第２のセットを構成することであって、前記第２の複数の地域の各地域は、前記少なくとも１つのメモリセルを識別することに少なくとも部分的に基づいて、列アドレスのサブセットを表すインデックスを用いて割り当てられることと、
    インデックスの前記第１及び前記第２のセットを構成することに少なくとも部分的に基づいて、前記第１の複数の地域及び前記第２の複数の地域からの同じインデックスを有する地域を、地域の複数のグループにグループ化することであって、前記グループ化することは、地域の前記複数のグループの各グループから同じ数の出力を生み出すことと
    を更に動作可能である、請求項４１に記載のメモリデバイス。
44. 前記コントローラは、
    グループ化することに少なくとも部分的に基づいて、地域の前記複数のグループの内の少なくとも１つのグループを識別することと、
    前記少なくとも１つのグループを識別することに少なくとも部分的に基づいて、前記少なくとも１つのグループ内の列アドレスにより識別された前記第１の境界部分の列デコーダと連携して、前記第１の複数のデコーダの第１のサブセットを使用して、前記少なくとも１つのグループと関連付けられた複数のメモリセルにアクセスすることと
    を更に動作可能である、請求項４３に記載のメモリデバイス。
45. 基板層の第１の境界部分及び第２の境界部分に渡って位置付けられたメモリセルのアレイの地域をアクセス動作のために識別するための手段であって、前記第１の境界部分は、第１の構成を有する第１の複数のデコーダを含み、前記第２の境界部分は、第２の構成を有する第２の複数のデコーダを含み、前記基板層のコア部分は、第３の構成を有する第３の複数のデコーダを含み、前記コア部分は、複数の区域を含み、各区域内の前記第３の複数のデコーダは、隣接する区域の上方に位置付けられたメモリセルにアクセスするように構成され、前記基板層の前記第１の境界部分の上にあるメモリセルの前記アレイの一部は、前記第１の境界部分内の列デコーダと、前記第１の複数のデコーダ又は前記第３の複数のデコーダの何れかとに関連付けられ、前記基板層の前記第２の境界部分の上にあるメモリセルの前記アレイの一部は、前記第２の境界部分内の列デコーダと、前記第２の複数のデコーダ又は前記第３の複数のデコーダの何れかとに関連付けられる、手段と、
    識別された前記地域のメモリセルがその上方に設置された境界部分の列デコーダと連携して、前記第１の複数のデコーダ、前記第２の複数のデコーダ、又は前記第３の複数のデコーダの内のデコーダを使用して、前記メモリセル上でアクセス動作を実行するための手段と
    を含む、電子メモリ装置。
46. メモリセルのアレイの少なくとも１つのメモリセルをアクセス動作のために識別するための手段であって、前記少なくとも１つのメモリセルは、コア部分の第３の複数のデコーダの内のデコーダと結合され、前記コア部分は、複数の区域を含み、各区域内の前記第３の複数のデコーダは、隣接する区域の上方に位置付けられたメモリセルにアクセスするように構成され、基板層の第１の境界部分の上にあるメモリセルの前記アレイの一部は、前記第１の境界部分内の列デコーダと、第１の複数のデコーダ又は前記第３の複数のデコーダの何れかとに関連付けられ、前記基板層の第２の境界部分の上にあるメモリセルの前記アレイの一部は、前記第２の境界部分内の列デコーダと、第２の複数のデコーダ又は前記第３の複数のデコーダの何れかとに関連付けられる、前記手段と、
    前記少なくとも１つのメモリセルを識別することに少なくとも部分的に基づいて、前記少なくとも１つのメモリセルがその上方に設置された境界部分の列デコーダと連携して、第３の複数のデコーダの内の前記デコーダを使用して前記少なくとも１つのセルにアクセスするための手段と
    を含む、電子メモリ装置。
47. 前記少なくとも１つのメモリセルを識別することに少なくとも部分的に基づいて、前記少なくとも１つのメモリセル及び前記第３の複数のデコーダの内の前記デコーダと結合されたアクセス線を活性化するための手段と、
    前記アクセス線を活性化することに少なくとも部分的に基づいて、前記境界部分の前記列デコーダと結合された列を活性化するための手段と
    を更に含む、請求項４６に記載の電子メモリ装置。
48. 前記第１の境界部分の第１の複数の地域と関連付けられたインデックスの第１のセットを構成するための手段であって、前記第１の複数の地域の各地域は、前記少なくとも１つのメモリセルを識別することに少なくとも部分的に基づいて、列アドレスのサブセットを表すインデックスを用いて割り当てられる、前記手段と、
    前記第２の境界部分の第２の複数の地域と関連付けられたインデックスの第２のセットを構成するための手段であって、前記第２の複数の地域の各地域は、前記少なくとも１つのメモリセルを識別することに少なくとも部分的に基づいて、列アドレスのサブセットを表すインデックスを用いて割り当てられる、前記手段と、
    インデックスの前記第１及び前記第２のセットを構成することに少なくとも部分的に基づいて、前記第１の複数の地域及び前記第２の複数の地域からの同じインデックスを有する地域を、地域の複数のグループにグループ化するための手段であって、前記グループ化することは、地域の前記複数のグループの各グループから同じ数の出力を生み出す、前記手段と
    を更に含む、請求項４６に記載の電子メモリ装置。
49. グループ化することに少なくとも部分的に基づいて、地域の前記複数のグループの内の少なくとも１つのグループを識別するための手段と、
    前記少なくとも１つのグループを識別することに少なくとも部分的に基づいて、前記少なくとも１つのグループ内の列アドレスにより識別された前記第１の境界部分の列デコーダと連携して、前記第１の複数のデコーダの第１のサブセットを使用して、前記少なくとも１つのグループと関連付けられた複数のメモリセルにアクセスするための手段と
    を更に含む、請求項４８に記載の電子メモリ装置。
50. 前記第３の複数のデコーダの内の少なくとも１つのデコーダは、前記第１の境界部分又は前記第２の境界部分の上にあるメモリアレイにアクセスするように構成され、前記アレイの前記メモリセルは、３次元アレイ内の複数のアクセス線を介して前記第１の複数のデコーダ、前記第２の複数のデコーダ、及び前記第３の複数のデコーダと結合される、請求項１に記載の電子メモリデバイス。

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