KR20220162815A - 활성 경계 퀼트 아키텍처 메모리 - Google Patents
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Abstract
퀼트 아키텍처내 활성 경계 영역을 사용하여 가용 메모리 또는 스토리지를 증가시키는 방법, 시스템 및 장치가 설명된다. 메모리 어레이는 예컨대, 디코더 및 감지 증폭기들과 같은 특정 유형의 지원 회로부를 포함하는 기판 층의 각각의 부분에 오버레이하는 메모리 셀을 포함할 수 있다. 메모리 어레이의 다른 부분들과 다른 구성을 갖는 메모리 어레이의 엘리먼트일 수 있는 활성 경계 부분들은 메모리 어레이의 두개의 측면상에 위치될 수 있고, 퀼트 아키텍처 메모리내 이용가능한 데이터를 증가시킬 수 있다. 활성 경계 부분들은 이웃하는 메모리 부분의 메모리 셀 및 활성 경계 부분에 오버레이하는 메모리 셀 둘 모두를 액세스하기 위한 지원 컴포넌트를 포함할 수 있다. 어드레스 스크램블링은 활성 경계 부분과 함께 이용 가능한 데이터의 수에서 균일한 증가를 생성할 수 있다.
Description
교차 참조
본 특허 출원은 이의 양수인에게 양도된 2017 년 2 월 16 일자로 출원된 "Active Boundary Quilt Architecture Memory" 라는 명칭의 Laurent에 의한 미국 특허 출원 번호 제 15/434,401에 대한 우선권을 주장한다.
이하는 전반적으로 메모리 디바이스들에 관한 것으로, 보다 구체적으로는 액티브 경계 퀼트 아키텍처 메모리에 관한 것이다.
메모리 디바이스는 컴퓨터, 무선 통신 디바이스, 카메라, 디지털 디스플레이 등과 같은 다양한 전자 디바이스에 정보를 저장하기 위해 폭넓게 사용된다. 정보는 메모리 디바이스의 상이한 상태를 프로그래밍함으로써 저장된다. 예를 들어, 바이너리 디바이스는 2 개의 상태를 가지며, 흔히 로직 "1" 또는 로직 "0"으로 표시된다. 다른 시스템에서는, 2 개보다 많은 상태가 저장될 수 있다. 저장된 정보에 액세스하기 위해, 전자 디바이스는 메모리 디바이스에 저장된 상태를 판독하거나 감지할 수 있다. 정보를 저장하기 위해, 전자 디바이스는 메모리 디바이스에 상태를 기록하거나 프로그래밍할 수 있다.
다수의 메모리의 유형들 디바이스들이 존재하고, 자기 하드 디스크들, 랜덤 액세스 메모리 (RAM), 동적 RAM (DRAM), 동기식 동적 RAM (SDRAM), 강유전성 RAM (FeRAM), 자기 RAM (MRAM), 저항 램 (RRAM), 판독 전용 메모리 (ROM), 플래시 메모리, 상 변화 메모리 (PCM), 및 다른 것들을 포함한다. 메모리 디바이스들은 휘발성 또는 비-휘발성일 수 있다. 비 휘발성 메모리, 예를 들어, FeRAM 및 PCM는 심지어 외부 전원이 없는 연장된 시간 기간들 동안 그것들의 저장된 로직 상태를 유지할 수 있다. 휘발성 메모리 디바이스들, 예를 들어, DRAM는 만약 그것들이 외부 전원에 의해 주기적으로 리프레시(refresh)되지 않는 한 시간이 흐르면서 그것들의 저장된 상태를 상실할 수 있다. 메모리 디바이스들을 개선시키는 것은 다른 메트릭들 중에서도 메모리 셀 밀도를 증가시키는 것, 판독/기록 속도를 증가시키는 것, 신뢰성을 증가시키는 것, 데이터 보유를 증가시키는 것, 파워 소모를 감소시키는 것, 또는 제조 경비를 감소시키는 것을 포함할 수 있다.
FeRAM은 휘발성 메모리와 유사한 디바이스 아키텍처를 사용할 수 있지만, 저장 디바이스로 강유전성 커패시터를 사용하기 때문에 비 휘발성 특성을 가질 수 있다. FeRAM 디바이스는 따라서 다른 비 휘발성 및 휘발성 메모리 디바이스와 비교하여 개선된 성능을 가질 수 있다. PCM 또는 칼코게나이드 재료 기반 메모리는 비 휘발성일 수 있으며, 다른 메모리 디바이스에 비해 개선된 판독/기록 속도 및 내구성을 제공할 수 있다. PCM 또는 칼코게나이드 재료 기반 메모리는 또한 증가된 메모리 셀 밀도 성능을 제공할 수 있다. 예를 들어, FeRAM, PCM 또는 칼코게나이드 재료 기반 메모리를 사용하는 3 차원 메모리 어레이가 가능할 수 있다. 그러나, 일부 3차원 아키텍처들에서, 메모리 디바이스의 일부 면적은 회로부를 지원하기 위해 전용될 수 있고, 메모리 셀들에 배타적일 수 있다. 이러한 면적은 메모리 디바이스의 용량 증가 없이 메모리 디바이스의 물리적 치수를 증가시킬 수 있다.
본 출원의 개시는 이하의 도면을 참조하고 포함한다 :
도 1은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 디바이스 개략도의 일 예를 예시한다.
도 2는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 셀의 3 차원 어레이를 갖는 메모리 디바이스 개략도의 일 예를 예시한다.
도 3은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 어레이의 일 예를 예시한다.
도 4는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 디바이스의 일 예를 예시한다.
도 5는 라인 5-5을 따라서의 도 4의 메모리 디바이스의 단면도의 일 예를 예시한다.
도 6은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 타일 구성들의 일 예를 예시한다.
도 7은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 타일의 개략적인 단면도 및 메모리 타일의 하향식 뷰의 예를 예시한다.
도 8은 본 발명의 실시예에 따른 활성의 경계 퀼트 아키텍처 메모리를 지원 경계 타일 구성의 예를 예시한다.
도 9는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 디바이스의 일 예를 예시한다.
도 10은 라인 10-10를 따라 도 9의 메모리 디바이스의 단면도의 일 예를 예시한다.
도 11은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 경계 타일 구성의 예를 예시한다.
도면들 12 내지 14는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 디바이스의 메모리 부분의 예를 예시한다.
도 15 및 도 16은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 디바이스의 일부의 예를 예시한다.
도 17 및 도 18은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 디바이스의 예들을 예시한다.
도 19는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 제어기를 포함하는 디바이스의 블록도를 도시한다.
도 20은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 디바이스를 포함하는 시스템의 블록도를 도시한다.
도 21은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 액세스 동작 관리기의 블록도를 도시한다.
도 22는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 방법을 예시하는 흐름도를 도시한다.
도 1은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 디바이스 개략도의 일 예를 예시한다.
도 2는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 셀의 3 차원 어레이를 갖는 메모리 디바이스 개략도의 일 예를 예시한다.
도 3은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 어레이의 일 예를 예시한다.
도 4는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 디바이스의 일 예를 예시한다.
도 5는 라인 5-5을 따라서의 도 4의 메모리 디바이스의 단면도의 일 예를 예시한다.
도 6은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 타일 구성들의 일 예를 예시한다.
도 7은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 타일의 개략적인 단면도 및 메모리 타일의 하향식 뷰의 예를 예시한다.
도 8은 본 발명의 실시예에 따른 활성의 경계 퀼트 아키텍처 메모리를 지원 경계 타일 구성의 예를 예시한다.
도 9는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 디바이스의 일 예를 예시한다.
도 10은 라인 10-10를 따라 도 9의 메모리 디바이스의 단면도의 일 예를 예시한다.
도 11은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 경계 타일 구성의 예를 예시한다.
도면들 12 내지 14는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 디바이스의 메모리 부분의 예를 예시한다.
도 15 및 도 16은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 디바이스의 일부의 예를 예시한다.
도 17 및 도 18은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 디바이스의 예들을 예시한다.
도 19는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 제어기를 포함하는 디바이스의 블록도를 도시한다.
도 20은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 디바이스를 포함하는 시스템의 블록도를 도시한다.
도 21은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 액세스 동작 관리기의 블록도를 도시한다.
도 22는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 방법을 예시하는 흐름도를 도시한다.
일부 메모리 디바이스는 " 퀼트(quilt)" 패턴을 갖는 교차점(cross-point) 아키텍처를 사용하여 구축된다. 일부 예에서, 아키텍처는 2 차원 교차점 아키텍처일 수 있다. 일부 예에서, 아키텍처는 3 차원 교차점 아키텍처일 수 있다. 퀼트 패턴을 갖는 3 차원 교차점 아키텍처는 활성 메모리 셀이 모든 또는 거의 모든 디바이스 풋 프린트에 오버레이(overlie)할 수 있게 하는 활성 경계 부분을 수반할 수 있다. "퀼트" 패턴 또는 "퀼트" 아키텍처의 의미는 이하에서 추가로 설명될 것이다. 퀼트 아키텍처의 내에서, 메모리 디바이스는 메모리 타일(memory tile)이라 불리는 섹션으로 구성될 수 있다. 메모리 디바이스는 어레이 내에 메모리 타일을 배열함으로써 형성될 수 있다. 각각의 메모리 타일은 다른 메모리 타일들과 유사한 컴포넌트의 구성을 포함할 수 있다. 메모리 타일은 지원 컴포넌트 예컨대, 증폭기 및 디코더를 포함하는 기판 층 및 기판 층 위에 위치된 메모리 셀을 포함할 수 있다.
메모리 디바이스는 메모리 타일의 어레이로 조립하도록 구성되어 있기 때문에, 메모리 타일 내의 메모리 셀은 이웃하는 메모리 타일내에 위치된 지원 컴포넌트 (예를 들어, 디코더)을 이용하여 액세스 가능할 수 있다. 예를 들어, 퀼트 아키텍처 내의 각각의 타일의 셀은 인접한 타일의 하지에 있는 디코더에 의해 액세스될 수 있다. 따라서, 주어진 셀은 해당 셀이 당사자(party)인 타일의 풋 프린트 외부에 있는 디코더로부터 액세스될 수 있다.
메모리 타일 위에 위치된 메모리 셀이 액세스될 수 있도록, 메모리 타일의 어레이의 경계 근처 어레이의 부분은 상이한 아키텍처를 가질 수 있다. 이러한 부분은 경계 타일(boundary tile)로 지칭될 수 있고, 메모리 타일들의 어레이의 보더(border)에서 일부 메모리 타일에 인접하여 위치될 수 있다. 본 출원에서 사용되는, 보더(border)는 메모리 디바이스의 두 면적을 분리하는 디바이스상의 기준점(예를 들어, 가상선)을 지칭할 수 있다. 예를 들어, 용어 보더는 메모리 디바이스의 특정 부분이 종료하는 라인을 지칭할 수 있다. 경계 타일은 메모리 타일의 어레이의 제 1 보더 상에 위치될 수 있고, 그리고 제 1 측면에 반대인 메모리 타일의 어레이의 제 2 보더 상에 위치될 수 있다. 경계 타일은 이웃하는 메모리 타일의 메모리 셀들을 액세스하기 위한 지원 컴포넌트들을 포함할 수 있다. 예를 들어, 경계 타일은 디코더 및 증폭기를 포함할 수 있다.
레거시 구성에 비해 이용 가능한 데이터를 증가시킬 수 있는 활성 경계 퀼트 아키텍처 메모리를 지원하는 기술이 본 출원에 설명된다. 경계 타일들 위에 위치된 메모리 셀을 갖는 경계 타일들은 활성 경계 타일(active boundary tile)로 지칭될 수 있다. 본 출원에서 사용된, 메모리 어레이 또는 회로를 포함하는 기판의 부분 또는 절단 부분은 다이(die)로 지칭될 수 있다. 경계 타일은 메모리 타일의 어레이의 두 대향하는 보더 상에 위치될 수 있다. 경계 타일은 인접한 메모리 타일의 메모리 셀과 경계 타일의 메모리 셀 둘 모두를 액세스하는 지원 컴포넌트를 포함할 수 있다. 컬럼 라인 및 컬럼 라인 디코더는 경계 타일의 일부로 통합될 수 있다. 추가하여, 액세스 라인 예컨대, 로우 라인은 경계 타일의 일부로서 통합될 수 있다. 메모리 타일의 어레이의 두 대향하는 보더의 메모리 셀을 갖는 활성 경계 타일을 측위함으로써, 메모리 디바이스에서 액세스 가능한 메모리 셀의 수 (예를 들어, 이용 가능한 데이터)가 증가될 수 있다.
상기에 소개된 본 개시의 특징들은 메모리 어레이와 관련하여 이하에서 추가로 설명된다. 그런 다음 퀼트 아키텍처에서 이용 가능한 데이터의 증가와 관련된 메모리 디바이스 및 메모리 부분에 대한 특정 예가 설명된다. 본 명세서의 이들 및 다른 특징들은 퀼트 아키텍처에서 이용 가능한 데이터의 증가와 관련된 장치 다이어그램, 시스템 다이어그램 및 흐름도를 참조하여 추가로 예시되고 설명된다.
도 1은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 디바이스(100)의 예를 예시한다. 도 1은 메모리 디바이스(100)의 다양한 컴포넌트 및 피처들의 예시적인 개략적인 표현이다. 이와 같이, 메모리 디바이스(100)의 컴포넌트들 및 피처는, 메모리 디바이스(100) 내의 실제 물리적 위치들이 아니라, 기능적 상호 관계를 예시하기 위해 도시된다는 것을 이해해야 한다. 도 1의 예시적인 예에서, 메모리 디바이스(100)는 2 차원 메모리 어레이(102)를 포함한다. 메모리 디바이스(100)는 또한 전자 메모리 장치로 지칭될 수 있다. 메모리 디바이스(100)는 상이한 상태를 저장하도록 프로그램 가능한 메모리 셀(105)을 포함한다. 도 1는 또한 감지 컴포넌트(126)(점선 박스내)를 배열하는 대안의 개략적인 옵션을 도시한다. 당업자는 감지 컴포넌트가 그 기능 용도를 잃지 않으면서 컬럼 디코더 또는 로우 디코더와 연관될 수 있다는 것을 이해할 것이다.
각각의 메모리 셀(105)은 로직 0 및 로직 1로 표시된 2 개의 상태를 저장하도록 프로그램될 수 있다. 일부 경우들에서, 메모리 셀(105)은 2개 보다 많은 로직 상태를 저장하도록 구성된다. 메모리 셀(105)은 프로그램 가능한 상태를 나타내는 전하를 저장하는 커패시터 또는 다른 메모리 저장 엘리먼트를 포함할 수 있다; 예를 들어, 충전된 및 충전되지 않은 커패시터는 개별적으로 2 개의 로직 상태를 나타낼 수 있거나, 칼코게나이드 재료는 예를 들어, 그 결정질 구조 또는 다른 특성에 따라 상이한 상태를 나타낼 수 있다.
메모리 디바이스(100)는 퀼트 아키텍처를 사용하여 배열될 수 있다. 퀼트 아키텍처에서, 유사한 컴포넌트의 구성을 갖는 타일은 어레이로 배열된다. 이러한 방식으로 구축된 메모리 디바이스는 타일을 추가하거나 축소하여 확장 또는 축소될 수 있다. 타일은 메모리 디바이스(100)를 위한 빌딩 블록일 수 있다. 메모리 디바이스(미도시)를 위한 지원 회로부는 도 5 및 도 10에 예시된 타일 내의 메모리 셀들의 어레이 아래에 위치될 수 있다. 본 출원에서 사용되는 퀼트 아키텍처는 복수의 메모리 타일을 포함하는 메모리 어레이를 지칭할 수 있다. 예를 들어, 퀼트 아키텍처를 갖는 메모리는 메모리 타일들의 반복 패턴을 포함할 수 있다.
퀼트 아키텍처의 일부 예에서, 타일(미도시) 내의 지원 회로 위에 위치된 일부 메모리 셀은 도 8 및 도 12에 도시된 이웃하는 타일 내에 위치된 지원 회로부를 사용하여 액세스될 수 있다. 결과적으로, 메모리 셀의 어레이의 보더에서, 일부 메모리 셀은 액세스 가능하지 않을 수 있다. 이러한 비접근성 이슈들을 해결하기 위해, 경계 타일은 타일의 모든 메모리 셀이 액세스 가능한 것을 보장하기 위해 메모리 셀 어레이의 보더 너머에 위치될 수 있다. 일부 예들에서, 메모리 셀들은 경계 타일들 위에 위치될 수 있다.
액세스 동작으로 지칭될 수 있는 판독 및 기록과 같은 동작은 예를 들어 워드 라인(110) 및 디지트 라인(115)과 같은 공통 전도성 라인의 적절한 조합을 활성화 또는 선택함으로써 메모리 셀(105)상에서 수행될 수 있다. 워드 라인(110)은 또한 액세스 라인, 감지 라인 또는 로우 라인(row line)으로 지칭될 수 있다. 디지트 라인(115)은 또한 액세스 라인들, 비트 라인 또는 컬럼 라인(column line)으로 지칭될 수 있다. 워드 라인 및 비트 라인 또는 이들의 아날로그에 대한 언급은 이해 또는 동작의 손실없이 상호 교환 가능하다. 워드 라인(110) 및 비트 라인(115)은 어레이를 생성하기 위해 서로 수직(또는 거의 수직)일 수 있다. 메모리 셀의 유형(예를 들어, FeRAM, RRAM 등)에 따라, 예를 들어 플레이트 라인(plate line)과 같은 다른 액세스 라인이 존재할 수 있다(미도시). 메모리 디바이스의 정확한 동작은 메모리 디바이스의 유형 및/또는 메모리 디바이스에서 사용되는 특정 액세스 라인에 기초하여 변경될 수 있다는 것을 이해해야 한다.
워드 라인(110) 또는 디지트 라인(115)을 활성화 또는 선택하는 단계는 개별 라인에 전압을 인가하는 단계를 포함할 수 있다. 워드 라인(110) 및 디지트 라인(115)은 전도성 재료로 만들어진다. 예를 들어, 워드 라인(110) 및 디지트 라인(115)은 금속(예컨대, 구리, 알루미늄, 금, 텅스텐 등), 금속 합금, 다른 전도성 재료 등으로 만들어질 수 있다. 하나의 워드 라인(110) 및 하나의 디지트 라인(115)을 활성화시킴으로써(예를 들어, 워드 라인(110) 또는 디지트 라인(115)에 전압을 인가함으로써), 단일 메모리 셀(105)이 그들의 인터섹션(intersection)에서 액세스될 수 있다. 메모리 셀(105)을 액세스하는 것은 메모리 셀(105)을 판독하거나 기록하는 것을 포함할 수 있다.
일부 아키텍처에서, 셀의 로직 저장 엘리먼트, 예를 들어, 커패시터는 선택기 디바이스에 의해 디지트 라인과 전기적으로 절연될 수 있다. 워드 라인(110)은 선택기 디바이스에 연결될 수 있고 선택기 디바이스를 제어할 수 있다. 예를 들어, 선택기 디바이스는 트랜지스터일 수 있고, 워드 라인(110)은 트랜지스터의 게이트에 연결될 수 있다. 또한, 메모리 셀(예를 들어, FeRAM, RRAM 등)에 따라, 다른 액세스 라인, 예를 들어, 플레이트 라인(미도시)이 셀의 저장 엘리먼트에 액세스하는 것에 수반될 수 있다. 워드 라인(110)을 활성화는 메모리 셀(105)의 캐패시터와 그것의 대응하는 디지트 라인(115) 사이의 전기적 연결 또는 폐회로로 귀결된다. 그런 다음 디지트 라인은 메모리 셀(105)을 판독하거나 기록하기 위해 액세스될 수 있다.
메모리 셀(105) 액세스는 로우 디코더(120) 및 컬럼 디코더(130)를 통해 제어될 수 있다. 로우 디코더(120), 감지 컴포넌트(125) 및 컬럼 디코더(130)는 메모리 셀들(105) 아래에 구성될 수 있다. 이하에서 설명되는 바와 같이, 이들 컴포넌트들은 어레이를 밑에 놓인 기판 층의 일부를 점유할 수 있다. 일부 예에서, 로우 디코더(120)는 메모리 제어기(140)로부터 로우 어드레스를 수신하고, 수신된 로우 어드레스에 기초하여 적절한 워드 라인(110)을 활성화한다; 적절한 워드 라인(110)은 후술되는 바와 같이 타겟 메모리 셀(105)을 포함하는 데크(desk)와 관련된 워드 라인(110)일 수 있다. 유사하게, 컬럼 디코더(130)는 메모리 제어기(140)로부터 컬럼 어드레스 수신하고 적절한 디지트 라인(115)을 활성화한다. 예를 들어, 메모리 디바이스(100)는 예시적인 어레이(102)에 대해 WL_1 내지 WL_M으로 라벨링된 다수의 워드 라인(110)을 포함할 수 있고, DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인(115)을 포함할 수 있고, 여기서 M과 N은 어레이 크기에 의존한다. 따라서, WL_2 및 DL_2와 같은 워드 라인(110) 및 디지트 라인(115)을 활성화함으로써, 그것들의 인터섹션에 메모리 셀(105)이 액세스될 수 있다.
액세스할 때, 메모리 셀(105)은 메모리 셀(105)의 저장된 로직 상태를 결정하기 위해 감지 컴포넌트(125)에 의해 판독 또는 감지될 수 있다. 예를 들어, 메모리 셀(105)에 액세스 한 후, 메모리 셀(105)의 메모리 컴포넌트는 그것의 대응하는 디지트 라인(115)상으로 방전시킬 수 있다. 방전은 메모리 셀(105)의 저장된 상태를 결정하기 위해 감지 컴포넌트(125)는 기준 전압(미도시)과 비교할 수 있는 디지트 라인(115)의 전압 변화를 야기할 수 있다. 예를 들어, 디지트 라인(115)이 기준 전압보다 더 높은 전압을 갖는다면, 감지 컴포넌트(125)는 메모리 셀(105)의 저장된 상태가 로직 1이고 그리고 반대로 결정할 수 있다.
감지 컴포넌트(125)는 래칭(latching)으로 지칭될 수 있는 신호의 차이를 검출 및 증폭하기 위해 다양한 트랜지스터 또는 증폭기를 포함할 수 있다. 메모리 셀(105)의 감지된 로직 상태는 그런 다음 입력/출력(135)으로서 컬럼 디코더(130)를 통해 출력될 수 있다. 감지 컴포넌트(125)는 메모리 디바이스(100)의 다른 컴포넌트 보다 낮은 전압에서 동작할 수 있다. 예를 들어, 감지 컴포넌트(125)는 저 전압 래치일 수 있거나 또는 포함할 수 있다.
메모리 셀(105)은 관련된 워드 라인(110) 및 디지트 라인(115)을 활성화시킴으로써 설정되거나 기록될 수 있다. 전술한 바와 같이, 워드 라인(110) 활성화는 메모리 셀(105)의 대응하는 로우를 그것들의 개별 디지트 라인(115)에 전기적으로 연결한다. 워드 라인(110)이 활성화되는 동안 관련 디지트 라인(115)을 제어함으로써, 메모리 셀(105)이 기록될 수 있다 - 즉, 로직 값이 메모리 셀(105)에 저장될 수 있다. 컬럼 디코더(130)는 메모리 셀(105)에 기록될 데이터, 예를 들어 입/출력(135)을 수용할 수 있다. 메모리 셀(105)은 메모리 저장 엘리먼트를 가로 질러 전압을 인가하거나 전류를 흐르게 함으로써 기록될 수 있다. 이 프로세스에 대해서는 이하에서 더 상세히 설명된다.
메모리 제어기(140)는 다양한 컴포넌트 예컨대, 로우 디코더(120), 컬럼 디코더(130), 및 감지 엘리먼트(125)를 통하여 메모리 셀들(105)의 동작 (예를 들어, 판독, 기록, 재 기록, 리프레시(refresh) 등)을 제어할 수 있다. 메모리 제어기(140)는 원하는 워드 라인(110) 및 디지트 라인(115)을 활성화하기 위해 로우 및 컬럼 어드레스 신호를 생성할 수 있다. 메모리 제어기(140)는 또한 메모리 디바이스(100)의 동작 동안 사용되는 다양한 전압 전위를 생성 및 제어할 수 있다. 일반적으로, 본 출원에서 설명되는 인가된 전압의 진폭, 형상 또는 지속기간은 조정되거나 변경될 수 있고 메모리 디바이스(100)를 동작시키기 위한 다양한 동작에 대해 상이할 수 있다. 더욱이, 메모리 디바이스(100) 내의 하나, 다수 또는 모든 메모리 셀(105)은 동시에 액세스될 수 있다; 예를 들어, 메모리 디바이스(100)의 다수 또는 모든 셀은 모든 메모리 셀(105) 또는 메모리 셀(105)의 그룹이 단일 로직 상태로 설정되는 리셋 동작 중에 동시에 액세스될 수 있다. 메모리 디바이스의 정확한 동작은 메모리 셀의 유형 및/또는 메모리 디바이스에서 사용되는 특정 액세스 라인에 기초하여 변경될 수 있다는 것을 이해해야 한다.
도 2는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 셀의 3 차원 어레이를 갖는 예시적인 메모리 디바이스(200)를 도시한다. 도 2는 메모리 디바이스(200)의 다양한 컴포넌트 및 피처들의 예시적인 개략도이다. 이와 같이, 메모리 디바이스(200)의 컴포넌트들 및 피처는, 메모리 디바이스(200) 내의 실제 물리적 위치들이 아니라, 기능적 상호 관계를 예시하기 위해 도시된다는 것을 이해해야 한다. 도 2의 예시에서, 메모리 디바이스(200)는 3 차원 메모리 어레이(205)를 포함한다. 메모리 디바이스(200)는 또한 전자 메모리 장치로 지칭될 수 있다. 메모리 디바이스(200)는 도 1을 참조하여 설명된 메모리 디바이스(100)의 일 예일 수 있다. 이와 같이, 유사한 명명 및 넘버링으로의 컴포넌트의 설명은 도 2를 참조하여 완전히 설명되지 않을 수 있다. 또한, 도 2는 감지 컴포넌트(126-a)를 배열하는 대안의 개략적인 옵션을 도시한다(점선 박스 내). 당업자는 감지 컴포넌트가 그것의 기능적 목적을 잃지 않으면서 컬럼 디코더 또는 로우 디코더와 연관될 수 있다는 것을 이해할 것이다.
메모리 디바이스(200)는 3 차원(3D) 메모리 어레이(205)를 포함할 수 있으며, 여기서, 두개 이상의 2 차원(2D) 메모리 어레이(예를 들어, 메모리 어레이(102))는 서로의 최상부(top)에 형성된다. 이러한 구성에서, 2D 메모리 어레이는 메모리 셀들의 데크라 지칭될 수 있다. 이것은 2D 어레이와 비교하여 단일 다이 또는 기판 상에 형성될 수 있는 메모리 셀의 수를 증가시킬 수 있으며, 이는 결과적으로 제조 비용을 감소시키거나 메모리 디바이스(200)의 성능을 증가시키거나 또는 둘 모두일 수 있다. 도 2에 도시된 예에 따르면, 메모리 디바이스(200)는 메모리 셀(105-a)의 2 개의 레벨(또는 데크)을 포함하며, 따라서, 3 차원 메모리 어레이로 간주될 수 있다; 그러나 레벨 수는 2개로 제한되지 않는다. 각각의 레벨은 메모리 셀(105-a)이 각각의 레벨에 걸쳐 서로 대략 정렬되어 메모리 셀 스택(210)을 형성하도록 정렬되거나 위치될 수 있다. 다른 실시예(미도시)에서, 메모리 디바이스(200)는 단일 레벨 메모리, 예를 들어, 2 차원 메모리 어레이일 수 있다.
도 2에 도시된 바와 같이, 메모리 셀 스택(210) 내의 2 개의 메모리 셀(105-a)은 디지트 라인(115-a)과 같은 공통의 전도성 라인을 공유할 수 있다. 즉, 디지트 라인(115-a)은 상단 메모리 셀(105-a)의 바닥 전극 및 하단 메모리 셀(105-a)의 상단 전극과 전자 통신할 수 있다. 상단 메모리 셀들(105-a)은 최상부 데크로 지칭될 수 있고, 하단 메모리 셀들(105-a)은 바닥 데크로 지칭될 수 있다. 다른 구성이 가능할 수도 있다; 예를 들어, 제 3 데크는 하단 데크와 워드 라인(110-a)을 공유할 수 있다. 일반적으로, 105-a의 하나의 메모리 셀은 워드 라인(110-a) 및 디지트 라인(115-a)과 같은 2 개의 전도성 라인의 인터섹션에 위치될 수 있다. 이 인터섹션은 메모리 셀의 어드레스로 지칭될 수 있다. 타겟 메모리 셀(105-a)은 여자된(energized) 워드 라인(110-a)과 디지트 라인(115-a)의 인터섹션에 위치된 메모리 셀(105-a)일 수 있다; 즉, 워드 라인(110-a) 및 디지트 라인(115-a)은 그것들의 인터섹션에서 메모리 셀(105-a)을 판독 또는 기록하기 위해 여자될 수 있다. 동일한 워드 라인(110-a) 또는 디지트 라인(115-a)과 전자 통신하는(예를 들어, 연결된) 다른 메모리 셀(105)은 타겟이 아닌(untargeted) 메모리 셀로 지칭될 수 있다. 또한, 메모리 셀(예를 들어, FeRAM, RRAM 등)에 따라, 다른 액세스 라인, 예를 들어, 플레이트 라인(미도시)이 셀의 저장 엘리먼트에 액세스하는 것에 수반될 수 있다.
메모리 셀(105-a) 액세스는 로우 디코더(120-a) 및 컬럼 디코더(130-a)를 통해 제어될 수 있다. 예를 들어, 메모리 디바이스(200)는 예시적인 어레이(205)의 최상부 데크에 대한 WL_T1 내지 WL_TM 및 예시적인 어레이(205)의 바닥 데크에 대한 WL_B1 내지 WL_BM으로 라벨링된 다수의 워드 라인(110-a) 및 DL_1 내지 DL_N으로 라벨링된 다수의 디지트 라인(115-a)를 포함할 수 있다, 여기서 M과 N은 어레이 크기에 의존한다. 따라서, 예를 들어, WL_T2 및 DL_2와 같은 워드 라인(110-a) 및 디지트 라인(115-a)을 활성화함으로써, 그것들의 인터섹션에서의 최상부 데크의 메모리 셀(105-a)이 액세스될 수 있다. 예를 들어, WL_B2 및 DL_2를 활성화함으로써, 그것들의 인터섹션에 바닥 데크의 메모리 셀(105-a)이 액세스될 수 있다. 다른 액세스 라인, 예를 들어, 플레이트 라인이 존재할 수 있는(미도시) 일부 예에서, 최상부 데크의 메모리 셀(105-a)에 액세스하기 위해 WL_T2 및 DL_2와 협력하여 대응하는 플레이트 라인이 활성화 될 필요가 있을 수 있다. 메모리 디바이스의 정확한 동작은 메모리 셀의 유형 및/또는 메모리 디바이스에서 사용되는 특정 액세스 라인에 기초하여 변경될 수 있다는 것을 이해해야 한다.
도 3은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 어레이(300)의 일 예를 도시한다. 메모리 어레이(300)은 도면들 1 및 2를 참조하여 설명된 메모리 어레이들(102) 및(205)의 일 예가 될 수 있다. 도 3에 도시된 바와 같이, 메모리 어레이(300)는 메모리 셀들(105-b)을 구성 하기 위한 다수의 재료들을 포함한다. 각각의 메모리 셀(105-b)은 수직 방향(예를 들어, 기판에 수직)으로 적층되어 메모리 셀 스택을 생성한다. 메모리 셀들(105-b)은 도 1를 참조하여 설명된 메모리 셀(105)의 예일 수 있다. 메모리 어레이(300)는 따라서, 입체 또는 3D 메모리 어레이로 지칭될 수 있다.
메모리 어레이(300)는 또한 워드 라인(110-b) 및 비트 라인(115-b)을 포함하며, 이는 도 1을 참고로 하여 설명된 워드 라인(110) 및 비트 라인(115)의 예일 수 있다. 워드 라인(110-b)과 비트 라인(115-b) 사이의 재료들의 예시는 도 2의 하부 데크 위에 메모리 셀(105-a)를 나타낼 수 있다. 메모리 어레이(300)는 전극(305), 로직 저장 엘리먼트(310), 기판(315) 및 선택기 디바이스(320)를 포함한다. 일부 예들에서, 단일 컴포넌트는 로직 저장 엘리먼트 및 선택기 디바이스 둘 모두로서 작동할 수 있다. 전극(305-a)는 비트 라인(115-b)와 전자 통신할 수 있고, 전극 (305-c)는 워드 라인(110-b)와 전자 통신할 수 있다. 빈 공간으로 도시된 절연 재료는 전기적으로 그리고 열적으로 절연일 수 있다. 상술된 바와 같이, PCM 기술에서, 다양한 로직 상태들은 메모리 셀(105-b)에 로직 저장 엘리먼트(310)의 전기 저항을 프로그래밍함으로써 저장될 수 있다. 일부 경우들에서, 이것은 전적으로 또는 부분적으로 메모리 셀(105-b)를 통해 전류를 통과시키는 단계, 메모리 셀(105-b)내 로직 저장 엘리먼트(310)를 가열하는 단계 또는 메모리 셀(105-b)내 로직 저장 엘리먼트(310)의 재료를 용융시키는 단계를 포함한다. 임계 전압 변조와 같은 다른 저장 메커니즘은 칼코게나이드 기반 메모리에서 활용될 수 있다. 메모리 어레이(300)는 메모리 셀이 지지 엘리먼트를 포함하는 기판 층의 위에 위치되도록 퀼트 아키텍처의 일부로서 포함될 수 있다.
메모리 어레이(300)는 메모리 셀 스택 어레이를 포함할 수 있고 각각의 메모리 셀 스택은 다수의 메모리 셀(105-b)를 포함할 수 있다. 메모리 어레이(300)는 워드 라인(110-b)와 같은 전도성 재료의 스택을 형성함으로써 제조될 수 있고, 여기서 각각의 전도성 재료는 그 사이에 전기 절연 재료들에 의해 인접한 전도성 재료로부터 분리된다. 전기 절연 재료는 산화 규소, 질화 규소, 또는 다른 전기 절연 재료들과 같은 산화물 또는 질화물 재료를 포함할 수 있다. 이들 재료들은 기판(315), 예컨대, 실리콘 웨이퍼, 또는 임의의 다른 반도체 또는 산화물 기판 위에 형성될 수 있다. 이어서, 각각의 메모리 셀(105-b)이 워드 라인과 비트 라인에 결합될 수 있도록 다양한 프로세스 단계가 워드 라인(110-b)과 비트 라인(115-b) 사이의 재료를 형성하는데 이용될 수 있다.
선택기 디바이스(320)는 전극(305-b)를 통해 로직 저장 엘리먼트(310)와 연결될 수 있다. 일부 예들에서, 선택기 디바이스(320) 및 로직 저장 엘리먼트(310)의 위치는 플립(flip)될 수 있다. 선택기 디바이스(320), 전극(305-b), 및 로직 저장 엘리먼트(310)를 포함하는 스택은 전극(305-c)을 통해 워드 라인(110-b)에 연결될 수 있고 전극(305-a)을 통해 비트 라인(115-b)에 연결될 수 있다. 선택기 디바이스는 특정 메모리 셀 (105-b)를 선택하는데 도움을 줄 수 있거나 또는 선택된 메모리 셀(105-b)에 인접한 선택되지 않은 메모리 셀(105-b)를 통해 표유 전류(stray current)가 흐르는 것을 방지하는 것을 도울 수 있다. 선택기 디바이스는 전기적 비선형 컴포넌트 (예를 들어, 비-오믹 컴포넌트) 예컨대, 다른 유형들의 2 단자 선택기 디바이스 예컨대, 다이오드 중에서도 금속-절연체-금속(MIM) 접합, 오보닉(Ovonic) 임계 스위치(OTS) 또는 금속-반도체-금속(MSM) 스위치를 포함할 수 있다. 일부 경우들에서, 선택기 디바이스는 칼코게나이드 필름을 포함한다. 선택기 디바이스는, 일부 실시예에서, 셀레늄(Se), 비소(As),및 게르마늄의 합금을 포함할 수 있다.
다양한 기술들이 기판 (315) 위에 재료 또는 컴포넌트들을 형성하기 위해 사용될 수 있다. 이들은 다른 박막 성장 기술들 중 에서도 화학 기상 증착(CVD), 금속-유기 기상 증착(MOCVD), 물리적 기상 증착(PVD), 스퍼터링 증착, 원자 층 증착(ALD) 또는 분자 빔 에피택시(MBE)를 포함할 수 있다. 재료는 많은 기술들을 이용하여 제거될 수 있고, 이는 포함할 수 있다, 예를 들어, 화학적 에칭 (또한, “습식 에칭”으로 지칭된다), 플라즈마 에칭 (또한, “건식 에칭”으로 지칭된다), 또는 화학적-기계적 평탄화를 포함할 수 있다.
전술한 바와 같이, 도 3의 메모리 셀들(105-b)은 가변 저항을 갖는 재료를 포함할 수 있다. 가변 저항 재료는 예를 들어, 금속 산화물, 칼코게나이드 등을 포함하는 다양한 재료 계를 지칭할 수 있다. 칼코게나이드 재료는 원소들 황(S), 텔루륨(Te) 또는 Se 중 적어도 하나를 포함하는 재료 또는 합금이다. 많은 칼코게나이드 합금이 가능하고 - 예를 들어, 게르마늄-안티모니(Sb)-텔루륨 합금(Ge-Sb-Te)은 칼코게나이드 재료이다. 명시적으로 열거되지 않은 다른 칼코게나이드 합금이 또한 사용될 수 있다.
상 변화 메모리는 칼코게나이드 재료일 수 있는 상 변화 재료에서 결정질과 아몰퍼스 상태 사이의 큰 저항 대비를 활용할 수 있다. 결정질 상태의 재료는 주기 구조로 배열된 원자를 가질 수 있으며, 이는 상대적으로 낮은 전기 저항으로 귀결될 수 있다. 그와는 대조적으로, 주기적 원자 구조가 없거나 상대적으로 작은 주기적 원자 구조를 갖는 아몰퍼스 상태의 재료는 비교적 높은 전기 저항을 가질 수 있다. 재료의 아몰퍼스 상태와 결정질 상태 사이의 저항 값의 차이는 상당할 수 있다; 예를 들어, 아몰퍼스 상태의 재료는 그것의 결정질 상태의 재료의 저항보다 10배 이상 더 큰 저항을 가질 수 있다. 일부 경우들에서, 재료는 부분적으로 아몰퍼스이고 부분적으로 결정질일 수 있고, 저항은 전적으로 결정질 또는 전적으로 아몰퍼스 상태에서 재료의 저항 사이의 어떤 값을 가질 수 있다. 따라서, 재료는 바이너리 로직 애플리케이션들 이외의 용도로 사용될 수 있다 - 즉, 재료에 저장될 수 있는 가능한 상태의 수가 2보다 많을 수 있다.
저 저항 상태를 설정하기 위해, 메모리 셀(105-b)은 메모리 셀을 통해 전류를 통과시킴으로써 가열될 수 있다. 유한 저항을 갖는 재료를 통해 흐르는 전류에 의해 발생하는 가열은 줄(Joule) 또는 오옴 가열으로 지칭될 수 있다. 줄 가열은 따라서 전극들 또는 상 변화 재료의 전기 저항에 연관될 수 있다. 상 변화 재료 상승된 온도(하지만 그것의 용융 온도 아래)로 가열하는 것은 상 변화 재료 결정질화 및 저-저항 상태 형성으로 귀결될 수 있다. 일부 경우들에서, 메모리 셀(105-b)은 줄 가열 이외의 수단, 예를 들어, 레이저를 이용함으로써 가열될 수 있다. 고 저항 상태를 설정하기 위해, 상 변화 재료는 예를 들어, 줄 열(Joule heating)에 의해 그것의 용융 온도보다 높게 가열될 수 있다. 용융된 재료의 아몰퍼스 구조는 상 변화 재료를 빠르게 냉각시키기 위해 인가된 전류를 급격하게 제거함으로써 급냉(quench)되거나 락킹(lock)될 수 있다.
메모리 셀(105-b), 액세스 라인(예를 들어, 워드 라인(110-b) 및 비트 라인(115-b))을 포함하는 다양한 컴포넌트는 컴포넌트를 포함하는 다이의 면적을 효율적으로 사용하기 위해 기판(315) 위에 구성될 수 있다. 후술하는 바와 같이, 메모리 어레이의 각각의 컴포넌트는 메모리 어레이의 풋 프린트 외측에 기판(315)의 면적을 최소화하기 위해 기판 층에 구축된 디코더들 또는 다른 회로부에 오버레잉될 수 있다.
도 4는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 디바이스(400)의 예를 예시한다. 상술한 바와 같이, 용어 퀼트 아키텍처는 컴포넌트의 공통 구성을 갖는 복수의 메모리 타일 또는 메모리 섹션으로 형성된 메모리 디바이스를 지칭할 수 있다. 메모리 타일은 반복 패턴으로 배열될 수 있다. 메모리 디바이스(400)는 도면들 1 및 2를 참고로 하여 설명된 메모리 디바이스(100, 200)의 일 예일 수 있다.
메모리 디바이스(400)는 메모리 부분(410) 및 제어 회로 부분(415)을 포함할 수 있다. 메모리 디바이스(400)의 메모리 부분(410)은 메모리 셀의 어레이 및 메모리 셀의 어레이를 위한 지원 회로부, 예를 들어, 디코더 및 감지 증폭기를 포함할 수 있다. 일부 경우들에서, 메모리 부분(410)은 디코더를 포함하는 메모리 디바이스(400)의 면적을 지칭할 수 있다. 제어 회로 부분(415)은 메모리 디바이스(400)에 관련된 다른 컴포넌트들을 포함할 수 있다. 예를 들어, 제어 회로 부분(415)는 도면들 1 및 2를 참고로 하여 설명된 메모리 제어기(140) 또는 입력/출력(135) 시스템을 포함할 수 있다. 일부 경우들에서, 제어 회로 부분(415)은 일부 유형의 디코더를 포함하지 않을 수 있거나 또는 특정 유형 디코더를 배타적일 수 있는 메모리 디바이스(400)의 면적을 지칭할 수 있다. 예를 들어, 제어 회로 부분(415)은 로우 디코더, 컬럼 디코더, 감지 증폭기, 또는 이들의 조합을 제외할 수 있다. 일부 예에서, 제어 회로 부분(415)는 다른 유형의 디코더, 예를 들어, 플레이트 라인 디코더를 포함할 수 있다.
메모리 부분(410)은 코어 부분(420) 및 경계 부분들(425)을 포함할 수 있다. 메모리 부분(410)은 기판 층 및 기판 층 위에 위치된 메모리 셀들을 포함할 수 있다. 코어 부분(420)은 복수의 메모리 타일(430)을 사용하여 형성된 메모리 디바이스(400)의 어레이를 지칭할 수 있다. 일부 예들에서, 코어 부분(420)은 메모리 셀 어레이(예를 들어, 메모리 셀들의 어레이(510))를 포함하는 메모리 디바이스(400)의 면적에 대응할 수 있다.
메모리 타일들(430)은 공통 컴포넌트들을 갖는 메모리 섹션들로 지칭될 수 있다. 코어 부분(420)의 각각의 메모리 타일(430)은 동일한 구성의 컴포넌트를 가질 수 있다. 이러한 방식으로, 메모리 타일들(430)은 메모리 디바이스(400)를 조립하기 위한 빌딩 블록들로서 사용될 수 있다. 코어 부분(420)의 크기(및 전체적으로 메모리 부분(410) 및 메모리 디바이스(400)을 확장시킴으로써)는 메모리 타일(430)을 사용하여 가용적일 수 있다. 코어 부분(420)은 추가 메모리 타일(430)을 추가함으로써 디자인 또는 제조 동안에 확장될 수 있다. 코어 부분(420)의 크기는 메모리 타일(430)을 제거함으로써 디자인 또는 제조 동안에 축소될 수 있다.
메모리 타일들(430)은 코어 부분(420)를 형성하기 위해 인접한 메모리 타일들에 결합하도록 구성될 수 있다. 일부 예에서, 인접한 메모리 타일(430)에 위치된 지원 회로부(예를 들어, 디코더 및 증폭기)는 메모리 타일(430) 위에 위치된 메모리 셀을 액세스하도록 구성될 수 있다. 예를 들어, 메모리 타일(430-b) 내의 회로부는 메모리 타일(430-a) 위에 위치된 메모리 셀을 액세스하는데 사용될 수 있다. 이러한 방식으로, 메모리 타일(430)은 독립형 유닛으로서 완전하게 동작하도록 구성되지 않을 수 있다. 오히려, 메모리 타일(430)은 이웃하는 타일들의 지원 회로부에 의존하여 메모리 타일(430)에 완전한 기능을 제공할 수 있다. 예를 들어, 이웃하는 타일들 내의 지원 회로부는 메모리 타일 위에 위치된 메모리 셀들을 액세스하는데 사용될 수 있다.
코어 부분(420)의 보더에서, 메모리 타일(430)은 메모리 타일(430) 위에 위치된 메모리 셀들을 액세스하기 위한 지원 회로부를 제공하는 이웃하는 타일을 갖지 않을 수 있다. 코어 부분(420)의 에지상에 메모리 타일(430)에 관련된 모든 메모리 셀의 기능을 보장하기 위해, 경계 부분(425)은 코어 부분(420) 주위에 배치될 수 있다. 경계 부분(425)은 복수의 제 1 종류의 경계 타일(435) 및 복수의 제 2 종류의 경계 타일(440)을 포함할 수 있다. 제 1 종류의 경계 타일들(435)은 로우 액세스 라인들 또는 워드 라인들과 교차하는 코어 부분들(420) 보더들에 위치될 수 있다. 제 2 종류의 경계 타일들(440)은 컬럼 액세스 라인들 또는 디지트 라인들과 교차하는 코어 부분들(420) 보더들에 위치될 수 있다.
메모리 디바이스(400) 내의 다양한 타일들은 특정 상대적인 치수를 가질 수 있다. 메모리 타일(430)은 제 1 방향으로 연장되는 제 1 치수(445) 및 제 1 방향에 직교하는 제 2 방향으로 연장되는 제 2 치수(450)를 가질 수 있다. 일부 예들에서, 제 1 치수(445)는 제 2 치수(450)와 같을 수 있다. 일부 예들에서, 제 1 치수(445)는 제 2 치수(450)와 다를 수 있다. 일부 예들에서, 제 1 치수(445)는 8 단위(unit)와 동일할 수 있고, 제 2 치수(450)는 8 단위와 동일할 수 있다. 유닛은 메모리 타일 내의 디코더들의 크기와 관련될 수 있다.
제 1 종류의 경계 타일(435)은 제 1 방향으로 연장되는 제 1 치수(455) 및 제 2 방향으로 연장되는 제 2 치수(460)를 가질 수 있다. 제 2 치수(460)는 제 2 치수(450)와 동일할 수 있다. 제 1 치수(455)는 제 1 치수(445)와 다를 수 있다. 일부 예에서, 제 1 종류의 경계 타일(435)의 제 1 치수(455)는 메모리 타일(430)의 제 1 치수(445)의 크기의 3/8이다. 다른 예에서, 제 1 치수(455)는 제 1 치수(445)에 비교하여 임의의 상대적인 크기일 수 있다. 제 1 종류의 경계 타일(435)의 치수(455, 460)는 이웃하는 메모리 타일(430) 위에 위치된 메모리를 액세스하는데 사용되는 지원 회로부(예를 들어, 디코더 및 증폭기)에 적어도 부분적으로 기초하여 결정될 수 있다. 일부 예들에서, 제 1 치수(455)는 제 2 치수(460)와 같을 수 있다. 일부 예들에서, 제 1 치수(455)는 제 2 치수(460)와 상이할 수 있다.
제 2 종류의 경계 타일(440)은 제 1 방향으로 연장되는 제 1 치수(465) 및 제 2 방향으로 연장되는 제 2 치수(470)를 가질 수 있다. 제 1 치수(465)는 제 1 치수(445)와 동일할 수 있다. 제 2 치수(470)는 제 2 치수(450) 및 제 2 치수(460)와 다를 수 있다. 일부 예에서, 제 2 경계 타일(440)의 제 2 치수(470)는 메모리 타일(430)의 제 2 치수(450)의 크기의 1/8이다. 다른 예들에서, 제 2 치수(470)는 제 2 치수(450)와 비교하여 임의의 상대적 크기일 수 있다. 제 2 경계 타일(440)의 치수(465, 470)는 이웃하는 메모리 타일(430) 위에 위치된 메모리를 액세스하는데 사용되는 지원 회로부에 적어도 부분적으로 기초하여 결정될 수 있다. 예를 들어, 제 2 경계 타일(440)는 이웃하는 메모리 타일(430) 위에 위치된 메모리 셀에 액세스하는데 도움이 되는 컬럼 라인들에 결합된 컬럼 디코더를 포함할 수 있다. 일부 예들에서, 제 1 치수(465)는 제 2 치수(470)와 동일할 수 있다. 일부 예에서, 제 1 치수(465)는 제 2 치수(470)와 다를 수 있다.
도 5는 라인 5-5을 따라서의 도 4의 메모리 디바이스(400)의 단면도(500)의 일 예를 예시한다. 단면도(500)는 메모리 디바이스(400)에 포함될 수 있는 메모리 셀의 데크들 및 다양한 층을 도시한다. 메모리 디바이스(400)는 기판 층(505) 및 기판 층(505) 위에 위치된 메모리 셀들의 데크(515)를 포함할 수 있다. 일부 예들에서, 기판 층(505)은 주변 면적으로 지칭될 수 있다.
기판 층(505)은 디코더 및 증폭기와 같은 지원 회로부를 포함하는 메모리 디바이스(400)의 부분을 포함할 수 있다. 기판 층(505)는 제어 회로 부분(415)의 일부, 코어 부분(420)(예를 들어, 지원 회로 그러나 메모리 셀이 아닌)의 일부, 및 경계 부분(425)의 일부를 포함할 수 있다. 일부 예들에서, 기판 층(505)은 메모리 셀(510)의 어레이 아래에 위치된다. 메모리 부분(410)의 기판 층은 어레이 아래 상보성 금속-산화물-반도체(CMOS) (CuA : CMOS under array)로 지칭될 수 있다. 코어 부분(420) 및 경계부분(425)는 CuA로 지칭될 수 있다.
메모리 셀의 어레이(510)는 도면들 1 및 2를 참조하여 설명된 메모리 셀(105)의 예일 수 있다. 메모리 셀들의 어레이(510)는 메모리 셀들의 복수의 데크(515)를 포함할 수 있다. 메모리 셀들의 데크들(515)은 각각 메모리 셀들의 2 차원 어레이일 수 있다. 메모리 셀들의 데크(515)는 도 2를 참조 하여 설명된 메모리 셀들의 데크의 예일 수 있다. 메모리 셀들의 어레이(510)는 기판 층(505)의 코어 부분(420) 위에 위치될 수 있다. 예시적인 예에서, 메모리 셀들의 어레이는 기판 층(505)의 경계 부분(425) 또는 제어 회로 부분(415) 위에 위치되지 아니하여 데크(515)가 부분들(415 및 425)와 중첩하지 않는다. 메모리 디바이스(400)는 메모리 셀들의 임의의 개수의 데크(515)를 포함할 수 있다. 일부 예에서, 코어 부분(420) 위에 위치된 메모리 셀들 모두는 코어 부분(420) 및 경계부분(425) 내에 위치된 지원 컴포넌트들을 이용하여 액세스 가능하다.
도 6은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 타일 구성(600)의 일 예를 예시한다. 도 6은 명확성을 위해 메모리 타일의 기판 층에 있는 일부 컴포넌트 만을 예시한다. 메모리 타일 구성(600)은 제 1 구성(605) 및 제 2 구성(610)을 포함할 수 있다. 제 1 구성(605) 및 제 2 구성(610)은 도 4 및 도 5를 참조하여 설명된 메모리 타일(430)의 예일 수 있다. 메모리 디바이스(400)의 코어 부분(420)은 구성들(605, 610) 중 하나의 반복 패턴으로 형성될 수 있다.
제 1 구성(605) 및 제 2 구성(610)은 유사한 컴포넌트를 포함하지만 컴포넌트의 상이한 배열을 포함한다. 각각의 구성(605, 610)은 메모리 셀들의 제 1 데크(515-1)에 대한 컬럼 라인 디코더(615), 로우 라인 디코더들(620), 메모리 셀들의 제 2 데크들(515-2)에 대한 로우 라인 디코더들(625), 제 1 데크(515-1)에 대하 감지 증폭기(630), 및 제 2 데크(515-2)에 대한 감지 증폭기(635)를 포함한다. 일부 예에서, 구성(605, 610)은 메모리 셀의 임의의 개수의 메모리 데크에 대한 컴포넌트들을 포함할 수 있다. 메모리 타일(430)은 구성(605, 610)과 관련하여 명시적으로 설명되지 않은 추가 회로부 및 컴포넌트를 포함할 수 있다.
컬럼 라인 디코더(615)는 컬럼 라인(예를 들어, 도 13의 컬럼 라인(1305))에 결합될 수 있다. 컬럼 라인 디코더(615)는 다수의 데크(515) 내의 메모리 셀을 액세스하도록 구성될 수 있다. 단일 컬럼 라인은 메모리 셀의 다수의 데크(515)에 액세스하도록 구성될 수 있다. 컬럼 라인 디코더(615)는 메모리 타일(430)의 다양한 위치에 위치될 수 있다. 컬럼 라인 디코더(615)는 많은 형상 및 크기일 수 있다. 구성(605, 610)에 도시된 위치 및 크기는 단지 예시적인 것이며 제한적이지 않다. 컬럼 라인 디코더(615)는 도 1를 참조하여 설명된 컬럼 디코더(130)의 예일 수 있다.
로우 라인 디코더(620)는 로우 라인(예를 들어, 도 7의 로우 라인(705))에 결합될 수 있다. 로우 라인 디코더(620)는 단일 데크(515)내 메모리 셀을 액세스(예를 들어, 데크(515-1)내 메모리 셀 액세스) 하도록 구성될 수 있다. 단일 로우 라인은 메모리 셀들의 단일 데크(515)와 관련될 수 있다. 로우 라인 디코더(620)는 메모리 타일(430)의 다양한 위치에 위치될 수 있다. 로우 라인 디코더(620)는 많은 형상 및 크기일 수 있다. 구성(605, 610)에 도시된 위치 및 크기는 단지 예시적인 것이며 제한적이지 않다. 로우 라인 디코더(620)는 도 1을 참조하여 설명한 로우 디코더(120)의 일 예일 수 있다.
로우 라인 디코더(625)는 로우 라인(예를 들어, 도 7의 로우 라인(710))에 결합될 수 있다. 로우 라인 디코더(625)는 단일 데크(515)내 메모리 셀을 액세스(예를 들어, 데크(515-2)내 메모리 셀 액세스) 하도록 구성될 수 있다. 단일 로우 라인은 메모리 셀들의 단일 데크(515)와 관련될 수 있다. 로우 라인 디코더(625)는 메모리 타일(430)의 다양한 위치에 위치될 수 있다. 로우 라인 디코더(625)는 많은 형상 및 크기일 수 있다. 구성(605, 610)에 도시된 위치 및 크기는 단지 예시적인 것이며 제한적이지 않다. 로우 라인 디코더(625)는 도 1을 참조하여 설명된 로우 디코더(120)의 예일 수 있다. 로우 라인 디코더(625)는 상술한 로우 라인 디코더(620)의 예일 수 있다.
감지 증폭기(630)는 로우 라인(예를 들어, 도 7의 로우 라인(705))에 결합될 수 있다. 감지 증폭기(630)는 액세스 동작 동안 로우 라인상의 신호를 증폭하도록 구성될 수 있다. 감지 증폭기(630)는 메모리 셀들(예를 들어, 데크(515-1))의 단일 데크(515)와 관련될 수 있다. 감지 증폭기(630)는 메모리 타일(430)의 다양한 위치에 위치될 수 있다. 감지 증폭기(630)는 많은 형상 및 크기일 수 있다. 구성(605, 610)에 도시된 위치 및 크기는 단지 예시적인 것이며 제한적이지 않다. 감지 증폭기(630)는 도 1을 참조하여 설명된 감지 컴포넌트(125 또는 126)의 적어도 하나의 컴포넌트의 예일 수 있다.
감지 증폭기(635)는 로우 라인(예를 들어, 도 7의 로우 라인(710))에 결합될 수 있다. 감지 증폭기(635)는 액세스 동작 동안 로우 라인상의 신호를 증폭하도록 구성될 수 있다. 감지 증폭기(635)는 메모리 셀들(예를 들어, 데크(515-2))의 단일 데크(515)와 관련될 수 있다. 감지 증폭기(635)는 메모리 타일(430)의 다양한 위치에 위치될 수 있다. 감지 증폭기(635)는 많은 형상 및 크기일 수 있다. 구성(605, 610)에 도시된 위치 및 크기는 단지 예시적인 것이며 제한적이지 않다. 감지 증폭기(635)는 도 1을 참조하여 설명된 감지 컴포넌트(125 또는 126)의 적어도 하나의 컴포넌트의 예일 수 있다. 감지 증폭기(635)는 상술한 감지 증폭기(630)의 예일 수 있다. 일부 예들에서, 감지 증폭기들(630 및 635)은 로우 라인들보다는 컬럼 라인들에 결합될 수 있다. 당업자는 감지 증폭기가 그 기능 목적을 잃지 않고 컬럼 라인 또는 로우 라인에 결합될 수 있다는 것을 이해할 것이다.
메모리 타일(430)의 구성(605)은 구성(605)을 갖는 메모리 타일(430)이 반복 패턴으로 배치되면 메모리 셀들의 어레이 및 지원 회로부가 형성될 수 있도록 배열될 수 있다. 지원 회로부(예를 들어, 디코더 및 증폭기)는 메모리 타일(430)이 서로 옆에 위치될 때, 컴포넌트의 연속 패턴이 형성되도록 배열될 수 있다. 예를 들어, 구성(605)을 갖는 메모리 타일(430-h)는 구성(605)을 갖는 메모리 타일(430-g) (예를 들어, 도 4의 메모리 타일(430)) 옆에 배치되는 경우, 디코더(620), 디코더(615), 디코더(625), 디코더(615) 등의 반복 패턴이 제 1 방향으로 형성될 수 있다. 유사한 패턴의 디코더가 제 1 방향에 직교하는 제 2 방향으로 구성(605)에 의해 형성될 수 있다.
메모리 타일(430)의 구성(610)은 구성(610)을 갖는 메모리 타일(430)이 반복 패턴으로 배치되면, 메모리 셀들의 어레이 및 지원 회로부가 형성될 수 있도록 배열될 수 있다. 구성(605)에 유사하게, 구성(610)을 갖는 메모리 타일(430-h)는 구성(610)을 갖는 메모리 타일(430-g) (예를 들어, 도 4의 메모리 타일(430)) 옆에 배치되는 경우, 디코더(620), 디코더(615), 디코더(625), 디코더(615) 등의 반복 패턴이 제 1 방향으로 형성될 수 있다. 그러나, 상이한 패턴의 디코더가 제 1 방향에 직교하는 제 2 방향으로 구성(610)에 의해 형성될 수 있다.
일부 경우들에서, 코어 부분(420)은 메모리 타일(430)의 다수의 구성(600)을 포함할 수 있다. 별개의 구성의 세트가 서로 협력하도록 구성될 수 있다. 예를 들어, 코어 부분(420)는 교번 패턴으로 배열된 메모리 타일(430)의 두 개의 구별되는 구성을 포함할 수 있다. 다른 예들에서, 3 개 이상의 구성들을 사용하는 패턴들은 메모리 타일들(430)을 사용하여 형성될 수 있다.
도 7은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 타일(700)의 예를 예시한다. 도 7은 메모리 타일(700)의 평면도(770) 및 단면도(780) 둘 모두를 도시한다. 평면도(770)는 명확성을 위해 기판 층과 로우 라인내 컴포넌트만을 예시한다. 예를 들어, 메모리 타일의 일부는 명확성을 위해 생략될 수 있다. 로우 라인은 명확성 목적만을 위해 770내 2 차원 배열로 오프셋되어 도시된다. 단면도는 그와 관련된 소수의 두 개의 데크 메모리 셀과 비트 라인에 추가하여 명확성을 위해 기판 층과 로우 라인내 컴포넌트들만을 예시한다. 다른 예에서, 상이한 데크와 연관된 로우 라인은 단면도(780)에 도시된 메모리 디바이스의 상이한 높이에 위치될 수 있다. 이와 같이, 일부 예에서, 로우 라인은 도면도(780)에 도시된 다른 것의 최상부에 중첩 또는 적층될 수 있다. 일부 예에서, 메모리 타일(700)은 도면들 4 내지 6을 참조하여 설명된 메모리 타일(430)의 예일 수 있다. 메모리 타일(700)은 도 6를 참조하여 설명된 구성(605)과 유사한 방식으로 배열될 수 있다. 메모리 타일(700)는 지원 회로부(예를 들어, 디코더 및 증폭기)에 오버레이된 로우 라인(705) 및 로우 라인(710)을 포함할 수 있다. 로우 라인(705, 710)은 도 1 및 도 2를 참조하여 설명된 워드 라인(110)의 예일 수 있다. 워드 라인 및 비트 라인 또는 이들의 아날로그에 대한 언급은 이해 또는 동작의 손실없이 상호 교환 가능하다.
로우 라인(705, 710)은 메모리 어레이 내의 메모리 셀에 결합될 수 있다. 특정 로우 라인은 메모리 셀들의 특정 데크(515)에 전용될 수 있다. 예를 들어, 로우 라인(705)은 제 1 데크(515-a)와 관련될 수 있고, 로우 라인(710)은 제 2 데크(515-b)와 관련될 수 있다. 로우 라인(705, 710)은 각각 공통 길이를 가질 수 있다. 일부 예에서, 더 높은 메모리 셀 데크와 연관된 로우 라인은 공통 길이보다 더 길 수 있다. 예를 들어, 로우 라인(710-a)은 2 개의 관련되지 않은 로우 디코더들 사이의 고정된 거리를 연장할 수 있다. 로우 라인(710-a)은 메모리 셀들의 제 2 데크와 관련된다. 로우 라인(710-a)은 또한 로우 라인 디코더(625-a 및 625-b)와 관련될 수 있어서 제 2 데크의 메모리 셀들은 로우 라인(710-a)를 통해 디코더(625-a, 625-b) 동작 가능하게 결합된다. 로우 라인(710-a)는 제 1 방향에 로우 라인 디코더(625-a)에 인접한 로우 라인 디코더(620-a)로부터 제 1 방향에 로우 라인 디코더(6205-b)에 인접한 로우 라인 디코더(620-b)까지 연장된다. 로우 라인 디코더(620-a, 620-b)는 로우 라인(710-a)와 다른 메모리 셀들의 데크와 관련된다는 것이 이해되어야 한다. 로우 라인 디코더(625-a) 또는 로우 라인 디코더(625-b) 또는 둘 모두는 로우 라인(710-a)과 관련된다. 일부 경우들에서, 로우 라인(710-a)는 상이한 데크와 관련된 두 개의 인접한 로우 디코더(예를 들어, 로우 디코더 (620-a 및 620-b)) 사이의 분할부분에서 또는 그 근처에서 종단된다. 이것은 로우 디코더와 관련된 회로부의 구성이 로우 라인(710-a)이 추가로 연장되는 것을 방지할 수 있기 때문에 발생할 수 있다. 일부 경우에서, 로우 라인(705-a) 또는 로우 라인(705-b)은 또한 상이한 데크와 관련된 두개의 인접한 로우 디코더들(예를 들어, 로우 디코더들(625-a 및 625-b)) 사이의 분할 부분에서 종단될 수 있다. 예를 들어, 로우 라인 디코더(625-a 및 625-b) 사이의 면적(720)은 로우 라인 (705-a 및 705-b)가 추가로 연장되는 것을 방지할 수 있다. 일부 예들에서, 메모리 셀의 상단 데크와 관련된 로우 라인 및 컬럼 라인은 메모리 셀의 하단 데크와 관련된 로우 라인과 컬럼 라인보다 더 길 수 있다. 일부 예에서, 로우 라인 디코더들 사이의 면적(720)은 더 높은 데크의 로우 라인들의 연결을 위해 사용될 수 있다. 일부 예에서, 다른 데크의 로우 라인(예를 들어, 로우 라인(710))에 결합된 비아의 벽이 단면도(780)에 도시된 공간을 점유 하기 때문에 면적(720)은 일부 로우 라인(예를 들어, 로우 라인(705))으로 통과할 수 없다.
로우 라인(705, 710)은 메모리 타일들(700) 사이의 경계들에 걸쳐 있을 수 있다. 예를 들어, 단부(715)는 로우 라인(705-b)이 도 7에 도시된 특정 메모리 타일(700)을 너머 연장되는 것을 보여줄 수 있다. 일부 예에서, 로우 라인(705, 710)은 기판 층(505) 위에 로우 라인을 오버레이함으로써 형성될 수 있다. 일부 예들에서, 메모리 디바이스(400)의 일부인 메모리 셀들의 별개의 데크(515)의 수에 적어도 부분적으로 기초하여 추가 유형의 로우 라인이 있을 수 있다. 로우 라인(705, 710)은 메모리 타일(700) 내의 다양한 위치에 위치될 수 있다. 로우 라인(705, 710)은 임의의 수의 형상 및 크기일 수 있다. 도 7에 도시된 위치 및 크기는 단지 예시적인 목적을 위한 것이며 제한적인 것은 아니다. 일부 경우에, 로우 라인의 서브 세트는 공통 길이보다 작은 길이를 가질 수 있다. 예를 들어, 로우 라인이 메모리 디바이스(400)의 메모리 부분(410)의 에지에 도달하기 때문에 일부 로우 라인은 일찍 종단될 수 있다. 일부 예에서, 로우 라인(705, 710)은 경계 타일(435) 위에 위치될 수 있다.
단면도(780)는 로우 라인(705)가 로우 라인(710)과 기판 층(505)으로부터 상이한 거리에 위치될 수 있다. 일부 예에서, 로우 라인(710)은 로우 라인(705) 위에 위치된다. 일부 예들에서, 로우 라인(710)은 로우 라인(705)의 최상부의 바로 위에 위치된다. 일부 예들에서, 로우 라인들(710)은 로우 라인들 (705)로부터 오프셋될 수 있다. 컨택(740, 745)은 기판 층(505)으로부터 메모리 셀들의 개별 데크로 연장될 수 있다. 예를 들어, 컨택(740)은 제 2 데크에 대한 로우 디코더들(예를 들어, 로우 라인 디코더들(625))을 제 2 데크에 대한 로우 라인(예를 들어, 로우 라인(710))에 결합시킬 수 있다. 다른 예에서, 컨택(745)은 제 1 데크에 대한 로우 디코더들(예를 들어, 로우 라인 디코더들(620))을 제 1 데크에 대한 로우 라인(예를 들어, 로우 라인(705))에 결합시킬 수 있다. 일부 예에서, 컨택(740, 745)은 비아(via)일 수 있다. 일부 경우에, 컨택(740)은 적층 컨택으로 구성될 수 있다. 일부 예에서, 복수의 접점(740)은 로우 라인(705)이 통과하는 것을 허용하지 않는 벽을 형성할 수 있다. 일부 예에서, 컨택(740, 745)은 개별 디코더의 일부로 간주되지 않을 수 있다. 컨택(740, 745)의 지정과 관계없이, 메모리 셀은 디코더(620, 625) 및 다른 지원 회로부 컴포넌트(750)(예를 들어, 컬럼 디코더 또는 감지 증폭기) 위에 또는 그보다 위에 위치될 수 있다.
일부 예들에서, 플레이트 라인들(도시 됨) 또는 다른 액세스 라인들이 메모리 타일들(700)에 통합될 수 있다. 예를 들어, 플레이트 라인은 액세스 동작 동안 메모리 셀을 바이어스하도록 구성될 수 있다. 다른 디코더가 다른 액세스 라인 또는 플레이트 라인을 이용하기 위해 메모리 디바이스에 통합될 수 있다. 플레이트 라인 또는 다른 액세스 라인은 메모리 디바이스의 메모리 제어기와 전자 통신할 수 있다. 일부 예들에서, 플레이트 라인들은 메모리 디바이스의 메모리 셀의 커패시터와 관련된 플레이트에 결합될 수 있다.
도 8은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 경계 타일 구성(800)의 일 예를 예시한다. 도 8은 명확성을 위해 기판 층의 컴포넌트만을 예시한다. 경계 타일 구성(800)은 제 1 구성(805) 및 제 2 구성(810)을 포함할 수 있다. 제 1 구성(805)은 코어 부분의 제 1 보더(예를 들어, 도 4에 도시된 코어 부분(420)의 좌측) 상에 위치되도록 구성 및 배열될 수 있다. 예를 들어, 경계 타일(예를 들어, 도 4의 경계 타일(435))은 제 1 구성(805)을 이용하여 배열될 수 있다. 제 2 구성(810)은 제 1 측면에 대향하는 코어 부분의 제 2 보더(예를 들어, 도 4에 도시된 코어 부분(420)의 우측) 상에 위치되도록 구성 및 배열될 수 있다. 예를 들어, 경계 타일은 제 2 구성(810)을 이용하여 배열될 수 있다. 제 1 구성(805) 및 제 2 구성(810)은 도 4 및 도 5를 참조하여 설명된 경계 타일(435)의 예일 수 있다. 메모리 디바이스(400)의 경계 부분(425)은 구성들(805, 810)의 패턴을 반복하는 것으로 형성될 수 있다. 구성 (805 및 810)은 치수(855)를 가질 수 있다.
구성(805, 810)은 구성(605)을 이용하여 배열된 메모리 타일로 형성된 코어 부분(420)에 대응할 수 있다. 다른 예에서, 구성(805, 810)의 컴포넌트는 구성(610) 또는 메모리 타일(예를 들어, 도 4의 메모리 타일들(430))의 임의의 다른 구성에 대응하도록 재배열될 수 있다.
구성(805, 810)는 로우 라인 디코더(820), 로우 라인 디코더(825), 감지 증폭기(830), 및 감지 증폭기(835)를 포함한다. 이들은 도 6를 참고로 하여 설명된 로우 라인 디코더(620), 로우 라인 디코더(625), 감지 증폭기(630), 및 감지 증폭기(635)의 예들일 수 있다. 예시적인 예에서, 구성(805, 810)는 컬럼 라인 디코더를 포함하지 않는다. 도 8의 예에서, 메모리 셀들은 경계 타일들에 없을 수 있기 때문에, 컬럼 라인들 또한 경계 타일들 내에 위치되지 않을 수 있고 따라서, 컬럼 라인 디코더는 구성(805, 810)에 포함되지 않을 수 있다.
경계 타일 구성들(800)은 코어 부분(420)의 메모리 타일(430) 내의 디코더들의 수 보다 작은 디코더들의 수를 포함할 수 있다. 예를 들어, 메모리 셀들은 경계 타일들(435)의 기판 층 위에 위치하지 않기 때문에, 경계 타일 구성(800)는 컬럼 디코더를 포함하지 않을 수 있다. 다른 예에서, 경계 타일 구성(800)은 코어 부분(420)의 메모리 타일(430)에 존재하는 것보다 적은 수의 로우 디코더들(620, 625) 및 더 적은 수의 감지 증폭기들(630, 635)을 포함할 수 있다. 일부 예에서, 단일 경계 타일 구성(800) (예를 들어, 제 1 구성(805) 또는 제 2 구성(810))내의 디코더들의 수는 코어 부분(420)의 메모리 타일(430) 내의 디코더들의 수의 절반보다 작을 수 있다.
도 9는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 디바이스(900)의 예를 예시한다. 메모리 디바이스(900)는 메모리 부분(905) 및 제어 회로 부분(예컨대, 도 4의 제어 회로 부분(415))를 포함할 수 있다. 메모리 부분(905)은 코어 부분 (예를 들어, 도 4의 코어 부분(420)) 및 경계 부분(910)을 포함할 수 있다. 경계 부분(910)은 경계 부분들이 기판 층 위에 위치된 메모리 셀의 데크를 포함하기 때문에 활성 경계 부분으로 지칭될 수 있다. 전자 메모리 디바이스(900)의 메모리 부분(905)은 로우 액세스 라인 또는 워드 라인이 코어 부분과 활성 경계 부분들 사이에서 교차하도록 코어 부분의 2개의 보더들 상에 위치된 활성 경계 부분들(910)을 포함한다. 이러한 방식으로, 메모리 디바이스(900) 내의 메모리 셀들의 수는 증가하지만, 메모리 부분(905)의 면적은 메모리 부분(예를 들어, 도 4를 참조하여 설명된 메모리 디바이스(400)의 메모리 부분(410))의 면적과 동일하게 있을 수 있다. 메모리 디바이스(900)는 도면들 2, 3 및 4를 참고로 하여 설명된 메모리 디바이스(200, 400 또는 500)의 일 예일 수 있다. 메모리 부분(905)는 도 4 및 도 5를 참조하여 설명한 메모리 부분(410)의 예일 수 있다. 경계 부분(910)는 도 4 및 도 5를 참조하여 설명한 경계 부분(425)의 예일 수 있다.
도 9의 메모리 디바이스(900)의 메모리 부분(905)의 면적은 도 4의 메모리 디바이스(400)의 메모리 부분(410)의 면적과 동일할 수 있다. 도 9의 메모리 디바이스(900)의 활성 경계 부분들(910)은 도 4에서의 메모리 디바이스(400)의 경계 부분(425)과 다른 치수를 가질 수 있다. 활성 경계 부분들(910)의 총 면적은 경계 부분들(425)의 결합된 총 면적보다 더 클 수 있다. 일부 예에서, 메모리 디바이스(900)의 활성 경계 부분들은 메모리 디바이스(400)의 경계 부분들보다 더 큰 면적을 가질 수 있다. 그러나, 메모리 디바이스(900) 내의 메모리 셀들의 전체 수는 메모리 디바이스(900)의 활성 경계 부분들(910)에 존재하는 추가 수의 메모리 셀들 때문에 메모리 디바이스(400) 내의 메모리 셀들의 전체 수에 비하여 증가될 수 있다.
코어 부분과 활성 경계 부분 들(910)의 면적 차이는 개별 부분의 치수에 기초하여 인식될 수 있다. 코어 부분은 다수의 메모리 타일(430)을 포함할 수 있다. 메모리 타일(430)은 제 1 치수(445-a) 및 제 2 치수(450-a)를 정의할 수 있다.
활성 경계 부분(910)은 다수의 활성 경계 타일(915)를 포함할 수 있다. 경계 타일(915)은 도면들 4, 5 및 8을 참고로 하여 설명된 경계 타일(435)의 예일 수 있다. 경계 타일(915)은 제 1 방향으로 연장되는 제 1 치수(920) 및 제 1 방향에 직교하는 제 2 방향으로 연장되는 제 2 치수(460)를 포함할 수 있다. 제 1 치수(920)는 제 1 치수(445)와 상이할 수 있다. 일부 예에서, 제 1 경계 타일(915-a)의 제 1 치수(920)는 메모리 타일(430)의 제 1 치수(445-a)의 크기의 대략 1/2이다. 다른 예에서, 제 1 치수(920)는 제 1 치수(445)에 비해 임의의 상대적인 크기일 수 있다. 제 1 경계 타일(915-d)의 치수(920, 460-a)는 경계 타일(915)내 그리고 이웃하는 메모리 타일(430) 내에 위치된 메모리 셀들을 액세스하는데 사용되는 지원 회로부(예를 들어, 디코더 및 증폭기)에 적어도 부분적으로 기초하여 결정될 수 있다. 일부 예들에서, 제 1 치수(920)는 제 2 치수(460-a)와 같을 수 있다. 일부 예에서, 제 1 치수(920)는 제 2 치수(460-a) 와 다를 수 있다.
일부 예에서, 제 1 치수(920)는 도 4 에 도시된 경계 타일(435)의 도 4에 도시된 제 1 치수(455)보다 클 수 있는데, 경계 타일(915)이 경계 타일(915)내에 위치된 메모리 셀을 액세스하는데 추가 컴포넌트들을 포함할 수 있기 때문이다. 일부 경우들에서, 제 1 치수(920)는 경계 타일(915)에 존재하는 추가의 컬럼 라인 디코더(예를 들어, 도 6을 참조하여 설명된 컬럼 라인 디코더들(615)) 때문에 더 클 수 있다.
메모리 부분(905)는 다수의 보더들을 정의할 수 있다. 예를 들어, 코어 부분(420-a)는 보더들(930, 935, 940, 945)을 포함할 수 있다. 본 출원에서 사용되는, 보더(border)는 메모리 디바이스(900)의 두 면적을 분리하는 기준 또는 가상선을 지칭할 수 있다. 예를 들어, 용어 보더는 메모리 디바이스(900)의 특정 부분이 종료하는 라인을 지칭할 수 있다. 제 1 보더(930) 및 제 2 보더(945)는 경계 부분들(910)을 갖는 코어 부분(420-a)의 인터섹션을 정의할 수 있다. 일부 실시예에서, 보더들(935, 940)는 메모리 셀의 어레이가 종단되는 라인으로 정의될 수 있다.
경계 부분(910-a)은 보더(950, 955, 960, 965)를 포함할 수 있다. 제 1 보더(950), 제 2 보더(955) 및 제 3 보더(960)는 제어 회로 부분(415)을 갖는 경계 부분(910)의 인터섹션을 정의할 수 있다. 일부 예에서, 보더들(950, 955, 960)는 메모리 셀의 어레이가 종단되거나 지원 회로부의 어레이가 종단되는 라인으로 정의될 수 있다. 제 4 보더(965)는 경계 부분들(910-a)과 코어 부분(420-a)의 인터섹션을 정의하기 위해 보더(945)와 협력할 수 있다. 일부 예에서, 보더는 메모리 타일(430) 및/또는 경계 부분(910) 사이에서 정의될 수 있다.
일부 예에서, 보더(930, 935, 940, 945, 950, 955, 960 및 965)는 디코더의 에지와 정렬될 수 있다. 일부 예에서, 보더(930, 935, 940, 945, 950, 955, 960 및 965)는 디코더의 에지를 너머 연장될 수 있다. 코어 부분(420) 및 경계 부분(910) 또는 외측 경계(예를 들어, 보더(935, 940, 950 및 960)로 나타낸)의 인터섹션은 도 9에 도시된 것 보다 실제로 덜 정밀하게 될 수 있다. 일부 예에서, 외측 경계는 메모리 셀의 어레이의 에지와 정렬될 수 있다. 일부 예에서, 보더는 디코더의 에지와 실질적으로 정렬될 수 있고, 메모리 셀의 어레이는 디코더의 풋 프린트 내에 있을 수 있다. 다른 예에서, 보더는 메모리 셀들의 어레이의 에지와 실질적으로 정렬될 수 있고, 디코더들은 메모리 셀들의 어레이의 풋 프린트 내에 있을 수 있다.
도 10은 라인 10-10를 따라 도 9의 메모리 디바이스(900)의 단면도(1000)의 일 예를 도시한다. 메모리 디바이스(1000)는 메모리 디바이스(900)에 포함될 수 있는 다양한 층들 및 데크들을 도시한다. 메모리 디바이스(900)는 기판 층(505) 및 기판 층(505) 위에 위치된 메모리 셀들의 데크(515)를 포함할 수 있다. 단면도(1000)은 도 5을 참조하여 설명된 단면도(500)의 예일 수 있다.
메모리 디바이스(900), 메모리 셀들의 어레이(510-a)(또는, 데크(515))는 코어 부분(420-a) 및 경계 부분(910) 둘 모두 위에 위치된다. 이러한 방식으로, 메모리 셀들의 어레이(510-a)는 메모리 디바이스(900)의 전체 메모리 부분(905) 위에 위치될 수 있다.
메모리 타일의 지원 회로부 위에 위치된 일부 메모리 셀은 이웃 하는 메모리 타일의 지원 회로부를 사용하여 액세스될 수 있다. 보더 근처 또는 보더에 있는 메모리 타일의 경우, 경계 타일은 메모리 타일(430)에 모든 메모리 셀이 모두 완전히 액세스 가능하도록 위치될 수 있다. 메모리 디바이스(900)는 지원 회로부 위에 위치된 메모리 셀들을 갖는 활성 경계 부분들(910)을 포함하고, 메모리 디바이스(900)는 도 4를 참조하여 설명된 메모리 디바이스(400)와 비교되어 액세스 가능한 증가된 수의 메모리 셀들을 가질 수 있다. 추가적으로, 활성 경계 타일(915)은 활성 경계 타일내 지원 회로부 위에 위치된 메모리 셀들과 관련된 추가의 지원 컴포넌트들을 포함할 수 있다.
일부 예들에서, 메모리 셀의 데크(510-a)는 기판 층(505)의 코어 부분(420-a) 및 경계 부분(910)을 중첩할 수 있다. 메모리 셀들의 어레이의 중간은 기판 층(505)의 코어 부분(420-a) 및 경계 부분(910) 위로 연장되거나 또는 부분적으로 커버할 수 있다. 예를 들어, 코어 부분(420) 및 경계 부분(910) 또는 외측 경계(예를 들어, 보더(935, 940, 950 및 960)로 나타낸)의 인터섹션에서 또는 근처에서, 메모리 셀들이 없을 수 있다. 대안적으로, 코어 부분(420) 및 경계 부분(910) 또는 외측 경계(예를 들어, 보더(935, 940, 950 및 960)로 나타낸)의 인터섹션에서 또는 근처에서, 메모리 셀들은 기판 층내 대응하는 지원 회로부 너머로 연장되어 존재할 수 있다.
도 11은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 활성 경계 타일 구성(1100)의 일 예를 예시한다. 도 11은 명확성을 위해 기판 층의 컴포넌트만을 예시한다. 활성 경계 타일 구성(1100)은 제 1 구성(1160) 및 제 2 구성(1170)을 포함할 수 있다. 활성 경계 부분(910)의 기판 층내 컴포넌트들 위에 위치된 메모리 셀들에 액세스를 가능하게 하기 위해, 활성 경계 타일 구성(1100)은 컬럼 라인 디코더(1115)를 포함할 수 있다. 컬럼 라인 디코더(1115)는 활성 경계 부분의 기판 층내 컴포넌트들 위에 위치된 메모리 셀들과 관련된 컬럼 라인들에 결합될 수 있다. 활성 경계 타일 구성들(1100)은 도 9 및 도 10을 참고로 하여 설명된 활성 경계 타일(915)의 예일 수 있다. 활성 경계 타일 구성들(1100)은 도 8을 참고로 하여 설명된 구성들(800)의 예일 수 있다.
활성 경계 타일 구성(1170)은 코어 부분의 제 2 보더(예를 들어, 도 9에 도시된 코어 부분(420)의 우측) 상에 위치되도록 구성 및 배열될 수 있다. 예를 들어, 활성 경계 타일(915-a 및 915-d)은 활성 경계 타일 구성(1170)을 사용하여 배열될 수 있다. 다른 예들에서, 활성 경계 타일 구성(1160)은 코어 부분(420)의 제 1 보더(예를 들어, 도 9에 도시된 코어 부분(420)의 좌측) 상에 위치되도록 구성 및 배열될 수 있다. 예를 들어, 활성 경계 타일(915-b 및 915-c)은 활성 경계 타일 구성(1170)을 사용하여 배열될 수 있다.
일부 예들에서, 컬럼 라인 디코더(1115)는 활성 경계 타일 구성 (1170)에 도시된 로우 디코더들(예를 들어, 로우 라인 디코더(1120, 1125))과 제어 회로 부분 사이에 위치될 수 있다. 예를 들어, 컬럼 라인 디코더(1115)는 제 1 보더(950-a)와 로우 라인 디코더(1120, 1125) 사이에 위치될 수 있다. 제 1 보더(950-a)는 코어 부분 및 경계 부분의 인터섹션을 정의하는 제 4 보더(965-a)에 대향하여 위치될 수 있다. 컬럼 라인 디코더(1115), 로우 라인 디코더(1120), 로우 라인 디코더(1125), 감지 증폭기(1130), 감지 증폭기(1135)는 도 6을 참고로 하여 설명된 개별적으로 컬럼 디코더(615), 로우 라인 디코더(620), 로우 라인 디코더(625), 감지 증폭기(630), 및 증폭기(635)의 예들일 수 있다.
활성 경계 타일 구성들(1160 및 1170), 각각은 코어 부분(420)의 메모리 타일(430) 내의 디코더들의 수 보다 작은 디코더들의 수를 포함할 수 있다. 예를 들어, 메모리 셀들은 경계 부분(910)의 활성 기판 층 위에 위치되기 때문에, 경계 타일 구성(1160 및 1170), 각각은 다수의 컬럼 라인 디코더(1115)를 포함할 수 있다. 일부 예에서, 컬럼 라인 디코더(1115)의 수는 코어 부분(420)의 메모리 타일(430)내 컬럼 라인 디코더들(615)의 수의 절반과 같다. 다른 예에서, 경계 타일 구성(1160 및 1170) 각각은 코어 부분(420)의 메모리 타일(430)에 존재하는 것보다 적은 수의 로우 디코더들(1120, 1125) 및 더 적은 수의 감지 증폭기들(1130, 1135)을 포함한다. 일부 예에서, 활성 경계 타일 구성(1160, 1170)내의 디코더들의 수, 각각은 코어 부분(420)의 메모리 타일(430) 내의 디코더들의 수의 절반보다 작을 수 있다.
도 12는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 부분(1200)의 예를 예시한다. 도 12는 명확성을 위해 기판 층 및 로우 라인의 컴포넌트만을 도시한다. 예를 들어, 메모리 타일의 일부는 명확성을 위해 생략될 수 있다. 다른 예에서, 상이한 데크와 관련된 로우 라인은 메모리 디바이스내 상이한 높이에 위치될 수 있다. 이와 같이, 일부 예들에서, 로우 라인들은 서로 중첩되거나 또는 서로의 최상부 위에 적층될 수 있다. 로우 라인은 명확성을 목적으로 2 차원 배열로 오프셋되어 도시된다. 메모리 부분(1200)는 도 9를 참조하여 설명된 메모리 부분(905)의 예일 수 있다. 메모리 부분(1200)은 지원 컴포넌트들 및 메모리 타일 (430) 및 활성 경계 타일(915)의 액세스 라인의 일부를 도시한다. 메모리 부분의 예시적인 예들에서, 메모리 타일 (430) 및 활성 경계 타일들(915)은 각각의 타일이 어디서 시작하고 끝나는지에 대한 추가 명확성을 제공하기 위해 이격된다. 일부 예에서, 메모리 부분(1200)는 메모리 타일(430)과 활성 경계 타일(915) 사이의 갭을 포함하지 않는다.
일부 액세스 라인은 보더 근처 또는 보더에 있기 때문에 일부 액세스 라인들은 절두(truncate)될 수 있다. 예를 들어, 도 7을 참조하여 설명된 로우 라인(705, 710)의 예일 수 있는 다양한 액세스 라인(1215)은, 메모리 부분(1200)과 메모리 디바이스의 제어 회로 부분 (예를 들어, 도 4의 제어 회로 부분(415)) 사이에 다양한 보더에서 절두될 수 있다. 일부 절두된 액세스 라인은 액세스 라인(1215)으로 표시된다. 절두된 액세스 라인은 액세스 라인들의 공통 길이보다 작은 길이를 가질 수 있다. 표시된 것 이외의 다른 액세스 라인도 또한 절두될 수 있다. 예를 들어, 활성 경계 부분의 메모리 타일내에 위치된 디코더들에 결합된 일부 액세스 라인은 코어 부분내 메모리 타일내에 위치된 디코더들에 결합된 액세스 라인들보다 더 짧을 수 있다. 코어 부분에 메모리 타일내에 위치된 디코더들에 결합된 일부 액세스 라인은 공통 길이보다 작은 길이를 가질 수 있다. 이것은 메모리 셀들의 어레이가 에지에서 끝나기 때문일 수 있다. 일부 예에서, 제 1 데크에 결합된 액세스 라인은 제 2 데크에 결합된 액세스 라인과 상이한 길이를 가질 수 있다. 상이한 메모리 셀 데크와 관련된 액세스 라인(예를 들어, 로우 라인)은 상이한 길이를 가질 수 있다. 예를 들어, 상위 데크와 관련된 로우 라인(710)은 하위 데크와 관련된 로우 라인(705)보다 더 길 수 있다. 일부 예에서, 활성 경계 부분의 메모리 타일로부터의 액세스 라인들은 코어 부분 내의 메모리 타일의 기판 층 위에 위치된 메모리 셀들에 결합될 수 있다. 일부 예에서, 활성 경계 부분의 메모리 타일로부터의 액세스 라인들은 활성 경계 부분 내의 메모리 타일의 기판 층 위에 위치된 메모리 셀들에 결합될 수 있다. 일부 예에서, 코어 부분의 메모리 타일로부터의 액세스 라인들은 활성 경계 부분 내의 메모리 타일의 기판 층 위에 위치된 메모리 셀들에 결합될 수 있다. 활성 경계 부분내 메모리 타일의 기판 층 위에 위치된 메모리 셀들을 결합시킴으로써, 선택된 컬럼 영역에 추가 저장 메모리 용량이 제공될 수 있다.
일부 액세스 라인은 메모리 부분(1200)으로부터 제거되거나 비활성일 수 있다. 특정 메모리 셀은 이웃하는 타일의 지원 컴포넌트를 사용하여 액세스되기 때문에, 보더 근처의 메모리 셀의 특정 면적은 액세스할 수 없다. 어떤 메모리 셀에 액세스하기 위해 디코더가 존재하지 않는 상황에서, 해당 디코더와 관련된 액세스 라인은 메모리 부분(1200)에 포함되지 않거나 비활성일 수 있다. 액세스 라인이 생략되거나, 비활성이거나, 메모리 부분(1200)에 포함되지 않은 일부 면적은 면적(1210)으로 표시된다. 표시된 것 이외의 다른 면적은 메모리 부분(1200)에 존재할 수 있다.
본 출원의 설명과 유사하게, 코어 부분의 메모리 타일들(430) 각각에서, 로우 라인들은 메모리 어레이 내의 메모리 셀들에 결합될 수 있다. 특정 로우 라인은 메모리 셀의 특정 데크에 전용될 수 있다. 로우 라인은 또한 개별 데크에 대한 로우 라인 디코더와 관련될 수 있다. 활성 경계 타일들(915)에서, 각각의 데크에 대한 로우 디코더들은 코어 부분의 메모리 타일들의 로우 디코더들과 관련되지 않을 수 있는 어레이의 대응하는 로우 라인들과 관련될 수 있다. 이러한 구성은 본 출원에 설명된 바와 같이 증가된 수의 메모리 셀을 액세스하게 할 수 있다.
도 13은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 부분(1300)의 예를 예시한다. 도 13은 명확성을 위해 기판 층 및 로우 라인의 컴포넌트만을 도시한다. 예를 들어, 메모리 타일의 일부는 명확성을 위해 생략될 수 있다. 다른 예에서, 상이한 데크와 관련된 로우 라인은 메모리 디바이스내 상이한 높이에 위치될 수 있다. 이와 같이, 일부 예들에서, 로우 라인들은 서로 중첩되거나 또는 서로의 최상부 위에 적층될 수 있다. 로우 라인은 명확성을 목적으로 2 차원 배열로 오프셋되어 도시된다. 메모리 부분(1300)은 도면들 9, 10 및 도 12를 참조하여 설명된 메모리 부분(905, 1200)의 일 예일 수 있다. 메모리 부분(1300)는 추가된 컬럼 라인(1305)을 갖는 메모리 부분(1200)을 도시한다. 컬럼 라인들(1305)은 도면들 1 및 2를 참조하여 설명된 디지트 라인들(115)의 예일 수 있다. 일부 경우들에서, 컬럼 라인들(1305)은 도면들 1 및 도 2를 참조하여 설명된 디지트 라인들(115)의 예일 수 있다. 워드 라인 및 비트 라인 또는 이들의 아날로그에 대한 언급은 이해 또는 동작의 손실없이 상호 교환 가능하다. 컬럼 라인들(1305)은 다수의 메모리 셀 데크들에 결합될 수 있다. 일부 경우들에서, 컬럼 라인들(1305)은 로우 라인들(예를 들어, 도 7을 참조하여 설명된 로우 라인들(705, 710)) 사이에 위치될 수 있다. 예를 들어, 컬럼 라인(1305)은 하나의 로우 라인(705) 위에 위치될 수 있고, 다른 로우 라인(710)은 도 7에 단면도(780)로 도시된 바와 같이 컬럼 라인(1305) 위에 위치될 수 있다. 컬럼 라인들(1305)은 본 출원에 설명된 바와 같이 메모리 타일 (코어 부분 또는 활성 경계 부분내에서) 내의 컬럼 라인 디코더들에 결합되거나 관련될 수 있다.
일부 예에서, 메모리 셀들의 어레이 내의 활성 메모리 셀은 로우 라인(예를 들어, 데크에 따라 로우 라인(705) 또는 로우 라인(710)) 및 컬럼 라인(1305) 둘 모두에 결합된다. 컬럼 라인(1305)은 일부 예들에서 로우 라인(705, 710)에 수직으로 연장된다. 능동 메모리 셀은 로우 어드레스 및 컬럼 어드레스 모두를 포함하거나 메모리 제어기에 의해 액세스 가능한 메모리 셀의 예일 수 있다. 컬럼 라인(1305)은 다수의 컬럼 라인(1305)에 대한 공통 길이를 정의할 수 있다. 일부 예에서, 컬럼 라인(1305)은 공통 길이와 다른 길이를 가질 수 있다. 예를 들어, 컬럼 라인(1305)은 공통 길이보다 더 짧거나 더 길 수도 있다.
메모리 부분(1300)은 예시적인 예로서 도 13에 도시된 바와 같이 네 개의 메모리 타일을 포함할 수 있다. 각각의 메모리 타일은 영역(1320)으로 추가로 쪼개질 수 있다. 도 13은 메모리 타일이 0 내지 7의 인덱스 번호로 표시된 바와 같이 8 개의 영역으로 쪼개지는 것을 예시한다. 8 개의 영역은 도 13의 예시적인 예로 도시되지만, 다른 수의 영역이 구성될 수 있다. 영역은 복수의 컬럼 라인들과 관련될 수 있다. 추가적으로, 각각의 영역이 컬럼 어드레스의 서브 세트를 표현하기 위해 인덱싱될 수 있다. 도 3에 도시된 영역내에 위치된 컬럼 라인들(1305)은 특정 액세스 동작에서 액세스될 수 있는 특정 영역 내의 단일 컬럼을 나타낼 수 있다. 본 출원에 사용된, 액세스 동작은 판독 동작(즉, 감지 동작) 또는 기록 동작을 지칭할 수 있다. 활성 경계 부분내 메모리 타일 크기는 코어 부분 내의 메모리 타일의 크기에 같거나 또는 그것보다 작을 수 있다. 일 예로서, 활성 경계 부분내 메모리 타일의 크기는 코어 부분내 메모리 타일의 대략 1/2 크기일 수 있어서, 즉, 도 13에 개별적으로, 인덱스 번호 0 내지 3 및 4 내지 7에 의해 나타낸 것처럼 1/2 인덱스 수의 영역들을 갖는다.
일부 경우들에서, 전자 메모리 디바이스로 지칭될 수 있는 메모리 디바이스는, 코어 부분, 경계 부분들 및 제어 회로 부분을 포함하는 기판 층으로서, 상기 코어 부분은 제 1 보더(border) 및 상기 제 1 보더에 대향하여 위치된 제 2 보더를 포함하고, 상기 제 1 보더는 제 1 경계 부분에 인접하고, 상기 제 2 보더는 제 2 경계 부분에 인접하고, 상기 제 1 경계 부분은 제 1 구성을 갖는 제 1 복수의 디코더들을 포함하고, 상기 제 2 경계 부분은 제 2 구성을 갖는 제 2 복수의 디코더들을 포함하고, 상기 코어 부분은 제 3 구성을 갖는 제 3 복수의 디코더들을 포함하며, 상기 제어 회로 부분은 상기 제 1 복수의 디코더들, 상기 제 2 복수의 디코더들, 및 상기 제 3 복수의 디코더들을 제외될 수 있는, 상기 기판 층; 및 상기 기판 층의 상기 제 1 경계 부분 및 상기 제 2 경계 부분의 적어도 일부 및 상기 코어 부분에 오버레이하는 메모리 셀들의 어레이로서, 상기 어레이의 메모리 셀들은 복수의 액세스 라인들을 통하여 상기 제 1 복수의 디코더들, 상기 제 2 복수의 디코더들, 및 상기 제 3 복수의 디코더들과 결합되는, 상기 메모리 셀들의 어레이를 포함할 수 있다. 일부 경우들에서, 제 1 복수의 디코더, 제 2 복수의 디코더 및 제 3 복수의 디코더 각각은 복수의 컬럼 디코더를 포함한다. 일부 경우들에서, 제 1 경계 부분에 컬럼 디코더는 제 1 경계 부분에 오버레이하는 어레이의 메모리 셀과 관련되고, 제 2 경계 부분에 컬럼 디코더는 제 2 경계 부분에 오버레이하는 어레이의 메모리 셀과 관련되고, 코어 부분의 컬럼 디코더는 코어 부분에 오버레이하는 어레이의 메모리 셀과 관련된다. 일부 경우들에서, 메모리 셀들의 어레이의 활성 메모리 셀은 제 1 액세스 라인 및 제 1 액세스 라인에 수직으로 연장되는 제 2 액세스 라인에 결합될 수 있다.
일부 경우들에서, 상기 제 3 복수의 디코더들 중 적어도 하나의 디코더는 상기 제 1 경계 부분 또는 상기 제 2 경계 부분에 오버레이하는 상기 어레이의 메모리 셀과 결합되고, 상기 제 1 복수의 디코더들 중 적어도 하나의 디코더는 상기 코어 부분에 오버레이하는 상기 어레이의 메모리 셀과 결합되고, 상기 제 2 복수의 디코더들 중 적어도 하나의 디코더는 상기 코어 부분에 오버레이하는 상기 어레이의 메모리 셀과 결합된다. 일부 경우들에서, 상기 제 1 복수의 디코더들 중 적어도 하나의 디코더는 상기 제 1 경계 부분에 오버레이하는 상기 어레이의 제 1 메모리 셀과 결합되고, 상기 제 2 복수의 디코더들 중 적어도 하나의 디코더는 상기 제 2 경계 부분에 오버레이하는 상기 어레이의 상기 제 2 메모리 셀과 결합된다. 일부 경우들에서, 상기 기판 층의 상기 코어 부분은 각각이 컴포넌트들의 공통 구성을 포함하는 복수의 섹션들을 포함한다. 일부 경우들에서, 상기 기판 층의 상기 제 1 경계 부분은 각각이 상기 제 1 경계 부분의 다른 섹션들과 동일한 구성의 컴포넌트들을 포함하는 복수의 섹션들을 포함하고, 상기 기판 층의 상기 제 2 경계 부분은 각각이 상기 제 2 경계 부분의 다른 섹션들과 동일한 구성의 컴포넌트들을 포함하는 복수의 섹션들을 포함한다. 일부 경우들에서, 상기 제 1 경계 부분의 섹션은 상기 코어 부분의 섹션들 및 상기 제 2 경계 부분의 섹션들과 상이한 구성을 가질 수 있고, 상기 제 2 경계 부분의 섹션들은 상기 코어 부분의 섹션들과 다른 구성을 가질 수 있다.
일부 경우들에서, 상기 코어 부분의 각각의 섹션은 제 1 방향의 제 1 치수 및 상기 제 1 방향에 직교하는 제 2 방향의 제 2 치수에 의해 정의되고, 상기 제 1 경계 부분 및 상기 제 2 경계 부분의 각각의 섹션은 상기 제 1 방향의 제 3 치수 및 상기 제 2 방향의 제 4 치수에 의해 정의되고, 상기 제 3 치수는 상기 제 1 치수보다 작거나 같고, 상기 제 4 치수는 상기 제 2 치수와 동일하다. 일부 경우들에서, 제 1 경계 부분의 상기 제 3 치수는 상기 제 2 경계 부분의 상기 제 3 치수와 상이하다.
일부 경우들에서, 상기 제 1 경계 부분의 적어도 하나의 섹션은 제 1 수의 디코더들을 포함하고, 상기 제 2 경계 부분의 적어도 하나의 섹션은 제 2 수의 디코더들을 포함하고, 상기 코어 부분의 적어도 하나의 섹션은 제 3 수의 디코더들을 포함하며, 상기 제 1 수는 상기 제 2 수보다 작거나 같고, 상기 제 3 수는 상기 제 2 수보다 크거나 같다. 일부 경우들에서, 상기 제 1 수의 디코더들 및 상기 제 2 수의 디코더들은 상기 제 3 수의 디코더들의 절반보다 작다. 일부 경우들에서, 상기 제 1 경계 부분의 디코더들은 제 1 복수의 컬럼 디코더들을 포함하고, 상기 제 2 경계 부분의 디코더들은 제 2 복수의 컬럼 디코더들을 포함하고, 상기 복수의 컬럼 디코더들 각각은 상기 제 1 경계 부분 및 상기 제 2 경계 부분 내의 대응하는 수의 디코더들에 비례한다. 일부 경우들에서, 상기 기판 층의 상기 제 1 경계 부분 및 상기 제 2 경계 부분에 오버레이하는 상기 메모리 셀의 어레이의 일부는 상기 코어 부분에 오버레이하는 상기 메모리 셀들의 어레이에 의해 생성된 출력에 추가하여 잉여 출력을 생성하는데 왜냐하면 상기 제 1 경계 부분 및 상기 제 2 경계 부분은 활성 메모리 셀들을 포함하기 때문이다. 일부 경우들에서, 상기 기판 층의 상기 제 1 경계 부분에 오버레이하는 상기 메모리 셀들의 어레이의 일부는 상기 제 1 경계 부분의 컬럼 디코더들 및 상기 제 1 복수의 디코더들 또는 상기 제 3 복수의 디코더들 중 하나와 관련되고, 상기 기판 층의 상기 제 2 경계 부분에 오버레이하는 상기 메모리 셀들의 어레이의 일부는 상기 제 2 경계 부분의 컬럼 디코더들 및 상기 제 2 복수의 디코더들 또는 상기 제 3 복수의 디코더들 중 하나와 관련된다.
일부 경우들에서, 상기 기판 층의 상기 제 1 경계 부분 및 상기 제 2 경계 부분에 오버레이하는 상기 어레이의 일부는 상기 기판 층의 상기 코어 부분에 오버레이하는 상기 어레이의 일부와 관련된 제 2 작동 목적과 다른 제 1 작동 목적과 관련된다. 예를 들어, 다른 작동 목적은 예컨대, 이중화 구현예들 또는 에러 정정 코드(ECC) 애플리케이션 등과 같은 어레이 관리를 위한 보조 기능들을 포함할 수 있다. 일부 경우들에서, 상기 메모리 셀들의 어레이는 3 차원의 교차점 어레이를 포함하고, 상기 어레이 내의 각각의 셀은 직렬 구성의 선택기 디바이스 및 로직 저장 엘리먼트를 포함한다. 일부 경우들에서, 상기 선택기 디바이스는 양방향 스위칭 특성을 갖는 칼코게나이드 재료를 포함하고, 상기 로직 저장 엘리먼트는 결정질 특성에 적어도 부분적으로 기초한 저항을 갖는 다른 칼코게나이드 재료를 포함한다. 일부 경우들에서, 상기 어레이의 각각의 셀은 양방향 스위칭 및 메모리 특성을 갖는 칼코게나이드 재료를 포함한다. 일부 경우들에서, 상기 선택기 디바이스는 박막 트랜지스터(TFT)를 포함하고, 상기 로직 저장 엘리먼트는 강유전성 재료를 갖는 강유전성 컨테이너를 포함한다. 일부 경우들에서, 상기 메모리 셀들의 어레이는 적어도 2 개의 메모리 셀들의 데크들, 상기 코어 부분, 상기 제 1 경계 부분 및 상기 제 2 경계 부분 위에 위치된 메모리 셀들의 제 1 데크, 상기 메모리 셀들의 제 1 데크 위에 위치된 제 2 데크의 메모리 셀들을 포함한다. 일부 경우들에서, 상기 코어 부분, 상기 제 1 경계 부분 및 상기 제 2 경계 부분은 CuA(CMOS under array)를 포함한다. 일부 경우들에서, 상기 코어 부분은 제 3 보더 및 상기 제 3 보더에 대향하여 위치된 제 4 보더를 더 포함하고, 상기 3 보더는 제 3 경계 부분에 인접하고, 상기 제 4 보더는 제 4 경계 부분에 인접하고, 상기 제 3 경계 부분 및 제 4 경계 부분 각각은 복수의 컬럼 디코더들을 포함하고; 및 상기 복수의 컬럼 디코더들은 상기 코어 부분에 오버레이하는 상기 어레이의 메모리 셀과 관련된다. 일부 경우들에서, 상기 기판 층의 상기 코어 부분에 오버레이하는 메모리 셀들의 어레이의 일부는 상기 코어 부분, 상기 제 3 경계 부분 또는상기 제 4 경계 부분의 컬럼 디코더들 중 하나 그리고 상기 제 1 복수의 디코더들, 상기 제 2 복수의 디코더들 또는 상기 제 3 복수의 디코더들 중 하나와 관련된다. 일부 경우들에서, 상기 디바이스는 상기 제 1 보더를 가로 질러 연장되는 액세스 라인들의 제 1 서브 세트로서, 상기 액세스 라인들의 제 1 서브 세트는 상기 제 1 경계 부분에 오버레이하는 메모리 셀들과 결합되는, 상기 제 1 서브 세트 및 상기 제 2 보더를 가로 질러 연장되는 제 2 서브 세트로서, 상기 액세스 라인들의 제 2 서브 세트는 상기 제 2 경계 부분에 오버레이하는 메모리 셀들과 결합되는, 상기 제 2 서브 세트를 더 포함한다. 일부 경우들에서, 상기 액세스 라인들의 상기 제 1 서브 세트 중 적어도 하나의 액세스 라인은 상기 액세스 라인들의 제 1 서브 세트의 다른 액세스 라인들과 다른 길이를 갖고, 상기 액세스 라인들의 제 2 서브 세트의 적어도 하나의 액세스 라인은 상기 액세스 라인들의 제 1 서브 세트의 다른 액세스 라인 또는 상기 액세스 라인들의 제 2 서브 세트의 다른 액세스 라인 또는 둘 모두 다른 길이를 갖는다.
도 14는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 부분(1400)의 예를 예시한다. 메모리 부분(1400)은 도면들 9, 10, 12 및 도 13을 참조하여 설명된 메모리 부분(905, 1200 및 1300)의 일 예일 수 있다. 메모리 부분(1400)는 도 9의 메모리 디바이스(900)와의 액세스 동작이 어떻게 사용될 수 있는지를 나타내도록 예시될 수 있다. 메모리 부분(1400)는 활성 경계 부분들에 의해 인접된 메모리 타일들의 2x2의 예시적인 배열을 예시한다. 메모리 부분(1400)은 지원 컴포넌트들 및 메모리 타일 (430) 및 활성 경계 타일(915)의 액세스 라인의 일부를 도시한다. 메모리 부분의 예시적인 예들에서, 메모리 타일 (430) 및 활성 경계 타일들(915)은 각각의 타일이 어디서 시작하고 끝나는지에 대한 추가 명확성을 제공하기 위해 이격된다. 컬럼 라인(1410) 이외의 컬럼 라인들은 예시 목적을 위해 도 14에서 생략된다.
메모리 부분(1400)은 영역들(1420)로 쪼개질 수 있다. 메모리 부분(1400)는 8 개의 영역(영역 인덱스 번호 0 내지 7)을 포함할 수 있다. 영역은 컬럼 라인(1305)의 집합(collection)을 포함할 수 있다. 본 출원에서 사용되는, 액세스 동작은 판독 동작(즉, 감지 동작) 또는 기록 동작을 지칭할 수 있다. 8 개의 영역(1420)이 도 14에 도시되지만, 다른 수의 영역들이 구성될 수 있다.
액세스 동작 동안에, 메모리 제어기는 하나 이상의 영역들을 활성화할 수 있다. 활성화된 영역은 코어 부분 및 경계 부분에서 동일한 인덱스를 갖는 영역을 포함할 수 있으며, 동일한 인덱스를 갖는 그룹으로 지칭될 수 있다. 예를 들어, 메모리 제어기는 도 14에 도시된 인덱스 이(2)로 표시된 영역들을 활성화할 수 있다. 다수의 메모리 셀은 인덱스 이(2)를 갖는 영역내 컬럼 라인에 인터섹트하는 로우 라인들을 통해 인덱스 이(2)를 갖는 영역내 컬럼 라인들에 결합된다. 일부 예에서, 영역 내의 액세스 동작의 수는 영역 내의 로우 라인 및 컬럼 라인(1410)의 인터섹션들의 수와 동일하다.
메모리 부분(1400)에서, 동일한 인덱스를 갖는 영역들의 각각의 그룹은 특정 수의 액세스 동작을 생성하는 것이 가능하다. 예를 들어, 메모리 부분(1400)의 예시적인 예에서, 인덱스 0, 1, 6 및 7로 표시된 영역은 88개의 액세스 동작을 각각 생성할 수 있다. 88개의 액세스 동작들은 메모리 타일(430)로부터의 64개의 액세스 동작들에 의해 달성될 수 있는데, 즉, 0, 1, 6 또는 7의 인덱스로 표시된 활성 경계 타일 (915)(또는 부분) 내의 영역으로부터 24개의 액세스 동작에 추가하여, 예시적인 타일들(430) 내에서 영역 당 32 개의 액세스 동작에 2가 곱해진다(왜냐하면, 0, 1, 6 또는 7의 인덱스로 표시된 2 개의 영역이 있기 때문에). 활성 경계 타일(915)(또는 그 일부) 내 인덱스 0, 1, 6, 7로 표시된 영역들은 메모리 타일(430)의 영역보다 더 적은 수의 액세스 동작을, 그러나, 2, 3, 4 또는 5의 인덱스로 표시된 활성 경계 부분내 영역들보다 더 큰 수의 액세스 동작을 생성할 수 있다. 이것은 셀들이 보더 근처에 있고, 도 12를 참고로 하여 설명된 것처럼 로우 라인들이 보더 근처에서 생략되거나 또는 비활성일 수 있기 때문에 활성 경계 부분들 내에 위치된 일부 셀들이 액세스 가능하지 않을 수 있다는 사실 때문이다.
추가적으로, 메모리 부분(1400)에서, 2 내지 5의 인덱스로 표시된 영역들은 각각 80개의 액세스 동작들을 생성할 수 있다. 80 개의 액세스 동작들은 2, 3, 4, 또는 5의 인덱스로 표시된 활성 경계 타일 (915)(또는 부분) 내의 영역 으로부터의 16 개의 액세스 동작에 더하여, 전술한 바와 같이 메모리 타일(430)로부터의 64 개의 액세스 동작에 의해 달성될 수 있다. 활성 경계 부분들내 인덱스 2, 3, 4 또는 5로 표시된 영역들은 인덱스 0, 1, 6 및 7로 표시된 영역들보다 적은 수의 액세스 동작들을 생성할 수 있는데 이는, 그것들이 메모리 타일(430)로부터 훨씬 더 멀리 위치되고 심지어 인덱스 0, 1, 6 및 7로 표시된 영역들에 비하여 더 많은 수의 로우 라인들이 생략되거나 또는 비활성일 수 있기 때문이다. 다시 말해서, 도 14의 예시적인 예에서, 활성 경계 부분내 인덱스 2 내지 5를 갖는 영역들은 활성 경계 부분들내 인덱스 0, 1, 6 및 7을 갖는 영역들에 비하여 컬럼 라인들과 인터섹트하는 상대적으로 더 적은 수의 로우 라인들을 가져서 인덱스 2 내지 5를 갖는 영역들이 인덱스 0, 1, 6 및 7을 갖는 영역들보다 더 적은 수의 액세스 동작들을 생성한다. 전술한 특정 수의 액세스 동작들은 전체 수의 액세스 동작을 증가시키기 위해 활성 경계 부분들이 어떻게 구현될 수 있는지를 나타내기 위한 단지 예시적인 목적이며, 액세스 동작들의 수는 메모리 타일 및 경계 타일이 어떻게 디자인되고 구성되는지에 따라 바뀔 수 있다는 것이 이해되어야 한다. 추가하여, 도 14는 메모리 어레이의 일부분만을 나타낼 수 있다는 것이 이해되어야 한다. 이와 같이, 개요된 원리는 추가 및/또는 더 큰 구현예를 포괄하도록 확장될 수 있다.
활성 경계 부분내 영역의 수는 활성 경계 부분 (즉, 경계 부분내 메모리 셀들의 수) 및 그 내부에 지원 컴포넌트(즉, 로우 디코더, 감지 엘리먼트, 컬럼 디코더)의 크기를 변화시킴으로써 가요적일 수 있다는 것이 이해되어야 한다. 활성 경계 부분의 크기의 정확한 결정은 특정 용도에 적절한 특정 메모리 용량 요건에 조정될 수 있다. 추가적으로, 각각의 영역이 생성할 수 있는 액세스 동작들의 수는 메모리 부분(1400)의 크기에 따라 변할 수 있다. 예를 들어, 메모리 영역(1400) 이 커질수록 영역이 생성할 수 있는 액세스 동작들의 수는 증가할 수 있다.
도 15는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 디바이스의 일부(1500)의 예를 도시한다. 부분(1500)은 그 사이에 위치된 제어 회로 부분(1510)를 갖는 2 개의 메모리 부분(1505)를 포함할 수 있다. 메모리 부분(1505)는 도면들 9, 10, 12, 13, 및 14을 참조하여 설명된 메모리 부분(905, 1200, 1300 및 1400)의 일 예일 수 있다. 제어 회로 부분은 양쪽 메모리 부분들(1505)의 영역들을 동시에 액세스 하기 위해 어드레싱(addressing) 기법을 제공하도록 구성될 수 있다. 예를 들어, 인덱스 이(2)로 표시된 영역들이 선택되는 경우, 제어 회로 부분은 인덱스 이(2)로 표시된 영역들내 로우 라인들 및 컬럼 라인들(1515)와 관련된 액세스 동작들을 생성하기 위해 인덱스 이 (2)로 표시된 영역들의 컬럼 라인들(1515)을 활성화시킨다. 다른 컬럼 라인은 도 15에서 설명의 목적으로 생략되었다.
예시적인 부분(1500)에서, 인덱스 0, 1, 6 및 7로 표시된 영역은 88개의 액세스 동작의 두배 즉, 176개의 액세스 동작들을 각각 생성할 수 있다. 셀들이 보더 근처에 있고, 도 12 및 14를 참고로 하여 설명된 것처럼 로우 라인들이 보더 근처에서 생략되거나 또는 비활성일 수 있기 때문에 활성 경계 부분들 내에 위치된 일부 셀들이 액세스 가능하지 않을 수 있다. 추가적으로, 예시적인 메모리 부분(1500)에서, 인덱스 2 내지 5로 표시된 영역들은 80개의 액세스 동작들의 두배 즉, 160개의 액세스 동작들을 각각 생성할 수 있다. 예시적인 예에서, 활성 경계 부분내 인덱스 2 내지 5로 표시된 영역들은 활성 경계 부분들내 인덱스 0, 1, 6 및 7로 표시된 영역들에 비하여 상대적으로 더 적은 수의 라이브(live) 로우 라인들을 가져서 인덱스 2 내지 5로 표시된 영역들이 더 적은 수의 액세스 동작들을 생성한다. 그럼에도 불구하고, 액세스 동작들의 수는 경계 부분들내에 위치된 메모리 셀들이 없는 액세스 동작들의 수에 비교하여 활성 경계 부분들의 기법으로 즉 64 개의 액세스 동작의 두배, 즉 각각의 영역에 대해 128개의 액세스 동작으로 증가된다. 도 15의 예시적인 실시예는 항상 적어도 32개의 추가의 액세스 동작들을, 최대 48개의 추가 액세스 동작까지 제공한다.
도 16는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 디바이스의 일부(1600)의 예를 도시한다. 메모리 부분(1600)는 그 사이에 위치된 제어 회로 부분(1610)를 갖는 2 개의 메모리 부분(1605)를 포함할 수 있다. 메모리 부분(1605)는 도면들 9, 10, 12, 13, 및 14을 참조하여 설명된 메모리 부분(905, 1200, 1300 및 1400)의 일 예일 수 있다. 제어 회로 부분은 양쪽 메모리 부분들(1605)의 영역들을 동시에 액세스 하기 위해 어드레싱 기법을 제공하도록 구성될 수 있다. 예를 들어, 인덱스 이로 표시된 영역들이 선택되는 경우, 제어 회로 부분은 인덱스 (2)로 표시된 영역들내 로우 라인들 및 컬럼 라인들(1615)와 관련된 액세스 동작들을 생성하기 위해 인덱스 (2)로 표시된 영역들의 컬럼 라인들(1615)을 활성화시킨다.
메모리 부분(1605-b)과 관련된 영역은 메모리 부분(1505-b)과 관련된 영역과 동일한 구성을 유지하는 반면, 메모리 부분(1605-a)과 관련된 영역은 활성 경계 부분들과 관련된 영역들에 대하여 메모리 부분(1505-a)의 것과 다른 어드레싱 기법을 갖는다는 것이 이해되어야 한다. 바꾸어 말하면, 상이한 어드레싱 기법에 비추어 상이한 그룹의 영역이 그룹에 대해 같거나 동일한 인덱스로 식별된다. 이 어드레스 스크램블링의 기법 하에서, 예시적인 메모리 부분 (1605)에서, 인덱스 0 내지 7 즉, 그룹 인덱스 0 내지 7로 표시된 모든 영역, 각각은 도 16의 로우 라인 및 컬럼 라인의 각각의 교차에서 하나, 168개의 액세스 동작들을 생성할 수 있다. 이것은 경계 부분의 영역 전체에 걸쳐 동일한 수의 추가 액세스 동작을 제공하기 위해 상이한 영역 인덱스를 지정함으로써 달성된다. 이 메모리 부분(1600)의 예에서, 168개의 액세스 동작들은 코어 부분내 메모리 타일로부터의 128개의 액세스 동작들에 의해 달성될 수 있는데, 즉, 0 내지 7의 인덱스로 표시된 활성 경계 부분 내의 2개의 영역으로부터 40개의 액세스 동작에 추가하여, 코어 부분내에 영역 당 32 개의 액세스 동작에 4가 곱해진다(왜냐하면, 이제 4개의 영역이 있기 때문이고, 각각은 0 내지 7의 인덱스로 표시된다). 어드레스 스크램블링의 기법으로 인해, 활성 경계 부분에서 인덱스 0 내지 7 로 표시된 각각의 영역은 활성 경계 부분 전체에 걸쳐 짝수 개의 액세스 동작을 생성할 수 있다. 액세스 동작의 수는 로우 라인과 컬럼 라인의 교차점의 수로 해석될 수 있고, 각각의 교차점에서의 하나의 액세스 동작으로 해석될 수 있다. 따라서, 도 16에 예시적인 예에서, 부분 (1600)은 활성 경계 부분에 위치된 메모리 셀이 없는 액세스 동작들의 수와 비교하여, 어드레스 스크램블링 기법에 의해 전체 영역에 걸쳐 항상 균일하게 40 개의 추가의 또는 잉여 액세스 동작을 즉, 각각의 영역에 대하여 128개의 액세스 동작들을 제공한다는 것이 이해되어야 한다.
일부 경우들에서, 메모리 디바이스는 복수의 제어 회로 부분들 및 복수의 메모리 세그먼트들을 포함하는 기판 층을 포함하고, 각각의 메모리 세그먼트는 코어 부분 및 경계 부분들을 포함하고, 상기 경계 부분들은 제 1 구성을 갖는 제 1 복수의 디코더들을 포함하는 제 1 경계 부분 및 제 2 구성을 갖는 제 2 복수의 디코더들을 포함하는 제 2 경계 부분을 포함하고, 상기 코어 부분은 제 3 구성을 갖는 제 3 복수의 디코더들을 포함하며, 상기 제어 회로 부분은 상기 제 1 복수의 디코더들, 상기 제 2 복수의 디코더들, 및 상기 제 3 복수의 디코더들을 제외할 수 있다. 상기 기판 층은 제어 회로 부분들 및 메모리 세그먼트들의 교번하는 패턴의 상기 메모리 세그먼트들에 인접하게 상기 제어 회로 부분이 구성되고, 각각의 메모리 세그먼트의 상기 제 1 경계 부분은 상기 메모리 세그먼트의 상기 코어 부분의 제 1 보더에 인접하고, 상기 메모리 세그먼트의 제 2 경계 부분은 상기 제 1 보더에 대향하는 상기 코어 부분의 제 2 보더에 인접하다. 상기 메모리 디바이스는 각각의 메모리 세그먼트의 코어 부분 및 상기 제 1 경계 부분 및 상기 제 2 경계 부분의 적어도 일부에 오버레이하는 메모리 셀들의 어레이를 또한 포함할 수 있고, 각각의 메모리 세그먼트에 오버레이하는 상기 메모리 셀들의 어레이의 부분은 복수의 액세스 라인들을 통해 상기 메모리 세그먼트의 상기 제 1 복수의 디코더들, 상기 제 2 복수의 디코더들, 및 상기 제 3 복수의 디코더들과 결합된다. 일부 경우들에서, 상기 제 1 경계 부분 및 상기 제 2 경계 부분에 오버레이하는 상기 메모리 셀의 어레이의 부분은 활성 메모리 셀들을 포함하여서 상기 코어 부분에 오버레이하는 상기 메모리 셀들의 어레이에 의해 생성된 출력에 추가하여 잉여 출력을 생성한다.
일부 경우들에서, 상기 기판 층의 상기 코어 부분은 각각이 컴포넌트들의 공통 구성을 포함하는 복수의 섹션들을 포함하고, 상기 코어 부분의 각각의 섹션은 컬럼 어드레스들의 서브 세트를 나타내기 위해 각각 인덱스되는 복수의 영역들을 포함하고; 상기 기판 층의 상기 제 1 경계 부분은 각각이 상기 제 1 경계 부분의 다른 섹션들과 동일한 구성의 컴포넌트들을 포함하는 복수의 섹션들을 포함하고, 상기 제 1 경계 부분의 섹션들은 상기 코어 부분의 섹션들과 상이한 구성의 컴포넌트들을 갖고, 상기 제 1 경계 부분의 각각의 섹션은 컬럼 어드레스의 서브 세트를 나타내기 위해 각각 인덱스되는 복수의 영역들을 포함하며; 및 상기 기판 층의 상기 제 2 경계 부분은 각각이 상기 제 2 경계 부분의 다른 섹션들과 동일한 구성의 컴포넌트들을 포함하는 복수의 섹션들을 포함하고, 상기 제 2 경계 부분의 섹션들은 상기 코어 부분의 섹션들 및 상기 제 1 경계 부분의 섹션들과 상이한 구성의 컴포넌트들을 갖고, 각각의 섹션은 컬럼 어드레스의 서브 세트를 나타내기 위해 각각 인덱스되는 복수의 영역들을 포함한다. 일부 경우들에서, 상기 제 1 경계 부분, 상기 제 2 경계 부분 및 상기 코어 부분과 같거나 동일한 인덱스를 갖는 복수의 영역들과 관련된 복수의 메모리 셀들은 그룹화되어 복수의 영역들과 관련된 인덱스들을 스크램블링함으로써 상이한 인덱스들을 갖는 복수의 영역들과 관련된 복수의 메모리 셀들 전체에 걸쳐 균일하거나 또는 거의 균일한 수의 출력들을 생성한다. 일부 경우들에서, 상기 기판 층의 구성은 적어도 2 개의 메모리 세그먼트들에 인접한 복수의 제어 회로 부분들의 각각의 부분을 포함한다. 일부 경우들에서, 상기 제 1 경계 부분 및 상기 제 2 경계 부분의 각각의 섹션 내의 영역의 양은 상기 코어 부분의 각각의 섹션 내의 영역의 양보다 적거나 동일하다. 일부 경우들에서, 상기 기판 층의 구성은 상기 복수의 제어 회로 부분의 적어도 2개의 부분들에 인접한 각각의 메모리 세그먼트를 포함한다. 일부 경우들에서, 상기 제 1 경계 부분 및 상기 제 2 경계 부분의 각각의 섹션 내의 영역의 양은 상기 코어 부분의 각각의 섹션 내의 영역의 양보다 적거나 동일하다.
도 17은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 디바이스(1700)의 예들을 예시한다. 메모리 부분(1705)는 도면들 9, 10, 12, 13, 및 14을 참조하여 설명된 메모리 부분(905, 1200, 1300 및 1400)의 일 예일 수 있다. 제어 회로 부분(1710)는 코어 부분 및 경계 부분내 디코더들 뿐만 아니라 컬럼 디코더들과 함께 액세스 동작을 지원하기 위한 어드레싱 기법을 제공하도록 구성될 수 있다.
도 18은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 디바이스(1800)의 예를 예시한다. 메모리 부분(1805)는 도면들 9, 10, 12, 13, 및 14을 참조하여 설명된 메모리 부분(905, 1200, 1300 및 1400)의 일 예일 수 있다. 제어 회로 부분(1810)는 코어 부분 및 경계 부분내 디코더들 뿐만 아니라 컬럼 디코더들과 함께 액세스 동작을 지원하기 위한 어드레싱 기법을 제공하도록 구성될 수 있다.
도 19는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 메모리 제어기(1915)를 포함하는 디바이스의 블록도(1900)를 도시한다. 메모리 어레이 (1905)는 전자 메모리 장치로 지칭될 수 있으며, 메모리 제어기(1915)는 도 1 및 2를 참조하여 설명된 메모리 제어기 (140)의 컴포넌트의 예일 수 있다. 또한, 도 19는 감지 컴포넌트(1936), 래치(1946) 및 기준 컴포넌트(1931)(점선 박스내)를 배열하는 대안의 개략적인 옵션을 도시한다. 당업자는 감지 컴포넌트 및 관련 컴포넌트들 (즉, 래치 및 기준 컴포넌트)가 그것들의 기능적 목적을 잃지 않으면서 컬럼 디코더 또는 로우 디코더와 연관될 수 있다는 것을 이해할 것이다.
메모리 어레이(1905)는 하나 이상의 메모리 셀(1910), 메모리 제어기(1915), 워드 라인(1920), 기준 컴포넌트(1930), 감지 엘리먼트(1935), 디지트 라인(1940) 및 래치(1945)를 포함할 수 있다. 이러한 컴포넌트는 서로 전자 통신할 수 있으며, 본 출원에서 설명된 기능 중 하나 이상을 수행할 수 있다. 일부 경우들에서, 메모리 제어기(1915)는 바이어싱 컴포넌트(1950) 및 타이밍 컴포넌트(1955)를 포함할 수 있다.
메모리 제어기(1915)는 도 1 및 2를 참조하여 워드 라인(110), 디지트 라인(115) 및 감지 엘리먼트(125)의 예들일 수 있는 워드 라인(1920), 디지트 라인(1940), 및 감지 엘리먼트(1935)와 전자 통신할 수 있다. 메모리 어레이 (1905)는 기준 컴포넌트 (1930) 및 래치 (1945)를 또한 포함할 수 있다. 메모리 어레이(1905)의 컴포넌트들은 서로 전자 통신할 수 있고 및 도면들 1 내지 18을 참고로 하여 설명된 기능들 중 일부를 수행할 수 있다. 일부 경우들에서, 기준 컴포넌트(1930), 감지 엘리먼트(1935) 및 래치(1945)는 메모리 제어기(1915)의 컴포넌트들일 수 있다.
일부 예들에서, 디지트 라인 (1940)는 감지 컴포넌트(1935) 및 메모리 셀(1910)의 저장 엘리먼트와 전자 통신할 수 있다. 일부 예들에서, 저장 엘리먼트는 강유전성 커패시터일 수 있고, 메모리 셀(1910)은 강유전성 메모리 셀일 수 있다. 도 19에서, 메모리 셀은 단순화를 위해 메모리 기술 특유의 특정 엘리먼트들을 생략한 개략적인 예로서만 도시된다. 일부 예에서, 저장 엘리먼트는 칼코게나이드 상 변화 재료를 포함할 수 있고/있거나 메모리 셀(1910)은 상 변화 메모리 셀일 수 있다. 메모리 셀(1910)는 로직 상태(예를 들어, 제 1 또는 제 2 로직 상태)로 기록가능할 수 있다. 워드 라인(1920)은 메모리 제어기(1915) 및 메모리 셀(1910)의 선택기 디바이스와 전자 통신할 수 있다. 감지 컴포넌트(1935)는 메모리 제어기(1915), 디지트 라인 (1940), 래치 (1945) 및 기준 라인 (1960)과 전자 통신할 수 있다. 기준 컴포넌트 (1930)은 기준 라인(1960) 및 메모리 제어기(1915)와 전자 통신할 수 있다. 감지 제어 라인 (1965)은 감지 컴포넌트 (1935) 및 메모리 제어기 (1915)와 전자 통신할 수 있다. 이들 컴포넌트들은 또한 다른 컴포넌트, 연결 또는 버스를 통해 상기에서 열거되지 않는 컴포넌트들에 추가하여 메모리 어레이(1905)의 내측 및 외측 양쪽에 다른 컴포넌트들과 전자 통신할 수 있다.
메모리 제어기(1915)는 이러한 다양한 노드에 전압을 인가함으로써 워드 라인(1920) 및 디지트 라인(1940)을 활성화하도록 구성될 수 있다. 예를 들어, 바이어싱 컴포넌트(1950)는 상기에서 설명된 바와 같이 메모리 셀(1910)을 판독 또는 기록하기 위해 메모리 셀(1910)을 동작시키는 전압을 인가하도록 구성될 수 있다. 일부 경우들에서, 메모리 제어기(1915)는 도 1을 참조하여 설명된 바와 같이 로우 디코더, 컬럼 디코더 또는 둘 모두를 포함할 수 있다. 이것은 메모리 제어기(1915)가 하나 이상의 메모리 셀들(105)을 액세스하는 것을 가능하게 할 수 있다. 바이어싱 컴포넌트(1950)는 감지 컴포넌트(1935)에 대한 기준 신호를 생성하기 위해 기준 컴포넌트(1930)에 전압 전위를 또한 제공할 수 있다. 추가적으로, 바이어싱 컴포넌트(1950)는 감지 컴포넌트(1935)의 동작을 위한 전압 전위를 제공할 수 있다. 일부 예들에서, 기준 컴포넌트 (1931)은 기준 라인(1915) 및 메모리 제어기(1961)와 전자 통신할 수 있다. 감지 제어 라인 (1966)은 감지 컴포넌트 (1936) 및 메모리 제어기 (1915)와 전자 통신할 수 있다. 이러한 구성은 기준 컴포넌트(1930), 감지 컴포넌트(1935) 및 래치(1945)를 포함하는 구성에 추가되거나 또는 대안 구성일 수 있다. 이들 컴포넌트들은 또한 다른 컴포넌트, 연결 또는 버스를 통해 상기에서 열거되지 않는 컴포넌트들에 추가하여 메모리 어레이(1905)의 내측 및 외측 양쪽에 다른 컴포넌트들과 전자 통신할 수 있다.
일부 경우들에서, 메모리 제어기(1915)는 타이밍 컴포넌트(1955)를 사용하여 그것의 동작들을 수행할 수 있다. 예를 들어, 타이밍 컴포넌트(1955)는 본 출원에서 논의된 메모리 기능들 예컨대, 판독 및 기록을 수행하기 위해 스위칭 및 전압 인가를 위한 타이밍을 포함하는 다양한 워드 라인 선택들 및 디지트 라인 선택들의 타이밍을 제어할 수 있다. 일부 경우들에서, 타이밍 엘리먼트(1955)는 바이어싱 엘리먼트(1950)의 동작을 제어할 수 있다.
기준 컴포넌트(1930)는 감지 컴포넌트(1935)에 대한 기준 신호를 생성하기 위한 다양한 컴포넌트를 포함할 수 있다. 기준 컴포넌트(1930)는 기준 신호를 생성하도록 구성된 회로부를 포함할 수 있다. 일부 경우들에서, 기준 컴포넌트(1930)는 다른 메모리 셀들(105)을 이용하여 구현될 수 있다. 감지 컴포넌트(1935)는 메모리 셀(1910)로부터의 신호를 기준 컴포넌트(1930)로부터의 기준 신호와 비교할 수 있다. 로직 상태를 결정할 때, 감지 엘리먼트는 그런 다음 래치(1945)에 출력을 저장하고, 여기서 그것은 메모리 어레이(1905)가 일부인 전자 디바이스의 동작에 따라 사용될 수 있다. 감지 컴포넌트(1935)는 래치 및 메모리 셀과 전자 통신하는 감지 증폭기를 포함할 수 있다.
일부 경우들에서, 상기 전자 메모리 장치는 코어 부분, 제 1 경계 부분, 제 2 경계 부분 및 제어 회로 부분을 포함하는 기판 층으로서, 상기 제 1 경계 부분은 제 1 구성을 갖는 제 1 복수의 디코더들을 포함하고, 상기 제 2 경계 부분은 제 2 구성을 갖는 제 2 복수의 디코더들을 포함하고, 상기 코어 부분은 제 3 구성을 갖는 제 3 복수의 디코더들을 포함하며, 상기 제어 회로 부분은 상기 제 1 복수의 디코더들, 상기 제 2 복수의 디코더들, 및 상기 제 3 복수의 디코더들을 제외하는, 상기 기판 층; 및 상기 기판 층의 상기 제 1 경계 부분 및 상기 제 2 경계 부분의 적어도 일부 및 상기 코어 부분에 오버레이하는 메모리 셀들의 어레이로서, 상기 어레이의 메모리 셀들은 복수의 액세스 라인들을 통하여 상기 제 1 복수의 디코더들, 상기 제 2 복수의 디코더들, 및 상기 제 3 복수의 디코더들과 결합되는, 상기 메모리 셀들의 어레이를 포함한다.
메모리 제어기(1915)는 기판 층 및 메모리 셀들의 어레이와 전자 통신할 수 잇고, 상기 제어기는 액세스 동작을 위해, 상기 기판 층의 상기 제 1 경계 부분 및 상기 제 2 경계 부분 위에 위치된 상기 메모리 셀들의 어레이의 영역을 식별하고 및 상기 메모리 셀들이 위치된 경계 부분의 컬럼 디코더들과 함께 상기 제 1 복수의 디코더들, 상기 제 2 복수의 디코더들 또는 상기 제 3 복수의 디코더들의 디코더를 이용하여 상기 식별된 영역의 메모리 셀들에 대한 액세스 동작을 실행하도록 동작 가능하다. 일부 예들에서, 제어 회로 부분은 로우 디코더, 칼럼 디코더, 감지 증폭기, 또는 이들의 조합을 제외할 수 있다. 일부 예들에서, 메모리 셀들(1910)은 PCM 또는 칼코게나이드-재료-기반 메모리 셀들을 포함할 수 있다.
도 20은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 디바이스(2005)를 포함하는 시스템의 블록도(2000)를 도시한다. 디바이스 (2005)는 예를 들어, 도 1 및 2를 참고로 하여 전술한 바와 같이 메모리 제어기 (140)의 컴포넌트를 포함할 수 있거나 메모리 제어기의 예일 수 있다. 디바이스(2005)는 액세스 동작 관리기(2015), 메모리 셀(2020), 기본 입력/출력 시스템(BIOS) 컴포넌트(2025), 프로세서(2030), I/O 제어기(2035) 및 주변 컴포넌트들(2040)을 포함하여 송신 및 수신 통신을 위한 컴포넌트들을 포함하여 양방향 데이터 통신을 위한 컴포넌트들을 포함할 수 있다. 이들 컴포넌트들은 하나 이상의 버스들(예를 들어, 버스(2010))을 통해 전자 통신할 수 있다.
메모리 셀 (2020)는 본 출원에서 설명된 정보를 저장할 수 있다(즉, 로직 상태의 형태로). BIOS 컴포넌트(2025)는 다양한 하드웨어 컴포넌트를 초기화하고 실행할 수 펌웨어로서 BIOS 동작들을 포함하는 소프트웨어 컴포넌트들일 수 있다. BIOS 컴포넌트(2025)는 또한 프로세서 및 다양한 다른 컴포넌트 예를 들어, 주변 컴포넌트, 입력/출력(I/O) 제어기 등 사이의 데이터 흐름을 관리할 수 있다. BIOS 컴포넌트(2025)는 판독 전용 메모리(ROM), 플래시 메모리, 또는 임의의 다른 비 휘발성 메모리에 저장된 프로그램 또는 소프트웨어를 포함할 수 있다.
프로세서(2030)는 자체 정보 처리 능력을 갖춘 하드웨어 디바이스(예컨대, 범용 프로세서, 디지털 신호 프로세서(DSP), 중앙 프로세싱 유닛 (CPU), 마이크로컨트롤러, 주문형 집적 회로(ASIC), 필드-프로그램 가능한 게이트 어레이(FPGA), 프로그램 가능한 로직 디바이스, 이산 게이트 또는 트랜지스터 로직 컴포넌트, 이산 하드웨어 컴포넌트, 또는 이들의 임의의 조합)을 포함할 수 있다. 일부 경우들에서, 프로세서(2030)는 메모리 제어기를 사용하여 메모리 어레이를 동작시키도록 구성될 수 있다. 다른 경우에, 메모리 제어기는 프로세서(2030)에 통합될 수 있다. 프로세서(2030)는 메모리에 저장된 컴퓨터 판독 가능한 명령을 실행하여 다양한 기능(예를 들어, 활성 경계 퀼트 아키텍처 메모리를 지원하는 기능 또는 태스크)을 수행하도록 구성될 수 있다.
I/O 제어기 (2035)는 디바이스(2005)의 입력 및 출력 신호들을 관리할 수 있다. I/O 제어기(2035)는 또한 디바이스(2005)로 통합되지 않은 주변 기기들을 관리할 수 있다. 일부 경우들에서, I/O 제어기(2035)은 외부 주변 기기로의 물리적 연결 또는 포트를 나타낼 수 있다. 일부 경우들에서, I/O 제어기(2035)는 IOS®, ANDROID®, MS-DOS®, MS-WINDOWS®, OS/2®, 유닉스®, 리눅스®, 또는 다른 공지된 운영 체제와 같은 운영 체제를 이용할 수 있다.
주변 컴포넌트들(2040)은 임의의 입력 또는 출력 디바이스 또는 이러한 디바이스들에 대한 인터페이스를 포함할 수 있다. 예들은 디스크 제어기, 사운드 제어기, 그래픽 제어기, 이더넷 컨트롤러, 모뎀, USB(universal serial bus) 제어기, 직렬 또는 병렬 포트 또는 PCI(peripheral component interconnect) 또는 AGP(accelerated graphics port)) 슬롯과 같은 주변기기 카드 슬롯들을 포함할 수 있다.
입력(2045)은 디바이스(2005) 또는 그것의 컴포넌트들로 입력을 제공하는 디바이스(2005)에 외부의 디바이스 또는 신호를 나타낼 수 있다. 이것은 사용자 인터페이스 또는 다른 디바이스와 또는 그것들 간의 인터페이스가 포함될 수 있다. 몇몇 경우에, 입력 (2045)는 I/O 제어기 (2035)에 의해 관리될 수 있고, 주변기기 컴포넌트 (2040)를 통해 디바이스 (2005)와 상호 작용할 수 있다.
출력(2050)은 또한 디바이스(2005) 또는 임의의 그것의 컴포넌트들로부터 출력을 수신하도록 구성된 디바이스(2005)에 외부의 디바이스 또는 신호를 나타낼 수 있다. 출력(2050)의 예들은 디스플레이, 오디오 스피커, 프린팅 디바이스, 다른 프로세서 또는 인쇄 회로 기판 등을 포함할 수 있다. 일부 경우들에서, 출력 (2050)는 주변 컴포넌트(들)(2040)를 통해 디바이스(2005)와 인터페이스하는 주변기기 엘리먼트일 수 있다. 일부 경우들에서, 출력(2050)는 I/O 제어기(2035)에 의해 관리될 수 있다.
디바이스(2005)의 컴포넌트는 그 기능을 수행하기 위해 디자인된 회로부를 포함할 수 있다. 이는 본 출원에서 설명된 기능을 수행하도록 구성된, 예를 들어, 전도성 라인, 트랜지스터, 커패시터, 인덕터, 저항기, 증폭기, 또는 다른 활성 또는 비활성 엘리먼트와 같은 다양한 회로 엘리먼트를 포함할 수 있다. 디바이스(2005)는 컴퓨터, 서버, 랩톱 컴퓨터, 노트북 컴퓨터, 태블릿 컴퓨터, 이동 전화, 웨어러블 전자 디바이스, 퍼스널 전자 디바이스 등일 수 있다. 또는 디바이스(2005)는 이러한 디바이스의 일부 또는 엘리먼트일 수 있다.
일부 예들에서, 디바이스(2005)는 액세스 동작을 위해, 기판 층의 제 1 경계 부분 및 제 2 경계 부분 위에 위치된 메모리 셀들의 어레이의 영역을 식별하기 위한 수단을 포함할 수 있다. 일부 예들에서, 디바이스는 상기 메모리 셀들이 위치된 경계 부분의 컬럼 디코더들과 함께 제 1 복수의 디코더들, 제 2 복수의 디코더들 또는 제 3 복수의 디코더들의 디코더를 이용하여 상기 식별된 영역의 메모리 셀들에 대한 액세스 동작을 실행하기 위한 수단을 포함할 수 있다.
일부 예들에서, 디바이스(2005)는 액세스 동작을 위해, 메모리 셀들의 어레이의 적어도 하나의 메모리 셀을 식별하기 위한 수단으로서, 상기 적어도 하나의 메모리 셀은 제 3 복수의 디코더들의 디코더와 결합되는, 상기 식별하기 위한 수단을 포함할 수 있다. 일부 예들에서, 디바이스(2005)는 상기 적어도 하나의 메모리 셀을 식별하는데 적어도 부분적으로 기초하여 상기 적어도 하나의 메모리 셀이 위치되는 경계 부분의 컬럼 디코더와 함께 제 3 복수의 디코더들의 디코더를 이용하여 상기 적어도 하나의 셀을 액세스하기 위한 수단을 포함할 수 있다. 일부 예들에서, 디바이스(2005)는 상기 적어도 하나의 메모리 셀을 식별하는데 적어도 부분적으로 기초하여 적어도 하나의 메모리 셀 및 상기 제 3 복수의 디코더들의 디코더와 결합된 액세스 라인을 활성화하기 위한 수단을 포함할 수 있다. 일부 예들에서, 디바이스(2005)는 상기 액세스 라인을 활성화하는데 적어도 부분적으로 기초하여 상기 경계 부분의 컬럼 디코더와 결합된 컬럼을 활성화하기 위한 수단을 포함할 수 있다.
일부 예들에서, 디바이스(2005)는 제 1 경계 부분의 제 1 복수의 영역들과 관련된 제 1 인덱스 세트를 구성하기 위한 수단을 포함할 수 있고, 상기 제 1 복수의 영역들의 각각의 영역은 적어도 하나의 메모리 셀의 식별에 적어도 부분적으로 기초하여 컬럼 어드레스의 서브 세트를 나타내는 인덱스로 할당된다. 일부 예들에서, 디바이스(2005)는 제 2 경계 부분의 제 2 복수의 영역들과 관련된 제 2 인덱스 세트를 구성하기 위한 수단을 포함할 수 있고, 상기 제 2 복수의 영역들의 각각의 영역은 적어도 하나의 메모리 셀의 식별에 적어도 부분적으로 기초하여 컬럼 어드레스의 서브 세트를 나타내는 인덱스로 할당된다. 일부 예들에서, 디바이스(2005)는 상기 제 1 인덱스 세트 및 상기 제 2 인덱스 세트를 구성하는 것에 적어도 부분적으로 기초하여 상기 제 1 복수의 영역들 및 상기 제 2 복수의 영역들과 동일한 인덱스를 갖는 영역들을 복수의 영역 그룹들로 그룹화하기 위한 수단을 포함할 수 있고, 상기 그룹화는 상기 복수의 영역 그룹들의 각각의 그룹으로부터 동일한 수의 출력들을 생성한다. 일부 예들에서, 디바이스(2005)는 그룹화에 적어도 부분적으로 기초하여 상기 복수의 영역 그룹들 중 적어도 하나의 그룹을 식별하기 위한 수단을 포함할 수 있다. 일부 예들에서, 디바이스(2005)는 상기 적어도 하나의 그룹의 식별에 적어도 부분적으로 기초하여 상기 적어도 하나의 그룹 내의 컬럼 어드레스들에 의해 식별된 상기 제 1 경계 부분의 컬럼 디코더들과 함께 상기 제 1 복수의 디코더들의 제 1 서브 세트를 이용하여 상기 적어도 하나의 그룹과 관련된 복수의 메모리 셀들을 액세스하기 위한 수단을 포함할 수 있다.
도 21은 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 액세스 동작 관리기(2115)의 블록도(2100)를 도시한다. 액세스 동작 관리기(2115)는 도 20을 참조하여 설명한 액세스 동작 관리기(2015)의 실시예들의 예일 수 있다. 액세스 동작 관리기(2115)는 바이어싱 컴포넌트(2120), 타이밍 컴포넌트 (2125), 메모리 셀 관리기(2130), 디코더 관리기(2135), 액세스 라인 관리기 (2140), 및 부분 관리기(2145)를 포함할 수 있다. 각각의 이들 모듈들은 직접 또는 간접적으로, 서로와 통신할 수 있다 (예를 들어, 하나 이상의 버스들을 통해).
메모리 셀 관리기(2130)는 기판 층의 제 1 경계 부분 및 제 2 경계 부분에 오버레이하는 메모리 셀들의 어레이의 적어도 하나의 셀을 식별할 수 있고, 상기 어레이의 메모리 셀들은 복수의 액세스 라인을 통해 상기 제 1 경계 부분의 제 1 복수의 디코더들, 상기 제 2 경계 부분의 제 2 복수의 디코더들, 상기 기판 층의 코어 부분의 제 3 복수의 디코더들에 결합되고, 상기 제 1 복수의 디코더들은 상기 제 1 경계 부분에 오버레이하는 상기 어레이의 메모리 셀과 관련된 복수의 컬럼 디코더들을 포함하며, 상기 제 2 복수의 디코더들은 상기 제 2 경계 부분에 오버레이하는 상기 어레이의 메모리 셀들과 관련된 복수의 컬럼 디코더들을 포함한다.
디코더 관리기(2135)는 상기 코어 부분, 상기 제 1 경계 부분 및 상기 제 2 경계 부분의 디코더들을 이용하여 적어도 하나의 셀을 액세스할 수 있다.
액세스 라인 관리기(2140)는 로우 라인 또는 컬럼 라인과 같은 액세스 라인을 관리하도록 구성될 수 있다. 일부 경우들에서, 액세스 라인 관리기는 상기 적어도 하나의 셀이 위치된 경계 부분의 컬럼 디코더와 함께 상기 제 1 경계 부분의 상기 제 1 복수의 디코더들 중 하나, 상기 제 2 경계 부분의 상기 제 2 복수의 디코더들 중 하나, 또는 상기 코어 부분의 상기 제 3 복수의 디코더들 중 하나를 사용하여 적어도 하나의 셀을 액세스한다.
부분 관리기(2145)는 메모리 디바이스의 다양한 파트들을 관리하도록 구성될 수 있다. 일부 경우들에서, 적어도 하나의 셀을 액세스하는 단계는 적어도 하나의 셀과 제 1 경계 부분 또는 제 2 경계 부분 또는 코어 부분의 디코더 중 하나의 디코더 사이에 결합된 액세스 라인 및 적어도 하나의 셀이 위에 위치되는 경계 부분의 컬럼 디코더에 연결된 컬럼을 활성화하는 단계를 포함한다. 일부 경우들에서, 적어도 하나의 셀을 액세스하는 단계는 기판 층의 제 1 경계 부분과 중첩하는 메모리 셀의 어레이를 액세스하는 단계, 기판 층의 제 2 경계 부분과 중첩하는 메모리 셀의 어레이를 액세스하는 단계 및 기판 층의 코어 부분과 중첩하는 메모리 셀의 어레이를 액세스하는 단계를 포함한다.
도 22는 본 발명의 실시예에 따른 활성 경계 퀼트 아키텍처 메모리를 지원하는 방법(2200)을 예시하는 흐름도를 도시한다. 방법 (2200)의 동작은 본 개시에서 설명된 메모리 제어기 (140) 또는 그 컴포넌트에 의해 구현될 수 있다. 예를 들어, 방법 (2200)의 동작은 도 20 및 21를 참조하여 설명된 액세스 동작 관리기에 의해 수행될 수 있다. 일부 예들에서, 메모리 제어기(140)는 후술된 기능들을 수행하기 위해 디바이스의 기능 엘리먼트들을 제어하기 위한 코드 세트를 실행할 수 있다. 추가적으로 또는 대안으로, 메모리 제어기(140)는 특수 목적 하드웨어를 사용하여 이하에 설명되는 기능들 중 일부를 수행할 수 있다.
일부 경우들에서, 방법은 기판 층의 제 1 경계 부분 및 제 2 경계 부분에 오버레이하는 메모리 셀들의 어레이의 적어도 하나의 셀을 식별하는 단계를 또한 포함할 수 있고, 상기 어레이의 메모리 셀들은 복수의 액세스 라인을 통해 상기 제 1 경계 부분의 제 1 복수의 디코더들, 상기 제 2 경계 부분의 제 2 복수의 디코더들, 상기 기판 층의 코어 부분의 제 3 복수의 디코더들에 결합되고, 상기 제 1 복수의 디코더들은 상기 제 1 경계 부분에 오버레이하는 상기 어레이의 메모리 셀과 관련된 복수의 컬럼 디코더들을 포함하며, 상기 제 2 복수의 디코더들은 상기 제 2 경계 부분에 오버레이하는 상기 어레이의 메모리 셀들과 관련된 복수의 컬럼 디코더들을 포함한다. 일부 경우들에서, 방법은 또한 상기 적어도 하나의 셀이 위치된 경계 부분의 컬럼 디코더와 함께 상기 제 1 경계 부분의 상기 제 1 복수의 디코더들 중 하나, 상기 제 2 경계 부분의 상기 제 2 복수의 디코더들 중 하나, 또는 상기 코어 부분의 상기 제 3 복수의 디코더들 중 하나를 사용하여 적어도 하나의 셀을 액세스하는 단계를 포함할 수 있다.
일부 경우들에서, 상기 기판 층은 상기 코어 부분, 상기 제 1 경계 부분, 상기 제 2 경계 부분 및 상기 제어 회로 부분을 포함하고, 상기 코어 부분은 제 1 보더(border) 및 상기 제 1 보더에 대향하여 위치된 제 2 보더를 포함하고, 상기 제 1 보더는 상기 제 1 경계 부분에 인접하고, 상기 제 2 보더는 상기 제 2 경계 부분에 인접하고, 상기 메모리 셀들의 어레이는 상기 기판 층의 상기 제 1 경계 부분 및 상기 제 2 경계 부분의 적어도 일부 및 상기 코어 부분에 오버레이하고; 상기 기판 층의 상기 코어 부분은 각각이 컴포넌트들의 공통 구성을 포함하는 복수의 섹션들을 포함하고, 상기 코어 부분의 각각의 섹션은 컬럼 어드레스들의 서브 세트를 나타내기 위해 각각 인덱스되는 복수의 영역들을 포함하고; 상기 기판 층의 상기 제 1 경계 부분은 각각이 상기 제 1 경계 부분의 다른 섹션들과 동일한 구성의 컴포넌트들을 포함하는 복수의 섹션들을 포함하고, 상기 제 1 경계 부분의 섹션들은 상기 코어 부분의 섹션들과 상이한 구성의 컴포넌트들을 갖고, 상기 제 1 경계 부분의 각각의 섹션은 컬럼 어드레스의 서브 세트를 나타내기 위해 각각 인덱스되는 복수의 영역들을 포함하며; 및 상기 기판 층의 상기 제 2 경계 부분은 각각이 상기 제 2 경계 부분의 다른 섹션들과 동일한 구성의 컴포넌트들을 포함하는 복수의 섹션들을 포함하고, 상기 제 2 경계 부분의 섹션들은 상기 코어 부분의 섹션들 및 상기 제 1 경계 부분의 섹션들과 상이한 구성의 컴포넌트들을 갖고, 상기 제 2 경계 부분의 각각의 섹션은 컬럼 어드레스의 서브 세트를 나타내기 위해 각각 인덱스되는 복수의 영역들을 포함한다.
일부 경우들에서, 적어도 하나의 셀을 액세스하는 단계는 적어도 하나의 셀과 제 1 경계 부분 또는 제 2 경계 부분 또는 코어 부분의 디코더 중 하나의 디코더 사이에 결합된 액세스 라인 및 적어도 하나의 셀이 위에 위치되는 경계 부분의 컬럼 디코더에 연결된 컬럼을 활성화하는 단계를 포함한다. 일부 경우들에서, 적어도 하나의 셀을 액세스하는 단계는 기판 층의 제 1 경계 부분에 오버레이하는 메모리 셀의 어레이를 액세스하는 단계, 기판 층의 제 2 경계 부분에 오버레이하는 메모리 셀의 어레이를 액세스하는 단계 및 기판 층의 코어 부분에 오버레이하는 메모리 셀의 어레이를 액세스하는 단계를 포함한다. 일부 경우들에서, 방법은 상기 제 1 경계 부분, 상기 제 2 경계 부분 및 상기 코어 부분과 동일한 인덱스를 갖는 적어도 하나의 영역들의 그룹을 식별하는 단계; 및 적어도 하나의 그룹내의 컬럼 어드레스들에 의해 식별된 컬럼 디코더들과 함께 상기 제 1 복수의 디코더들 중 하나, 상기 제 2 복수의 디코더들 중 하나 또는 상기 제 3 복수의 디코더들 중 하나를 이용하여 상기 적어도 하나의 그룹과 관련된 복수의 메모리 셀들을 액세스하는 단계를 더 포함한다. 일부 경우들에서, 방법은 적어도 하나의 그룹을 포함하는 복수의 그룹에 대한 영역과 관련된 인덱스를 스크램블링하는 단계를 더 포함하며, 상기 스크램블링은 복수의 그룹 전체에 걸쳐 일정한 수의 출력들을 생성한다.
블록(2205)에서, 메모리 제어기(140)는 기판 층의 제 1 경계 부분 및 제 2 경계 부분에 오버레이하는 메모리 셀들의 어레이의 적어도 하나의 셀을 식별할 수 있고, 상기 어레이의 메모리 셀들은 복수의 액세스 라인을 통해 상기 제 1 경계 부분의 제 1 복수의 디코더들, 상기 제 2 경계 부분의 제 2 복수의 디코더들, 상기 기판 층의 코어 부분의 제 3 복수의 디코더들에 결합되고, 상기 제 1 복수의 디코더들은 상기 제 1 경계 부분에 오버레이하는 상기 어레이의 메모리 셀과 관련된 복수의 컬럼 디코더들을 포함하며, 상기 제 2 복수의 디코더들은 상기 제 2 경계 부분에 오버레이하는 상기 어레이의 메모리 셀들과 관련된 복수의 컬럼 디코더들을 포함한다. 블록(2205)의 동작은 도면들 1 내지 21를 참조하여 설명된 방법에 따라 수행될 수 있다. 어떤 예들에서, 블록들(2205)의 동작들의 실시예 들은 도 21를 참조하여 설명된 메모리 셀 관리기에 의해 수행될 수 있다.
블록(2210)에서, 메모리 제어기(140)는 상기 적어도 하나의 셀이 위치된 경계 부분의 컬럼 디코더와 함께 상기 제 1 경계 부분의 상기 제 1 복수의 디코더들 중 하나, 상기 제 2 경계 부분의 상기 제 2 복수의 디코더들 중 하나, 또는 상기 코어 부분의 상기 제 3 복수의 디코더들 중 하나를 사용하여 적어도 하나의 셀을 액세스할 수 있다. 블록(2210)의 동작은 도면들 1 내지 21를 참조하여 설명된 방법에 따라 수행될 수 있다. 어떤 예들에서, 블록들(2210)의 동작들의 실시예 들은 도 21를 참조하여 설명된 디코더 관리기에 의해 수행될 수 있다.
전술한 방법은 가능한 구현예를 설명하고, 동작 및 단계가 재배열되거나 변경될 수 있고 다른 구현이 가능하다는 점에 유의해야 한다. 더욱이, 둘 이상의 방법으로부터의 피처 또는 단계가 결합될 수 있다.
본 출원에 설명된 정보 및 신호는 임의의 다양한 상이한 기술 및 기법을 사용하여 표현될 수 있다. 예를 들어, 설명 전반에 걸쳐 참조될 수 있는 데이터, 지시, 명령, 정보, 신호, 비트, 심벌 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 이들의 조합에 의해 표현될 수 있다. 일부 도면은 신호를 단일 신호로 예시할 수 있다; 그러나, 신호는 신호들의 버스를 나타낼 수 있음을 당업자는 이해할 것이며, 여기서 버스는 다양한 비트 폭을 가질 수 있다.
용어 "전자 통신(electronic communication)"은 컴포넌트 간의 전자 흐름을 지원하는 컴포넌트 간의 관계를 지칭한다. 이것은 컴포넌트 간의 직접 연결이 포함될 수도 있거나 또는 중간 컴포넌트가 포함될 수 있다. 전자 통신에 컴포넌트들은 전자 또는 신호를 능동적으로 교환할 수 있거나(예를 들어, 여자된 회로내) 또는 전자 또는 신호 능동적으로 교환하지 않을 수 있다 (예를 들어, 비 여자된 회로) 그러나, 회로가 여자된 경우 전자 또는 신호들을 교환하도록 구성 및 동작 가능할 수 있다. 예를 들어, 스위치(예를 들어, 트랜지스터)를 통해 물리적으로 연결된 두 개의 컴포넌트는 스위치의 상태(즉, 개방 또는 폐쇄)에 관계없이 전자 통신 상태에 있다.
용어 "절연된(isolated)"는 전자가 그것들 사이에서 현재는 흐르게 할 수 없는 컴포넌트 사이의 관계를 지칭하고; 컴포넌트는 그것들 사이에서 개방 회로가 있는 경우 서로 절연된다. 예를 들어, 스위치에 의해 물리적으로 연결된 두 개의 컴포넌트는 스위치가 개방될 때 서로 절연될 수 있다.
본 개시에서 사용되는, 용어 "단락(shorting)"은 전도성 경로가 문제의 두 컴포넌트 사이에 하나의 중간 컴포넌트의 활성화를 통해 컴포넌트 간에 설정된 컴포넌트들 사이의 관계를 지칭한다. 예를 들어, 제 2 컴포넌트에 단락된 제 1 컴포넌트는 2 개의 컴포넌트 사이의 스위치가 폐쇄될 때 제 2 컴포넌트와 전자를 교환할 수 있다. 따라서, 단락은 전자 통신중인 컴포넌트 (또는 라인) 사이에서 전하의 흐름을 가능하게 하는 동적 작동일 수 있다.
메모리 디바이스(100)를 포함하여, 본 출원에 논의된 디바이스들은 실리콘(Si), 게르마늄, 실리콘-게르마늄 합금, 갈륨 아세나이드(GaAs), 갈륨 나이트 라이드(GaN) 등과 같은 반도체 기판 상에 형성될 수 있다. 일부 경우들에서, 기판은 반도체 웨이퍼이다. 다른 경우들에서, 기판은 실리콘-온-절연체(SOI) 기판, 예컨대, 실리콘-온-유리 (SOG) 또는 실리콘-온-사파이어(SOS), 또는 다른 기판상에 반도체 재료들의 에피택셜 층들일 수 있다. 기판의 전도성 또는 기판의 서브 영역들은 한정되는 것은 아니지만, 인, 붕소 또는 비소를 포함하는 다양한 화학 종을 사용하여 도핑함으로써 제어될 수 있다. 도핑은 기판의 초기 형성 또는 성장, 이온 주입 또는 임의의 다른 도핑 수단에 의해 수행될 수 있다.
칼코게나이드 재료는 원소들 S, Se 및 Te 중 적어도 하나를 포함하는 재료 또는 합금일 수 있다. 본 출원에서 논의된 상 변화 재료는 칼코게나이드 재료일 수 있다. 칼코게나이드 재료들 포함할 수 있다 합금s ofS, Se, Te, Ge, As, Al, Sb, Au, 인듐 (In), 갈륨 (Ga), tin (Sn), 비스무트 (Bi), 팔라듐 (Pd), 코발트 (Co), 산소 (O), 은 (Ag), 니켈 (Ni), 백금 (Pt). 예를 들어, 칼코게나이드 재료 및 합금은 Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 또는 Ge-Te-Sn-Pt를 포함할 수 있지만, 이것에 한정되지는 않는다. 본 출원에서 하이픈으로 표시된 화학 조성 표기법은 특정 화합물 또는 합금에 포함된 원소를 나타내며, 표시된 원소를 포함하는 모든 화학 양론을 나타내도록 의도된다. 예를 들어, Ge-Te는 GexTey를 포함할 수 있고, 여기서, x 및 y는 임의의 양의 정수일 수 있다. 가변 저항 재료들의 다른 예는 이원 금속 산화물 재료 또는 둘 이상의 금속, 예를 들어 전이 금속, 알칼리 토금속 및/또는 희토류 금속을 포함하는 혼합 된 원자가 산화물을 포함할 수 있다. 실시예들은 특정 가변 저항 재료 또는 메모리 셀의 메모리 소자와 관련된 재료로 제한되지 않는다. 예를 들어, 가변 저항 재료의 다른 예가 메모리 소자를 형성하는데 사용될 수 있고, 예를 들어, 그 중에서도 칼코게나이드 재료, 거대 자기 저항 재료 또는 폴리머 기반 재료를 포함할 수 있다.
본 출원에서 논의된 트랜지스터 또는 트랜지스터들은 전계 효과 트랜지스터(FET)를 대표할 수 있고, 소스, 드레인 및 게이트를 포함하는 3 단자 디바이스를 포함할 수 있다. 단자는 전도성 재료, 예를 들어, 금속을 통해 다른 전자 엘리먼트에 연결될 수 있다. 소스 및 드레인은 전도성일 수 있고, 고농도 도핑된, 예를 들어, 축퇴된 반도체 영역을 포함할 수 있다. 소스 및 드레인은 저농도(lightly) 도핑된 반도체 영역 또는 채널에 의해 분리될 수 있다. 만약 채널이 n 형(즉, 다수 캐리어가 전자인 경우)인 경우, FET는 n 형 FET로 지칭될 수 있다. 채널이 p 형(즉, 다수 캐리어가 홀인 경우)인 경우, FET는 p 형 FET로 지칭될 수 있다. 채널은 절연 게이트 산화물에 의해 캡핑될 수 있다. 채널 전도성은 게이트에 전압을 인가함으로써 제어될 수 있다. 예를 들어, n 형 FET 또는 p 형 FET에 개별적의 양 전압 또는 음 전압을 인가하면 채널이 전도성이 될 수 있다. 트랜지스터는 트랜지스터의 임계 전압보다 크거나 같은 전압이 트랜지스터 게이트에 인가될 때 "온" 또는 "활성화" 될 수 있다. 트랜지스터의 임계 전압보다 낮은 전압이 트랜지스터 게이트에 인가될 때, 트랜지스터는 "오프" 또는 "비활성화" 될 수 있다.
첨부된 도면과 관련하여 본 출원에서 설명된 설명은 예시적인 구성을 설명하고 청구 범위의 범위 내에 있거나 구현될 수 있는 모든 예들을 나타내지는 않는다. 본 출원에서 사용된 용어 "예시적인"는 "예시, 인스턴스 또는 예증으로서의 역할을 하는"을 의미하는 것이지 "바람직한" 또는 "다른 예들에 비하여 유리한" 것을 의미하지는 않는다. 상세한 설명은 설명된 기술들의 이해를 제공하기 위한 특정 세부 사항을 포함한다. 그러나 이러한 기술은 이러한 특정 세부 사항 없이도 실행될 수 있다. 일부 경우들에서, 주지의 구조들 및 디바이스들은 설명된 예들의 개념들을 모호하게하는 것을 피하기 위해 블록도 형태로 도시된다.
첨부된 도면에서, 유사한 컴포넌트 또는 피처는 동일한 참조 라벨을 가질 수 있다. 더구나, 동일한 유형의 다양한 컴포넌트는 유사한 컴포넌트를 구별하는 대시(dash) 및 제 2 라벨에 의해 참조 레이블을 따라서 구별될 수 있다. 제 1 참조 라벨만이 명세서에서 사용되는 경우, 제 2 참조 라벨과 무관하게 동일한 제 1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 하나에 설명이 적용될 수 있다.
본 출원에 설명된 정보 및 신호는 임의의 다양한 상이한 기술 및 기법을 사용하여 표현될 수 있다. 예를 들어, 명세서 전반에 걸쳐 참조될 수 있는 데이터, 지시, 명령, 정보, 신호, 비트, 심벌 및 칩은 전압, 전류, 전자기파, 자기장 또는 입자, 광학 필드 또는 입자, 또는 이들의 조합에 의해 표현될 수 있다.
본 출원의 개시와 관련하여 설명된 다양한 예시적인 블록들 및 모듈들은 본 출원에 기술된 기능을 수행하도록 디자인된 범용 프로세서, DSP, ASIC, FPGA 또는 다른 프로그램 가능 로직 디바이스, 이산 게이트 또는 트랜지스터 로직, 이산 하드웨어 컴포넌트들 또는 이들의 임의의 조합으로 구현되거나 또는 수행될 수 있다. 범용 프로세서는 마이크로 프로세서일 수 있지만, 대안적으로, 프로세서는 임의의 통상의 프로세서, 제어기, 마이크로 제어기 또는 상태 머신일 수 있다. 프로세서는 컴퓨팅 디바이스(예를 들어, 디지털 신호 프로세서(DSP) 및 마이크로 프로세서, 다중 마이크로 프로세서, DSP 코어와 관련된 하나 이상의 마이크로 프로세서 또는 기타 다른 구성의 조합)로 구현될 수도 있다.
본 출원에서 설명된 기능들은 하드웨어, 프로세서에 의해 실행되는 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 프로세서에 의해 실행되는 소프트웨어로 구현되는 경우, 기능들은 컴퓨터 판독 가능 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나 전송될 수 있다. 다른 예들 및 구현예는 본 개시 및 첨부된 청구 범위의 범위 내에 있다. 예를 들어, 소프트웨어의 특성으로 인해, 전술한 기능은 프로세서, 하드웨어, 펌웨어, 하드와이어링 또는 이들의 임의의 조합에 의해 실행되는 소프트웨어를 사용하여 구현될 수 있다. 기능들을 구현하는 피처들은 또한 기능들의 부분들이 상이한 물리적 위치들에서 구현되도록 분포되는 것을 포함하여 다양한 위치에 물리적으로 위치될 수 있다. 또한, 청구항들을 포함한, 본 출원에서 사용되는, 아이템들의 리스트(예를 들면, "~ 중 적어도 하나" 또는 " ~ 중 하나 이상"과 같은 구절에 의해 시작된 아이템들의 리스트)에서 사용되는 "또는"은 예를 들면, A, B, 또는 C 중 적어도 하나의 리스트가 A 또는 B 또는 C 또는 AB 또는 AC 또는 BC 또는 ABC(즉, A 및 B 및 C)를 의미하도록 포괄적 리스트를 나타낸다. 또한, 본 출원에 사용되는, 어구 "~에 기초한"는 폐쇄된 조건 세트에 대한 참조로 해석되어서는 안 된다. 예를 들어, "조건 A에 기초한" 것으로 설명된 예시적인 단계는 본 개시의 범위를 벗어나지 않고 조건 A 및 조건 B 둘 모두에 기초할 수 있다. 다시 말해서, 본 출원에 사용되는, 어구 "에 기초한"는 "적어도 부분적으로 기초를 두어"라는 구절과 동일한 방식으로 해석되어야 한다.
컴퓨터 판독 가능 매체는 컴퓨터 프로그램을 한 장소에서 다른 장소로 전송하는 것을 용이하게 하는 임의의 매체를 포함하는 비 일시적 컴퓨터 저장 매체 및 통신 매체 모두를 포함한다. 비 일시적 저장 매체는 범용 또는 특수 목적 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체일 수 있다. 예를 들어, 제한없이, 비 제한적인 컴퓨터 판독 가능 매체는 RAM, ROM, 전기적 소거 가능 프로그램 가능 판독 전용 메모리(EEPROM), 콤팩트 디스크(CD) ROM 또는 다른 광 디스크 저장 디바이스, 자기 디스크 스토리지 또는 다른 자기 저장 디바이스 또는 명령 또는 데이터 구조의 형태로 원하는 프로그램 코드 수단을 운반 또는 저장하는데 사용될 수 있고 범용 또는 특수 목적 컴퓨터 또는 범용 컴퓨터에 의해 액세스될 수 있는 임의의 다른 비 일시적인 매체를 포함할 수 있다. 또한, 임의의 연결은 적절하게 컴퓨터 판독 가능 매체로 지칭된다. 예를 들어, 동축 케이블, 광 파이버 케이블, 이중와선, 디지털 가입자 회선(DSL) 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술을 사용하여 웹 사이트, 서버 또는 기타 원격 소스에서 소프트웨어가 전송되는 경우 동축 케이블, 광 파이버 케이블, 이중와선, 디지털 가입자 회선(DSL) 또는 적외선, 라디오 및 마이크로파와 같은 무선 기술은 매체의 정의에 포함된다. 본 출원에서 사용되는 디스켓(disk) 및 디스크(disc)는 CD, 레이저 디스크, 광 디스크, DVD(디지털 다기능 디스크), 플로피 디스크 및 블루레이 디스크를 포함하며 여기서, 디스켓은 일반적으로 데이터를 자기적으로 재생하며 한편 디스크는 레이저로 광학적으로 데이터를 재생한다. 상기의 조합은 또한 컴퓨터 판독 가능 매체의 범위 내에 포함된다.
본 명세서의 설명은 당업자가 본 발명을 제조 또는 사용할 수 있도록 제공된다. 당해 기술 분야의 당업자는 본 개시에 대한 다양한 수정을 쉽게 알 수 있을 것이며, 본 출원에 정의된 포괄적인 원리는 본 개시의 범위를 벗어나지 않고 다른 변형에 적용될 수 있다. 따라서, 본 개시는 본 출원에서 설명된 예 및 디자인에 한정되지 않고, 본 출원에 개시된 원리 및 새로운 피처들과 일치하는 가장 넓은 범위가 부여될 것이다.
Claims (19)
- 전자 메모리 디바이스에 있어서,
코어 부분, 경계 부분들 및 제어 회로 부분을 포함하는 기판 층으로서, 상기 코어 부분은 제 1 보더(border) 및 상기 제 1 보더에 대향하여 위치된 제 2 보더를 포함하고, 상기 제 1 보더는 제 1 경계 부분에 인접하고, 상기 제 2 보더는 제 2 경계 부분에 인접하고, 상기 제 1 경계 부분은 제 1 구성을 갖는 제 1 복수의 디코더들을 포함하고, 상기 제 2 경계 부분은 제 2 구성을 갖는 제 2 복수의 디코더들을 포함하고, 상기 코어 부분은 제 3 구성을 갖는 제 3 복수의 디코더들을 포함하며, 상기 제어 회로 부분은 상기 제 1 복수의 디코더들, 상기 제 2 복수의 디코더들, 및 상기 제 3 복수의 디코더들과 배타적인, 상기 기판 층; 및
상기 기판 층의 상기 제 1 경계 부분 및 상기 제 2 경계 부분의 적어도 일부 및 상기 코어 부분에 오버레이하는 메모리 셀들의 어레이로서, 상기 어레이의 메모리 셀들은 복수의 액세스 라인들을 통하여 상기 제 1 복수의 디코더들, 상기 제 2 복수의 디코더들, 및 상기 제 3 복수의 디코더들과 결합되는, 상기 메모리 셀들의 어레이를 포함하고,
상기 기판 층의 상기 제 1 경계 부분에 오버레이하는 상기 메모리 셀들의 어레이의 부분은 상기 제 1 경계 부분의 컬럼 디코더들 및 상기 제 1 복수의 디코더들 또는 상기 제 3 복수의 디코더들 중 하나와 관련되고, 상기 기판 층의 상기 제 2 경계 부분에 오버레이하는 상기 메모리 셀들의 어레이의 일부는 상기 제 2 경계 부분의 컬럼 디코더들 및 상기 제 2 복수의 디코더들 또는 상기 제 3 복수의 디코더들 중 하나와 관련되는, 전자 메모리 디바이스. - 제 1 항에 있어서,
상기 제 3 복수의 디코더들 중 적어도 하나의 디코더는 상기 제 1 경계 부분 또는 상기 제 2 경계 부분에 오버레이하는 상기 어레이의 메모리 셀과 결합되고, 상기 제 1 복수의 디코더들 중 적어도 하나의 디코더는 상기 코어 부분에 오버레이하는 상기 어레이의 메모리 셀과 결합되고, 상기 제 2 복수의 디코더들 중 적어도 하나의 디코더는 상기 코어 부분에 오버레이하는 상기 어레이의 메모리 셀과 결합되는, 전자 메모리 디바이스. - 제 1 항에 있어서,
상기 코어 부분은 복수의 섹션들을 포함하고, 상기 코어 부분의 각각의 섹션은 제 1 방향의 제 1 치수 및 상기 제 1 방향과 직교하는 제 2 방향의 제 2 치수에 의해 정의되며; 및
상기 제 1 경계 부분 및 상기 제 2 경계 부분, 각각은 복수의 섹션들을 포함하고, 상기 제 1 경계 부분 및 상기 제 2 경계 부분의 각각의 섹션은 상기 제 1 방향의 제 3 치수 및 상기 제 2 방향의 제 4 치수에 의해 정의되고, 상기 제 3 치수는 상기 제 1 치수보다 작거나 같고, 상기 제 4 치수는 상기 제 2 치수와 동일한, 전자 메모리 디바이스. - 제 3 항에 있어서,
제 1 경계 부분의 상기 제 3 치수는 상기 제 2 경계 부분의 상기 제 3 치수와 상이한, 전자 메모리 디바이스. - 제 3 항에 있어서,
상기 제 1 경계 부분의 적어도 하나의 섹션은 제 1 수의 디코더들을 포함하고, 상기 제 2 경계 부분의 적어도 하나의 섹션은 제 2 수의 디코더들을 포함하고, 상기 코어 부분의 적어도 하나의 섹션은 제 3 수의 디코더들을 포함하며, 상기 제 1 수는 상기 제 2 수보다 작거나 같고, 상기 제 3 수는 상기 제 2 수보다 크거나 같은, 전자 메모리 디바이스. - 제 5 항에 있어서,
상기 제 1 수의 디코더들 및 상기 제 2 수의 디코더들은 상기 제 3 수의 디코더들의 절반보다 작은, 전자 메모리 디바이스. - 제 5 항에 있어서,
상기 제 1 경계 부분의 디코더들은 제 1 복수의 컬럼 디코더들을 포함하고, 상기 제 2 경계 부분의 디코더들은 제 2 복수의 컬럼 디코더들을 포함하고, 상기 복수의 컬럼 디코더들 각각은 상기 제 1 경계 부분 및 상기 제 2 경계 부분 내의 대응하는 수의 디코더들에 비례하는, 전자 메모리 디바이스. - 제 1 항에 있어서,
상기 기판 층의 상기 제 1 경계 부분 및 상기 제 2 경계 부분에 오버레이하는 상기 어레이의 일부는 상기 기판 층의 상기 코어 부분에 오버레이하는 상기 어레이의 일부와 관련된 제 2 작동 목적과 다른 제 1 작동 목적과 관련되는, 전자 메모리 디바이스. - 제 1 항에 있어서,
상기 메모리 셀들의 어레이는 3 차원의 교차점 어레이를 포함하고, 상기 어레이 내의 각각의 셀은 직렬 구성의 선택기 디바이스 및 로직 저장 엘리먼트를 포함하는, 전자 메모리 디바이스. - 제 9 항에 있어서,
상기 선택기 디바이스는 양방향 스위칭 특성을 갖는 칼코게나이드 재료를 포함하고, 상기 로직 저장 엘리먼트는 결정질 특성에 적어도 부분적으로 기초한 저항을 갖는 다른 칼코게나이드 재료를 포함하는, 전자 메모리 디바이스. - 제 9 항에 있어서,
상기 선택기 디바이스는 박막 트랜지스터(TFT)를 포함하고, 상기 로직 저장 엘리먼트는 강유전성 재료를 갖는 컨테이너를 포함하는, 전자 메모리 디바이스. - 제 1 항에 있어서,
상기 코어 부분, 상기 제 1 경계 부분 및 상기 제 2 경계 부분은 CuA(CMOS under array)를 포함하는, 전자 메모리 디바이스. - 제 1 항에 있어서,
상기 제 1 보더를 가로 질러 연장되는 액세스 라인들의 제 1 서브 세트, 상기 액세스 라인들의 제 1 서브 세트는 상기 제 1 경계 부분에 오버레이하는 메모리 셀들과 결합되고, 상기 제 2 보더를 가로 질러 연장되는 액세스 라인들의 제 2 서브 세트를 더 포함하되, 상기 액세스 라인들의 제 2 서브 세트는 상기 제 2 경계 부분에 오버레이하는 메모리 셀들과 결합되고, 상기 액세스 라인들의 상기 제 1 서브 세트 중 적어도 하나의 액세스 라인은 상기 액세스 라인들의 제 1 서브 세트의 다른 액세스 라인들과 다른 길이를 갖고, 상기 액세스 라인들의 제 2 서브 세트의 적어도 하나의 액세스 라인은 상기 액세스 라인들의 제 1 서브 세트의 다른 액세스 라인과 다른 길이를 갖는, 전자 메모리 디바이스. - 방법에 있어서,
기판 층의 제 1 경계 부분 및 제 2 경계 부분에 오버레이하는 메모리 셀들의 어레이의 적어도 하나의 셀을 식별하는 단계로서, 상기 어레이의 메모리 셀들은 복수의 액세스 라인을 통해 상기 제 1 경계 부분의 제 1 복수의 디코더들, 상기 제 2 경계 부분의 제 2 복수의 디코더들, 상기 기판 층의 코어 부분의 제 3 복수의 디코더들에 결합되고, 상기 코어 부분은 제 1 보더(border) 및 상기 제 1 보더와 대향하는 제 2 보더를 갖고, 상기 제 1 보더는 상기 제 1 경계 부분에 인접하고, 상기 제 2 보더는 상기 제 2 경계 부분에 인접하고, 상기 제 1 복수의 디코더들은 제 1 구성을 갖고, 상기 제 2 복수의 디코더들은 제 2 구성을 갖고, 상기 제 3 복수의 디코더들은 제 3 구성을 갖고, 상기 제 1 복수의 디코더들, 상기 제 2 복수의 디코더들, 및 상기 제 3 복수의 디코더들은 제어 회로 부분과 배타적이며, 상기 기판 층의 상기 제 1 경계 부분에 오버레이하는 상기 메모리 셀들의 어레이의 부분은 상기 제 1 경계 부분의 컬럼 디코더들 및 상기 제 1 복수의 디코더들 또는 상기 제 3 복수의 디코더들 중 하나와 관련되고, 상기 기판 층의 상기 제 2 경계 부분에 오버레이하는 상기 메모리 셀들의 어레이의 일부는 상기 제 2 경계 부분의 컬럼 디코더들 및 상기 제 2 복수의 디코더들 또는 상기 제 3 복수의 디코더들 중 하나와 관련되는, 상기 식별하는 단계; 및
상기 제 1 경계 부분의 상기 제 1 복수의 디코더들 중 하나, 상기 제 2 경계 부분의 상기 제 2 복수의 디코더들 중 하나, 또는 상기 코어 부분의 상기 제 3 복수의 디코더들 중 하나를 사용하여 적어도 하나의 셀을 액세스하는 단계를 포함하는, 방법. - 제 14 항에 있어서, 상기 기판 층은,
상기 코어 부분, 상기 제 1 경계 부분, 상기 제 2 경계 부분 및 상기 제어 회로 부분을 포함하고, 상기 코어 부분은 제 1 보더 및 상기 제 1 보더에 대향하여 위치된 제 2 보더를 포함하고, 상기 제 1 보더는 상기 제 1 경계 부분에 인접하고, 상기 제 2 보더는 상기 제 2 경계 부분에 인접하고, 상기 메모리 셀들의 어레이는 상기 기판 층의 상기 제 1 경계 부분 및 상기 제 2 경계 부분의 적어도 일부 및 상기 코어 부분에 오버레이하고;
상기 기판 층의 상기 코어 부분은 각각이 컴포넌트들의 공통 구성을 포함하는 복수의 섹션들을 포함하고, 상기 코어 부분의 각각의 섹션은 컬럼 어드레스들의 서브 세트를 나타내기 위해 각각 인덱스되는 복수의 영역들을 포함하고;
상기 기판 층의 상기 제 1 경계 부분은 각각이 상기 제 1 경계 부분의 다른 섹션들과 동일한 구성의 컴포넌트들을 포함하는 복수의 섹션들을 포함하고, 상기 제 1 경계 부분의 섹션들은 상기 코어 부분의 섹션들과 상이한 구성의 컴포넌트들을 갖고, 상기 제 1 경계 부분의 각각의 섹션은 컬럼 어드레스의 서브 세트를 나타내기 위해 각각 인덱스되는 복수의 영역들을 포함하며; 및
상기 기판 층의 상기 제 2 경계 부분은 각각이 상기 제 2 경계 부분의 다른 섹션들과 동일한 구성의 컴포넌트들을 포함하는 복수의 섹션들을 포함하고, 상기 제 2 경계 부분의 섹션들은 상기 코어 부분의 섹션들 및 상기 제 1 경계 부분의 섹션들과 상이한 구성의 컴포넌트들을 갖고, 상기 제 2 경계 부분의 각각의 섹션은 컬럼 어드레스의 서브 세트를 나타내기 위해 각각 인덱스되는 복수의 영역들을 포함하는, 방법. - 제 14 항에 있어서,
상기 제 3 복수의 디코더들 중 적어도 하나의 디코더는 상기 제 1 경계 부분 또는 상기 제 2 경계 부분에 오버레이하는 상기 어레이의 메모리 셀과 결합되고, 상기 제 1 복수의 디코더들 중 적어도 하나의 디코더는 상기 코어 부분에 오버레이하는 상기 어레이의 메모리 셀과 결합되고, 상기 제 2 복수의 디코더들 중 적어도 하나의 디코더는 상기 코어 부분에 오버레이하는 상기 어레이의 메모리 셀과 결합되는, 방법. - 장치로서,
메모리 셀들의 어레이; 및
상기 메모리 셀들의 어레이에 결합된 제어기를 포함하며, 상기 제어기는 상기 장치로 하여금,
기판 층의 제 1 경계 부분 및 제 2 경계 부분에 오버레이하는 메모리 셀들의 어레이의 적어도 하나의 셀을 식별하도록 - 상기 어레이의 메모리 셀들은 복수의 액세스 라인을 통해 상기 제 1 경계 부분의 제 1 복수의 디코더들, 상기 제 2 경계 부분의 제 2 복수의 디코더들, 상기 기판 층의 코어 부분의 제 3 복수의 디코더들에 결합되고, 상기 코어 부분은 제 1 보더(border) 및 상기 제 1 보더와 대향하는 제 2 보더를 갖고, 상기 제 1 보더는 상기 제 1 경계 부분에 인접하고, 상기 제 2 보더는 상기 제 2 경계 부분에 인접하고, 상기 제 1 복수의 디코더들은 제 1 구성을 갖고, 상기 제 2 복수의 디코더들은 제 2 구성을 갖고, 상기 제 3 복수의 디코더들은 제 3 구성을 갖고, 상기 제 1 복수의 디코더들, 상기 제 2 복수의 디코더들, 및 상기 제 3 복수의 디코더들은 제어 회로 부분과 배타적임 -; 및
상기 제 1 경계 부분의 상기 제 1 복수의 디코더들 중 하나, 상기 제 2 경계 부분의 상기 제 2 복수의 디코더들 중 하나, 또는 상기 코어 부분의 상기 제 3 복수의 디코더들 중 하나를 사용하여 적어도 하나의 셀을 액세스하도록 구성되는, 장치. - 제 17 항에 있어서,
상기 기판 층은, 상기 코어 부분, 상기 제 1 경계 부분, 상기 제 2 경계 부분 및 상기 제어 회로 부분을 포함하고, 상기 코어 부분은 제 1 보더 및 상기 제 1 보더에 대향하여 위치된 제 2 보더를 포함하고, 상기 제 1 보더는 상기 제 1 경계 부분에 인접하고, 상기 제 2 보더는 상기 제 2 경계 부분에 인접하고, 상기 메모리 셀들의 어레이는 상기 기판 층의 상기 제 1 경계 부분 및 상기 제 2 경계 부분의 적어도 일부 및 상기 코어 부분에 오버레이하고;
상기 기판 층의 상기 코어 부분은 각각이 컴포넌트들의 공통 구성을 포함하는 복수의 섹션들을 포함하고, 상기 코어 부분의 각각의 섹션은 컬럼 어드레스들의 서브 세트를 나타내기 위해 각각 인덱스되는 복수의 영역들을 포함하고;
상기 기판 층의 상기 제 1 경계 부분은 각각이 상기 제 1 경계 부분의 다른 섹션들과 동일한 구성의 컴포넌트들을 포함하는 복수의 섹션들을 포함하고, 상기 제 1 경계 부분의 섹션들은 상기 코어 부분의 섹션들과 상이한 구성의 컴포넌트들을 갖고, 상기 제 1 경계 부분의 각각의 섹션은 컬럼 어드레스의 서브 세트를 나타내기 위해 각각 인덱스되는 복수의 영역들을 포함하며; 및
상기 기판 층의 상기 제 2 경계 부분은 각각이 상기 제 2 경계 부분의 다른 섹션들과 동일한 구성의 컴포넌트들을 포함하는 복수의 섹션들을 포함하고, 상기 제 2 경계 부분의 섹션들은 상기 코어 부분의 섹션들 및 상기 제 1 경계 부분의 섹션들과 상이한 구성의 컴포넌트들을 갖고, 상기 제 2 경계 부분의 각각의 섹션은 컬럼 어드레스의 서브 세트를 나타내기 위해 각각 인덱스되는 복수의 영역들을 포함하는, 장치. - 제 17 항에 있어서,
상기 제 3 복수의 디코더들 중 적어도 하나의 디코더는 상기 제 1 경계 부분 또는 상기 제 2 경계 부분에 오버레이하는 상기 어레이의 메모리 셀과 결합되고, 상기 제 1 복수의 디코더들 중 적어도 하나의 디코더는 상기 코어 부분에 오버레이하는 상기 어레이의 메모리 셀과 결합되고, 상기 제 2 복수의 디코더들 중 적어도 하나의 디코더는 상기 코어 부분에 오버레이하는 상기 어레이의 메모리 셀과 결합되는, 장치.
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| CN112385040B (zh) * | 2020-10-15 | 2022-03-15 | 长江先进存储产业创新中心有限责任公司 | 用于四个堆叠层三维交叉点存储器的阵列和接触架构 |
| US11475947B1 (en) | 2021-04-15 | 2022-10-18 | Micron Technology, Inc. | Decoding architecture for memory tiles |
| US11894103B2 (en) | 2021-04-15 | 2024-02-06 | Micron Technology, Inc. | Decoding architecture for word line tiles |
| US11587606B2 (en) | 2021-04-15 | 2023-02-21 | Micron Technology, Inc. | Decoding architecture for memory devices |
| US11393822B1 (en) | 2021-05-21 | 2022-07-19 | Micron Technology, Inc. | Thin film transistor deck selection in a memory device |
| US11482266B1 (en) | 2021-07-26 | 2022-10-25 | Micron Technology, Inc. | Edgeless memory clusters |
Family Cites Families (56)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2827675B2 (ja) * | 1992-03-26 | 1998-11-25 | 日本電気株式会社 | 半導体記憶装置 |
| KR100311035B1 (ko) * | 1997-11-21 | 2002-02-28 | 윤종용 | 효율적으로 배치된 패드들을 갖는 반도체 메모리 장치 |
| JP3575988B2 (ja) * | 1998-05-28 | 2004-10-13 | 沖電気工業株式会社 | 半導体記憶装置 |
| US6034882A (en) * | 1998-11-16 | 2000-03-07 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| US7157314B2 (en) | 1998-11-16 | 2007-01-02 | Sandisk Corporation | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| US6567287B2 (en) | 2001-03-21 | 2003-05-20 | Matrix Semiconductor, Inc. | Memory device with row and column decoder circuits arranged in a checkerboard pattern under a plurality of memory arrays |
| US6765813B2 (en) | 2000-08-14 | 2004-07-20 | Matrix Semiconductor, Inc. | Integrated systems using vertically-stacked three-dimensional memory cells |
| JP2002299575A (ja) | 2001-03-29 | 2002-10-11 | Toshiba Corp | 半導体記憶装置 |
| JP3659205B2 (ja) | 2001-08-30 | 2005-06-15 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置及びその駆動方法 |
| US7112994B2 (en) * | 2002-07-08 | 2006-09-26 | Viciciv Technology | Three dimensional integrated circuits |
| JP4026753B2 (ja) * | 2002-07-25 | 2007-12-26 | 株式会社日立製作所 | 半導体集積回路 |
| US7057914B2 (en) | 2002-08-02 | 2006-06-06 | Unity Semiconductor Corporation | Cross point memory array with fast access time |
| DE10248723A1 (de) * | 2002-10-18 | 2004-05-06 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit Kondensatoren und mit vorzugsweise planaren Transistoren und Herstellungsverfahren |
| CN100394603C (zh) * | 2003-04-03 | 2008-06-11 | 株式会社东芝 | 相变存储装置 |
| DE10319271A1 (de) * | 2003-04-29 | 2004-11-25 | Infineon Technologies Ag | Speicher-Schaltungsanordnung und Verfahren zur Herstellung |
| ATE472157T1 (de) | 2004-05-03 | 2010-07-15 | Unity Semiconductor Corp | Nichtflüchtiger programmierbarer speicher |
| US7272070B2 (en) | 2004-12-21 | 2007-09-18 | Infineon Technologies Ag | Memory access using multiple activated memory cell rows |
| US7872892B2 (en) | 2005-07-05 | 2011-01-18 | Intel Corporation | Identifying and accessing individual memory devices in a memory channel |
| US20070132049A1 (en) | 2005-12-12 | 2007-06-14 | Stipe Barry C | Unipolar resistance random access memory (RRAM) device and vertically stacked architecture |
| US7515501B2 (en) * | 2007-05-24 | 2009-04-07 | Micron Technology, Inc. | Memory architecture having local column select lines |
| JP4737474B2 (ja) * | 2007-09-07 | 2011-08-03 | 日本電気株式会社 | 半導体素子 |
| KR100935936B1 (ko) * | 2007-09-12 | 2010-01-11 | 삼성전자주식회사 | 적층 메모리 장치 |
| US7551477B2 (en) * | 2007-09-26 | 2009-06-23 | Sandisk Corporation | Multiple bit line voltages based on distance |
| US7750430B2 (en) * | 2007-10-31 | 2010-07-06 | Hynix Semiconductor Inc. | Semiconductor device and method for fabricating the same |
| JP5085446B2 (ja) * | 2008-07-14 | 2012-11-28 | 株式会社東芝 | 三次元メモリデバイス |
| JP5322533B2 (ja) * | 2008-08-13 | 2013-10-23 | 株式会社東芝 | 不揮発性半導体記憶装置、及びその製造方法 |
| US20100157647A1 (en) * | 2008-12-19 | 2010-06-24 | Unity Semiconductor Corporation | Memory access circuits and layout of the same for cross-point memory arrays |
| US8364901B2 (en) * | 2009-02-13 | 2013-01-29 | Micron Technology, Inc. | Memory prefetch systems and methods |
| US20180122686A1 (en) | 2009-04-14 | 2018-05-03 | Monolithic 3D Inc. | 3d semiconductor device and structure |
| JP5180913B2 (ja) * | 2009-06-02 | 2013-04-10 | シャープ株式会社 | 不揮発性半導体記憶装置 |
| US8320181B2 (en) * | 2009-08-25 | 2012-11-27 | Micron Technology, Inc. | 3D memory devices decoding and routing systems and methods |
| JP4987927B2 (ja) * | 2009-09-24 | 2012-08-01 | 株式会社東芝 | 半導体記憶装置 |
| US8638584B2 (en) * | 2010-02-02 | 2014-01-28 | Unity Semiconductor Corporation | Memory architectures and techniques to enhance throughput for cross-point arrays |
| WO2012029638A1 (en) | 2010-09-03 | 2012-03-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| TWI539453B (zh) * | 2010-09-14 | 2016-06-21 | 半導體能源研究所股份有限公司 | 記憶體裝置和半導體裝置 |
| JP5128727B1 (ja) * | 2011-08-02 | 2013-01-23 | パナソニック株式会社 | 抵抗変化型不揮発性記憶装置およびその駆動方法 |
| US8873271B2 (en) | 2011-08-14 | 2014-10-28 | International Business Machines Corporation | 3D architecture for bipolar memory using bipolar access device |
| US9076505B2 (en) | 2011-12-09 | 2015-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device |
| US9117503B2 (en) * | 2012-08-29 | 2015-08-25 | Micron Technology, Inc. | Memory array plane select and methods |
| US8891280B2 (en) | 2012-10-12 | 2014-11-18 | Micron Technology, Inc. | Interconnection for memory electrodes |
| US9190144B2 (en) | 2012-10-12 | 2015-11-17 | Micron Technology, Inc. | Memory device architecture |
| US9025398B2 (en) | 2012-10-12 | 2015-05-05 | Micron Technology, Inc. | Metallization scheme for integrated circuit |
| US9224635B2 (en) | 2013-02-26 | 2015-12-29 | Micron Technology, Inc. | Connections for memory electrode lines |
| US9406362B2 (en) * | 2013-06-17 | 2016-08-02 | Micron Technology, Inc. | Memory tile access and selection patterns |
| US9153305B2 (en) * | 2013-08-30 | 2015-10-06 | Micron Technology, Inc. | Independently addressable memory array address spaces |
| US9812196B2 (en) * | 2013-10-28 | 2017-11-07 | Hewlett Packard Enterprise Development Lp | Geometry dependent voltage biases for asymmetric resistive memories |
| US9792980B2 (en) * | 2013-10-31 | 2017-10-17 | Hewlett Packard Enterprise Development Lp | Three dimensional resistive memory architectures |
| US9543515B2 (en) * | 2013-11-07 | 2017-01-10 | Intel Corporation | Electrode materials and interface layers to minimize chalcogenide interface resistance |
| US10115669B2 (en) | 2014-09-22 | 2018-10-30 | Sony Semiconductor Solutions Corporation | High density nonvolatile memory cell unit array |
| US9748337B2 (en) * | 2015-03-12 | 2017-08-29 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US9711224B2 (en) | 2015-03-13 | 2017-07-18 | Micron Technology, Inc. | Devices including memory arrays, row decoder circuitries and column decoder circuitries |
| US9589611B2 (en) | 2015-04-01 | 2017-03-07 | Semiconductor Energy Laboratory Co., Ltd. | Memory device, semiconductor device, and electronic device |
| US10210915B2 (en) | 2016-06-10 | 2019-02-19 | Semiconductor Energy Laboratory Co., Ltd. | Memory device and semiconductor device including the same |
| AU2016412713B2 (en) | 2016-06-28 | 2023-02-02 | Schlumberger Technology B.V. | Well testing systems and methods with mobile monitoring |
| US9792958B1 (en) | 2017-02-16 | 2017-10-17 | Micron Technology, Inc. | Active boundary quilt architecture memory |
| US10347333B2 (en) | 2017-02-16 | 2019-07-09 | Micron Technology, Inc. | Efficient utilization of memory die area |
-
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