CN110291584A - 有源边界拼布架构存储器 - Google Patents

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Abstract

本发明描述使用拼布架构中的有源边界区域增加可用存储器或存储装置的方法、系统及设备。存储器阵列可包含覆在衬底层的每一部分上的存储器单元，所述衬底层包含特定类型的支持电路，例如解码器及感测放大器。有源边界部分可为所述存储器阵列的元件，它们具有不同于所述存储器阵列的其它部分的配置，所述有源边界部分可经定位在所述存储器阵列的两个侧上且可增加拼布架构存储器中的可用数据。所述有源边界部分可包含支持组件以存取相邻存储器部分的存储器单元及覆在所述有源边界部分上的存储器单元两者。地址扰乱连同所述有源边界部分可产生可用数据数量的均匀增加。

Description

有源边界拼布架构存储器
交叉参考
本专利申请案主张由劳伦特(Laurent)在2017年2月16日申请的标题为“有源边界拼布架构存储器(Active Boundary Quilt Architecture Memory)”的第15/434,401号美国专利申请案的优先权，所述案转让给其受让人。
背景技术
下文大体上涉及存储器装置且更特定来说涉及有源边界拼布架构存储器。
存储器装置广泛用于将信息存储在各种电子装置中，例如计算机、无线通信装置、相机、数字显示器及类似物。通过编程存储器装置的不同状态来存储信息。例如，二进制装置具有两个状态，它们通常由逻辑“1”或逻辑“0”表示。在其它系统中，可存储两个以上状态。为存取所存储的信息，电子装置可读取或感测存储器装置中的经存储状态。为存储信息，电子装置可将状态写入或编程于存储器装置中。
存在多种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、只读存储器(ROM)、快闪存储器、相变存储器(PCM)等。存储器装置可为易失性或非易失性。非易失性存储器(例如，FeRAM及PCM)甚至可在没有外部电源的情况下维持它们的所存储逻辑状态达到延长时段。易失性存储器装置(例如，DRAM)可随时间丢失它们的所存储状态，除非它们由外部电源周期性刷新。改进存储器装置可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保持、减小功率消耗或减小制造成本以及其它度量。
FeRAM可使用类似于易失性存储器的装置架构，但可归因于使用铁电电容器作为存储装置而具有非易失性质。因此，与其它非易失性及易失性存储器装置相比，FeRAM装置可具有改进性能。PCM或基于硫族化物材料的存储器可为非易失性且可提供与其它存储器装置相比的改进读取/写入速度及耐久性。PCM或基于硫族化物材料的存储器也可提供增加的存储器单元密度能力。例如，采用FeRAM、PCM或基于硫族化物材料的存储器的三维存储器阵列可为可行的。但是，在一些三维架构中，存储器装置的一些区域可专用于支持电路且可不包括存储器单元。这些区域可增加存储器装置的物理尺寸而不增加存储器装置的容量。
附图说明
本文中的揭示内容是指且包含下列图：
图1说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器装置示意图的实例。
图2说明根据本发明的实施例的具有支持有源边界拼布架构存储器的三维存储器单元阵列的存储器装置示意图的实例。
图3说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器阵列的实例。
图4说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器装置的实例。
图5说明沿着线5-5的图4的存储器装置的横截面视图的实例。
图6说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器砖配置的实例。
图7说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器砖的俯视图及所述存储器砖的示意性横截面视图的实例。
图8说明根据本发明的实施例的支持有源边界拼布架构存储器的边界砖配置的实例。
图9说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器装置的实例。
图10说明沿着线10-10的图9的存储器装置的横截面视图的实例。
图11说明根据本发明的实施例的支持有源边界拼布架构存储器的边界砖配置的实例。
图12到14说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器装置的存储器部分的实例。
图15及16说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器装置的部分的实例。
图17及18说明根据本发明的实施例的支持有源边界拼布架构存储器的装置的实例。
图19展示根据本发明的实施例的包含支持有源边界拼布架构存储器的存储器控制器的装置的框图。
图20展示根据本发明的实施例的包含支持有源边界拼布架构存储器的装置的系统的框图。
图21展示根据本发明的实施例的支持有源边界拼布架构存储器的存取操作管理器的框图。
图22展示说明根据本发明的实施例的支持有源边界拼布架构存储器的方法的流程图。
具体实施方式
使用具有“拼布”图案的交叉点架构构建一些存储器装置。在一些实例中，所述架构可为二维交叉点架构。在一些实例中，所述架构可为三维交叉点架构。具有拼布图案的三维交叉点架构可伴随有源边界部分，它们使有源存储器单元能够覆在所有或几乎所有装置占据面积上。将在下文进一步描述“拼布”图案或“拼布”架构的含义。在拼布架构内，存储器装置可经配置有称为存储器砖的区段。可通过将存储器砖布置成阵列而形成存储器装置。每一存储器砖可包含类似于其它存储器砖的组件配置。存储器砖可包含衬底层(其包含支持组件，例如放大器及解码器)及定位在衬底层上方的存储器单元。
由于存储器装置经配置以组装成存储器砖的阵列，所以存储器砖中的存储器单元可使用定位在相邻存储器砖中的支持组件(例如，解码器)存取。例如，拼布架构内的每一砖的单元可由伏在邻近砖下的解码器存取。因此，给定单元可从砖(所述单元是所述砖的部分)的占据面积外部的解码器存取。
为允许存取定位在存储器砖上方的存储器单元，存储器砖阵列的边线附近的阵列部分可具有不同架构。这些部分可被称为边界砖且可经定位邻近于存储器砖阵列的边线处的一些存储器砖。如本文中使用，边线可指分离存储器装置的两个区域的装置上的参考点(例如，假想线)。例如，术语边线可指其中存储器装置的特定部分终止的线。边界砖可经定位在存储器砖阵列的第一边线上及定位在存储器砖阵列的与第一侧相对的第二边线上。边界砖可包含用于存取相邻存储器砖的存储器单元的支持组件。例如，边界砖可包含解码器及放大器。
在本文中描述支持有源边界拼布架构存储器的技术，其与旧型配置相比可增加可用数据。具有定位在它们上方的存储器单元的边界砖可被称为有源边界砖。如本文中使用，含有存储器阵列或电路的衬底的部分或切块可被称为裸片。边界砖可经定位在存储器砖阵列的两个相对边线上。边界砖可包含支持组件以存取相邻存储器砖的存储器单元及边界砖的存储器单元两者。列线及列线解码器可集成为边界砖的部分。另外，存取线(例如行线)可集成为边界砖的部分。通过将具有存储器单元的有源边界砖定位在存储器砖阵列的两个相对边线上，可增加存储器装置中的可存取存储器单元(例如，可用数据)的数量。
下文在存储器阵列的上下文中进一步描述上文介绍的本发明的特征。接着，针对与增加拼布架构中的可用数据相关的存储器装置及存储器部分描述特定实例。本发明的这些及其它特征进一步通过与增加拼布架构中的可用数据相关的设备图、系统图及流程图说明且参考它们进行描述。
图1说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器装置100的实例。图1是存储器装置100的各种组件及特征的说明性表示。因而，应了解，存储器装置100的组件及特征经展示以说明功能相互关系而非它们在存储器装置100内的实际物理位置。在图1的说明性实例中，存储器装置100包含二维存储器阵列102。存储器装置100也可被称为电子存储器设备。存储器装置100包含可经编程以存储不同状态的存储器单元105。图1也展示布置感测组件126(在虚线框中)的替代示意性选项。所属领域的技术人员将了解，感测组件可在不损失其功能目的的情况下与列解码器或行解码器相关联。
每一存储器单元105可经编程以存储表示为逻辑0及逻辑1的两个状态。在一些情况中，存储器单元105经配置以存储两个以上逻辑状态。存储器单元105可包含电容器或其它存储器存储元件以存储表示可编程状态的电荷；例如，充电及未充电电容器分别可表示两个逻辑状态，或例如，硫族化物材料可取决于其结晶结构或其它性质而表示不同状态。
可使用拼布架构布置存储器装置100。在拼布架构中，具有类似组件配置的砖经布置成阵列。可通过添加或减少砖来扩展或缩小按这种方式构建的存储器装置。所述砖可为存储器装置100的建置块。存储器装置(未展示)的支持电路可经定位在如图5及图10中说明的砖中的存储器单元阵列下方。如本文中使用，拼布架构可指包括多个存储器砖的存储器阵列。例如，具有拼布架构的存储器可包括存储器砖的重复图案。
在拼布架构的一些实例中，定位在砖(未展示)中的支持电路上方的一些存储器单元可使用定位在相邻砖中的支持电路存取，如在图8及图12中说明。因此，在存储器单元阵列的边线处，可能无法存取一些存储器单元。为解决这些不可存取问题，边界砖可经定位超出存储器单元阵列的边线以确保可存取砖的所有存储器单元。在一些实例中，存储器单元可经定位在边界砖上方。
可通过激活或选择共同导电线(例如，例如字线110及数字线115)的适当组合而对存储器单元105执行例如读取及写入的操作(它们可被称为存取操作)。字线110也可被称为存取线、感测线或行线。数字线115也可被称为存取线、位线或列线。在不损失理解或操作的情况下，对字线及位线或其类似物的参考可互换。字线110及位线115可彼此垂直(或几乎垂直)以产生阵列。取决于存储器单元的类型(例如，FeRAM、RRAM等)，可存在其它存取线(未展示)，例如，例如板极线。应了解，可基于存储器单元的类型及/或存储器装置中使用的特定存取线更改存储器装置的确切操作。
激活或选择字线110或数字线115可包含施加电压到相应线。字线110及数字线115由导电材料制成。例如，字线110及数字线115可由金属(例如铜、铝、金、钨等)、金属合金、其它导电材料或类似物制成。通过激活一根字线110及一根数字线115(例如，施加电压到字线110或数字线115)，可在它们的交叉点处存取单个存储器单元105。存取存储器单元105可包含读取或写入存储器单元105。
在一些架构中，单元的逻辑存储元件(例如，电容器)可通过选择器装置而与数字线电隔离。字线110可经连接到选择器装置且可控制所述选择器装置。例如，选择器装置可为晶体管且字线110可经连接到晶体管的栅极。此外，取决于存储器单元(例如，FeRAM、RRAM等)，在存取单元的存储元件中可涉及其它存取线，例如，板极线(未展示)。激活字线110导致存储器单元105的电容器与其对应数字线115之间的电连接或闭合电路。接着，可存取数字线以读取或写入存储器单元105。
可通过行解码器120及列解码器130控制存取存储器单元105。行解码器120、感测组件125及列解码器130可经配置在存储器单元105下方。如下文论述，这些组件可占据伏在阵列下的衬底层的部分。在一些实例中，行解码器120从存储器控制器140接收行地址且基于所接收的行地址激活适当字线110；适当字线110可为与包含目标存储器单元105的层叠(deck)相关联的字线110，如下文论述。类似地，列解码器130从存储器控制器140接收列地址且激活适当数字线115。例如，存储器装置100可包含说明性阵列102的多个字线110(标记为WL_1到WL_M)及多个数字线115(标记为DL_1到DL_N)，其中M及N取决于阵列大小。因此，通过激活字线110及数字线115(例如，WL_2及DL_2)，可存取它们交叉点处的存储器单元105。
在存取之后，可由感测组件125读取或感测存储器单元105以确定存储器单元105的经存储逻辑状态。例如，在存取存储器单元105之后，存储器单元105的存储器组件可放电到其对应数字线115上。放电可引起数字线115的电压改变，感测组件125可比较所述电压改变与参考电压(未展示)，以便确定存储器单元105的经存储状态。例如，如果数字线115具有高于参考电压的电压，那么感测组件125可确定存储器单元105中的经存储状态为逻辑1且反之亦然。
感测组件125可包含各种晶体管或放大器，以便检测及放大信号差，这可被称为锁存。接着，存储器单元105的经检测逻辑状态可通过列解码器130输出为输入/输出135。感测组件125可在低于存储器装置100的其它组件的电压下操作。例如，感测组件125可为或可包含低电压锁存器。
可通过激活相关字线110及数字线115设置或写入存储器单元105。如上文论述，激活字线110将存储器单元105的对应行电连接到其相应数字线115。通过在激活字线110时控制相关数字线115，可写入存储器单元105，即，可将逻辑值存储在存储器单元105中。列解码器130可接受待写入到存储器单元105的数据(例如，输入/输出135)。可通过跨存储器存储元件施加电压或通过使电流跨存储器存储元件流动而写入存储器单元105。在下文中更详细论述这个过程。
存储器控制器140可通过各种组件(例如行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(例如，读取、写入、重写、刷新等)。存储器控制器140可产生行及列地址信号，以便激活所要字线110及数字线115。存储器控制器140也可产生及控制在存储器装置100的操作期间使用的各种电压电势。一般来说，本文中论述的经施加电压的振幅、形状或持续时间可经调整或变化且可针对用于操作存储器装置100的各种操作而不同。此外，可同时存取存储器装置100内的一个、多个或所有存储器单元105；例如，在其中将所有存储器单元105或存储器单元105群组设置到单个逻辑状态的复位操作期间可同时存取存储器装置100的多个或所有单元。应了解，可基于存储器单元的类型及/或存储器装置中使用的特定存取线更改存储器装置的确切操作。
图2说明根据本发明的实施例的具有支持有源边界拼布架构存储器的三维存储器单元阵列的实例存储器装置200。图2是存储器装置200的各种组件及特征的说明性表示。因而，应了解，存储器装置200的组件及特征经展示以说明功能相互关系而非它们在存储器装置200内的实际物理位置。在图2的说明性实例中，存储器装置200包含三维存储器阵列205。存储器装置200也可被称为电子存储器设备。存储器装置200可为参考图1描述的存储器装置100的实例。因而，可不完全参考图2描述具有类似名称及编号的组件的描述。此外，图2展示布置感测组件126-a(在虚线框中)的替代示意性选项。所属领域的技术人员将了解，感测组件可在不损失其功能目的的情况下与列解码器或行解码器相关联。
存储器装置200可包含三维(3D)存储器阵列205，其中两个或两个以上二维(2D)存储器阵列(例如，存储器阵列102)经形成在彼此的顶部上。在这种配置中，2D存储器阵列可被称为存储器单元层叠。与2D阵列相比，这可增加可形成在单个裸片或衬底上的存储器单元数量，这又可减小生产成本或增加存储器装置200的性能或两者。根据图2中描绘的实例，存储器装置200包含存储器单元105-a的两个层级(或层叠)且可因此视为三维存储器阵列；但是，层级数量不限于两个。每一层级可对准或定位，使得存储器单元105-a可跨每一层级近似彼此对准，从而形成存储器单元堆叠210。在其它实施例(未展示)中，存储器装置200可为单层级存储器，例如，二维存储器阵列。
如在图2中展示，存储器单元堆叠210中的两个存储器单元105-a可共享共同导电线，例如数字线115-a。即，数字线115-a可与上存储器单元105-a的底部电极及下存储器单元105-a的顶部电极电子连通。上存储器单元105-a可被称为顶部层叠且下存储器单元105-a可被称为底部层叠。其它配置可为可行的；例如，第三层叠可与下层叠共享字线110-a。一般来说，一个存储器单元105-a可经定位在两个导电线(例如字线110-a及数字线115-a)的交叉点处。这个交叉点可被称为存储器单元的地址。目标存储器单元105-a可为定位在通电字线110-a及数字线115-a的交叉点处的存储器单元105-a；即，字线110-a及数字线115-a可经通电，以便读取或写入它们交叉点处的存储器单元105-a。与相同字线110-a或数字线115-a电子连通(例如，连接)的其它存储器单元105可被称为非目标存储器单元。此外，取决于存储器单元(例如，FeRAM、RRAM等)，在存取单元的存储元件时可涉及其它存取线，例如，板极线(未展示)。
可通过行解码器120-a及列解码器130-a控制存取存储器单元105-a。例如，存储器装置200可包含多个字线110-a(标记为用于说明性阵列205的顶部层叠的WL_T1到WL_TM及用于说明性阵列205的底部层叠的WL_B1到WL_BM)及多个数字线115-a(标记为DL_1到DL_N)，其中M及N取决于阵列大小。因此，通过激活字线110-a及数字线115-a(例如，WL_T2及DL_2)，可存取它们交叉点处的顶部层叠的存储器单元105-a。例如，通过激活WL_B2及DL_2，可存取它们交叉点处的底部层叠的存储器单元105-a。在其中可存在其它存取线(例如，板极线)的一些实例中(未展示)，可需激活与WL_T2及DL_2协作的对应板极线以存取顶部层叠的存储器单元105-a。应了解，可基于存储器单元的类型及/或存储器装置中使用的特定存取线更改存储器装置的确切操作。
图3说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器阵列300的实例。存储器阵列300可为参考图1及2描述的存储器阵列102及205的实例。如图3中描绘，存储器阵列300包含多个材料以建构存储器单元105-b。每一存储器单元105-b在垂直方向(例如，垂直于衬底)上堆叠以产生存储器单元堆叠。存储器单元105-b可为如参考图1描述的存储器单元105的实例。因此，存储器阵列300可被称为三维或3D存储器阵列。
存储器阵列300也包含字线110-b及位线115-b，它们可为如参考图1描述的字线110及位线115的实例。字线110-b与位线115-b之间的材料的说明可表示图2中的下层叠上的存储器单元105-a。存储器阵列300包含电极305、逻辑存储元件310、衬底315及选择器装置320。在一些实例中，单个组件可充当逻辑存储元件及选择器装置两者。电极305-a可与位线115-b电子连通且电极305-c可与字线110-b电子连通。描绘为空白空间的绝缘材料可为电绝缘及热绝缘两者。如上文描述，在PCM技术中，可通过编程存储器单元105-b中的逻辑存储元件310的电阻来存储各种逻辑状态。在一些情况中，这包含使电流通过存储器单元105-b，从而加热存储器单元105-b中的逻辑存储元件310，或完全或部分熔化存储器单元105-b中的逻辑存储元件310的材料。可在基于硫族化物的存储器中利用其它存储机制(例如阈值电压调制)。存储器阵列300可被包含为拼布架构的部分，使得存储器单元经定位在包含支持组件的衬底层上方。
存储器阵列300可包含存储器单元堆叠的阵列，且每一存储器单元堆叠可包含多个存储器单元105-b。存储器阵列300可通过形成导电材料(例如字线110-b)堆叠而制成，其中每一导电材料通过其间的电绝缘材料而与相邻导电材料分离。电绝缘材料可包含氧化物或氮化物材料，例如氧化硅、氮化硅或其它电绝缘材料。这些材料可经形成在衬底315(例如硅晶片或任何其它半导体或氧化物衬底)上方。随后，可利用各种工艺步骤形成字线110-b与位线115-b之间的材料，使得每一存储器单元105-b可经耦合到字线及位线。
选择器装置320可通过电极305-b与逻辑存储元件310连接。在一些实例中，选择器装置320及逻辑存储元件310的定位可翻转。包括选择器装置320、电极305-b及逻辑存储元件310的堆叠可通过电极305-c连接到字线110-b且通过电极305-a连接到位线115-b。选择器装置可协助选择特定存储器单元105-b或可帮助防止杂散电流流动通过邻近于选定存储器单元105-b的非选定存储器单元105-b。选择器装置可包含电非线性组件(例如，非欧姆组件)，例如金属-绝缘体-金属(MIM)结、双向阈值开关(OTS)或金属-半导体-金属(MSM)开关以及其它类型的双端选择器装置(例如二极管)。在一些情况中，选择器装置包含硫族化物膜。在一些实例中，选择器装置可包含硒(Se)、砷(As)及锗(Ge)的合金。
可使用各种技术形成衬底315上的材料或组件。例如，这些可包含化学气相沉积(CVD)、金属有机气相沉积(MOCVD)、物理气相沉积(PVD)、溅射沉积、原子层沉积(ALD)或分子束外延(MBE)以及其它薄膜生长技术。可使用若干技术移除材料，例如，可包含化学蚀刻(也称为“湿蚀刻”)、等离子体蚀刻(也称为“干蚀刻”)或化学机械平坦化。
如上文论述，图3的存储器单元105-b可包含具有可变电阻的材料。各种电阻材料可指各种材料系统，包含例如金属氧化物、硫族化物及类似物。硫族化物材料是包含元素硫(S)、碲(Te)或Se中的至少一者的材料或合金。许多硫族化物合金可为可行的，例如，锗-锑(Sb)-蹄合金(Ge-Sb-Te)是硫族化物材料。也可采用未在此处明确叙述的其它硫族化物合金。
相变存储器可利用相变材料(它们可为硫族化物材料)中的结晶状态与非晶状态之间的大电阻对比。处于结晶状态中的材料可具有布置成周期性结构的原子，这可导致相对低电阻。相比来说，处于非晶状态中的不具有或具有相对小周期性原子结构的材料可具有相对高电阻。材料的非晶状态与结晶状态之间的电阻值差异可为显著的；例如，处于非晶状态中的材料可具有比处于其结晶状态中的材料的电阻大一或多个数量级的电阻。在一些情况中，材料可为部分非晶及部分结晶，且电阻可具有介于完全结晶状态或完全非晶状态中的材料的电阻之间的某值。因此，材料可用于除二进制逻辑应用以外的应用，即，存储在材料中的可能状态的数量可大于两个。
为设置低电阻状态，可通过使电流通过存储器单元105-b来加热所述存储器单元。由流动通过具有有限电阻的材料的电流引起的加热可被称为焦耳或欧姆加热。因此，焦耳加热可与相变材料的电极的电阻相关。将相变材料加热到高温(但低于其熔化温度)可导致相变材料结晶及形成低电阻状态。在一些情况中，可通过除焦耳加热以外的方法来加热存储器单元105-b，例如，通过使用激光。为设置高电阻状态，例如，可通过焦耳加热将相变材料加热到高于其熔化温度。可通过突然移除施加电流以快速冷却相变材料而使熔化材料的非晶结构淬火或锁定。包含存储器单元105-b、存取线(例如，字线110-b及位线115-b)的各种组件可经配置在衬底315上方以有效使用包含所述组件的裸片的区域。如下文描述，存储器阵列的每一组件可覆在解码器或内置在衬底层中的其它电路上以最小化存储器阵列的占据面积以外的衬底315区域。
图4说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器装置400的实例。如上文论述，术语拼布架构可指由具有共同组件配置的多个存储器砖或存储器区段形成的存储器装置。存储器砖可经布置成重复图案。存储器装置400可为参考图1及2描述的存储器装置100、200的实例。
存储器装置400可包含存储器部分410及控制电路部分415。存储器装置400的存储器部分410可包含存储器单元阵列及用于存储器单元阵列的支持电路(例如，解码器及感测放大器)。在一些例子中，存储器部分410可指包含解码器的存储器装置400的区域。控制电路部分415可包含与存储器装置400相关的其它组件。例如，控制电路部分415可包含参考图1及2描述的存储器控制器140或输入/输出135系统。在一些例子中，控制电路部分415可指可不包含一些类型的解码器或可不包括特定类型的解码器的存储器装置400的区域。例如，控制电路部分415可不包括行解码器、列解码器、感测放大器或其组合。在一些实例中，控制电路部分415可包含其它类型的解码器，例如，板极线解码器。
存储器部分410可包含核心部分420及边界部分425。存储器部分410可包含衬底层及定位在衬底层上方的存储器单元。核心部分420可指使用多个存储器砖430形成的存储器装置400的阵列。在一些实例中，核心部分420可对应于包含存储器单元阵列(例如，存储器单元阵列510)的存储器装置400的区域。
存储器砖430可被称为具有共同组件的存储器区段。核心部分420中的每一存储器砖430可具有相同组件配置。按这种方式，存储器砖430可用作建置块以组装存储器装置400。使用存储器砖430，核心部分420(及通过延伸，存储器部分410及存储器装置400整体)的大小可为灵活的。可在设计或制造期间通过添加额外存储器砖430来扩大核心部分420。可在设计或制造期间通过移除存储器砖430来减小核心部分420的大小。
存储器砖430可经配置以耦合到相邻存储器砖以形成核心部分420。在一些实例中，定位在相邻存储器砖430中的支持电路(例如，解码器及放大器)可经配置以存取定位在存储器砖430上方的存储器单元。例如，存储器砖430-b中的电路可用于存取定位在存储器砖430-a上方的存储器单元。按这种方式，存储器砖430可不经配置以完全操作为独立单元。实际上，存储器砖430可依靠相邻砖的支持电路对存储器砖430提供全部功能性。例如，相邻砖中的支持电路可用于存取定位在存储器砖上方的存储器单元。
在核心部分420的边线处，存储器砖430可不具有相邻砖来提供用于存取定位在存储器砖430上方的存储器单元的支持电路。为确保与核心部分420的边缘上的存储器砖430相关联的所有存储器单元的功能性，边界部分425可围绕核心部分420安置。边界部分425可包含多个第一种边界砖435及多个第二种边界砖440。第一种边界砖435可经定位在由行存取线或字线交叉的核心部分420边线处。第二种边界砖440可经定位在由列存取线或数字线交叉的核心部分420边线处。
存储器装置400中的各种砖可具有特定相对尺寸。存储器砖430可具有在第一方向上延伸的第一尺寸445及在正交于第一方向的第二方向上延伸的第二尺寸450。在一些实例中，第一尺寸445可等于第二尺寸450。在一些实例中，第一尺寸445可不同于第二尺寸450。在一些实例中，第一尺寸445可等于八个单元且第二尺寸450可等于八个单元。单元可与存储器砖中的解码器的大小相关联。
第一种边界砖435可具有在第一方向上延伸的第一尺寸455及在第二方向上延伸的第二尺寸460。第二尺寸460可等于第二尺寸450。第一尺寸455可不同于第一尺寸445。在一些实例中，第一种边界砖435的第一尺寸455是存储器砖430的第一尺寸445的大小的八分之三。在其它实例中，第一尺寸455可为与第一尺寸445相比的任何相对大小。可至少部分基于用于存取定位在相邻存储器砖430上方的存储器单元的支持电路(例如，解码器及放大器)来确定第一种边界砖435的尺寸455、460。在一些实例中，第一尺寸455可等于第二尺寸460。在一些实例中，第一尺寸455可不同于第二尺寸460。
第二种边界砖440可具有在第一方向上延伸的第一尺寸465及在第二方向上延伸的第二尺寸470。第一尺寸465可等于第一尺寸445。第二尺寸470可不同于第二尺寸450及第二尺寸460。在一些实例中，第二边界砖440的第二尺寸470是存储器砖430的第二尺寸450的大小的八分之一。在其它实例中，第二尺寸470可为与第二尺寸450相比的任何相对大小。可至少部分基于用于存取定位在相邻存储器砖430上方的存储器单元的支持电路来确定第二边界砖440的尺寸465、470。例如，第二边界砖440可包含列解码器，它们经耦合到列线以协助存取定位在相邻存储器砖430上方的存储器单元。在一些实例中，第一尺寸465可等于第二尺寸470。在一些实例中，第一尺寸465可不同于第二尺寸470。
图5说明沿着线5-5的图4的存储器装置400的横截面视图500的实例。横截面视图500展示可包含在存储器装置400中的存储器单元的各种层及层叠。存储器装置400可包含衬底层505及定位在衬底层505上方的存储器单元层叠515。在一些实例中，衬底层505可被称为外围区域。
衬底层505可包含含有支持电路(例如解码器及放大器)的存储器装置400的部分。衬底层505可包含控制电路部分415的部分、核心部分420的部分(例如，支持电路而非存储器单元)及边界部分425的部分。在一些实例中，衬底层505经定位在存储器单元阵列510下方。存储器部分410的衬底层可被称为阵列下互补金属-氧化物-半导体(CMOS)(CuA)。核心部分420及边界部分425可被称为CuA。
存储器单元阵列510可为参考图1及2描述的存储器单元105的实例。存储器单元阵列510可包含多个存储器单元层叠515。存储器单元层叠515各自可为二维存储器单元阵列。存储器单元层叠515可为参考图2描述的存储器单元层叠的实例。存储器单元阵列510可经定位在衬底层505的核心部分420上方。在说明性实例中，存储器单元阵列未定位在衬底层505的边界部分425或控制电路部分415上方，使得层叠515没有与部分415及425重叠。存储器装置400可包含任何数量的存储器单元层叠515。在一些实例中，可使用定位在核心部分420及边界部分425中的支持组件存取定位在核心部分420上方的所有存储器单元。
图6说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器砖配置600的实例。图6出于简明目的仅说明存储器砖的衬底层中的组件的部分。存储器砖配置600可包含第一配置605及第二配置610。第一配置605及第二配置610可为参考图4及5描述的存储器砖430的实例。存储器装置400的核心部分420可经形成为配置605、610中的一者的重复图案。
第一配置605及第二配置610包含类似组件但不同组件布置。每一配置605、610包含列线解码器615、用于第一存储器单元层叠515-1的行线解码器620、用于第二存储器单元层叠515-2的行线解码器625、用于第一层叠515-1的感测放大器630及用于第二层叠515-2的感测放大器635。在一些实例中，配置605、610可包含用于任何数量的存储器单元的存储器层叠的组件。在存储器砖430中可包含没有关于配置605、610明确描述的额外电路及组件。
列线解码器615可经耦合到列线(例如，图13中的列线1305)。列线解码器615可经配置以存取多个层叠515中的存储器单元。单个列线可经配置以存取多个存储器单元层叠515。列线解码器615可经定位在存储器砖430中的各种位置中。列线解码器615可具有若干形状及大小。在配置605、610中展示的位置及大小仅用于说明性目的且非限制。列线解码器615可为参考图1描述的列解码器130的实例。
行线解码器620可经耦合到行线(例如，图7中的行线705)。行线解码器620可经配置以存取单个层叠515中的存储器单元(例如，存取层叠515-1中的存储器单元)。单个行线可与单个存储器单元层叠515相关联。行线解码器620可经定位在存储器砖430中的各种位置中。行线解码器620可具有若干形状及大小。在配置605、610中展示的位置及大小仅用于说明性目的且非限制。行线解码器620可为参考图1描述的行解码器120的实例。
行线解码器625可经耦合到行线(例如，图7中的行线710)。行线解码器625可经配置以存取单个层叠515中的存储器单元(例如，存取层叠515-2中的存储器单元)。单个行线可与单个存储器单元层叠515相关联。行线解码器625可经定位在存储器砖430中的各种位置中。行线解码器625可具有若干形状及大小。在配置605、610中展示的位置及大小仅用于说明性目的且非限制。行线解码器625可为参考图1描述的行解码器120的实例。行线解码器625可为上文描述的行线解码器620的实例。
感测放大器630可经耦合到行线(例如，图7的行线705)。感测放大器630可经配置以在存取操作期间放大行线的信号。感测放大器630可与单个存储器单元层叠515(例如，层叠515-1)相关联。感测放大器630可经定位在存储器砖430中的各种位置中。感测放大器630可具有若干形状及大小。在配置605、610中展示的位置及大小仅用于说明性目的且非限制。感测放大器630可为参考图1描述的感测组件125或126中的至少一组件的实例。
感测放大器635可经耦合到行线(例如，图7的行线710)。感测放大器635可经配置以在存取操作期间放大行线的信号。感测放大器635可与单个存储器单元层叠515(例如，层叠515-2)相关联。感测放大器635可经定位在存储器砖430中的各种位置中。感测放大器635可具有若干形状及大小。在配置605、610中展示的位置及大小仅用于说明性目的且非限制。感测放大器635可为参考图1描述的感测组件125或126中的至少一组件的实例。感测放大器635可为上文描述的感测放大器630的实例。在一些实例中，感测放大器630及635可经耦合到列线而非行线。所属领域的技术人员将了解，感测放大器可在不损失其功能目的的情况下耦合到列线或行线。
存储器砖430的配置605可经布置，使得如果具有配置605的存储器砖430经放置成重复图案，那么可形成存储器单元阵列及支持电路。支持电路(例如，解码器及放大器)可经布置，使得当存储器砖430彼此相邻定位时，形成连续组件图案。例如，如果具有配置605的存储器砖430-h紧邻于具有配置605的存储器砖430-g(例如，图4的存储器砖430)放置，那么可在第一方向上形成解码器620、解码器615、解码器625、解码器615等的重复图案。可通过配置605在正交于第一方向的第二方向上形成类似解码器图案。
存储器砖430的配置610可经布置，使得如果具有配置610的存储器砖430经放置成重复图案，那么可形成存储器单元阵列及支持电路。类似于配置605，如果具有配置610的存储器砖430-h紧邻于具有配置610的存储器砖430-g(例如，图4的存储器砖430)放置，那么可在第一方向上形成解码器620、解码器615、解码器625、解码器615等的重复图案。但是，可通过配置610在正交于第一方向的第二方向上形成不同解码器图案。
在一些例子中，核心部分420可包含存储器砖430的多个配置600。一组相异配置可经配置以彼此协作。例如，核心部分420可包含布置成交替图案的存储器砖430的两个相异配置。在其它实例中，可使用存储器砖430形成使用三个或三个以上配置的图案。
图7说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器砖700的实例。图7描绘存储器砖700的俯视图770及横截面视图780。俯视图770为简明起见仅说明衬底层中的组件及行线。例如，为简明起见可省略存储器砖的部分。仅出于简明目的将行线展示为在770中的二维布置中偏移。为简明起见，除几个双层叠存储器单元及与它们相关联的位线以外，横截面视图仅说明衬底层中的组件及行线。在另一实例中，与不同层叠相关联的行线可经定位在存储器装置中的不同高度处，如在横截面视图780中描绘。因而，在一些实例中，行线可彼此重叠或可堆叠在彼此的顶部上，如在横截面视图780中描绘。在一些实例中，存储器砖700可为参考图4到6描述的存储器砖430的实例。存储器砖700可按类似于参考图6描述的配置605的方式来布置。存储器砖700可包含覆在支持电路(例如，解码器及放大器)上的行线705及行线710。行线705、710可为参考图1及2描述的字线110的实例。在不损失理解或操作的情况下，对字线及位线或其类似物的参考可互换。
行线705、710可经耦合到存储器阵列中的存储器单元。特定行线可专用于特定存储器单元层叠515。例如，行线705可与第一层叠515-a相关联且行线710可与第二层叠515-b相关联。行线705、710各自可具有共同长度。在一些实例中，与较高存储器单元层叠相关联的行线可比共同长度长。例如，行线710-a可在两个非相关联行解码器之间延伸固定距离。行线710-a与第二存储器单元层叠相关联。行线710-a也可与行线解码器625-a及625-b相关联，使得第二层叠的存储器单元经由行线710-a可操作地耦合到解码器625-a、625-b。行线710-a从在第一方向上邻近于行线解码器625-a的行线解码器620-a延伸到在第一方向上邻近于行线解码器625-b的行线解码器620-b。应了解，行线解码器620-a、620-b与不同于行线710-a的存储器单元层叠相关联。行线解码器625-a或行线解码器625-b或两者与行线710-a相关联。在一些例子中，行线710-a在与不同层叠相关联的两个邻近行解码器(例如，行解码器620-a及620-b)之间的分界线处或其附近终止。这可由于与行解码器相关联的电路构造可防止行线710-a进一步延伸而发生。在一些例子中，行线705-a或行线705-b也可在与不同层叠相关联的两个邻近行解码器(例如，行解码器625-a及625-b)之间的分界线处或其附近终止。例如，行线解码器625-a及625-b之间的区域720可防止行线705-a及705-b进一步延伸。在一些实例中，与上存储器单元层叠相关联的行线及列线可比与下存储器单元层叠相关联的行线及列线。在一些实例中，行线解码器之间的区域720可用于较高层叠的行线的连接。在一些实例中，一些行线(例如，行线705)可能无法通过区域720，这是因为耦合到其它层叠的行线(例如，行线710)的通孔的壁占据了这个空间，如在横截面视图780中描绘。
行线705、710可跨越存储器砖700之间的边界。例如，端部715可展示行线705-b延伸超过图7中表示的特定存储器砖700。在一些实例中，行线705、710可通过将行线覆在衬底层505上方而形成。在一些实例中，可存在至少部分基于相异存储器单元层叠515(它们是存储器装置400的部分)的数量的额外类型的行线。行线705、710可经定位在存储器砖700中的各种位置中。行线705、710可具有任何数量的形状及大小。在图7中展示的位置及大小仅用于说明性目的且非限制。在一些例子中，行线子集可具有小于共同长度的长度。例如，一些行线可较早终止，因为行线到达存储器装置400的存储器部分410的边缘。在一些实例中，行线705、710可经定位在边界砖435上方。
横截面视图780说明行线705可经定位在与衬底层505相距不同于行线710的距离处。在一些实例中，行线710经定位在行线705上方。在一些实例中，行线710经定位在行线705的顶部的正上方。在一些实例中，行线710可从行线705偏移。接触件740、745可从衬底层505延伸到它们相应存储器单元层叠。例如，接触件740可将第二层叠的行线解码器(例如，行线解码器625)耦合到第二层叠的行线(例如，行线710)。在其它实例中，接触件745可将第一层叠的行线解码器(例如，行线解码器620)耦合到第一层叠的行线(例如，行线705)。在一些实例中，接触件740、745可为通孔。在一些情况中，接触件740可配置为堆叠接触件。在一些实例中，多个接触件740可形成不允许行线705延伸穿过的壁。在一些实例中，接触件740、745可不被视为它们相应解码器的部分。应理解，无论接触件740、745的指定是什么，存储器单元都可以定位在解码器620、625及其它支持电路组件750(例如，列解码器或感测放大器)上或上方。
在一些实例中，板极线(未展示)或其它存取线可集成到存储器砖700中。例如，板极线可经配置以在存取操作期间加偏压于存储器单元。其它解码器可并入到存储器装置中以利用其它存取线或板极线。板极线或其它存取线可与存储器装置的存储器控制器电子连通。在一些实例中，板极线可经耦合到与存储器装置中的存储器单元的电容器相关联的板极。
图8说明根据本发明的实施例的支持有源边界拼布架构存储器的边界砖配置800的实例。图8为简明起见仅说明衬底层中的组件。边界砖配置800可包含第一配置805及第二配置810。第一配置805可经配置及布置以定位在核心部分的第一边线(例如，在图4中展示的核心部分420的左侧)上。例如，可使用第一配置805布置边界砖(例如，图4的边界砖435)。第二配置810可经配置及布置以定位在核心部分的与第一侧相对的第二边线(例如，在图4中展示的核心部分420的右侧)上。例如，可使用第二配置810布置边界砖。第一配置805及第二配置810可为参考图4及5描述的边界砖435的实例。在图4中描绘的存储器装置400的边界部分425可经形成为配置805、810的重复图案。配置805及810可具有尺寸855。
配置805、810可对应于由使用配置605布置的存储器砖形成的核心部分420。在其它实例中，配置805、810的组件可经重新布置以对应于配置610或存储器砖(例如，图4的存储器砖430)的任何其它配置。
配置805、810包含行线解码器820、行线解码器825、感测放大器830及感测放大器835。这些分别可为行线解码器620、行线解码器625、感测放大器630及感测放大器635的实例，如参考图6描述。在说明性实例中，配置805、810不包含列线解码器。在图8的实例中，由于边界砖中可不存在存储器单元，所以列线也可不定位在边界砖中，且因此，列线解码器可不包含在配置805、810中。
边界砖配置800可包含若干解码器，其小于核心部分420的存储器砖430中的解码器的数量。例如，由于存储器单元未定位在边界砖435的衬底层上方，所以边界砖配置800可不包含列解码器。在其它实例中，边界砖配置800可包含少于存在于核心部分420的存储器砖430中的行解码器620、625及感测放大器630、635。在一些实例中，单个边界砖配置800(例如，第一配置805或第二配置810)中的解码器数量可小于核心部分420的存储器砖430中的解码器数量的一半。
图9说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器装置900的实例。存储器装置900可包含存储器部分905及控制电路部分(例如，图4的控制电路部分415)。存储器部分905可包含核心部分(例如，图4的核心部分420)及边界部分910。边界部分910可被称为有源边界部分，这是因为边界部分包含定位在衬底层上方的存储器单元层叠。存储器装置900的存储器部分905包含有源边界部分910，它们经定位在核心部分的两个边线上，使得行存取线或字线在核心部分与有源边界部分之间交叉。按这种方式，存储器装置900中的存储器单元数量增加，而存储器部分905的面积可保持与存储器部分(例如，参考图4描述的存储器装置400的存储器部分410)的面积相同。存储器装置900可为参考图2、4及5描述的存储器装置200、400或500的实例。存储器部分905可为参考图4及5描述的存储器部分410的实例。边界部分910可为参考图4及5描述的边界部分425的实例。
图9中的存储器装置900的存储器部分905的面积可与图4中的存储器装置400的存储器部分410的面积相同。图9中的存储器装置900的有源边界部分910可具有不同于图4中的存储器装置400的边界部分425的尺寸。有源边界部分910的总面积可多于边界部分425的组合总面积。在一些实例中，存储器装置900的有源边界部分可具有大于存储器装置400的边界部分的面积。但是，与存储器装置400中的存储器单元的总数量相比，存储器装置900中的存储器单元的总数量可归因于存在于存储器装置900的有源边界部分910中的存储器单元的额外数量而增加。
核心部分及有源边界部分910的面积差可基于相应部分的尺寸来了解。核心部分可包含若干存储器砖430。存储器砖430可界定第一尺寸445-a及第二尺寸450-a。
有源边界部分910可包含若干有源边界砖915。边界砖915可为参考图4、5及8描述的边界砖435的实例。边界砖915可包含在第一方向上延伸的第一尺寸920及在正交于第一方向的第二方向上延伸的第二尺寸460。第一尺寸920可不同于第一尺寸445。在一些实例中，第一边界砖915-a的第一尺寸920是存储器砖430的第一尺寸445-a的大小的约一半。在其它实例中，第一尺寸920可为与第一尺寸445相比的任何相对大小。可至少部分基于用以存取定位在相邻存储器砖430及边界砖915中的存储器单元的支持电路(例如，解码器及放大器)来确定第一边界砖915-d的尺寸920、460-a。在一些实例中，第一尺寸920可等于第二尺寸460-a。在一些实例中，第一尺寸920可不同于第二尺寸460-a。
在一些实例中，第一尺寸920可大于在图4中描绘的边界砖435的在图4中描绘的第一尺寸455，这是因为边界砖915可包含用来存取定位在边界砖915中的存储器单元的额外组件。在一些例子中，由于存在于边界砖915中的额外列线解码器(例如，参考图6描述的列线解码器615)，第一尺寸920可较大。
存储器部分905可界定若干边线。例如，核心部分420-a可包含边线930、935、940、945。如本文中使用，边线可指分离存储器装置900的两个区域的参考或假想线。例如，术语边线可指其中存储器装置900的特定部分终止的线。第一边线930及第二边线945可界定核心部分420-a与边界部分910的交叉点。在一些实例中，边线935、940可定义为其中存储器单元阵列终止的线。
边界部分910-a可包含边线950、955、960、965。第一边线950、第二边线955及第三边线960可界定边界部分910与控制电路部分415的交叉点。在一些实例中，边线950、955、960可定义为其中存储器单元阵列或支持电路阵列终止的线。第四边线965可与边线945协作以界定核心部分420-a与边界部分910-a的交叉点。在一些实例中，可在存储器砖430及/或边界部分910之间界定边线。
在一些实例中，边线930、935、940、945、950、955、960及965可与解码器的边缘对准。在一些实例中，边线930、935、940、945、950、955、960及965可延伸超过解码器的边缘。核心部分420与边界部分910或外边界(例如，如由边线935、940、950及960表示)的交叉点在实践中比在图9中描绘的更不精确。在一些实例中，外边界可与存储器单元阵列的边缘对准。在一些实例中，边线可与解码器的边缘大体上对准且存储器单元阵列可在解码器的占据面积内。在其它实例中，边线可与存储器单元阵列的边缘大体上对准且解码器可在存储器单元阵列的占据面积内。
图10说明沿着线10-10的图9的存储器装置900的横截面视图1000的实例。横截面视图1000展示可包含在存储器装置900中的各种层及层叠。存储器装置900可包含衬底层505及定位在衬底层505上方的存储器单元层叠515。横截面视图1000可为参考图5描述的横截面视图500的实例。
在存储器装置900中，存储器单元阵列510-a(或层叠515)经定位在核心部分420-a及边界部分910两者上方。按这种方式，存储器单元阵列510-a可经定位在存储器装置900的整个存储器部分905上方。
定位在存储器砖中的支持电路上方的一些存储器单元可使用相邻存储器砖中的支持电路进行存取。对于边线附近或边线处的存储器砖，边界砖可经定位，使得可完全存取存储器砖430中的所有存储器单元。由于存储器装置900包含具有定位在支持电路上方的存储器单元的有源边界部分910，所以存储器装置900可具有与参考图4描述的存储器装置400相比的增加数量的可存取存储器单元。另外，有源边界砖915可包含与定位在有源边界砖中的支持电路上方的存储器单元相关联的额外支持组件。
在一些实例中，存储器单元层叠510-a可与衬底层505的核心部分420-a及边界部分910重叠。存储器单元阵列的含义可延伸遍布或部分覆盖衬底层505的核心部分420-a及边界部分910。例如，在核心部分420与边界部分910或外边界(例如，如由边线935、940、950及960表示)的交叉点处或附近，可不存在存储器单元。替代性地，在核心部分420与边界部分910或外边界(例如，如由边线935、940、950及960表示)的交叉点处或附近，可存在延伸超过衬底层中的对应支持电路的存储器单元。
图11说明根据本发明的实施例的支持有源边界拼布架构存储器的有源边界砖配置1100的实例。图11为简明起见仅说明衬底层中的组件。有源边界砖配置1100可包含第一配置1160及第二配置1170。为促进对定位在有源边界部分910的衬底层中的组件上方的存储器单元的存取，有源边界砖配置1100可包含列线解码器1115。列线解码器1115可经耦合到与定位在有源边界部分的衬底层中的组件上方的存储器单元相关联的列线。有源边界砖配置1100可为参考图9及10描述的有源边界砖915的实例。有源边界砖配置1100可为参考图8描述的配置800的实例。
有源边界砖配置1170可经配置及布置以定位在核心部分的第二边线(例如，在图9中展示的核心部分420的右侧)上。例如，可使用有源边界砖配置1170布置有源边界砖915-a及915-d。在其它实例中，有源边界砖配置1160可经配置及布置以定位在核心部分420的第一边线(例如，在图9中展示的核心部分420的左侧)上。例如，可使用有源边界砖配置1170布置有源边界砖915-b及915-c。
在一些实例中，列线解码器1115可经定位在行解码器(例如，行线解码器1120、1125)与控制电路部分之间，如在有源边界砖配置1170中描绘。例如，列线解码器1115可经定位在第一边线950-a与行线解码器1120、1125之间。第一边线950-a可定位成与界定核心部分与边界部分的交叉点的第四边线965-a相对。列线解码器1115、行线解码器1120、行线解码器1125、感测放大器1130及感测放大器1135分别可为如参考图6描述的列解码器615、行线解码器620、行线解码器625、感测放大器630及感测放大器635的实例。
有源边界砖配置1160及1170各自可包含若干解码器，其小于核心部分420的存储器砖430中的解码器的数量。例如，由于存储器单元经定位在边界部分910的有源衬底层上方，所以边界砖配置1160及1170各自可包含若干列线解码器1115。在一些实例中，列线解码器1115的数量等于核心部分420的存储器砖430中的列线解码器615的数量的一半。在其它实例中，边界砖配置1160及1170各自包含少于存在于核心部分420的存储器砖430中的行解码器1120、1125及感测放大器1130、1135。在一些实例中，有源边界砖配置1160及1170中的解码器数量各自可小于核心部分420的存储器砖430中的解码器数量的一半。
图12说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器装置的存储器部分1200的实例。图12为简明起见仅说明衬底层中的组件及行线。例如，为简明起见可省略存储器砖的部分。在另一实例中，与不同层叠相关联的行线可经定位在存储器装置中的不同高度处。因而，在一些实例中，行线可彼此重叠或可堆叠在彼此的顶部上。仅出于简明目的将行线展示为在二维布置中偏移。存储器部分1200可为参考图9描述的存储器部分905的实例。存储器部分1200展示存储器砖430及有源边界砖915的支持组件及一些存取线。在存储器部分的说明性实例中，存储器砖430及有源边界砖915被隔开以提供关于每一砖开始及结束之处的额外清晰度。在一些实例中，存储器部分1200不包含存储器砖430与有源边界砖915之间的间隙。
一些存取线可被截断，因为这些存取线在边线附近或边线处。例如，各种存取线1215(它们可为参考图7描述的行线705、710的实例)可在存储器装置的存储器部分1200与控制电路部分(例如，图4的控制电路部分415)之间的各种边线处被截断。一些截断存取线经指示为存取线1215。截断存取线可具有小于存取线的共同长度的长度。除所指示存取线以外的其它存取线也可被截断。例如，耦合到定位在有源边界部分的存储器砖中的解码器的一些存取线可比耦合到定位在核心部分中的存储器砖中的解码器的存取线短。耦合到定位在核心部分中的存储器砖中的解码器的一些存取线可具有小于共同长度的长度。这可因为存储器单元阵列终止于边缘处。在一些实例中，耦合到第一层叠的存取线可具有不同于耦合到第二层叠的存取线的长度。与不同存储器单元层叠相关联的存取线(例如，行线)可具有不同长度。例如，与较高层叠相关联的行线710可比与较低层叠相关联的行线705长。在一些实例中，来自有源边界部分中的存储器砖的存取线可经耦合到定位在核心部分内的存储器砖的衬底层上方的存储器单元。在一些实例中，来自有源边界部分中的存储器砖的存取线可经耦合到定位在有源边界部分内的存储器砖的衬底层上方的存储器单元。在一些实例中，来自核心部分中的存储器砖的存取线可经耦合到定位在有源边界部分内的存储器砖的衬底层上方的存储器单元。通过耦合定位在有源边界部分中的存储器砖的衬底层上方的存储器单元，可提供选定列区中的额外存储器容量。
一些存取线可从存储器部分1200移除或可为无源的。由于特定存储器单元是使用相邻砖中的支持组件来存取，所以可能无法存取边线附近的存储器单元的特定区域。在不存在解码器来存取特定存储器单元的情境中，与所述解码器相关联的存取线可不包含在存储器部分1200中或可为无源的。将其中存取线被省略、无源或不包含在存储器部分1200中的一些区域指示为区域1210。除所指示区域以外的其它区域也可存在于存储器部分1200中。
类似于本文中的描述，在核心部分中的存储器砖430中的每一者中，行线可经耦合到存储器阵列中的存储器单元。特定行线可专用于特定存储器单元层叠。行线也可与它们相应层叠的行线解码器相关联。在有源边界砖915中，每一层叠的行解码器可与可能不与核心部分中的存储器砖的行解码器相关联的阵列的对应行线相关联。各种配置可允许存取增加数量的存储器单元，如本文中描述。
图13说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器装置的存储器部分1300的实例。图13为简明起见仅说明衬底层中的组件及行线。例如，为简明起见可省略存储器砖的部分。在另一实例中，与不同层叠相关联的行线可经定位在存储器装置中的不同高度处。因而，在一些实例中，行线可彼此重叠或可堆叠在彼此的顶部上。仅出于简明目的将行线展示为在二维布置中偏移。存储器部分1300可为参考图9、10及12描述的存储器部分905、1200的实例。存储器部分1300展示添加有列线1305的存储器部分1200。列线1305可为参考图1及2描述的数字线115的实例。在一些例子中，列线1305可为参考图1及2描述的数字线115的实例。在不损失理解或操作的情况下，对字线及位线或其类似物的参考可互换。列线1305可经耦合到多个存储器单元层叠。在一些例子中，列线1305可经定位在行线(例如，如参考图7描述的行线705、710)之间。例如，列线1305可经定位在一个行线705上方，且另一行线710可经定位在列线1305上方，如在图7中的横截面视图780中描绘。列线1305可经耦合到(核心部分或有源边界部分中的)存储器砖中的列线解码器或与所述列线解码器相关联，如本文中描述。
在一些实例中，存储器单元阵列中的有源存储器单元经耦合到行线(例如，行线705或行线710，这取决于层叠)及列线1305两者。在一些实例中，列线1305垂直于行线705、710延伸。有源存储器单元可为包含行地址及列地址两者或可由存储器控制器存取的存储器单元的实例。列线1305可界定多个列线1305的共同长度。在一些实例中，列线1305可具有不同于共同长度的长度。例如，列线1305可比共同长度长或短。
存储器部分1300可包含如在图13中展示的四个存储器砖作为说明性实例。每一存储器砖可进一步分成区1320。图13说明存储器砖分成八个区，如由索引号码0到7表示。虽然在图13的说明性实例中展示八个区，但可配置其它数量的区。区可与多个列线相关联。另外，每一区可经编索引以表示列地址的子集。定位在如图3中描绘的区中的列线1305可表示可在某存取操作存取的特定区中的单个列。如本文中使用，存取操作可指读取操作(即，感测操作)或写入操作。有源边界部分中的存储器砖的大小可等于或小于核心部分中的存储器砖的大小。作为实例，有源边界部分中的存储器砖的大小可为核心部分中的存储器砖的大小的约一半，因此具有一半索引号码的区，即，四个区，如在图13中分别由索引号码0到3及4到7指示。
在一些情况中，存储器装置(其可被称为电子存储器装置)可包含：衬底层，其包含核心部分、边界部分及控制电路部分，其中核心部分包含第一边线及定位成与第一边线相对的第二边线，第一边线邻接第一边界部分且第二边线邻接第二边界部分，且其中第一边界部分包含具有第一配置的第一多个解码器，第二边界部分包含具有第二配置的第二多个解码器，核心部分包含具有第三配置的第三多个解码器，且控制电路部分可不包括第一、第二及第三多个解码器；及存储器单元阵列，其覆在衬底层的核心部分及第一边界部分及第二边界部分的至少一部分上，其中阵列的存储器单元经由多个存取线而与第一多个解码器、第二多个解码器及第三多个解码器耦合。在一些情况中，第一多个解码器、第二多个解码器及第三多个解码器各自包含多个列解码器。在一些情况中，第一边界部分中的列解码器与覆在第一边界部分上的阵列的存储器单元相关联，第二边界部分中的列解码器与覆在第二边界部分上的阵列的存储器单元相关联，且核心部分中的列解码器与覆在核心部分上的阵列的存储器单元相关联。在一些情况中，存储器单元阵列中的有源存储器单元可经耦合到第一存取线及垂直于第一存取线延伸的第二存取线。
在一些情况中，第三多个解码器中的至少一个解码器与覆在第一边界部分或第二边界部分上的阵列的存储器单元耦合，第一多个解码器中的至少一个解码器与覆在核心部分上的阵列的存储器单元耦合，且第二多个解码器中的至少一个解码器与覆在核心部分上的阵列的存储器单元耦合。在一些情况中，第一多个解码器中的至少一个解码器与覆在第一边界部分上的阵列的存储器单元耦合，且第二多个解码器中的至少一个解码器与覆在第二边界部分上的阵列的存储器单元耦合。在一些情况中，衬底层的核心部分包括多个区段，它们各自包含共同组件配置。在一些情况中，衬底层的第一边界部分包含多个区段，它们各自包含与第一边界部分的其它区段相同的组件配置，且衬底层的第二边界部分包括多个区段，它们各自包含与第二边界部分的其它区段相同的组件配置。在一些情况中，第一边界部分的区段可具有与核心部分的区段及第二边界部分的区段不同的配置，且第二边界部分的区段具有不同于核心部分的区段的配置。
在一些情况中，由第一方向上的第一尺寸及正交于第一方向的第二方向上的第二尺寸界定核心部分的每一区段；且由第一方向上的第三尺寸及第二方向上的第四尺寸界定第一边界部分及第二边界部分的每一区段，其中第三尺寸小于或等于第一尺寸且第四尺寸等于第二尺寸。在一些情况中，第一边界部分的第三尺寸不同于第二边界部分的第三尺寸。
在一些情况中，第一边界部分的至少一个区段包含第一数量的解码器，第二边界部分的至少一个区段包含第二数量的解码器，且核心部分的至少一个区段包含第三数量的解码器，其中第一数量小于或等于第二数量，且第三数量大于或等于第二数量。在一些情况中，解码器的第一数量及解码器的第二数量少于解码器的第三数量的一半。在一些情况中，第一边界部分的解码器包含第一多个列解码器且第二边界部分的解码器包含第二多个列解码器，其中多个列解码器各自与第一边界部分及第二边界部分中的对应数量的解码器成比例。在一些情况中，覆在衬底层的第一边界部分及第二边界部分上的存储器单元阵列的部分产生除由覆在核心部分上的存储器单元阵列产生的输出以外的额外输出，这是因为第一边界部分及第二边界部分包含有源存储器单元。在一些情况中，覆在衬底层的第一边界部分上的存储器单元阵列的部分与第一边界部分中的列解码器及第一多个解码器或第三多个解码器相关联，且覆在衬底层的第二边界部分上的存储器单元阵列的部分与第二边界部分中的列解码器及第二多个解码器或第三多个解码器相关联。
在一些情况中，覆在衬底层的第一边界部分及第二边界部分上的阵列的部分与第一操作目的相关联，所述第一操作目的不同于与覆在衬底层的核心部分上的阵列的部分相关联的第二操作目的。例如，不同操作目的可包含阵列管理的辅助功能，例如冗余实施方案或误差校正码(ECC)应用等。在一些情况中，存储器单元阵列包括三维交叉点阵列且阵列中的每一单元包括呈串联配置的选择器装置及逻辑存储元件。在一些情况中，选择器装置包含具有双向切换特性的硫族化物材料且逻辑存储元件包含具有至少部分基于结晶性质的电阻的另一硫族化物材料。在一些情况中，阵列的每一单元包括具有双向切换及存储器特性的硫族化物材料。在一些情况中，选择器装置包含薄膜晶体管(TFT)且逻辑存储元件包含具有铁电材料的铁电容器。在一些情况中，存储器单元阵列包括至少两个存储器单元层叠，第一存储器单元层叠经定位在核心部分、第一边界部分及第二边界部分上方，且第二存储器单元层叠经定位在第一存储器单元层叠上方。在一些情况中，核心部分、第一边界部分及第二边界部分构成阵列下CMOS(CuA)。在一些情况中，核心部分进一步包含第三边线及定位成与第三边线相对的第四边线，第三边线邻接第三边界部分且第四边线邻接第四边界部分，且其中第三边界部分及第四边界部分各自包含多个列解码器；且多个列解码器与覆在核心部分上的阵列的存储器单元相关联。在一些情况中，覆在衬底层的核心部分上的存储器单元阵列的部分与核心部分、第三边界部分或第四边界部分中的列解码器中的一者及第一多个解码器、第二多个解码器或第三多个解码器中的一者相关联。在一些情况中，装置进一步包含：第一存取线子集，其跨第一边线延伸，其中第一存取线子集与覆在第一边界部分上的存储器单元耦合；及第二存取线子集，其跨第二边线延伸，其中第二存取线子集与覆在第二边界部分上的存储器单元耦合。在一些情况中，第一存取线子集中的至少一个存取线具有不同于第一存取线子集的另一存取线的长度且第二存取线子集中的至少一个存取线具有不同于第一存取线子集中的另一存取线或第二存取线子集中的另一存取线或两者的长度。
图14说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器装置的存储器部分1400的实例。存储器部分1400可为参考图9、10、12及13描述的存储器部分905、1200及1300的实例。存储器部分1400可经说明以展示存取操作可如何与图9中的存储器装置900一起使用。存储器部分1400说明由有源边界部分邻接的存储器砖的二乘二示范性布置。存储器部分1400展示存储器砖430及有源边界砖915的支持组件及一些存取线。在存储器部分的说明性实例中，存储器砖430及有源边界砖915被隔开以提供关于每一砖开始及结束之处的额外清晰度。仅出于说明性目的，在图14中省略除列线1410以外的列线。
存储器部分1400可分成区1420。存储器部分1400可包含八个区(区索引号码零到七)。区可包括列线1305集合。如本文中使用，存取操作可指读取操作(即，感测操作)或写入操作。虽然在图14中展示八个区1420，但可配置其它数量的区。
在存取操作期间，存储器控制器可激活区中的一或多者。激活区可包含在核心部分及边界部分中具有相同索引的区且可被称为具有相同索引的群组。例如，存储器控制器可激活如在图14中描绘的使用索引二(2)表示的区。若干存储器单元经由与具有索引二(2)的区中的列线交叉的行线耦合到具有索引二(2)的区中的列线。在一些实例中，区中的存取操作的数量等于区中的行线与列线1410的交叉点数量。
在存储器部分1400中，具有相同索引的每一区群组能够产生特定数量的存取操作。例如，在存储器部分1400的说明性实例中，使用索引零、一、六及七表示的区各自可能够产生八十八个存取操作。可通过来自存储器砖430的六十四个存取操作(即，示范性砖430内的每一区的三十二个存取操作乘以二(因为存在使用索引零、一、六或七表示的两个区))外加来自有源边界砖915(或部分)中使用索引零、一、六或七表示的区的二十四个存取操作来实现八十八个存取操作。有源边界砖915(或部分)中使用索引零、一、六及七表示的区可产生少于存储器砖430中的区的数量的存取操作，但多于有源边界部分中使用索引二、三、四或五表示的区的数量的存取操作。这是归因于以下事实：定位在有源边界部分中的一些单元由于单元在边线附近而无法存取且行线可在边线附近被省略或无源，如参考图12描述。
另外，在存储器部分1400中，使用索引二到五表示的区各自可能够产生八十个存取操作。可通过来自存储器砖430的六十四个存取操作(如上文描述)外加来自有源边界砖915(或部分)中使用索引二、三、四或五表示的区的十六个存取操作来实现八十个存取操作。有源边界部分中使用索引二、三、四或五表示的区可产生少于使用索引零、一、六及七表示的区的数量的存取操作，这是因为它们更远离于存储器砖430定位，且与使用索引零、一、六及七表示的区相比，更多数量的行线可被省略或无源。换句话来说，在图14的说明性实例中，与有源边界部分中具有索引零、一、六及七的区相比，有源边界部分中具有索引二到五的区具有与其列线交叉的相对少数量的行线，使得具有索引二到五的区产生少于具有索引零、一、六及七的区的数量的存取操作。应了解，上文描述的特定数量的存取操作仅出于说明性目的来展示可如何实施有源边界部分以增加存取操作的总数且存取操作的数量可取决于如何设计及建构存储器砖及边界砖而变化。另外，应了解，图14可仅表示存储器阵列的部分。因而，所概述的原理可经延伸以涵盖额外及/或更大实施方案。
应了解，通过改变有源边界部分的大小(即，边界部分中的存储器单元数量)及其中的支持组件(即，行解码器、感测组件及列解码器)，有源边界部分中的区数量可为灵活的。有源边界部分的大小的精确确定可按照与特定目的相关的特定存储器容量要求定制。另外，每一区能够产生的存取操作的数量可取决于存储器部分1400的大小而变化。例如，随着存储器部分1400变大，区能够产生的存取操作的数量可增加。
图15说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器装置的部分1500的实例。部分1500可包含两个存储器部分1505，控制电路部分1510经定位在所述两个存储器部分1505之间。存储器部分1505可为参考图9、10、12、13及14描述的存储器部分905、1200、1300及1400的实例。控制电路部分可经配置以提供寻址方案以同时存取两个存储器部分1505的区。例如，当选择使用索引二(2)表示的区时，控制电路部分激活使用索引二(2)表示的区的列线1515，以便产生与使用索引二(2)表示的区中的列线1515及行线相关联的存取操作。在图15中出于说明目的省略其它列线。
在说明性部分1500中，使用索引零、一、六及七表示的区各自可能够产生一百七十六个存取操作，即，八十八个存取操作的两倍。定位在有源边界部分中的一些单元由于单元在边线附近而无法存取且行线在边线附近可被省略或无源，如参考图12及图14描述。另外，在说明性存储器部分1500中，使用索引二到五表示的区各自可能够产生一百六十个存取操作，即，八十个存取操作的两倍。在说明性实例中，与有源边界部分中使用索引零、一、六及七表示的区相比，边界部分中使用索引二到五表示的区具有相对少数量的行线，使得使用索引二到五表示的区产生较少数量的存取操作。尽管如此，与在不具有定位在边界部分中的存储器单元的情况下的存取操作数量相比，使用有源边界部分的方案增加存取操作数量，即，用于每一区的一百二十八个存取操作，即，六十四个存取操作的两倍。应了解，图15的说明性实例始终提供至少三十二个额外存取操作，最多四十八个额外存取操作。
图16说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器装置的部分1600的实例。存储器部分1600可包含两个存储器部分1605，控制电路部分1610经定位在所述两个存储器部分1605之间。存储器部分1605可为参考图9、10、12、13及14描述的存储器部分905、1200、1300及1400的实例。控制电路部分可经配置以提供寻址方案以同时存取两个存储器部分1605的区。例如，当选择使用索引二表示的区时，控制电路部分激活使用索引二表示的区的列线1615，以便产生与使用索引二表示的区中的列线1615及行线相关联的存取操作。
应了解，与存储器部分1605-b相关联的区维持和与存储器部分1505-b相关联的区相同的配置，而与存储器部分1605-a相关联的区具有不同于用于与有源边界部分相关联的区的存储器部分1505-a的寻址方案。换句话来说，鉴于不同寻址方案，使用群组的同样或相同索引识别区的不同群组。在这个地址扰乱方案下，在说明性存储器部分1605中，使用索引零到七(即，群组索引零到七)表示的所有区各自能够产生一百六十八个存取操作，在图16中的行线与列线的每一交叉处具有一个存取操作。这通过指定不同区索引以便贯穿边界部分中的区提供相同数量的额外存取操作而实现。在存储器部分1600的这个实例中，可通过来自核心部分中的存储器砖的一百二十八个存取操作(即，核心部分中的每一区的三十二个存取操作乘以四(因为现在存在四个区，各自使用索引零到七表示))外加来自有源边界部分中使用索引零到七表示的两个区的四十个存取操作来实现一百六十八个存取操作。归因于地址扰乱方案，有源边界部分中使用索引零到七表示的每一区可贯穿有源边界部分产生偶数个存取操作。存取操作的数量可经建构为行线与列线的交叉数量，在每一交叉处具有一个存取操作。因此，应了解，在图16的说明性实例中，与在不具有定位在有源边界部分中的存储器单元的情况下的存取操作的数量相比，部分1600通过地址扰乱方案跨整个区始终均匀地提供四十个额外或另外存取操作，即，用于每一区的一百二十八个存取操作。
在一些情况中，存储器装置包含衬底层，所述衬底层包含多个控制电路部分及多个存储器片段，每一存储器片段包括核心部分及边界部分，其中边界部分包含包括具有第一配置的第一多个解码器的第一边界部分及包括具有第二配置的第二多个解码器的第二边界部分，核心部分包含具有第三配置的第三多个解码器，且控制电路部分可不包括第一、第二及第三多个解码器。衬底层可经配置使得控制电路部分以控制电路部分及存储器片段的交替图案邻近于存储器片段，其中每一存储器片段的第一边界部分邻接存储器片段的核心部分的第一边线且存储器片段的第二边界部分邻接核心部分的与第一边线相对的第二边线。存储器装置也可包含存储器单元阵列，其覆在每一存储器片段的核心部分及第一边界部分及第二边界部分的至少一部分上，其中覆在每一存储器片段上的存储器单元阵列的部分经由多个存取线而与存储器片段的第一多个解码器、第二多个解码器及第三多个解码器耦合。在一些情况中，覆在第一边界部分及第二边界部分上的存储器单元阵列的部分包含有源存储器单元且因此产生除由覆在核心部分上的存储器单元阵列产生的输出以外的额外输出。
在一些情况中，衬底层的核心部分包含多个区段，它们各自包含共同组件配置，且其中核心部分的每一区段包含各自经索引以表示列地址子集的多个区；衬底层的第一边界部分包含多个区段，它们各自包含与第一边界部分的其它区段相同的组件配置，其中第一边界部分的区段具有不同于核心部分的区段的组件配置，且其中第一边界部分的每一区段包含各自经索引以表示列地址子集的多个区；且衬底层的第二边界部分包含多个区段，它们各自包含与第二边界部分的其它区段的相同的组件配置，其中第二边界部分的区段具有不同于第一边界部分的区段及核心部分的区段的组件配置，且其中每一区段包含各自经索引以表示列地址子集的多个区。在一些情况中，与来自第一边界部分、第二边界部分及核心部分的具有同样或相同索引的多个区相关联的多个存储器单元经分组以通过扰乱与多个区相关联的索引而贯穿与具有不同索引的多个区相关联的多个存储器单元产生均匀或几乎均匀数量的输出。在一些情况中，衬底层的配置包含邻近于至少两个存储器片段的多个控制电路部分的每一部分。在一些情况中，第一边界部分及第二边界部分的每一区段中的区数量小于或等于核心部分的每一区段中的区数量。在一些情况中，衬底层的配置包括邻近于多个控制电路部分中的至少两个部分的每一存储器片段。在一些情况中，第一边界部分及第二边界部分的每一区段中的区数量小于或等于核心部分的每一区段中的区数量。
图17说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器装置1700的实例。存储器部分1705可为参考图9、10、12、13及14描述的存储器部分905、1200、1300及1400的实例。控制电路部分1710可经配置以提供寻址方案以连同核心部分及边界部分中的解码器以及列解码器支持存取操作。
图18说明根据本发明的实施例的支持有源边界拼布架构存储器的存储器装置1800的实例。存储器部分1805可为参考图9、10、12、13及14描述的存储器部分905、1200、1300及1400的实例。控制电路部分1810可经配置以提供寻址方案以连同核心部分及边界部分中的解码器以及列解码器支持存取操作。
图19展示根据本发明的实施例的包含支持有源边界拼布架构存储器的存储器控制器1915的装置的框图1900。存储器阵列1905可被称为电子存储器设备，且存储器控制器1915可为如参考图1及2描述的存储器控制器140的组件的实例。此外，图19展示布置感测组件1936、锁存器1946及参考组件1931(在虚线框中)的替代示意性选项。所属领域的技术人员将了解，感测组件及相关联组件(即，锁存器及参考组件)可在不损失它们功能目的的情况下与列解码器或行解码器相关联。
存储器阵列1905可包含一或多个存储器单元1910、存储器控制器1915、字线1920、参考组件1930、感测组件1935、数字线1940及锁存器1945。这些组件可彼此电子连通且可执行本文中描述的功能中的一或多者。在一些情况中，存储器控制器1915可包含偏压组件1950及时序组件1955。
存储器控制器1915可与字线1920、数字线1940及感测组件1935电子连通，它们可为参考图1及2描述的字线110、数字线115及感测组件125的实例。存储器阵列1905也可包含参考组件1930及锁存器1945。存储器阵列1905的组件可彼此电子连通且可执行参考图1到18描述的一些功能。在一些情况中，参考组件1930、感测组件1935及锁存器1945可为存储器控制器1915的组件。
在一些实例中，数字线1940与感测组件1935及存储器单元1910的存储元件电子连通。在一些实例中，存储元件可为铁电电容器且存储器单元1910可为铁电存储器单元。在图19中，仅将存储器单元展示为示意性实例，从而为简单起见省略存储器技术可能特有的某些元件。在一些实例中，存储元件可包含硫族化物相变材料及/或存储器单元1910可为相变存储器单元。存储器单元1910可经写入有逻辑状态(例如，第一或第二逻辑状态)。字线1920可与存储器控制器1915及存储器单元1910的选择器装置电子连通。感测组件1935可与存储器控制器1915、数字线1940、锁存器1945及参考线1960电子连通。参考组件1930可与存储器控制器1915及参考线1960电子连通。感测控制线1965可与感测组件1935及存储器控制器1915电子连通。这些组件也可经由其它组件、连接或总线与除上文未列出的组件以外的其它组件(在存储器阵列1905内部及外部两者)电子连通。
存储器控制器1915可经配置以通过施加电压到字线1920及数字线1940而激活所述各种节点。例如，偏压组件1950可经配置以施加电压以操作存储器单元1910以读取或写入存储器单元1910，如上文描述。在一些情况中，存储器控制器1915可包含行解码器、列解码器或两者，如参考图1描述。这可使存储器控制器1915能够存取一或多个存储器单元105。偏压组件1950也可将电压电势提供到参考组件1930，以便产生用于感测组件1935的参考信号。另外，偏压组件1950可提供用于操作感测组件1935的电压电势。在一些实例中，参考组件1931可与存储器控制器1915及参考线1961电子连通。感测控制线1966可与感测组件1936及存储器控制器1915电子连通。这个配置可为除包含参考组件1930、感测组件1935及锁存器1945的配置以外的配置或所述配置的替代。这些组件也可经由其它组件、连接或总线与除上文未列出的组件以外的其它组件(在存储器阵列1905内部及外部两者)电子连通。
在一些情况中，存储器控制器1915可使用时序组件1955来执行其操作。例如，时序组件1955可控制各种字线选择及数字线选择的时序(包含用于切换及电压施加的时序)以执行本文中论述的存储器功能(例如读取及写入)。在一些情况中，时序组件1955可控制偏压组件1950的操作。
参考组件1930可包含各种组件以产生用于感测组件1935的参考信号。参考组件1930可包含经配置以产生参考信号的电路。在一些情况中，可使用其它存储器单元105实施参考组件1930。感测组件1935可比较来自存储器单元1910的信号与来自参考组件1930的参考信号。在确定逻辑状态之后，感测组件接着可将输出存储在锁存器1945中，其中可根据电子装置(存储器阵列1905是部分)的操作使用所述输出。感测组件1935可包含感测放大器，其与锁存器及存储器单元电子连通。
在一些情况中，电子存储器设备包含：衬底层，其包括核心部分、第一边界部分、第二边界部分及控制电路部分，其中第一边界部分包含具有第一配置的第一多个解码器，第二边界部分包含具有第二配置的第二多个解码器，核心部分包含具有第三配置的第三多个解码器，且控制电路部分可不包括第一、第二及第三多个解码器；及存储器单元阵列，其覆在衬底层的核心部分及第一边界部分及第二边界部分的至少一部分上，其中阵列的存储器单元经由多个存取线而与第一多个解码器、第二多个解码器及第三多个解码器耦合。
存储器控制器1915可与衬底层及存储器单元阵列电子连通，其中控制器可操作以：针对存取操作识别定位在衬底层的第一边界部分及第二边界部分上方的存储器单元阵列的区；及使用第一多个解码器、第二多个解码器或第三多个解码器的解码器连同边界部分(存储器单元定位在其上方)的列解码器对识别区的存储器单元执行存取操作。在一些实例中，控制电路部分可不包括行解码器、列解码器、感测放大器或其组合。在一些实例中，存储器单元1910可包括PCM或基于硫族化物材料的存储器单元。
图20展示根据本发明的实施例的包含支持有源边界拼布架构存储器的装置2005的系统2000的框图。装置2005可为如上文(例如，参考图1及2)描述的存储器控制器140的组件的实例或包含存储器控制器140的组件。装置2005可包含用于双向数据通信的组件，包含用于传输及接收通信的组件，包含存取操作管理器2015、存储器单元2020、基本输入/输出系统(BIOS)组件2025、处理器2030、I/O控制器2035及外围组件2040。这些组件可经由一或多个总线(例如，总线2010)电子连通。
存储器单元2020可存储如本文中描述的信息(即，呈逻辑状态的形式)。BIOS组件2025可为包含作为固件的BIOS操作的软件组件，其可初始化及运行各种硬件组件。BIOS组件2025也可管理处理器与各种其它组件(例如，外围组件、输入/输出(I/O)控制器等)之间的数据流。BIOS组件2025可包含存储在只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。
处理器2030可包含智能硬件装置(例如，通用处理器、数字信号处理器(DSP)、中央处理单元(CPU)、微控制器、专用集成电路(ASIC)、现场可编程门阵列(FPGA)、可编程逻辑装置、离散门或晶体管逻辑组件、离散硬件组件或它们的任何组合)。在一些情况中，处理器2030可经配置以使用存储器控制器操作存储器阵列。在其它情况中，存储器控制器可集成到处理器2030中。处理器2030可经配置以执行存储在存储器中的计算机可读指令以执行各种功能(例如，支持有源边界拼布架构存储器的功能或任务)。
I/O控制器2035可管理装置2005的输入及输出信号。I/O控制器2035也可管理没有集成到装置2005中的外围设备。在一些情况中，I/O控制器2035可表示到外部外围器件的物理连接或端口。在一些情况中，I/O控制器2035可利用操作系统，例如 或另一已知操作系统。
外围组件2040可包含任何输入或输出装置或这些装置的接口。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外围卡槽(例如外围组件互连件(PCI)或加速图形端口(AGP)槽)。
输入2045可表示装置2005外部的装置或信号，其提供输入到装置2005或装置2005的组件。这可包含用户接口或与其它装置或其它装置之间的接口。在一些情况中，输入2045可由I/O控制器2035管理，且可经由外围组件2040与装置2005交互。
输出2050也可表示装置2005外部的装置或信号，其经配置以从装置2005或装置2005的组件中的任一者接收输出。输出2050的实例可包含显示器、音频扬声器、印刷装置、另一处理器或印刷电路板等。在一些情况中，输出2050可为经由外围组件2040与装置2005介接的外围元件。在一些情况中，输出2050可由I/O控制器2035管理。
装置2005的组件可包含经设计以实行其功能的电路。这可包含经配置以实行本文中描述的功能的各种电路元件，例如，导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。装置2005可为计算机、服务器、膝上型计算机、笔记本计算机、平板计算机、移动电话、可佩戴电子装置、个人电子装置或类似物。或装置2005可为这个装置的部分或元件。
在一些实例中，装置2005可包含用于针对存取操作识别定位在衬底层的第一边界部分及第二边界部分上方的存储器单元阵列的区的构件。在一些实例中，装置可包含用于使用第一多个解码器、第二多个解码器或第三多个解码器的解码器连同识别区的存储器单元定位在其上方的边界部分的列解码器对存储器单元执行存取操作的构件。
在一些实例中，装置2005可包含用于针对存取操作识别存储器单元阵列中的至少一个存储器单元的构件，其中至少一个存储器单元与第三多个解码器的解码器耦合。在一些实例中，装置2005可包含用于至少部分基于识别至少一个存储器单元而使用第三多个解码器的解码器连同至少一个存储器单元定位在其上方的边界部分的列解码器存取至少一个单元的构件。在一些实例中，装置2005可包含用于至少部分基于识别至少一个存储器单元而激活与至少一个存储器单元及第三多个解码器的解码器耦合的存取线的构件。在一些实例中，装置2005可包含用于至少部分基于激活存取线而激活与边界部分的列解码器耦合的列的构件。
在一些实例中，装置2005可包含用于至少部分基于识别至少一个存储器单元而配置与第一边界部分的第一多个区相关联的第一组索引的构件，其中第一多个区中的每一区经指派有表示列地址子集的索引。在一些实例中，装置2005可包含用于至少部分基于识别至少一个存储器单元而配置与第二边界部分的第二多个区相关联的第二组索引的构件，其中第二多个区中的每一区经指派有表示列地址子集的索引。在一些实例中，装置2005可包含用于至少部分基于配置第一及第二组索引而将来自第一多个区及第二多个区的具有相同索引的区分组成多个区群组的构件，其中分组从多个区群组中的每一群组产生相同数量的输出。在一些实例中，装置2005可包含用于至少部分基于分组而识别多个区群组中的至少一个群组的构件。在一些实例中，装置2005可包含用于至少部分基于识别至少一个群组而使用第一多个解码器的第一子集连同至少一个群组内的由列地址识别的第一边界部分的列解码器存取与至少一个群组相关联的多个存储器单元的构件。
图21展示根据本发明的实施例的支持有源边界拼布架构存储器的存取操作管理器2115的框图2100。存取操作管理器2115可为参考图20描述的存取操作管理器2015的实施例的实例。存取操作管理器2115可包含偏压组件2120、时序组件2125、存储器单元管理器2130、解码器管理器2135、存取线管理器2140及部分管理器2145。这些模块中的每一者可彼此直接连通或(例如，经由一或多个总线)间接连通。
存储器单元管理器2130可识别覆在衬底层的第一边界部分及第二边界部分上的存储器单元阵列中的至少一个单元，其中阵列的存储器单元经由多个存取线而与第一边界部分的第一多个解码器、第二边界部分的第二多个解码器及衬底层的核心部分的第三多个解码器耦合，且其中第一多个解码器包含与覆在第一边界部分上的阵列的存储器单元相关联的多个列解码器且第二多个解码器包含与覆在第二边界部分上的阵列的存储器单元相关联的多个列解码器。
解码器管理器2135可使用核心部分、第一边界部分及第二边界部分的解码器存取至少一个单元。
存取线管理器2140可经配置以管理存取线，例如行线或列线。在一些情况中，存取线管理器使用第一边界部分的第一多个解码器中的一者、第二边界部分的第二多个解码器中的一者或核心部分的第三多个解码器中的一者连同边界部分(至少一个单元定位在其上方)的列解码器存取至少一个单元。
部分管理器2145可经配置以管理存储器装置的各种部分。在一些情况中，存取至少一个单元包含：激活耦合在至少一个单元与第一边界部分或第二边界部分中的一者的解码器或核心部分的解码器之间的存取线及连接到所述边界部分(至少一个单元定位在其上方)的列解码器的列。在一些情况中，存取至少一个单元包含：存取与衬底层的第一边界部分重叠的存储器单元阵列；存取与衬底层的第二边界部分重叠的存储器单元阵列；及存取与衬底层的核心部分重叠的存储器单元阵列。
图22展示说明根据本发明的实施例的支持有源边界拼布架构存储器的方法2200的流程图。可通过如本文中描述的存储器控制器140或其组件实施方法2200的操作。例如，可通过如参考图20及21描述的存取操作管理器执行方法2200的操作。在一些实例中，存储器控制器140可执行一组代码来控制装置的功能元件以执行下文描述的功能。另外或替代性地，存储器控制器140可使用专用硬件来执行下文描述的一些功能。
在一些情况中，所述方法也可包含识别覆在衬底层的第一边界部分及第二边界部分上的存储器单元阵列中的至少一个单元，其中阵列的存储器单元经由多个存取线而与第一边界部分的第一多个解码器、第二边界部分的第二多个解码器及衬底层的核心部分的第三多个解码器耦合，且其中第一多个解码器包含与覆在第一边界部分上的阵列的存储器单元相关联的多个列解码器且第二多个解码器包含与覆在第二边界部分上的阵列的存储器单元相关联的多个列解码器。在一些情况中，所述方法也可包含使用第一边界部分的第一多个解码器中的一者、第二边界部分的第二多个解码器中的一者或核心部分的第三多个解码器中的一者连同边界部分(至少一个单元定位在其上方)的列解码器存取所述至少一个单元。
在一些情况中，衬底层包含核心部分、第一边界部分、第二边界部分及控制电路部分，其中核心部分包括第一边线及定位成与第一边线相对的第二边线，第一边线邻接第一边界部分且第二边线邻接第二边界部分，其中存储器单元阵列覆在衬底层的核心部分及第一边界部分及第二边界部分的至少一部分上；衬底层的核心部分包含多个区段，它们各自包含共同组件配置，且其中核心部分的每一区段包含各自经索引以表示列地址子集的多个区；衬底层的第一边界部分包含多个区段，它们各自包含与第一边界部分的其它区段相同的组件配置，其中第一边界部分的区段具有不同于核心部分的区段的组件配置，且其中第一边界部分的每一区段包含各自经索引以表示列地址子集的多个区；且衬底层的第二边界部分包含多个区段，它们各自包含相同于第二边界部分的其它区段的组件配置，其中第二边界部分的区段具有不同于第一边界部分的区段及核心部分的区段的组件配置，且其中第二边界部分的每一区段包括各自经索引以表示列地址子集的多个区。
在一些情况中，存取至少一个单元包含激活耦合在至少一个单元与第一边界部分或第二边界部分中的一者的解码器或核心部分的解码器之间的存取线及连接到边界部分(至少一个单元定位在其上方)的列解码器的列。在一些情况中，存取至少一个单元包含存取覆在衬底层的第一边界部分上的存储器单元阵列；存取覆在衬底层的第二边界部分上的存储器单元阵列；及存取覆在衬底层的核心部分上的存储器单元阵列。在一些情况中，所述方法进一步包含：识别来自第一边界部分、第二边界部分及核心部分的具有相同索引的区的至少一个群组；及使用第一多个解码器中的一者、第二多个解码器中的一者及第三多个解码器中的一者连同所述至少一个群组内的由列地址识别的列解码器存取与所述至少一个群组相关联的多个存储器单元。在一些情况中，所述方法进一步包含扰乱与包含所述至少一个群组的多个群组的区相关联的索引，其中所述扰乱贯穿所述多个群组产生均匀数量的输出。
在框2205，存储器控制器140可识别覆在衬底层的第一边界部分及第二边界部分上的存储器单元阵列中的至少一个单元，其中阵列的存储器单元经由多个存取线而与第一边界部分的第一多个解码器、第二边界部分的第二多个解码器及衬底层的核心部分的第三多个解码器耦合，且其中第一多个解码器包含与覆在第一边界部分上的阵列的存储器单元相关联的多个列解码器且第二多个解码器包含与覆在第二边界部分上的阵列的存储器单元相关联的多个列解码器。可根据参考图1到21描述的方法执行框2205的操作。在特定实例中，可由如参考图21描述的存储器单元管理器执行框2205的操作的实施例。
在框2210，存储器控制器140可使用第一边界部分的第一多个解码器中的一者、第二边界部分的第二多个解码器中的一者或核心部分的第三多个解码器中的一者连同边界部分(至少一个单元定位在其上方)的列解码器存取所述至少一个单元。可根据参考图1到21描述的方法执行框2210的操作。在特定实例中，可由如参考图21描述的解码器管理器执行框2210的操作的实施例。
应注意，上文描述的方法描述可能实施方案，且操作及步骤可经重新布置或以其它方式修改使得其它实施方案是可行的。此外，可组合来自所述方法的两者或两者以上的特征或步骤。
可使用各种不同科技及技术中的任一者来表示本文中描述的信息及信号。例如，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或它们的任何组合表示可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片。一些图式可将信号说明为单个信号；但是，所属领域的技术人员将理解，信号可表示信号总线，其中总线可具有各种位宽度。
术语“电子连通”是指组件之间的关系，其支持组件之间的电子流。这可包含组件之间的直接连接或可包含中间组件。电子连通中的组件可为主动交换电子或信号(例如，在通电电路中)或可并非主动交换电子或信号(例如，在断电电路中)，但可经配置且可操作以在使电路通电之后交换电子或信号。通过实例，经由开关(例如，晶体管)物理连接的两个组件电子连通，而不管开关的状态(即，断开或闭合)是什么。
术语“隔离”是指组件之间的关系，其中电子当前无法在它们之间流动；如果组件之间存在开路，那么它们彼此隔离。例如，通过开关物理连接的两个组件可在开关断开时彼此隔离。
如本文使用，术语“短接”是指组件之间的关系，其中经由所述两个组件之间的单个中间组件的激活而在组件之间建立导电路径。举例来说，短接到第二组件的第一组件可在两个组件之间的开关闭合时与第二组件交换电子。因此，短接可为动态操作，其实现电子连通的组件(或线)之间的电荷流动。
可在半导体衬底(例如硅(Si)、锗、硅锗合金、砷化镓(GaAs)、氮化镓(GaN)等)上形成本文中论述的装置(包含存储器装置100)。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底(例如玻璃上硅(SOG)或蓝宝石上硅(SOS))或另一衬底上的半导体材料的外延层。可通过使用各种化学物种(包含但不限于磷、硼或砷)进行掺杂来控制衬底或衬底的子区的导电率。可通过离子植入或通过任何其它掺杂方法在衬底的初始形成或生长期间执行掺杂。
硫族化物材料可为包含元素S、Se及Te中的至少一者的材料或合金。本文中论述的相变材料可为硫族化物材料。硫族化物材料可包含S、Se、Te、Ge、As、Al、Sb、Au、铟(In)、镓(Ga)、锡(Sn)、铋(Bi)、钯(Pd)、钴(Co)、氧(O)、银(Ag)、镍(Ni)、铂(Pt)的合金。实例硫族化物材料及合金可包含(但不限于)Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文中使用，用连字符连接的化学组合物标记指示包含在特定化合物或合金中的元素且意在表示涉及所指示元素的所有理想配比。例如，Ge-Te可包含GexTey，其中x及y可为任何正整数。可变电阻材料的其它实例可包含二元金属氧化物材料或包含两种或两种以上金属(例如，过渡金属、碱土金属及/或稀土金属)的混合价氧化物。实施例不限于与存储器单元的存储器元件相关联的一或多个特定可变电阻材料。例如，可变电阻材料的其它实例可用于形成存储器元件且可包含硫族化物材料、巨磁阻材料或基于聚合物的材料等。
本文中论述的一或多个晶体管可表示场效晶体管(FET)且包括包源极、漏极及栅极的三终端装置。所述终端可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重度掺杂(例如，简并)半导体区。可通过轻度掺杂半导体区或通道分离源极及漏极。如果通道是n型(即，多数载子是电子)，那么FET可被称为n型FET。如果通道是p型(即，多数载子是电洞)，那么FET可被称为p型FET。通道可由绝缘栅极氧化物覆盖。可通过施加电压到栅极而控制通道导电率。例如，分别施加正电压或负电压到n型FET或p型FET可导致通道变成导电的。当施加大于或等于晶体管的阈值电压的电压到晶体管栅极时，可“开启”或“激活”所述晶体管。当施加小于晶体管的阈值电压的电压到晶体管栅极时，可“关闭”或“撤消激活”所述晶体管。
本文中陈述的描述以及附图描述实例配置且不表示可实施或在权利要求书的范围内的所有实例。本文中使用的术语“示范性”意指“充当实例、例子或说明”且非“优选”或“优于其它实例”。实施方式出于提供对所描述技术的理解的目的而包含具体细节。但是，可在没有这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示熟知结构及装置以免模糊所描述实例的概念。
在附图中，类似组件或特征可具有相同参考标签。此外，可通过在参考标签后加破折号及区分类似组件的第二标签来区分相同类型的各种组件。当仅在说明书中使用第一参考标签时，描述可适用于具有相同第一参考标签的类似组件中的任一者，而无关于第二参考标签。
可使用各种不同科技及技术中的任一者来表示本文描述的信息及信号。例如，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或它们的任何组合表示可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片。
可使用经设计以执行本文中描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散栅极或晶体管逻辑、离散硬件组件或它们的任何组合来实施或执行结合本文的揭示内容描述的各种说明性框及模块。通用处理器可为微处理器，但在替代方案中，处理器可为任何传统处理器、控制器、微控制器或状态机。处理器也可实施为计算装置的组合(例如，数字信号处理器(DSP)及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它这种配置)。
可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中描述的功能。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或代码存储在计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案在本发明及所附权利要求书的范围内。举例来说，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些的任一者的组合来实施上文描述的功能。实施功能的特征也可物理地定位在各种位置处，包含经分布使得在不同物理位置处实施功能的部分。此外，如本文中所使用(包含在权利要求书中)，如项目列表(例如，以例如“至少一者”或“一或多者”的词组开头的项目列表)中使用的“或”指示包含列表，使得例如A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文中使用，词组“基于”不应被解释为对条件闭集的参考。例如，在不脱离本发明的范围的情况下，描述为“基于条件A”的实例步骤可基于条件A及条件B两者。换句话来说，如本文中使用，词组“基于”应按相同于词组“至少部分基于”的方式来解释。
计算机可读媒体包含非暂时性计算机存储媒体及通信媒体两者，包含促进计算机程序从一个位置传送到另一位置的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。通过实例且非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储器、磁盘存储器或其它磁性存储装置或可用于载送或存储呈指令或数据结构形式的所要程序码构件且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。此外，任何连接适当地被称为计算机可读媒体。例如，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线科技从网站、服务器或其它远程源传输软件，那么同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或例如红外线、无线电及微波的无线科技包含在媒体的定义中。如本文中使用，磁盘及光盘包含CD、激光光盘、数字多功能光盘、数字多功能光盘(DVD)、软磁盘及蓝光光盘，其中磁盘通常磁性地重现数据，而光盘使用激光器光学地重现数据。上文的组合也包含在计算机可读媒体的范围内。
提供本文中的描述以使所属领域的技术人员能够制成或使用本发明。所属领域的技术人员将容易明白本发明的各种修改，且在不脱离本发明的范围的情况下，本文中定义的一般原理可应用于其它变动。因此，本发明不限于本文中描述的实例及设计，而应符合与本文中揭示的原理及新颖特征一致的最广范围。

Claims (50)

1.一种电子存储器装置，其包括：
衬底层，其包括核心部分、边界部分及控制电路部分，其中所述核心部分包括第一边线及定位成与所述第一边线相对的第二边线，所述第一边线邻接第一边界部分且所述第二边线邻接第二边界部分，且其中所述第一边界部分包含具有第一配置的第一多个解码器，所述第二边界部分包含具有第二配置的第二多个解码器，所述核心部分包含具有第三配置的第三多个解码器，且所述控制电路部分不包括所述第一、所述第二及所述第三多个解码器；及
存储器单元阵列，其覆在所述衬底层的所述核心部分及所述第一边界部分及所述第二边界部分的至少一部分上，其中所述阵列的存储器单元经由多个存取线而与所述第一多个解码器、所述第二多个解码器及所述第三多个解码器耦合。
2.根据权利要求1所述的电子存储器装置，其中：
所述第三多个解码器中的至少一个解码器与覆在所述第一边界部分或所述第二边界部分上的所述阵列的存储器单元耦合，所述第一多个解码器中的至少一个解码器与覆在所述核心部分上的所述阵列的存储器单元耦合，且所述第二多个解码器中的至少一个解码器与覆在所述核心部分上的所述阵列的存储器单元耦合。
3.根据权利要求1所述的电子存储器装置，其中：
所述核心部分包括多个区段且由第一方向上的第一尺寸及正交于所述第一方向的第二方向上的第二尺寸界定所述核心部分的每一区段；且
所述第一边界部分及所述第二边界部分各自包括多个区段且由所述第一方向上的第三尺寸及所述第二方向上的第四尺寸界定所述第一边界部分及所述第二边界部分的每一区段，其中所述第三尺寸小于或等于所述第一尺寸且所述第四尺寸等于所述第二尺寸。
4.根据权利要求3所述的电子存储器装置，其中：
所述第一边界部分的所述第三尺寸不同于所述第二边界部分的所述第三尺寸。
5.根据权利要求3所述的电子存储器装置，其中：
所述第一边界部分的至少一个区段包含第一数量的解码器，所述第二边界部分的至少一个区段包含第二数量的解码器，且所述核心部分的至少一个区段包含第三数量的解码器，其中所述第一数量小于或等于所述第二数量，且所述第三数量大于或等于所述第二数量。
6.根据权利要求5所述的电子存储器装置，其中：
解码器的所述第一数量及解码器的所述第二数量少于解码器的所述第三数量的一半。
7.根据权利要求5所述的电子存储器装置，其中：
所述第一边界部分的所述解码器包含第一多个列解码器且所述第二边界部分的所述解码器包含第二多个列解码器，其中所述多个列解码器各自与所述第一边界部分及所述第二边界部分中的对应数量的解码器成比例。
8.根据权利要求1所述的电子存储器装置，其中：
覆在所述衬底层的所述第一边界部分上的所述存储器单元阵列的部分与所述第一边界部分中的列解码器及所述第一多个解码器或所述第三多个解码器相关联，且覆在所述衬底层的所述第二边界部分上的所述存储器单元阵列的部分与所述第二边界部分中的列解码器及所述第二多个解码器或所述第三多个解码器相关联。
9.根据权利要求1所述的电子存储器装置，其中：
覆在所述衬底层的所述第一边界部分及所述第二边界部分上的所述阵列的部分与第一操作目的相关联，所述第一操作目的不同于与覆在所述衬底层的所述核心部分上的所述阵列的部分相关联的第二操作目的。
10.根据权利要求1所述的电子存储器装置，其中：
所述存储器单元阵列包括三维交叉点阵列且所述阵列中的每一单元包括呈串联配置的选择器装置及逻辑存储元件。
11.根据权利要求10所述的电子存储器装置，其中：
所述选择器装置包含具有双向切换特性的硫族化物材料且所述逻辑存储元件包含具有至少部分基于结晶性质的电阻的另一硫族化物材料。
12.根据权利要求10所述的电子存储器装置，其中：
所述选择器装置包含薄膜晶体管TFT且所述逻辑存储元件包含具有铁电材料的容器。
13.根据权利要求1所述的电子存储器装置，其中：
所述核心部分、所述第一边界部分及所述第二边界部分构成阵列下CMOS CuA。
14.根据权利要求1所述的电子存储器装置，其进一步包括：
第一存取线子集，其跨所述第一边线延伸，其中所述第一存取线子集与覆在所述第一边界部分上的所述存储器单元耦合；及第二存取线子集，其跨所述第二边线延伸，其中所述第二存取线子集与覆在所述第二边界部分上的所述存储器单元耦合，且其中所述第一存取线子集中的至少一个存取线具有不同于所述第一存取线子集中的另一存取线的长度且所述第二存取线子集中的至少一个存取线具有不同于所述第一存取线子集中的其它存取线的长度。
15.一种电子存储器装置，其包括：
衬底层，其包括核心部分、第一边界部分、第二边界部分及控制电路部分，其中所述第一边界部分包含具有第一配置的第一多个解码器，所述第二边界部分包含具有第二配置的第二多个解码器，所述核心部分包含具有第三配置的第三多个解码器，且所述控制电路部分不包括所述第一、所述第二及所述第三多个解码器；及
存储器单元阵列，其覆在所述衬底层的所述核心部分及所述第一边界部分及所述第二边界部分的至少一部分上，其中所述阵列的存储器单元经由多个存取线而与所述第一多个解码器、所述第二多个解码器及所述第三多个解码器耦合；及
控制器，其与所述衬底层及所述存储器单元阵列电子连通，其中所述控制器可操作以：
针对存取操作识别定位在所述衬底层的所述第一边界部分及所述第二边界部分上方的所述存储器单元阵列的区；及
使用所述第一多个解码器、所述第二多个解码器或所述第三多个解码器的解码器连同所述存储器单元定位在其上方的边界部分的列解码器对所述识别区的存储器单元执行所述存取操作。
16.一种方法，其包括：
识别覆在衬底层的第一边界部分及第二边界部分上的存储器单元阵列中的至少一个单元，其中所述阵列的存储器单元经由多个存取线而与所述第一边界部分的第一多个解码器、所述第二边界部分的第二多个解码器及所述衬底层的核心部分的第三多个解码器耦合，且其中所述第一多个解码器包含与覆在所述第一边界部分上的所述阵列的存储器单元相关联的多个列解码器且所述第二多个解码器包含与覆在所述第二边界部分上的所述阵列的存储器单元相关联的多个列解码器；及
使用所述第一边界部分的所述第一多个解码器中的一者、所述第二边界部分的所述第二多个解码器中的一者或所述核心部分的所述第三多个解码器中的一者连同所述至少一个单元定位在其上方的边界部分的列解码器存取所述至少一个单元。
17.根据权利要求16所述的方法，其中所述衬底层包括：
所述核心部分、所述第一边界部分、所述第二边界部分及控制电路部分，其中所述核心部分包括第一边线及定位成与所述第一边线相对的第二边线，所述第一边线邻接所述第一边界部分且所述第二边线邻接所述第二边界部分，其中所述存储器单元阵列覆在所述衬底层的所述核心部分及所述第一边界部分及所述第二边界部分的至少一部分上；
所述衬底层的所述核心部分包括多个区段，其各自包含共同组件配置，且其中所述核心部分的每一区段包括各自经索引以表示列地址子集的多个区；
所述衬底层的所述第一边界部分包括多个区段，其各自包含相同于所述第一边界部分的其它区段的组件配置，其中所述第一边界部分的所述区段具有不同于所述核心部分的所述区段的组件配置，且其中所述第一边界部分的每一区段包括各自经索引以表示列地址子集的多个区；且
所述衬底层的所述第二边界部分包括多个区段，其各自包含相同于所述第二边界部分的其它区段的组件配置，其中所述第二边界部分的所述区段具有不同于所述第一边界部分的所述区段及所述核心部分的所述区段的组件配置，且其中所述第二边界部分的每一区段包括各自经索引以表示列地址子集的多个区。
18.一种电子存储器装置，其包括：
衬底层，其包括多个控制电路部分及多个存储器片段，每一存储器片段包括核心部分及边界部分，其中：
所述边界部分包括包含具有第一配置的第一多个解码器的第一边界部分及包含具有第二配置的第二多个解码器的第二边界部分，
所述核心部分包含具有第三配置的第三多个解码器，且
所述控制电路部分不包括所述第一、所述第二及所述第三多个解码器；
所述衬底层经配置使得所述控制电路部分以控制电路部分及存储器片段的交替图案邻近于所述存储器片段，其中每一存储器片段的所述第一边界部分邻接所述存储器片段的所述核心部分的第一边线且所述存储器片段的所述第二边界部分邻接所述核心部分的与所述第一边线相对的第二边线；及
存储器单元阵列，其覆在每一存储器片段的所述核心部分及所述第一边界部分及所述第二边界部分的至少一部分上，其中覆在每一存储器片段上的所述存储器单元阵列的部分经由多个存取线而与所述存储器片段的所述第一多个解码器、所述第二多个解码器及所述第三多个解码器耦合。
19.根据权利要求18所述的电子存储器装置，其中：
覆在所述第一边界部分及所述第二边界部分上的所述存储器单元阵列的部分包括有源存储器单元。
20.根据权利要求18所述的电子存储器装置，其中：
所述衬底层的所述核心部分包括多个区段，其各自包含共同组件配置，且其中所述核心部分的每一区段包括各自经索引以表示列地址子集的多个区；
所述衬底层的所述第一边界部分包括多个区段，其各自包含相同于所述第一边界部分的其它区段的组件配置，其中所述第一边界部分的所述区段具有不同于所述核心部分的所述区段的组件配置，且其中所述第一边界部分的每一区段包括各自经索引以表示列地址子集的多个区；且
所述衬底层的所述第二边界部分包括多个区段，其各自包含相同于所述第二边界部分的其它区段的组件配置，其中所述第二边界部分的所述区段具有不同于所述第一边界部分的所述区段及所述核心部分的所述区段的组件配置，且其中每一区段包括各自经索引以表示列地址子集的多个区。
21.根据权利要求20所述的电子存储器装置，其中：
对与来自所述第一边界部分、所述第二边界部分及所述核心部分的具有相同索引的多个区相关联的多个存储器单元进行分组。
22.根据权利要求20所述的电子存储器装置，其中：
所述衬底层的所述配置包括所述多个控制电路部分中的每一部分邻近于至少两个存储器片段。
23.根据权利要求22所述的电子存储器装置，其中：
所述第一边界部分及所述第二边界部分的每一区段中的区数量小于或等于所述核心部分的每一区段中的区数量。
24.根据权利要求20所述的电子存储器装置，其中：
所述衬底层的所述配置包括每一存储器片段邻近于所述多个控制电路部分中的至少两个部分。
25.根据权利要求24所述的电子存储器装置，其中：
所述第一边界部分及所述第二边界部分的每一区段中的区数量小于或等于所述核心部分的每一区段中的区数量。
26.一种存储器装置，其包括：
核心部分，其包括第一边线及不同于所述第一边线的第二边线，所述第一边线与包括第一多个解码器的第一边界部分接触，所述第二边线与包括第二多个解码器的第二边界部分接触，且所述核心部分包括第三多个解码器；及
存储器单元阵列，其经定位在所述第一边界部分的至少一部分及所述第二边界部分的至少一部分上方，其中所述阵列的存储器单元与所述第三多个解码器耦合。
27.根据权利要求26所述的存储器装置，其中：
所述第三多个解码器中的至少一个解码器与定位在所述第一边界部分上方的所述阵列的第一存储器单元耦合，且
所述第一多个解码器中的至少一个解码器与定位在所述核心部分上方的所述阵列的第三存储器单元耦合。
28.根据权利要求26所述的存储器装置，其中：
所述第一多个解码器中的至少一个解码器与定位在所述第一边界部分上方的所述阵列的第一存储器单元耦合，且其中所述第二多个解码器的解码器与定位在所述第二边界部分上方的所述阵列的第二存储器单元耦合。
29.根据权利要求26所述的存储器装置，其中：
所述第一多个解码器及所述第二多个解码器各自包含列解码器，且所述第一边界部分中的所述列解码器与定位在所述第一边界部分上方的所述阵列的第一存储器单元相关联且所述第二边界部分中的所述列解码器与定位在所述第二边界部分上方的所述阵列的第二存储器单元相关联。
30.根据权利要求26所述的存储器装置，其中：
定位在所述第一边界部分上方的所述阵列的第一存储器单元包括有源存储器单元。
31.根据权利要求26所述的存储器装置，其中：
所述存储器单元阵列包括包含两个或两个以上存储器单元层叠的三维交叉点阵列。
32.根据权利要求26所述的存储器装置，其中：
所述核心部分进一步包括第三边线，其与包括列解码器的第三边界部分接触，且所述列解码器与定位在所述核心部分上方的所述阵列的第三存储器单元相关联。
33.根据权利要求26所述的存储器装置，其进一步包括：
第一存取线，其跨所述第一边线延伸，所述第一存取线与定位在所述第一边界部分上方的所述阵列的第一存储器单元耦合，及
第二存取线，其跨所述第二边线延伸，所述第二存取线与定位在所述第二边界部分上方的所述阵列的第二存储器单元耦合。
34.根据权利要求26所述的存储器装置，其中：
所述核心部分包括多个区段，其各自包含共同组件配置，且其中所述多个区段中的每一区段包括经索引以表示列地址子集的区。
35.根据权利要求34所述的存储器装置，其中：
所述第一边界部分包括多个区段，其各自包含相同组件配置，其中所述第一边界部分的每一区段包括经索引以表示列地址子集的区。
36.根据权利要求35所述的存储器装置，其中所述第一边界部分的所述多个区段、所述第二边界部分的所述多个区段及所述核心部分的所述多个区段各自具有不同组件配置。
37.一种方法，其包括：
识别存储器单元阵列中的至少一个存储器单元，所述至少一个存储器单元定位在包括第一多个解码器的第一边界部分及包括第二多个解码器的第二边界部分上方，且所述至少一个存储器单元与核心部分的第三多个解码器的解码器耦合；及
至少部分基于识别所述至少一个存储器单元而使用所述第三多个解码器的所述解码器连同所述至少一个存储器单元定位在其上方的边界部分的列解码器存取所述至少一个存储器单元。
38.根据权利要求37所述的方法，其中存取所述至少一个存储器单元包括：
激活与所述至少一个存储器单元及所述第三多个解码器的所述解码器耦合的存取线；及
至少部分基于激活所述存取线而激活与所述边界部分的所述列解码器耦合的列。
39.根据权利要求37所述的方法，其中：
所述第一边界部分包括第一多个区，其中所述第一多个区中的每一区经指派有表示列地址子集的索引，
所述第二边界部分包括第二多个区，其中所述第二多个区中的每一区经指派有表示列地址子集的索引，且
所述核心部分包括第三多个区，其中所述第三多个区中的每一区经指派有表示列地址子集的索引。
40.根据权利要求39所述的方法，其进一步包括：
至少部分基于识别所述至少一个存储器单元而将具有相同索引的区分组成来自所述第一多个区、所述第二多个区及所述第三多个区的多个区群组的第一群组，其中所述分组从所述多个群组中的每一群组产生相同数量的输出。
41.根据权利要求40所述的方法，其进一步包括：
使用所述第一多个解码器的第一子集、所述第二多个解码器的第二子集及所述第三多个解码器的第三子集连同所述第一边界部分、所述第二边界部分、所述核心部分或其组合的列解码器存取与所述第一群组相关联的多个存储器单元。
42.一种存储器装置，其包括：
存储器单元阵列，其经定位在包括第一多个解码器的第一边界部分的至少一部分及包括第二多个解码器的第二边界部分的至少一部分上方，其中所述阵列的存储器单元与核心部分的第三多个解码器耦合；及
控制器，其与所述存储器单元阵列耦合，所述控制器可操作以：
针对存取操作识别所述阵列的至少一个存储器单元，其中所述至少一个存储器单元与所述第三多个解码器的解码器耦合；及
至少部分基于识别所述至少一个存储器单元而使用所述第三多个解码器的所述解码器连同所述至少一个存储器单元定位在其上方的边界部分的列解码器存取所述至少一个单元。
43.根据权利要求42所述的存储器装置，其中所述控制器可进一步操作以：
至少部分基于识别所述至少一个存储器单元而激活与所述至少一个存储器单元及所述第三多个解码器的所述解码器耦合的存取线；及
至少部分基于激活所述存取线而激活与所述边界部分的所述列解码器耦合的列。
44.根据权利要求42所述的存储器装置，其中所述控制器可进一步操作以：
至少部分基于识别所述至少一个存储器单元而配置与所述第一边界部分的第一多个区相关联的第一组索引，其中所述第一多个区中的每一区经指派有表示列地址子集的索引；
至少部分基于识别所述至少一个存储器单元而配置与所述第二边界部分的第二多个区相关联的第二组索引，其中所述第二多个区中的每一区经指派有表示列地址子集的索引；及
至少部分基于配置所述第一及所述第二组索引而将来自所述第一多个区及所述第二多个区的具有相同索引的区分组成多个区群组，其中所述分组从所述多个区群组中的每一群组产生相同数量的输出。
45.根据权利要求44所述的存储器装置，其中所述控制器可进一步操作以：
至少部分基于分组而识别所述多个区群组中的至少一个群组；及
至少部分基于识别所述至少一个群组而使用所述第一多个解码器的第一子集连同所述至少一个群组内的由列地址识别的所述第一边界部分的列解码器存取与所述至少一个群组相关联的多个存储器单元。
46.一种电子存储器设备，其包括：
构件，其用于针对存取操作识别定位在衬底层的第一边界部分及第二边界部分上方的存储器单元阵列的区；及
构件，其用于使用第一多个解码器、第二多个解码器或第三多个解码器的解码器连同所述识别区的存储器单元定位在其上方的边界部分的列解码器对所述存储器单元执行所述存取操作。
47.一种电子存储器设备，其包括：
构件，其用于针对存取操作识别存储器单元阵列中的至少一个存储器单元，其中所述至少一个存储器单元与第三多个解码器的解码器耦合；及
构件，其用于至少部分基于识别所述至少一个存储器单元而使用第三多个解码器的所述解码器连同所述至少一个存储器单元定位在其上方的边界部分的列解码器存取所述至少一个单元。
48.根据权利要求47所述的电子存储器设备，其进一步包括：
构件，其用于至少部分基于识别所述至少一个存储器单元而激活与所述至少一个存储器单元及所述第三多个解码器的所述解码器耦合的存取线；
构件，其用于至少部分基于激活所述存取线而激活与所述边界部分的所述列解码器耦合的列。
49.根据权利要求47所述的电子存储器设备，其进一步包括：
构件，其用于至少部分基于识别所述至少一个存储器单元而配置与第一边界部分的第一多个区相关联的第一组索引，其中所述第一多个区中的每一区经指派有表示列地址子集的索引；
构件，其用于至少部分基于识别所述至少一个存储器单元而配置与第二边界部分的第二多个区相关联的第二组索引，其中所述第二多个区中的每一区经指派有表示列地址子集的索引；及
构件，其用于至少部分基于配置所述第一及第二组索引而将来自所述第一多个区及所述第二多个区的具有相同索引的区分组成多个区群组，其中所述分组从所述多个区群组中的每一群组产生相同数量的输出。
50.根据权利要求49所述的电子存储器设备，其进一步包括：
构件，其用于至少部分基于分组而识别所述多个区群组中的至少一个群组；及
构件，其用于至少部分基于识别所述至少一个群组而使用所述第一多个解码器的第一子集连同所述至少一个群组内的由列地址识别的所述第一边界部分的列解码器存取与所述至少一个群组相关联的多个存储器单元。
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