JP2021517361A - 水平方向のアクセス・ラインを有する自己選択メモリ・アレイ - Google Patents

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Abstract

水平方向のアクセス・ラインを有する自己選択メモリのための方法、システムおよびデバイスが説明される。メモリ・アレイは、異なる方向に延びている第１のアクセス・ラインおよび第２のアクセス・ラインを含むことができる。例えば第１のアクセス・ラインは第１の方向に延びることができ、また、第２のアクセス・ラインは第２の方向に延びることができる。個々の交点には複数のメモリ・セルが存在することができ、また、個々の複数のメモリ・セルは、自己選択材料と接触し得る。さらに、第１の複数のメモリ・セルと第２の複数のメモリ・セルの間の少なくとも１つの方向に誘電性材料を配置することができる。個々のセル・グループ（例えば第１の複数のメモリ・セルおよび第２の複数のメモリ・セル）は、それぞれ第１のアクセス・ラインおよび第２のアクセス・ラインのうちの一方と接触し得る。

Description

本特許出願は、本出願の譲受人に譲渡された、２０１８年３月１９日出願の「ＳＥＬＦ−ＳＥＬＥＣＴＩＮＧ ＭＥＭＯＲＹ ＡＲＲＡＹ ＷＩＴＨ ＨＯＲＩＺＯＮＴＡＬ ＡＣＣＥＳＳ ＬＩＮＥＳ」という名称の、Ｆｒａｔｉｎ他による米国特許出願第１５／９２５，５３６号の優先権を主張するものである。
本技術分野は、水平方向のアクセス・ラインを有する自己選択メモリ・アレイに関する。
以下は、一般にメモリ・アレイの形成に関し、より詳細には水平方向のアクセス・ラインを有する自己選択メモリ・アレイに関する。
メモリ・デバイスは、コンピュータ、無線通信デバイス、カメラ、デジタル・ディスプレイなどの様々な電子デバイスに情報を記憶するために幅広く使用されている。情報は、メモリ・デバイスの異なる状態をプログラミングすることによって記憶される。例えば二値デバイスは、論理「１」または論理「０」によって表されることがしばしばである２つの状態を有している。他のシステムでは、３つ以上の状態を記憶することが可能である。記憶された情報にアクセスするために、電子デバイスの構成要素は、メモリ・デバイス内の記憶されている状態を読み出し、あるいは感知することができる。情報を記憶するために、電子デバイスの構成要素は、状態をメモリ・デバイス内に書き込み、あるいはプログラミングすることができる。
磁気ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗性ＲＡＭ（ＲＲＡＭ）、フラッシュ・メモリ、位相変化メモリ（ＰＣＭ）、およびその他を含む様々なタイプのメモリ・デバイスが存在している。メモリ・デバイスは揮発性または不揮発性であってもよい。不揮発性メモリ、例えばＦｅＲＡＭは、外部電源がない場合であっても、それらの記憶された論理状態を長期間にわたって維持することができる。揮発性メモリ・デバイス、例えばＤＲＡＭは、外部電源によってそれらが周期的にリフレッシュされない限り、それらの記憶された状態を時間の経過と共に失うことがあり得る。ＦｅＲＡＭは、揮発性メモリと同様のデバイス・アーキテクチャを使用することができるが、記憶デバイスとして強誘電コンデンサを使用しているため、不揮発性特性を有することも可能である。したがってＦｅＲＡＭデバイスは、他の不揮発性および揮発性メモリ・デバイスと比較すると、改善された性能を有することができる。
メモリ・デバイスの改良は、一般に、様々な評価基準の中でも、とりわけ、メモリ・セル密度を高くすること、読出し／書込み速度を速くすること、信頼性を高くすること、データの保持を強化すること、電力消費を少なくすること、または製造コストを低減することを含み得る。ビット・ラインが複数のワード・ラインと結合されているため、アクセス動作は、隣接する選択されたメモリ・セルと選択されていないメモリ・セルの間の電圧伝達をもたらすことになり得る。このような移動は、メモリ・セルの後続する読出しに対する信頼性が低下することになり、また、いくつかの実例ではデータを失うことになり得る。
本開示の例による、水平方向のアクセス・ラインを有する自己選択メモリをサポートするメモリ・アレイの例を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む例示的自己選択メモリ・アレイを示す図である。 本開示の例による、水平方向のアクセス・ラインを含む例示的自己選択メモリ・アレイを示す図である。 本開示の例による、水平方向のアクセス・ラインを含む例示的自己選択メモリ・アレイを示す図である。 本開示の例による、水平方向のアクセス・ラインを含む例示的自己選択メモリ・アレイを示す図である。 本開示の例による、水平方向のアクセス・ラインを含む例示的自己選択メモリ・アレイを示す図である。 本開示の例による、水平方向のアクセス・ラインを含む例示的自己選択メモリ・アレイを示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを有する自己選択メモリ・アレイをサポートするメモリ・アレイを含むシステムのブロック図である。 本開示の例による、水平方向のアクセス・ラインを有する自己選択メモリ・アレイを形成する方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを有する自己選択メモリ・アレイを形成する方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを有する自己選択メモリ・アレイを形成する方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを有する自己選択メモリ・アレイを形成する方法を示す図である。
本特許出願は、本出願の譲受人に譲渡された、２０１８年３月１９日出願の「ＳＥＬＦ−ＳＥＬＥＣＴＩＮＧ ＭＥＭＯＲＹ ＡＲＲＡＹ ＷＩＴＨ ＨＯＲＩＺＯＮＴＡＬ ＡＣＣＥＳＳ ＬＩＮＥＳ」という名称の、Ｆｒａｔｉｎ他による米国特許出願第１５／９２５，５３６号の優先権を主張するものであり、参照によりその全体が明確に本明細書に組み込まれている。
選択されたメモリ・セルおよび選択されていないメモリ・セルは、セル・グループ間の電圧伝達を受けやすいことがあり得る。したがってアクセス動作は望ましくない電圧伝達の原因になることがあり、メモリ・セルの記憶されている論理状態を読み出す際の信頼性の低下を招くことになり得る。いくつかの例では、電圧伝達は、１つまたは複数のメモリ・セルの完全な、または部分的なデータ損失の原因になり得る。したがって隣接する選択されたセルと選択されていないセルの間の電圧伝達を防止するか、あるいは最小にするアーキテクチャにより、アクセス動作（例えば読出し動作）中の信頼性を高くすることを可能にし、また、メモリ・セルのデータ損失を防止することができる。
第１の例では、メモリ・アレイは、異なる方向に延びている複数の第１のアクセス・ラインおよび第２のアクセス・ラインを含むことができる。アクセス・ラインは、交差して、複数のメモリ・セルを含む三次元メモリ・アレイをもたらすことができる。メモリ・セルは、個々の交点に（例えば第１のアクセス・ラインおよび第２のアクセス・ラインの交点に）配置することができ（例えば交点に直接にまたは交点に隣接して）、また、場合によってはそれぞれ自己選択材料を含むことができる。例えば第１のメモリ・セルは、第１の複数のアクセス・ラインのうちの第１のアクセス・ラインと第２の複数のアクセス・ラインのうちの第１のアクセス・ラインの交点にまたは交点に隣接して存在し得る。また、第２のメモリ・セルは、第１のアクセス・ラインと第２の複数のアクセス・ラインのうちの第２のアクセス・ラインの交点に存在し得る。上で説明したように、メモリ・セルの各々は自己選択メモリを含むことができる。言い換えると、個々のメモリ・セルの自己選択メモリは、ラインの交点（例えば第１のアクセス・ラインと第２のアクセス・ラインの交点）で個々のアクセス・ラインと接触することができ、また、個々のメモリ・セルに関連するアクセス動作（例えば個々のメモリ・セルからの読出し、および個々のメモリ・セルへの書込み）に影響を及ぼす特定の抵抗特性を持つことができる。
いくつかの例では、誘電性材料が第１の複数のメモリ・セルのうちの少なくとも第１のメモリ・セルおよび第２の複数のメモリ・セルのうちの第２のメモリ・セルを少なくとも１つの方向（例えば水平方向）に分離することができる。メモリ・セル間に誘電性材料を含むことにより、個々のメモリ・セルは、１つの第１のアクセス・ラインおよび１つの第２のアクセス・ラインと接触することができる。言い換えると、単一のワード・ライン（例えば第２のアクセス・ライン）および単一のデジット・ライン（例えば第１のアクセス・ライン）を活性化させることによって厳密に１つのメモリ・セルを選択することができる。したがって誘電性材料が存在することにより、さもなければ共有アクセス・ラインを介して連通されることになる異なるメモリ・セル（例えば異なる複数のメモリ・セルの一部として含まれている）を絶縁することができる。
他の例では、メモリ・アレイを形成することができる。メモリ・アレイは、最初に、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料を含むことができる材料の三次元スタックを形成することによって形成することができる。誘電性材料は、第１の誘電性材料がスタックの第１の面（例えば頂部）に配置され、また、第３の誘電性材料がスタックの第２の面（例えば底部）に配置されるように形成することができる（例えば層状にすることができる）。次に、少なくとも第１の誘電性材料および第２の誘電性材料を介して第１の方向（例えば「Ｙ」方向）にエッチングされた複数のラインをもたらす第１の材料除去プロセスが生じ得る。引き続いて、第１の誘電性材料を介して第２の方向（例えば図７Ｃのように、描写されている頁に入り、かつ、この頁から出ていく「Ｚ」方向）にエッチングされた複数のラインをもたらす第２の材料除去プロセスが生じ得る。これは、スタック中にエッチングされた直交ライン（例えばチャネル）をもたらすことになる。
いくつかの例では、アクセス・ライン（例えば上で説明した第１のアクセス・ラインおよび第２のアクセス・ライン）は、直交ライン内に形成することができる。例えば第１の誘電性材料の残りの部分と接触する第１の複数のアクセス・ラインを形成することができる。自己選択材料は、複数のメモリ・セルを形成するために、第１の複数のアクセス・ラインが形成された後に堆積させることができる。引き続いて、自己選択メモリと接触する複数の第２のアクセス・ラインを形成することができる。上で説明したアーキテクチャと同様、このような方法でメモリ・アレイを形成することにより、単一のワード・ライン（例えば第２のアクセス・ライン）と単一のデジット・ライン（例えば第１のアクセス・ライン）の交点に配置された１つのメモリ・セルを得ることができる。したがって誘電性材料が存在することにより、さもなければ共有アクセス・ラインを介して連通されることになる他の全く異なるメモリ・セル（例えば異なるグループまたは複数のメモリ・セルの一部として含まれている）を絶縁することができる。
上で広義に紹介した本開示の他の特徴については、以下で、水平方向のアクセス・ラインを有する自己選択メモリをサポートするメモリ・アレイの文脈で説明される。本開示のこれらおよび他の特徴は、水平方向のアクセス・ラインを有する自己選択メモリに関連する装置図、システム図、形成の方法図およびフローチャートによってさらに例証され、また、それらを参照して説明される。
図１は、本開示の例による、水平方向のアクセス・ラインを有する自己選択メモリをサポートする例示的メモリ・アレイ１００を示したものである。メモリ・アレイ１００は、メモリ・デバイスまたは電子メモリ装置と呼ぶことも可能である。メモリ・アレイ１００は、異なる状態を記憶するようにプログラム可能なメモリ・セル１０５を含む。いくつかの例では、メモリ・セル１０５は自己選択メモリ・セルであってもよい。個々のメモリ・セル１０５は、論理０および論理１として表される２つの状態を記憶するようにプログラム可能であってもよい。場合によっては、メモリ・セル１０５は、３つ以上の論理状態を記憶するように構成することができる。
メモリ・セル１０５は、論理状態を表す、可変で、かつ、構成可能な電気抵抗（例えば可変で、かつ、構成可能な閾値電圧）を有するメモリ素子、メモリ記憶素子または自己選択メモリ記憶素子と呼ぶことができる材料を含むことができる。例えば結晶原子構成または非結晶原子構成を有する材料は異なる電気抵抗を有することができる。結晶状態は小さい電気抵抗を有することができ、また、場合によっては「セット」状態と呼ぶことができる。非結晶状態は大きい電気抵抗を有することができ、また、「リセット」状態と呼ぶことができる。したがってメモリ・セル１０５に印加される電圧は、材料が結晶状態であるか、あるいは非結晶状態であるかどうかに応じて異なる電流をもたらすことができ、また、結果として得られる電流の大きさを使用して、メモリ・セル１０５によって記憶されている論理状態を決定することができる。
場合によっては、異なる内部状態を閾値電圧、すなわち閾値電圧を超えた後の電流と関連付けることができる。例えば自己選択メモリは、異なるプログラム状態間におけるメモリ・セルの閾値電圧の差を大きくすることができる。したがって印加電圧が閾値電圧未満である場合、メモリ素子が非結晶（例えばリセット）状態であれば電流は流れ得ず、メモリ素子が結晶（例えばセット）状態であれば、メモリ素子は異なる閾値電圧を有することができ、したがって印加電圧に応答して電流が流れ得る。いくつかの例では、セット状態（例えば低い閾値電圧を有している）のメモリ素子は結晶状態ではあり得ず、むしろ非結晶状態であり得る。
自己選択メモリ素子を有するメモリ・セル１０５をプログラミングするために、極性が異なるプログラミング・パルスをメモリ・セル１０５に印加することができる。例えば論理「１」状態をプログラミングするために第１の極性を与えることができ、また、論理「０」状態をプログラミングするために第２の極性を与えることができる。第１の極性および第２の極性は逆極性であってもよい。自己選択メモリ記憶素子を有するメモリ・セル１０５を読み出すために、メモリ・セル１０５の両端間に電圧を印加することができ、それによって得られる電流、または電流が流れ始める閾値電圧は、論理「１」または論理「０」状態を表すことができる。メモリ記憶素子のいずれか一方の端部における電荷、イオンおよび／または素子の混み合いは、導電性特性に影響を及ぼし、したがって閾値電圧に影響を及ぼし得る。いくつかの例では、セルの閾値電圧は、セルをプログラミングするために使用される極性に依存し得る。例えば１つの極性でプログラミングされた自己選択メモリ・セルは特定の抵抗特性を有することができ、したがって１つの閾値電圧を有することができる。また、その自己選択メモリ・セルは、セルの異なる抵抗特性をもたらし、したがって異なる閾値電圧をもたらし得る異なる極性でプログラミングすることができる。したがって自己選択メモリ・セルがプログラミングされると、セル内の素子が分離してイオンを移動させることになり得る。イオンは、所与のセルの極性に応じて特定の電極に向かって移動し得る。例えば自己選択メモリ・セルでは、一部のイオンは負電極に向かって移動し得る。次に、どちらの電極に向かってイオンが移動したかを感知するために、セルの両端間に電圧を印加して、メモリ・セルを読み出すことができる。
他の場合には、メモリ・セル１０５は、異なる論理状態（すなわち論理１または論理０以外の状態）に対応し得る中間抵抗をもたらすことができ、また、メモリ・セル１０５による３つ以上の異なる論理状態の記憶を可能にし得る、結晶領域と非結晶領域の組合せを有することができる。以下で考察されるように、メモリ・セル１０５の論理状態は、融解を含む、メモリ素子を加熱することによって設定することができる。
メモリ・アレイ１００は三次元（３Ｄ）メモリ・アレイであってもよく、二次元（２Ｄ）メモリ・アレイが互いの上に形成される。これは、２Ｄアレイと比較すると、単一のダイまたは基板の上に形成され得るメモリ・セルの数を増すことができ、メモリ・アレイの製造コストを低減し、またはメモリ・アレイの性能を改善することができ、あるいはその両方が可能である。図１に描写されている例によれば、メモリ・アレイ１００は、メモリ・セル１０５の２つのデッキを含むことができ、したがって三次元メモリ・アレイと見なすことができるが、デッキの数は２つに限定されない。個々のデッキは、メモリ・セル１０５を個々のデッキにわたって互いに概ね整列させて、メモリ・セル・スタック１４５を形成することができるように整列させることができ、あるいは配置することができる。別法としては、例えばメモリ・アレイ１００はメモリ・セル１０５の２つのデッキを含むことも可能であり、第１のデッキのピッチは第２のデッキのピッチと異なっていてもよい。第１のデッキのピッチは、例えば第２のデッキのピッチより小さくてもよい。
図１の例によれば、メモリ・セル１０５の個々の行はアクセス・ライン１１０に接続することができ、また、メモリ・セル１０５の個々の列はビット・ライン１１５に接続することができる。アクセス・ライン１１０は、ワード・ライン１１０としても知られていることがあり、また、ビット・ライン１１５は、デジット・ライン１１５としても知られていることがある。ワード・ライン１１０、ビット・ライン１１５およびデジット・ライン１１５は、それぞれアクセス・ラインと呼ぶことができる。ワード・ラインおよびビット・ライン、またはそれらの類似に対する参照は、理解または動作を損なうことなく交換可能である。ワード・ライン１１０およびビット・ライン１１５は互いに実質的に垂直であり、メモリ・アレイ１００を生成することができる。図１に示されているように、メモリ・セル・スタック１４５内の２つのメモリ・セル１０５は、デジット・ライン１１５などの共通の導電性ラインを共有することができる。すなわちデジット・ライン１１５は、上側メモリ・セル１０５の底部電極、および下側メモリ・セル１０５の上部電極と電子連通することができる。場合によっては（図示せず）、個々のアレイは独自のアクセス・ラインを有することができ、例えば個々のアレイは、異なるアレイに結合されているアクセス・ラインと共通ではないワード・ラインおよびデジット・ラインを有することができる。他の構成も可能であり、例えば第３の層は、下部層とワード・ライン１１０を共有することができる。
いくつかの例では、個々のワード・ライン１１０は複数のメモリ・セル１０５と連通することができる。例えば第１の複数のメモリ・セル１０５は、複数の第２のアクセス・ライン１１０（例えばワード・ライン１１０）のうちの第１のアクセス・ラインと接触することができ、また、第２の複数のメモリ・セル１０５は、複数の第２のアクセス・ライン１１０（例えばワード・ライン１１０）のうちの第２のアクセス・ラインと接触することができる。個々のメモリ・セル１０５は、第１のアクセス・ライン１１５（例えばデジット・ライン）にさらに結合する（例えば接触させる）ことができ、かつ、誘電性材料によって分離することができる。したがって場合によっては、第１の複数のメモリ・セル１０５および第２の複数のメモリ・セル１０５は、複数の第２のアクセス・ライン１１０（例えばワード・ライン１１０）のうちの第１のアクセス・ラインと、複数の第２のアクセス・ライン１１０（例えばワード・ライン１１０）のうちの第２のアクセス・ラインの間に配置することができる。したがって誘電性材料が存在することにより、（例えば異なるメモリ・セル・グループの）異なるメモリ・セルを活性化させ、かつ、同時に選択され得ないよう、個々のメモリ・セル１０５が厳密に１つのワード・ライン１１０および１つのビット・ライン１１５と接触することを保証することができる。
一般に、１つのメモリ・セル１０５は、ワード・ライン１１０およびビット・ライン１１５などの２本の導電性ラインの交点に配置することができる。この交点は、メモリ・セルのアドレスと呼ぶことができる。ターゲット・メモリ・セル１０５は、通電された（ｅｎｅｒｇｉｚｅｄ）ワード・ライン１１０とビット・ライン１１５の交点に配置されたメモリ・セル１０５であってもよく、すなわちワード・ライン１１０およびビット・ライン１１５は、それらの交点のメモリ・セル１０５を読み出し、あるいは書き込むために通電されていることができる。同じワード・ライン１１０またはビット・ライン１１５と電子連通している（例えば接続されている）他のメモリ・セル１０５は、非ターゲット・メモリ・セル１０５と呼ぶことができる。
上で考察したように、電極はメモリ・セル１０５およびワード・ライン１１０またはビット・ライン１１５に結合することができる。電極という用語は電気導体を意味することができ、また、場合によってはメモリ・セル１０５への電気的接点として使用することができる。電極は、メモリ・アレイ１００の素子または構成要素間の導電経路を提供するトレース、ワイヤ、導電性ライン、導電性層などを含むことができる。
読出しおよび書込みなどの操作は、それぞれのラインに電圧または電流を印加することを含むことができる、ワード・ライン１１０およびビット・ライン１１５を活性化させる、すなわち選択することによってメモリ・セル１０５上で実施することができる。さらに、読出しおよび書込み操作は、ワード・ライン１１０またはビット・ライン１１５を活性化させることにより、第１のメモリ・デッキおよび第２のメモリ・デッキの両方の上で実施することができる。ワード・ライン１１０およびビット・ライン１１５は、金属（例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）など）、金属合金、炭素、導電的にドープされた半導体、または他の導電性材料、合金あるいは化合物などの導電性材料でできていてもよい。メモリ・セル１０５のアクセスは、行デコーダ１２０および列デコーダ１３０を介して制御することができる。例えば行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受け取り、かつ、受け取った行アドレスに基づいて適切なワード・ライン１１０を活性化させることができる。同様に、列デコーダ１３０は、メモリ・コントローラ１４０から列アドレスを受け取り、かつ、適切なビット・ライン１１５を活性化させることができる。したがってワード・ライン１１０およびビット・ライン１１５を活性化させることにより、メモリ・セル１０５にアクセスすることができる。
アクセスすると、感知構成要素１２５によってメモリ・セル１０５を読み出す、すなわち感知し、それによりメモリ・セル１０５の記憶されている状態を決定することができる。さらに、感知構成要素１２５は、メモリ・セル１０５の記憶されている状態を決定することも可能である。感知構成要素１２５は、ラッチングと呼ぶことができる、信号の差を検出し、かつ、増幅するための様々なトランジスタまたは増幅器を含むことができる。メモリ・セル１０５の検出された論理状態は、その後、列デコーダ１３０を介して入出力１３５として出力することができる。場合によっては、感知構成要素１２５は、列デコーダ１３０または行デコーダ１２０の一部であってもよい。あるいは感知構成要素１２５は、列デコーダ１３０または行デコーダ１２０に接続すること、すなわちこれらと電子連通することも可能である。
メモリ・セル１０５は、関連するワード・ライン１１０およびビット・ライン１１５を同様に活性化させることによって設定すなわち書き込むことができ、つまりメモリ・セル１０５に論理値を記憶することができる。列デコーダ１３０または行デコーダ１２０は、メモリ・セル１０５に書き込まれるデータ、例えば入出力１３５を受け取ることができる。さらに、第１のメモリ・デッキおよび第２のメモリ・デッキは、関連するワード・ライン１１０およびビット・ライン１１５を活性化させることによって個別に書き込むことができる。
いくつかのメモリ・アーキテクチャでは、メモリ・セル１０５にアクセスすることにより、記憶されている論理状態が劣化または破壊することがあり、元の論理状態をメモリ・セル１０５に戻すために、再書込みまたはリフレッシュ動作を実施することができる。例えばＤＲＡＭでは、論理記憶コンデンサは、感知動作中に部分的にまたは完全に放電され、記憶されている論理状態が破損することがある。したがって感知動作後に論理状態を再書込みすることができる。さらに、単一のワード・ライン１１０を活性化させることにより、行におけるすべてのメモリ・セルが放電することになり、したがって行におけるすべてのメモリ・セル１０５を再書込みしなければならないことがある。しかしながらＰＣＭおよび／または自己選択メモリなどの不揮発性メモリでは、メモリ・セル１０５にアクセスしても論理状態を破壊し得ず、したがってメモリ・セル１０５はアクセス後の再書込みを必要としないことがある。
ＤＲＡＭを含むいくつかのメモリ・アーキテクチャは、外部電源によって周期的にリフレッシュされない限り、時間の経過と共にそれらの記憶されている状態を失うことがある。例えば充電されたコンデンサは、漏洩電流によって時間の経過と共に放電されることになり、記憶されている情報の損失をもたらすことがある。これらのいわゆる揮発性メモリ・デバイスのリフレッシュ速度は、比較的速いことがあり、例えばＤＲＡＭの場合、毎秒数十回のリフレッシュ動作であり、これはかなりの電力消費をもたらし得る。メモリ・アレイがますます大きくなると、大量の電力消費により、とりわけ、電池などの有限の電源に頼っている移動デバイスの場合、メモリ・アレイの展開または動作を禁止し得る（例えば電力供給、熱生成、材料制限など）。以下で考察されるように、不揮発性ＰＣＭおよび／または自己選択メモリ・セルは、他のメモリ・アーキテクチャに対して改善された性能をもたらし得る有利な特性を有することができる。例えばＰＣＭおよび／または自己選択メモリは、ＤＲＡＭに匹敵する読出し／書込み速度を提供することができるが、ＰＣＭおよび／または自己選択メモリは不揮発性であってもよく、高いセル密度を可能にする。
メモリ・コントローラ１４０は、様々な構成要素、例えば行デコーダ１２０、列デコーダ１３０、および感知構成要素１２５を通してメモリ・セル１０５の動作（読出し、書込み、再書込み、リフレッシュ、放電など）を制御することができる。場合によっては、１つまたは複数の行デコーダ１２０、列デコーダ１３０および感知構成要素１２５は、メモリ・コントローラ１４０と同じ場所に配置することができる。メモリ・コントローラ１４０は、所望のワード・ライン１１０およびビット・ライン１１５を活性化させるために、行および列アドレス信号を生成することができる。また、メモリ・コントローラ１４０は、メモリ・アレイ１００の動作中に使用される様々な電圧または電流をも生成し、かつ、制御することも可能である。例えばメモリ・コントローラ１４０は、１つまたは複数のメモリ・セル１０５にアクセスした後に、ワード・ライン１１０またはビット・ライン１１５に放電電圧を印加することができる。
一般に、本明細書において考察されている印加電圧または電流の大きさ、極性、形状または持続時間は調整または変更が可能であり、また、メモリ・アレイ１００の動作で考察された様々な動作で異なっていてもよい。さらに、メモリ・アレイ１００内の１つまたは複数のメモリ・セル１０５は同時にアクセスすることができ、例えばメモリ・アレイ１００の複数またはすべてのセルは、すべてのメモリ・セル１０５またはメモリ・セル１０５のグループが論理状態に設定されるリセット動作中に同時にアクセスすることができる。
図２Ａは、本開示の例による、水平方向のビット・ラインを含む自己選択メモリ構造２００−ａの例を示したものである。メモリ構造２００−ａは、第１の方向に延びている第１のアクセス・ライン、および第２の異なる方向に延びている第２のアクセス・ラインを含む三次元メモリ・アレイを含むことができる。したがってアクセス・ラインは、アクセス・ラインの交点（例えば第１のアクセス・ライン２０５と第２のアクセス・ライン２１０の交点）にメモリ・セルを含む三次元構造（例えば格子）を形成することができる。いくつかの例では、個々のメモリ・セルは自己選択材料２１５を含むことができる。
自己選択メモリ構造２００−ａは、第１のアクセス・ライン（例えば第１のアクセス・ライン２０５）および第２のアクセス・ライン（例えば第２のアクセス・ライン２１０）を含むことができる。図２Ａに示されているように、第１のアクセス・ラインは第１の（例えば水平）方向に延びることができ、したがって水平方向の第１のアクセス・ラインと呼ぶことができる。図２Ａにも示されているように、第２のアクセス・ラインは第２の（例えば垂直）方向に延びることができ、したがって垂直方向のアクセス・ラインと呼ぶことができる。
また、メモリ構造２００−ａは、図２Ｂを参照して説明されるメモリ・セルであっても、あるいはそれらの各々に含まれてもよい自己選択メモリ２１５をも含むことができる。追加または別法として、メモリ構造２００−ａは、第１の誘電性材料２２０、第２の誘電性材料２３０、第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）、および第４の誘電性材料２４０を含むことができる。他の例では、メモリ構造２００−ａは、第１のアクセス・ライン２０５−ａおよび第２のアクセス・ライン２１０−ａなどの追加のアクセス・ラインをも含むことができる。他の例では、第１のアクセス・ラインはビット・ラインと呼ぶことができ、また、第２のアクセス・ラインはワード・ラインと呼ぶことができる。さらに他の例では、第２の誘電性材料２３０は保護誘電性材料２３０と呼ぶことができ、また、第４の誘電性材料２４０は絶縁誘電性材料２４０と呼ぶことができる。
いくつかの例では、メモリ構造２００−ａは、複数の第１のアクセス・ライン（例えばアクセス・ライン２０５および２０５−ａ）、および複数の第２のアクセス・ライン（例えばアクセス・ライン２１０および２１０−ａ）を含むことができる。第１のアクセス・ラインおよび第２のアクセス・ラインは異なる方向（例えば直角方向、他の非平行方向）に延びることができる。例えば上で説明したように、第１のアクセス・ライン２０５は水平方向のアクセス・ライン２０５と呼ぶことができ、図２Ａに示されている構造を参照すると、水平方向に延びることができ、また、第２のアクセス・ライン２１０は垂直方向のアクセス・ライン２１０と呼ぶことができ、垂直方向に延びることができる。例えば第１のアクセス・ライン２０５は「Ｚ」方向に延びることができ、また、第２のアクセス・ライン２１０は「Ｙ」方向に延びることができる。したがって図２Ａに描写されているように、複数の第１のアクセス・ラインは第１の方向（例えば描写されている頁に入り、かつ、この頁から出ていく「Ｚ」方向）に延びることができ、また、第２の複数のアクセス・ラインは、第１の方向とは異なる（例えば第１の方向に対して直角の）第２の方向（例えば「Ｙ」方向）に延びることができる。したがってメモリ構造２００−ａは、格子様の構造を形成する第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインを有する三次元メモリ・アレイであってもよい。
例えばアクセス・ライン２１０は、（例えば複数の垂直方向のアクセス・ラインのうちの）第１の垂直方向のアクセス・ライン２１０と呼ぶことができる。第１の垂直方向のアクセス・ライン２１０は、第１の面および該第１の面とは反対側の第２の面を含むことができる。追加または別法として、第２のアクセス・ライン２１０−ａは第２の垂直方向のアクセス・ライン２１０−ａと呼ぶことができる。第２の垂直方向のアクセス・ライン２１０−ａは、第１の面および該第１の面とは反対側の第２の面を含むことができる。いくつかの例では、第１の垂直方向のアクセス・ライン２１０の第１の面は、第２の垂直方向のアクセス・ライン２１０−ａの第２の面と対向していてもよい。
他の例では、アクセス・ライン２０５は、（例えば複数の水平方向のアクセス・ラインのうちの）第１の水平方向のアクセス・ライン２０５と呼ぶことができ、また、誘電性材料（例えば第１の誘電性材料２２０）および第１のメモリ・セル２２５と結合することができる。追加または別法として、アクセス・ライン２０５−ａは第２の水平方向のアクセス・ライン２０５−ａと呼ぶことができ、また、誘電性材料（例えば第１の誘電性材料２２０）および第２のメモリ・セル２２５−ａと結合することができる。いくつかの例では、第１の水平方向のアクセス・ライン２０５は第１の垂直方向のアクセス・ライン２１０と連通することができ、また、第２の水平方向のアクセス・ライン２０５−ａは第２の垂直方向のアクセス・ライン２１０−ａと連通することができる。
第１の複数のアクセス・ライン（例えば第１のアクセス・ライン２０５）および第２の複数のアクセス・ライン（例えばアクセス・ライン２１０）は自己選択メモリ２１５と接触することができる。図２Ｂを参照して以下で説明されるように、メモリ構造２００−ａ内に形成された複数のメモリ・セルの各々は自己選択メモリ２１５を含むことができる。したがって自己選択メモリ２１５（例えば個々のメモリ・セル）は、第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインの隣りに配置することができる。言い換えると、自己選択メモリ２１５は、第１の方向（例えば「Ｙ」方向）に延びて、複数の第２のアクセス・ラインの各々と少なくとも１つの面で境界をなすことができる。複数のアクセス・ラインの各々と境界をなすことにより、自己選択メモリ２１５は連続していると呼ばれ得る。例えば自己選択メモリ２１５の第１の部分は、第１の垂直方向のアクセス・ライン（例えば第２のアクセス・ライン２１０）の第１の面と結合された第１の複数のメモリ・セルに沿って連続することができ、また、自己選択メモリの第２の部分は、第２の垂直方向のアクセス・ライン（例えば第２のアクセス・ライン２１０−ａ）の第１の面と結合された第２の複数のメモリ・セルに沿って連続することができる。
自己選択メモリ２１５は、いくつかの例では第１の複数のアクセス・ラインと第２の複数のアクセス・ラインの個々の交点、ならびにこれらの交点の間の他の位置に配置することができる。少なくとも１つのメモリ・セル（例えばメモリ・セル２２５）は、第１のアクセス・ライン２０５と第２のアクセス・ライン２１０の交点に配置することができる。言い換えると、アクセス・ライン２１０は、複数の第２のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン２１０−ａは、複数の第２のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。第１の複数のメモリ・セルは、第２のアクセス・ライン２１０（例えば複数の第２のアクセス・ラインのうちの第１のアクセス・ライン）と接触することができ、また、第２の複数のメモリ・セルは、第２のアクセス・ライン２１０−ａ（例えば複数の第２のアクセス・ラインのうちの第２のアクセス・ライン）と接触することができる。以下で説明されるように、第１の誘電性材料２２０は、第１の複数のメモリ・セルと第２の複数のメモリ・セルの間に配置することができる。
いくつかの例では、アクセス・ライン２１０は、複数の第２のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン２１０−ａは、複数の第２のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。いくつかの例では、複数の第２のアクセス・ラインは少なくとも１つの方向に分路することができる。他の例では、アクセス・ライン２０５は、複数の第１のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン２０５−ａは、複数の第１のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。図２Ａに示されているように、第１のアクセス・ライン２０５および２０５−ａは、第１の誘電性材料２２０によって分離することができる。第１のアクセス・ライン２０５および２０５−ａを誘電性材料２２０によって分離することにより、第２のアクセス・ライン２１０と第１のアクセス・ライン２０５の交点に配置されたメモリ・セル（例えばメモリ・セル２２５）、および第２のアクセス・ライン２１０−ａと第１のアクセス・ライン２０５−ａの交点に配置されたメモリ・セル（例えばメモリ・セル２２５−ａ）は個別にアクセスすることができる。言い換えると、誘電性材料２２０が存在することにより、アクセス・ライン２１０はアクセス・ライン２０５と連通することができるが、アクセス・ライン２０５−ａとは連通することができないことが保証される。したがって一度に１つのメモリ・セルを活性化させることができる。しかしながら誘電性材料２２０の場合、単一のアクセス・ラインが第２のアクセス・ライン２１０から第２のアクセス・ライン２１０−ａへ延びて、複数のメモリ・セルがどの時点においても活性化されることになり得る。
上で説明したように、メモリ・セル（例えばメモリ・セル２２５）は、関連するワード・ラインおよびビット・ラインを活性化させることによってアクセスすることができる。したがってメモリ・セルの各々は、複数の第１のアクセス・ラインのうちの１つおよび複数の第２のアクセス・ラインのうちの１つを活性化させることによってアクセスすることができる。例えば第１のアクセス・ライン２０５と第２のアクセス・ライン２１０の交点に配置されたメモリ・セル（例えばメモリ・セル２２５）は、第１のアクセス・ライン２０５−ａと第２のアクセス・ライン２１０−ａの交点に配置されたメモリ・セル（例えばメモリ・セル２２５−ａ）の選択が解除されるのと同時に活性化させることができる。別法としては、例えば第１のアクセス・ライン２０５−ａと第２のアクセス・ライン２１０−ａの交点に配置されたメモリ・セル（例えばメモリ・セル２２５−ａ）は、第１のアクセス・ライン２０５と第２のアクセス・ライン２１０の交点に配置されたメモリ・セル（例えばメモリ・セル２２５）の選択が解除されるのと同時に活性化させることができる。メモリ・セル間に配置された第１の誘電性材料２２０が存在することにより、（例えばアクセス・ライン２０５−ａとアクセス・ライン２１０−ａの交点における）第２のメモリ・セルの選択が解除されるのと同時に（例えばアクセス・ライン２０５とアクセス・ライン２１０の交点における）１つのメモリ・セルにアクセスすることを可能にすることができる。
追加または別法として、個々のメモリ・セル内に自己選択メモリ２１５が存在することにより、異なるプログラム状態間のメモリ・セルの閾値電圧の差を大きくすることができる。例えば上で説明したように、印加電圧が閾値電圧未満である場合、メモリ素子がリセット状態であれば電流は流れ得ず、メモリ素子がセット状態であれば、メモリ素子は異なる閾値電圧を有することができ、したがって印加電圧に応答して電流が流れ得る。したがって個々のメモリ・セルは、極性が異なるプログラミング・パルスをそれぞれのメモリ・セルに印加することによってアクセスすることができる。
メモリ構造２００−ａは、第２の誘電性材料２３０、第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）、および第４の誘電性材料２４０を含むことができる。いくつかの例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料の各々は、それぞれ同じ誘電性材料であってもよい。他の例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料の各々は、それぞれ同じ誘電性材料であってもよい。さらに他の例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料のうちの任意の２つは、それぞれ同じ誘電性材料であってもよい。いくつかの例では、第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）は、異なる特性を有していても、あるいは有していなくてもよい複数の部分を含むことができる。例えば第３の誘電性材料は、第１の部分（例えば第２の誘電性材料２３０および第４の誘電性材料２４０と接触している第３の誘電性材料２３５−ａ）、および第２の部分（例えば第１のアクセス・ライン２０５および２０５−ａと接触している第３の誘電性材料２３５−ｂ）を含むことができる。いくつかの例では、第３の誘電性材料２３５−ａおよび第３の誘電性材料２３５−ｂは異なる時間に形成することができる。例えば第３の誘電性材料２３５−ｂは第３の誘電性材料２３５−ａの前に形成することができる。他の例では、第３の誘電性材料２３５−ｂは第３の誘電性材料２３５−ａの後に形成することができる。上で考察したように、第１の誘電性材料２２０は、２つのアクセス・ライン（例えばアクセス・ライン２０５および２０５−ａ）を分離して、メモリ・セルを個別に選択することができることを保証することができる。第２の誘電性材料、第３の誘電性材料および第４の誘電性材料は、メモリ構造２００の様々な部分および／または構成要素を絶縁し（例えば電気的に絶縁し）、あるいは保護することができる。
例として、第１の誘電性材料２２０および第３の誘電性材料２３５−ｂは、第１のアクセス・ラインの各々を電気的に絶縁することができる。例えば第１の誘電性材料２２０は、第１のアクセス・ライン２０５を第１のアクセス・ライン２０５−ａから１つの方向（例えば「Ｘ」方向）に絶縁することができる。第３の誘電性材料２３５−ｂは、第２のアクセス・ライン２１０を第２のアクセス・ライン２１０−ａから同じ方向（例えば「Ｘ」方向）に絶縁することができる。他の例では、第３の誘電性材料２３５−ｂは、第１のアクセス・ライン２０５および２０５−ａのうちの１つまたは複数を追加の第１のアクセス・ライン（図示せず）から第２の方向（例えば「Ｙ」方向）に絶縁することができる。したがって第１の誘電性材料２２０および第３の誘電性材料２３５−ｂの組合せは、共に動作して（ｏｐｅｒａｔｅ ｉｎ ｃｏｎｊｕｎｃｔｉｏｎ）、複数のアクセス・ライン（例えば第２のアクセス・ライン２１０および第２のアクセス・ライン２１０−ａ）が互いに電気的に絶縁されることを保証することができる。
第２の誘電性材料２３０および第４の誘電性材料２４０は、メモリ構造２００−ａを製造する方法を促進することができる。例えば図７Ａ〜図７Ｅを参照して以下で説明されるように、数ある材料の中でも、とりわけ第２の誘電性材料２３０および第４の誘電性材料２４０を含むスタックを形成することができる。スタックは、複数の第１のアクセス・ラインを形成するためにエッチングすることができる。一貫性のためには、個々のエッチングは少なくとも１つの方向（例えば「Ｙ」方向）に同じ寸法であることが好ましい。したがって一貫したエッチング深さを保証するために、第４の誘電性材料２４０をスタックに含めることができる。例えば第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）および第４の誘電性材料２４０は異なる材料であってもよい。したがってエッチング・プロセスの間、第３の誘電性材料を介して（例えば「Ｙ」方向に）チャネルをエッチングすることができる。しかしながら第４の誘電性材料２４０が存在しているため、あるいは第４の誘電性材料２４０が第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）とは異なる材料であるため、第４の誘電性材料２４０に到達するとエッチング・プロセスを終了することができる。したがって（例えば「Ｙ」方向に）一貫した寸法を有する複数の第２のアクセス・ラインの各々を形成することができる。
同様に、第２の誘電性材料２３０は、図７Ａ〜図７Ｅを参照して以下で説明されるように、メモリ構造２００−ａを製造する方法を促進することができる。上で説明したように、数ある材料の中でも、とりわけ第２の誘電性材料２３０および第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）を含むスタックを形成することができ、また、複数の第２のアクセス・ライン（例えば第２のアクセス・ライン２１０）を形成するためにエッチングすることができる。いくつかの例では、少なくとも１つの方向（例えば「Ｙ」方向）におけるエッチング深さは、第２のアクセス・ラインを形成することができる開口（例えばビアまたは孔）をエッチング・プロセスが劣化させ得るような深さにすることができる。例えば少なくとも１つの方向（例えば「Ｙ」方向）により大きい寸法を有する開口は、劣化をより受けやすいことがあり得る。したがって第２の誘電性材料２３０が存在することにより、エッチング・プロセスが一貫した開口をもたらし、最終的に一貫した第２のアクセス・ラインが中に形成されるよう、製造プロセスを促進することができる。
図２Ｂは、本開示の例による、水平方向のビット・ラインを含む自己選択メモリ構造２００−ｂの例を示したものである。メモリ構造２００−ｂは、図２Ａを参照して説明したメモリ構造２００−ａの例であってもよく、異なる観点から示されている。図２Ｂは、第１の方向に延びている第１のアクセス・ライン（例えば２０５−ｂおよび２０５−ｃ）、および第２の異なる方向に延びている第２のアクセス・ライン（例えば２１０−ｂおよび２１０−ｃ）を含む三次元メモリ・アレイを含むことができる。したがってアクセス・ラインは、アクセス・ラインの交点（例えば第１のアクセス・ライン２０５−ｂと第２のアクセス・ライン２１０−ｂの交点）にメモリ・セルを含む三次元構造（例えば格子）を形成することができる。いくつかの例では、個々のメモリ・セルは、自己選択材料自己選択メモリ２１５を含むことができる。
自己選択メモリ構造２００−ｂは、異なる方向に延びている第１のアクセス・ラインおよび第２のアクセス・ラインを含むことができる。上で説明したように、第１のアクセス・ラインは第１の方向に延びることができ、また、第２のアクセス・ラインは第２の方向に延びることができる。また、メモリ構造２００−ｂは、メモリ・セル２２５およびメモリ・セル２２５−ａの各々に含まれていてもよい自己選択メモリ２１５をも含むことができる。追加または別法として、メモリ構造２００−ｂは、第１の誘電性材料２２０−ａ、第３の誘電性材料２３５−ｃ、第４の誘電性材料２４０（図示せず）および第５の誘電性材料２４５を含むことも可能である。
図２Ａを参照して上で説明したように、個々のメモリ・セルは自己選択メモリ２１５を含むことができる。したがって自己選択メモリ２１５（例えば個々のメモリ・セル）は、第１のアクセス・ライン（例えば第１のアクセス・ライン２０５−ｂ）および第２のアクセス・ライン（例えば第２のアクセス・ライン２１０−ｂ）の隣りに配置することができ、あるいはこれらと接触していてもよい。言い換えると、自己選択メモリ２１５は、図２Ａに描写されているように、第１の方向に延びて、複数の第２のアクセス・ラインの各々と少なくとも１つの面で境界をなすことができる。
いくつかの例では、図２Ａを参照して説明したように、メモリ・セル２２５は第１のメモリ・セル２２５と呼ぶことができ、また、第１の垂直方向のアクセス・ライン２１０の第１の面と結合することができる。他の例では、図２Ａを参照して説明したように、メモリ・セル２２５−ａは第２のメモリ・セル２２５−ａと呼ぶことができ、また、第２の垂直方向のアクセス・ライン２１０−ａの第２の面と結合することができる。第１のメモリ・セル２２５および第２のメモリ・セル２２５−ａの各々は自己選択メモリ２１５を含むことができる。追加または別法として、誘電性材料（例えば第１の誘電性材料２２０）は、第１のメモリ・セル２２５と第２のメモリ・セル２２５−ａの間に配置することができる。
上で説明したように、メモリ構造２００−ｂは、第１のアクセス・ライン２０５−ｂおよび２０５−ｃ、ならびに第２のアクセス・ライン２１０−ｂおよび２１０−ｃを含むことができる。図２Ｂに示されているように、第１のアクセス・ライン２０５−ｂおよび２０５−ｃの各々は、第１の誘電性材料２２０−ａによって分離することができる。第１のアクセス・ライン２０５−ｂおよび２０５−ｃを誘電性材料２２０−ａによって分離することにより、第２のアクセス・ライン２１０−ｂと第１のアクセス・ライン２０５−ｂの交点に配置されるメモリ・セル２２５を、第１のアクセス・ライン２０５−ｃと第２のアクセス・ライン２１０−ｃの交点に配置されるメモリ・セル２２５−ａから絶縁することができる。言い換えると、誘電性材料２２０−ａが存在することにより、アクセス・ライン２１０−ｂはアクセス・ライン２０５−ｂと連通することができるが、アクセス・ライン２０５−ｃとは連通することができないことが保証される。このような例では、メモリ・セル２２５またはメモリ・セル２２５−ａのうちの厳密に１つを一度に活性化させることができる。しかしながら誘電性材料２２０の場合、単一のアクセス・ラインが第２のアクセス・ライン２１０−ｂから第２のアクセス・ライン２１０−ｃへ延びて、複数のメモリ・セルがどの時点においても活性化されることになり得る。
図２Ｂに描写されているように、関連するワード・ラインおよびビット・ラインを活性化させることによってメモリ・セル２２５またはメモリ・セル２２５−ａのうちの一方にアクセスすることができる。したがってメモリ・セル２２５およびメモリ・セル２２５−ａの各々は、それぞれの第１のアクセス・ラインおよび第２のアクセス・ラインを活性化させることによってアクセスすることができる。例えば第１のアクセス・ライン２０５−ｂと第２のアクセス・ライン２１０−ｂの交点に配置されたメモリ・セルは、第１のアクセス・ライン２０５−ｃと第２のアクセス・ライン２１０−ｃの交点に配置されたメモリ・セルの選択が解除されるのと同時に活性化させることができる。別法としては、例えば第１のアクセス・ライン２０５−ｃと第２のアクセス・ライン２１０−ｃの交点に配置されたメモリ・セルは、第１のアクセス・ライン２０５−ｂと第２のアクセス・ライン２１０−ｂの交点に配置されたメモリ・セルの選択が解除されるのと同時に活性化させることができる。メモリ・セル間に配置された第１の誘電性材料２２０−ａが存在することにより、メモリ・セル２２５−ａの選択が解除されるのと同時にメモリ・セル２２５にアクセスすることを可能にすることができる。
図３は、本開示の例による、水平方向のビット・ラインを含む自己選択メモリ構造３００の例を示したものである。メモリ構造３００は、それぞれ図２Ａおよび図２Ｂを参照して、メモリ構造２００−ａおよび２００−ｂに関して説明した特徴の例であってもよく、あるいはこれらの特徴を含むことができる。メモリ構造３００は、第１の方向に延びている第１のアクセス・ライン、および第２の異なる方向に延びている第２のアクセス・ラインを含む三次元メモリ・アレイを含むことができる。アクセス・ラインは、アクセス・ラインの交点（例えば第１のアクセス・ライン３０５と第２のアクセス・ライン３１０の交点）にメモリ・セルを含む三次元構造（例えば格子）を形成することができる。いくつかの例では、個々のメモリ・セルは自己選択材料セグメント３１５を含むことができる。
自己選択メモリ構造３００は、図２Ａを参照して説明した第１のアクセス・ライン２０５および２０５−ａの例であってもよい第１のアクセス・ライン３０５および３０５−ａ、図２Ａを参照して説明した第２のアクセス・ライン２１０および２１０−ａの例であってもよい第２のアクセス・ライン３１０および３１０−ａ、および図２Ａを参照して説明した自己選択メモリ２１５の例であってもよい自己選択材料３１５および３１５−ａを含むことができる。また、メモリ構造３００は、図２Ａを参照して説明した第１の誘電性材料２２０の例であってもよい第１の誘電性材料３２０、および図２Ｂを参照して説明したメモリ・セル２２５およびメモリ・セル２２５−ａの例であってもよいメモリ・セル３２５および３２５−ａをも含むことができる。
また、メモリ構造３００は、図２Ａを参照して説明した第２の誘電性材料２３０の例であってもよい第２の誘電性材料３３０、図２Ａを参照して説明した第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）の例であってもよい第３の誘電性材料（例えば第３の誘電性材料３３５−ａ、第３の誘電性材料３３５−ｂ）、および図２Ａを参照して説明した第４の誘電性材料２４０の例であってもよい第４の誘電性材料３４０をも含むことができる。いくつかの例では、第１のアクセス・ラインはワード・ラインと呼ぶことができ、また、第２のアクセス・ラインはビット・ラインと呼ぶことができる。他の例では、第２の誘電性材料３３０は保護誘電性材料３３０と呼ぶことができ、また、第４の誘電性材料３４０は絶縁誘電性材料３４０と呼ぶことができる。
いくつかの例では、メモリ構造３００は、複数の第１のアクセス・ライン（例えばアクセス・ライン３０５および３０５−ａ）、および複数の第２のアクセス・ライン（例えばアクセス・ライン３１０および３１０−ａ）を含むことができる。第１のアクセス・ラインおよび第２のアクセス・ラインは、異なる方向（例えば直角方向、他の非平行方向）に延びることができる。例えば上で説明したように、第１のアクセス・ライン３０５は水平方向のアクセス・ライン３０５と呼ぶことができ、水平方向に延びることができ、また、第２のアクセス・ライン３１０は垂直方向のアクセス・ライン３１０と呼ぶことができ、垂直方向に延びることができる。したがって図３に描写されているように、複数の第１のアクセス・ラインは、第１の方向（例えば描写されている頁に入り、かつ、この頁から出ていく「Ｚ」方向）に延びることができ、また、第２の複数のアクセス・ラインは、第１の方向とは異なる（例えば第１の方向に対して直角の）第２の方向（例えば「Ｙ」方向）に延びることができる。したがってメモリ構造３００は、格子様の構造を形成する第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインを有する三次元メモリ・アレイであってもよい。
第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインは、個別の自己選択メモリ・セグメントと接触することができる。いくつかの例では、個別の自己選択メモリ・セグメントは複数の離散自己選択メモリ・セグメントと呼ぶことができ、また、メモリ構造３００は、少なくとも離散自己選択メモリ・セグメントの第１のサブセットおよび離散自己選択メモリ・セグメントの第２のサブセットを含むことができる。例えば自己選択メモリ・セグメント３１５は、離散自己選択メモリの第１のサブセットと呼ぶことができ、また、自己選択メモリ・セグメント３１５−ａは、離散自己選択メモリの第２のサブセットと呼ぶことができる。個々の自己選択メモリ・セグメントは、第１の複数のアクセス・ラインのうちの隣接する１つのアクセス・ライン、および第２の複数のアクセス・ラインのうちの１つのアクセス・ラインであってもよい。言い換えると、自己選択メモリ・セグメントは、第１の（例えば「Ｙ」）方向に延びることができ、また、（例えば「Ｙ」方向に）第１のアクセス・ライン（例えば第１のアクセス・ライン３０５）と同様の寸法を有することができる。したがって少なくとも１つの自己選択メモリ・セグメントは、アクセス・ラインの個々の交点（例えば第１のアクセス・ライン３０５と第２のアクセス・ライン３１０の交点）に形成することができる。したがってメモリ・セル３２５は、第１のアクセス・ライン３０５と第２のアクセス・ライン３１０の交点に配置することができ、また、メモリ・セル３２５−ａは、第１のアクセス・ライン３０５−ａと第２のアクセス・ライン３１０−ａの交点に配置することができる。いくつかの例では、個々の自己選択メモリ・セグメント３１５は、誘電性材料３４５または導電性材料３４５であってもよい材料３４５の中に配置することができ、また、シール材として作用することができる。言い換えると、材料３４５は、個々の自己選択メモリ・セグメント３１５を電気的に絶縁することができる。
いくつかの例では、メモリ・セル３２５は第１のメモリ・セル３２５と呼ぶことができ、第１の垂直方向のアクセス・ライン３１０の第１の面と結合することができる（例えば図２Ａを参照して説明したように）。他の例では、メモリ・セル３２５−ａは第２のメモリ・セル３２５−ａと呼ぶことができ、第２の垂直方向のアクセス・ライン３１０−ａの第２の面と結合することができる（例えば図２Ａを参照して説明したように）。第１のメモリ・セル３２５および第２のメモリ・セル３２５−ａの各々は自己選択メモリ・セグメント３１５を含むことができる。上で説明したように、メモリ構造３００は、複数の第１の離散自己選択メモリ・セグメント３１５および複数の第２の離散自己選択メモリ・セグメント３１５−ａを含むことができる。いくつかの例では、第１の自己選択メモリ（例えば図２Ａを参照して説明した）を含む複数の第１の離散セグメント３１５、および複数の第２の離散自己選択メモリ・セグメント３１５−ａは、第２の自己選択メモリ（例えば図２Ａを参照して説明した）を含むことができる。他の例では、第１のメモリ・セル３２５は、複数の第１の離散自己選択メモリ・セグメント３１５のうちの１つを含むことができ、また、第２のメモリ・セルは、複数の第２の離散自己選択メモリ・セグメント３１５−ａのうちの１つを含むことができる。離散自己選択メモリ・セグメントの各々はカルコゲニドを含むことができる。追加または別法として、誘電性材料（例えば第１の誘電性材料２２０）は、第１のメモリ・セル２２５と第２のメモリ・セル２２５−ａの間に配置することができる。
上で説明したように、アクセス・ライン３１０は、複数の第２のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン３１０−ａは、複数の第２のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。いくつかの例では、複数の第２のアクセス・ラインは少なくとも１つの方向に分路することができる。他の例では、アクセス・ライン３０５は、複数の第１のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン３０５−ａは、複数の第１のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。
図３に示されているように、第１のアクセス・ライン３０５および３０５−ａは、第１の誘電性材料３２０によって分離することができる。第１のアクセス・ライン３０５および３０５−ａを分離することにより、第２のアクセス・ライン３１０と第１のアクセス・ライン３０５の交点、および第２のアクセス・ライン３１０−ａと第１のアクセス・ライン３０５−ａの交点にメモリ・セルを配置することができる。メモリ・セル（例えばメモリ・セル３２５および３２５−ａ）は個別にアクセスすることができる。言い換えると、誘電性材料３２０が存在することにより、アクセス・ライン３１０はアクセス・ライン３０５と連通することができるが、アクセス・ライン３０５−ａとは連通することができないことが保証される。したがって一度に１つのメモリ・セルを活性化させることができる。しかしながらいくつかの例では、誘電性材料３２０の場合、単一のアクセス・ラインが第２のアクセス・ライン３１０から第２のアクセス・ライン３１０−ａへ延びて、複数のメモリ・セルがどの時点においても活性化されることになり得る。
いくつかの例では、メモリ・セル（例えば図２Ｂを参照して説明したメモリ・セル２２５）は、関連するワード・ラインおよびビット・ラインを活性化させることによってアクセスすることができる。したがってメモリ・セルの各々は、複数の第１のアクセス・ラインのうちの１つおよび複数の第２のアクセス・ラインのうちの１つを活性化させることによってアクセスすることができる。例えば第１のアクセス・ライン３０５と第２のアクセス・ライン３１０の交点に配置されたメモリ・セルは、第１のアクセス・ライン３０５−ａと第２のアクセス・ライン３１０−ａの交点に配置されたメモリ・セルの選択が解除されるのと同時に活性化させることができる。別法としては、例えば第１のアクセス・ライン３０５−ａと第２のアクセス・ライン３１０−ａの交点に配置されたメモリ・セルは、第１のアクセス・ライン３０５と第２のアクセス・ライン３１０の交点に配置されたメモリ・セルの選択が解除されるのと同時に活性化させることができる。メモリ・セル間に配置された第１の誘電性材料３２０が存在することにより、（例えばアクセス・ライン３０５−ａとアクセス・ライン３１０−ａの交点における）第２のメモリ・セル３２５−ａの選択が解除されるのと同時に（例えばアクセス・ライン３０５とアクセス・ライン３１０の交点における）メモリ・セル３２５にアクセスすることを可能にすることができる。
追加または別法として、個々のメモリ・セル内に自己選択メモリ（例えば自己選択メモリ・セグメント３１５および３１５−ａ）が存在することにより、異なるプログラム状態間のメモリ・セルの閾値電圧の差を大きくすることができる。例えば上で説明したように、印加電圧が閾値電圧未満である場合、メモリ素子がリセット状態であれば電流は流れ得ず、メモリ素子がセット状態であれば、メモリ素子は異なる閾値電圧を有することができ、したがって印加電圧に応答して電流が流れ得る。したがって個々のメモリ・セルは、極性が異なるプログラミング・パルスをそれぞれのメモリ・セルに印加することによってアクセスすることができる。
追加または別法として、メモリ構造３００は、第２の誘電性材料３３０、第３の誘電性材料（例えば第３の誘電性材料３３５−ａ、第３の誘電性材料３３５−ｂ）および第４の誘電性材料３４０を含むことができる。さらに他の例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料のうちの任意の２つは、それぞれ同じ誘電性材料であってもよい。いくつかの例では、第３の誘電性材料（例えば第３の誘電性材料３３５−ａ、第３の誘電性材料３３５−ｂ）は、異なる特性を有していても、あるいは有していなくてもよい複数の部分を含むことができる。
例えば第３の誘電性材料は、第１の部分（例えば第２の誘電性材料３３０および第４の誘電性材料３４０と接触している第３の誘電性材料３３５−ａ）、および第２の部分（例えば第１のアクセス・ライン３０５および３０５−ａと接触している第３の誘電性材料３３５−ｂ）を含むことができる。いくつかの例では、第３の誘電性材料３３５−ａおよび第３の誘電性材料３３５−ｂは異なる時間に形成することができる。例えば第３の誘電性材料３３５−ｂは第３の誘電性材料３３５−ａの前に形成することができる。他の例では、第３の誘電性材料３３５−ｂは第３の誘電性材料３３５−ａの後に形成することができる。上で考察したように、第１の誘電性材料３２０は、２つのアクセス・ライン（例えばアクセス・ライン３０５および３０５−ａ）を分離して、メモリ・セルを個別に選択することができることを保証することができる。第２の誘電性材料、第３の誘電性材料および第４の誘電性材料は、メモリ・アレイ３００の様々な部分および／または構成要素を絶縁し（例えば電気的に絶縁し）、あるいは保護することができる。
例として、第１の誘電性材料３２０および第３の誘電性材料３３５−ｂは、第１のアクセス・ラインの各々を電気的に絶縁することができる。例えば第１の誘電性材料３２０は、第１のアクセス・ライン３０５を第１のアクセス・ライン３０５−ａから１つの方向（例えば「Ｘ」方向）に絶縁することができる。第３の誘電性材料３３５−ｂは、第２のアクセス・ライン３１０を第２のアクセス・ライン３１０−ａから同じ方向（例えば「Ｘ」方向）に絶縁することができる。他の例では、第３の誘電性材料３３５−ｂは、第１のアクセス・ライン３０５および３０５−ａのうちの１つまたは複数を追加の第１のアクセス・ライン（図示せず）から第２の方向（例えば「Ｙ」方向）に絶縁することができる。したがって第１の誘電性材料３２０および第３の誘電性材料３３５−ｂの組合せは、共に動作して、複数のアクセス・ライン（例えば第２のアクセス・ライン３１０および第２のアクセス・ライン３１０−ａ）が互いに電気的に絶縁されることを保証することができる。
第２の誘電性材料３３０および第４の誘電性材料３４０は、メモリ構造３００を製造する方法を促進することができる。例えば図７Ａ〜図７Ｅを参照して以下で説明されるように、数ある材料の中でも、とりわけ第２の誘電性材料３３０および第４の誘電性材料３４０を含むスタックを形成することができる。スタックは、複数の第１のアクセス・ラインを形成するためにエッチングすることができる。一貫性のためには、個々のエッチングは少なくとも１つの方向（例えば「Ｙ」方向）に同じ寸法であることが好ましい。したがって一貫したエッチング深さを保証するために、第４の誘電性材料３４０をスタックに含めることができる。例えば第３の誘電性材料（例えば第３の誘電性材料３３５−ａ、第３の誘電性材料３３５−ｂ）および第４の誘電性材料３４０は異なる材料であってもよい。したがってエッチング・プロセスの間、第３の誘電性材料中に（例えば「Ｙ」方向に）少なくとも１つのチャネルをエッチングすることができる。しかしながら第４の誘電性材料３４０が存在しているため、あるいは第４の誘電性材料３４０が第３の誘電性材料（例えば第３の誘電性材料３３５−ａ、第３の誘電性材料３３５−ｂ）とは異なる材料であるため、第４の誘電性材料３４０に到達するとエッチング・プロセスを終了することができる。したがって（例えば「Ｙ」方向に）一貫した寸法を有する複数の第２のアクセス・ラインの各々を形成することができる。
同様に、第２の誘電性材料３３０は、図７Ａ〜図７Ｅを参照して以下で説明されるように、メモリ構造３００を製造する方法を促進することができる。上で説明したように、数ある材料の中でも、とりわけ第２の誘電性材料３３０および第３の誘電性材料（例えば第３の誘電性材料３３５−ａ、第３の誘電性材料３３５−ｂ）を含むスタックを形成することができ、また、複数の第２のアクセス・ライン（例えば第２のアクセス・ライン３１０）を形成するためにエッチングすることができる。いくつかの例では、少なくとも１つの方向（例えば「Ｙ」方向）におけるエッチング深さは、第２のアクセス・ラインを形成することができる開口（例えばビアまたは孔）をエッチング・プロセスが劣化させ得るような深さにすることができる。例えば少なくとも１つの方向（例えば「Ｙ」方向）により大きい寸法を有する開口は、劣化をより受けやすいことがあり得る。したがって第２の誘電性材料３３０が存在することにより、エッチング・プロセスが一貫した開口をもたらし、最終的に一貫した第２のアクセス・ラインが中に形成されるよう、製造プロセスを促進することができる。
図４は、本開示の例による、水平方向のビット・ラインを含む自己選択メモリ構造４００の例を示したものである。メモリ構造４００は、それぞれ図２Ａ、図２Ｂおよび図３を参照して説明したメモリ構造２００−ａおよび２００−ｂならびに３００に関して説明した特徴の例であってもよく、あるいはこれらの特徴を含むことができる。メモリ構造４００は、第１の方向に延びている第１のアクセス・ライン、および第２の異なる方向に延びている第２のアクセス・ラインを含む三次元メモリ・アレイを含むことができる。アクセス・ラインは、アクセス・ラインの交点（例えば第１のアクセス・ライン４０５と第２のアクセス・ライン（図示せず）の交点）にメモリ・セルを含む三次元構造（例えば格子）を形成することができる。いくつかの例では、個々のメモリ・セルは自己選択材料（図示せず）を含むことができる。
自己選択メモリ構造４００は、図２Ａを参照して説明した第１のアクセス・ライン２０５および２０５−ａの例であってもよい第１のアクセス・ライン４０５および４０５−ａ、および図２Ｂを参照して説明した、それぞれメモリ・セル２２５およびメモリ・セル２２５−ａの例であってもよいメモリ・セル４２５およびメモリ・セル４２５−ａを含むことができる。また、メモリ構造４００は、図２Ａを参照して説明した第１の誘電性材料２２０の例であってもよい第１の誘電性材料４２０、図２Ａを参照して説明した第２の誘電性材料２３０の例であってもよい第２の誘電性材料４３０、図２Ａを参照して説明した第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）の例であってもよい第３の誘電性材料（例えば第３の誘電性材料４３５−ａ、第３の誘電性材料４３５−ｂ）、および図２Ａを参照して説明した第４の誘電性材料２４０の例であってもよい第４の誘電性材料４４０をも含むことができる。
また、メモリ構造４００は、第２のアクセス・ライン（例えば図２Ａを参照して説明したアクセス・ライン２１０）が形成されるチャネルの例であってもよいチャネル４４５、および第１の誘電性材料４２０が堆積されるチャネルの例であってもよいチャネル４５０をも含むことができる。いくつかの例では、第１のアクセス・ライン４０５および４０５−ａはビット・ラインと呼ぶことができる。他の例では、第２の誘電性材料４３０は保護誘電性材料４３０と呼ぶことができ、また、第４の誘電性材料４４０は絶縁誘電性材料４４０と呼ぶことができる。
いくつかの例では、メモリ構造４００は、複数のエッチングされたチャネル４４５を含むことができる。チャネル４４５は、複数の第２のアクセス・ライン（例えば図２Ａを参照して説明した第２のアクセス・ライン２１０）を中に形成することができるようにエッチングすることができる。また、メモリ構造４００は複数の第１のアクセス・ラインをも含むことができる。例えばメモリ構造４００は、第１のアクセス・ライン４０５および４０５−ａを含むことができる。チャネル４４５および第１のアクセス・ラインは異なる方向に延びることができる。いくつかの例では、チャネル４４５は第１の方向に延びることができ、また、第１のアクセス・ラインは、第１の方向に対して直角であるか、あるいは第１の方向とは異なる第２の方向に延びることができる。したがって図４に示されているように、チャネル４４５は第１の方向（例えば「Ｙ」方向）に延びることができ、また、複数の第１のアクセス・ライン（例えば第１のアクセス・ライン４０５）は、第１の方向に対して直角の第２の方向（例えば描写されている頁に入り、かつ、この頁から出ていく「Ｚ」方向）に延びることができる。したがって（第１のアクセス・ラインが形成された後の）メモリ構造４００は三次元メモリ・アレイであり得る。
チャネル４４５内に形成される第２の複数のアクセス・ラインおよび第１の複数のアクセス・ラインは、自己選択メモリ（例えば図２Ａを参照して説明した自己選択メモリ２１５）と接触することができる。上で説明したように、メモリ構造４００内に形成された複数のメモリ・セルは、それぞれ自己選択メモリ（図示せず）を含むことができる。したがって自己選択メモリ（例えば個々のメモリ・セル）は、第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインの隣りに配置することができ、あるいはこれらと接触していてもよい。言い換えると、自己選択メモリは、第１の方向（例えば「Ｙ」方向）に延びて、複数の第２のアクセス・ラインの各々と少なくとも１つの面で境界をなすことができる。複数のアクセス・ラインの各々と境界をなすことにより、自己選択メモリは連続していると呼ぶことができる。自己選択メモリは、いくつかの例では、第１の複数のアクセス・ラインと第２の複数のアクセス・ラインの個々の交点、ならびにこれらの交点間の他の位置に配置することができる。少なくとも１つのメモリ・セル（例えばメモリ・セル４２５）は、第１のアクセス・ライン４０５と第２のアクセス・ライン（図示せず）の個々の交点に配置することができる。以下で説明されるように、第１の誘電性材料４２０は、第１の複数のメモリ・セルと第２の複数のメモリ・セルの間に配置することができる。
それとは対照的に、第１の複数のアクセス・ライン（例えば第１のアクセス・ライン４０５）および第２の複数のアクセス・ライン（図示せず）は、個別の自己選択メモリ・セグメント（図示せず）と接触することができる。いくつかの例では、個別の自己選択メモリ・セグメントは複数の離散自己選択メモリ・セグメントと呼ぶことができ、また、メモリ構造４００は、少なくとも離散自己選択メモリ・セグメントの第１のサブセットおよび離散自己選択メモリ・セグメントの第２のサブセットを含むことができる。個々の自己選択メモリ・セグメントは、第１の複数のアクセス・ラインのうちの１つのアクセス・ライン、および第２の複数のアクセス・ラインのうちの１つのアクセス・ラインに隣接していても、あるいはこれらと接触していてもよい。言い換えると、自己選択メモリ・セグメントは第１の方向（例えば「Ｙ」方向）に延びることができ、また、（例えば「Ｙ」方向に）第１のアクセス・ライン（例えば第１のアクセス・ライン４０５）と同様の寸法を有することができる。したがって少なくとも１つの自己選択メモリ・セグメントは、アクセス・ラインの個々の交点（例えば第１のアクセス・ライン３０５と第２のアクセス・ライン（図示せず）の交点）に形成することができる。したがってメモリ・セル４２５は、第１のアクセス・ライン３０５と第２のアクセス・ライン（図示せず）の交点に配置することができ、また、メモリ・セル３２５−ａは、第１のアクセス・ライン３０５−ａと第２のアクセス・ライン（図示せず）の交点に配置することができる。
いくつかの例では、アクセス・ライン４０５は、複数の第１のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン４０５−ａは、複数の第１のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。図４に示されているように、第１のアクセス・ラインは第１の誘電性材料４２０によって分離することができる。誘電性材料４２０によってアクセス・ライン４０５および４０５−ａを分離することにより、第１のアクセス・ライン４０５と第２のアクセス・ライン（図示せず）の交点に配置されたメモリ・セル４２５、および第１のアクセス・ライン４０５−ａと第２のアクセス・ライン（図示せず）の交点に配置されたメモリ・セル４２５−ａは個別にアクセスすることができる。言い換えると、誘電性材料４２０が存在することにより、第１のアクセス・ライン４０５はそれぞれの第２のアクセス・ライン（図示せず）と連通することができるが、アクセス・ライン４０５−ａとは連通することができないことが保証される。したがって一度に１つのメモリ・セルを活性化させることができる。しかしながら誘電性材料４２０の場合、単一のアクセス・ラインが第２のアクセス・ライン（図示せず）の間を延びて、複数のメモリ・セルがどの時点においても活性化されることになり得る。
追加または別法として、メモリ構造４００は、第２の誘電性材料４３０、第３の誘電性材料（例えば第３の誘電性材料４３５−ａ、第３の誘電性材料４３５−ｂ）および第４の誘電性材料４４０を含むことができる。いくつかの例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料の各々は、それぞれ同じ誘電性材料であってもよい。他の例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料の各々は、それぞれ同じ誘電性材料であってもよい。さらに他の例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料のうちの任意の２つは、それぞれ同じ誘電性材料であってもよい。いくつかの例では、第３の誘電性材料（例えば第３の誘電性材料４３５−ａ、第３の誘電性材料４３５−ｂ）は、異なる特性を有していても、あるいは有していなくてもよい複数の部分を含むことができる。
例えば第３の誘電性材料は、第１の部分（例えば第２の誘電性材料４３０および第４の誘電性材料４４０と接触している第３の誘電性材料４３５−ａ）、および第２の部分（例えば第１のアクセス・ライン４０５および４０５−ａと接触している第３の誘電性材料４３５−ｂ）を含むことができる。いくつかの例では、第３の誘電性材料４３５−ａおよび第３の誘電性材料４３５−ｂは異なる時間に形成することができる。例として、第３の誘電性材料４３５−ｂは第３の誘電性材料４３５−ａの前に形成することができる。他の例では、第３の誘電性材料４３５−ｂは第３の誘電性材料４３５−ａの後に形成することができる。上で考察したように、第１の誘電性材料４２０は、２つのアクセス・ライン（例えば第２のアクセス・ライン（図示せず））を分離して、メモリ・セルを個別に選択することができることを保証することができる。第２の誘電性材料、第３の誘電性材料および第４の誘電性材料は、メモリ構造４００の様々な部分および／または構成要素を絶縁し（例えば電気的に絶縁し）、あるいは保護することができる。
図２Ａ、図２Ｂおよび図３と比較すると、第１の誘電性材料４２０は異なる方法で堆積させることができる。例えば図２Ａ、図２Ｂおよび図３を参照して説明したように、第１の誘電性材料を含むスタックを形成することも可能であった。スタックは、引き続いてエッチングし、その結果として第１のアクセス・ラインを少なくとも１つの方向（例えば「Ｘ」方向）に分離することも可能であった。それとは対照的に、例えば図４では、第２の誘電性材料４３０、第３の誘電性材料（例えば第３の誘電性材料４３５−ａ、第３の誘電性材料４３５−ｂ）および第４の誘電性材料４４０を含むスタックを形成することができる。引き続いてスタックをエッチングしてチャネル４５０を形成することができる。次に、個々のチャネル４５０内に第１の誘電性材料４２０を堆積させて、第１のアクセス・ラインおよび第２のアクセス・ラインを電気的に絶縁することができる。例えば第１の誘電性材料４２０は、アクセス・ライン４０５をアクセス・ライン４０５−ａから絶縁することができる。いくつかの例では、チャネル４４５および４５０の各々は、異なる寸法を少なくとも１つの方向（例えば「Ｘ」方向）に有することができる。例えばチャネル４４５の各々は、チャネル４５０の各々より広くすることができる。チャネル４４５および／またはチャネル４５０の幅は変更が可能である。例えばチャネル４４５はチャネル４５０より実質的に広くすることができる。他の例では、チャネル４５０はチャネル４４５より実質的に広くすることができる。任意の例では、チャネル４４５およびチャネル４５０の幅は、第１の誘電性材料４２０がチャネル４５０を充填し、チャネル４４５を充填しないような幅にすることができる。
第２の誘電性材料、第３の誘電性材料および第４の誘電性材料は、メモリ構造４００の様々な部分および／または構成要素を絶縁し（例えば電気的に絶縁し）、あるいは保護することができる。したがって第１の誘電性材料４２０および第３の誘電性材料４３５−ｂは、２つ以上の第１のアクセス・ラインを電気的に絶縁することができる（例えば第１のアクセス・ライン４０５を第１のアクセス・ライン４０５−ａから絶縁することができる）。上で説明したように、第１の誘電性材料４２０は、第１のアクセス・ラインの各々を１つの方向（例えば「Ｘ」方向）に絶縁することができる。第３の誘電性材料は、第１のアクセス・ラインの各々を異なる方向（例えば「Ｙ」方向）に絶縁することができる。したがって第１の誘電性材料４２０および第３の誘電性材料４３５−ｂの組合せは、共に動作して、第１のアクセス・ラインの各々が互いに電気的に絶縁されることを保証することができる。
第２の誘電性材料４３０および第４の誘電性材料４４０は、メモリ構造４００を製造する方法を促進することができる。例えば図７Ａ〜図７Ｅを参照して以下で説明されるように、数ある材料の中でも、とりわけ第２の誘電性材料４３０および第４の誘電性材料４４０を含むスタックを形成することができる。スタックは、複数の第１のアクセス・ラインを形成するためにエッチングすることができる。一貫性のためには、個々のエッチングは少なくとも１つの方向（例えば「Ｙ」方向）に同じ寸法であることが好ましい。したがって一貫したエッチング深さを保証するために、第４の誘電性材料４４０をスタックに含めることができる。例えば第３の誘電性材料（例えば第３の誘電性材料４３５−ａ、第３の誘電性材料４３５−ｂ）および第４の誘電性材料４４０は異なる材料であってもよい。したがってエッチング・プロセスの間、第３の誘電性材料を介して（例えば「Ｙ」方向に）少なくとも１つのチャネルをエッチングすることができる。しかしながら第４の誘電性材料４４０が存在しているため、あるいは第４の誘電性材料４４０が第３の誘電性材料（例えば第３の誘電性材料４３５−ａ、第３の誘電性材料４３５−ｂ）とは異なる材料であるため、第４の誘電性材料４４０に到達するとエッチング・プロセスを終了することができる。したがって（例えば「Ｙ」方向に）一貫した寸法を有する複数の第２のアクセス・ラインの各々を形成することができる。
同様に、第２の誘電性材料４３０は、図７Ａ〜図７Ｅを参照して以下で説明されるように、メモリ構造４００を製造する方法を促進することができる。上で説明したように、数ある材料の中でも、とりわけ第２の誘電性材料４３０および第３の誘電性材料（例えば第３の誘電性材料４３５−ａ、第３の誘電性材料４３５−ｂ）を含むスタックを形成することができ、また、複数の第２のアクセス・ライン（図示せず）を形成するためにエッチングすることができる。いくつかの例では、少なくとも１つの方向（例えば「Ｙ」方向）におけるエッチング深さは、第２のアクセス・ラインを形成することができる開口（例えばビアまたは孔）をエッチング・プロセスが劣化させ得るような深さにすることができる。例えば少なくとも１つの方向（例えば「Ｙ」方向）により大きい寸法を有する開口は、劣化をより受けやすいことがあり得る。したがって第２の誘電性材料４３０が存在することにより、エッチング・プロセスが一貫した開口をもたらし、最終的に一貫した第２のアクセス・ラインが中に形成されるよう、製造プロセスを促進することができる。
図５は、本開示の例による、水平方向のビット・ラインを含む自己選択メモリ構造５００の例を示したものである。メモリ構造５００は、それぞれ図２Ａ、図２Ｂ、図３および図４を参照して説明したメモリ構造２００−ａおよび２００−ｂ、３００ならびに４００に関して説明した特徴の例であってもよく、あるいはこれらの特徴を含むことができる。メモリ構造５００は、第１の方向に延びている第１のアクセス・ライン、および第２の異なる方向に延びている第２のアクセス・ラインを含む三次元メモリ・アレイを含むことができる。アクセス・ラインは、アクセス・ラインの交点（例えば第１のアクセス・ライン５０５と第２のアクセス・ライン５１０の交点）にメモリ・セルを含む三次元構造（例えば格子）を形成することができる。いくつかの例では、メモリ・アレイは複数のプラグ５５０を含むことができる。
いくつかの例では、メモリ構造５００は、図２Ａを参照して説明した第１のアクセス・ライン２０５および２０５−ａの例であってもよい第１のアクセス・ライン５０５および５０５−ａ、図２Ａを参照して説明した第２のアクセス・ライン２１０および２１０−ａの例であってもよい第２のアクセス・ライン５１０および５１０−ａ、および図２Ａを参照して説明した自己選択メモリ２１５の例であってもよい自己選択材料５１５を含むことができる。他の例では、メモリ構造５００は、図２Ａを参照して説明した第１の誘電性材料２２０の例であってもよい第１の誘電性材料５２０、図２Ａを参照して説明した第２の誘電性材料２３０の例であってもよい第２の誘電性材料５３０、図２Ａを参照して説明した第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）の例であってもよい第３の誘電性材料（例えば第３の誘電性材料５３５−ａ、第３の誘電性材料５３５−ｂ）、および図２Ａを参照して説明した第４の誘電性材料２４０の例であってもよい第４の誘電性材料５４０を含むことができる。また、メモリ構造５００は、図２Ｂを参照して説明したメモリ・セル２２５および２２５−ａの例であってもよいメモリ・セル５２５およびメモリ・セル５２５−ａをも含むことができる。
また、メモリ構造５００は、１つまたは複数の第２のアクセス・ライン（例えば第２のアクセス・ライン５１０）と接触している複数のプラグ５５０をも含むことができ、また、１つまたは複数の第２のアクセス・ラインは絶縁領域５４５を含むことができる。いくつかの例では、第１のアクセス・ラインはビット・ラインと呼ぶことができ、また、第２のアクセス・ラインはワード・ラインと呼ぶことができる。他の例では、第２の誘電性材料５３０は保護誘電性材料５３０と呼ぶことができ、また、第４の誘電性材料５４０は絶縁誘電性材料５４０と呼ぶことができる。
いくつかの例では、メモリ構造５００は、複数の第１のアクセス・ライン５０５および５０５−ａ、ならびに複数の第２のアクセス・ライン５１０および５１０−ａを含むことができる。第１のアクセス・ラインおよび第２のアクセス・ラインは、異なる方向（例えば直角方向、他の非平行方向）に延びることができる。例えば上で説明したように、第１のアクセス・ライン（例えば第１のアクセス・ライン５０５）は水平方向のアクセス・ラインと呼ぶことができ、水平方向に延びることができ、また、第２のアクセス・ライン（例えば第２のアクセス・ライン５１０）は垂直方向のアクセス・ラインと呼ぶことができ、垂直方向に延びることができる。いくつかの例では、第１のアクセス・ラインは第１の方向に延びることができ、また、第２のアクセス・ラインは、第１の方向とは異なる（例えば第１の方向に対して直角の）第２の方向に延びることができる。したがって図５に描写されているように、複数の第１のアクセス・ラインは第１の方向（例えば描写されている頁に入り、かつ、この頁から出ていく「Ｚ」方向）に延びることができ、また、第２の複数のアクセス・ラインは、第１の方向に対して直角の第２の方向（例えば「Ｙ」方向）に延びることができる。したがってメモリ構造５００は、格子様の構造を形成する第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインを有する三次元メモリ・アレイであってもよい。
第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインは、自己選択メモリ５１５（例えば図２Ａを参照して説明した自己選択メモリ２１５）と接触することができる。上で説明したように、メモリ構造５００内に形成された複数のメモリ・セルは、それぞれ自己選択メモリ５１５を含むことができる。したがって自己選択メモリ（例えば個々のメモリ・セル）は、第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインの隣りに配置することができる。言い換えると、自己選択メモリ５１５は第１の方向（例えば「Ｙ」方向）に延びて、複数の第２のアクセス・ラインの各々と少なくとも１つの面で境界をなすことができる。複数のアクセス・ラインの各々と境界をなすことにより、自己選択メモリ５１５は連続していると呼ぶことができる。自己選択メモリ５１５は、いくつかの例では、第１の複数のアクセス・ラインと第２の複数のアクセス・ラインの個々の交点、ならびにこれらの交点間の他の位置に配置することができる。少なくとも１つのメモリ・セル（例えばメモリ・セル５２５）は、第１のアクセス・ライン５０５と第２のアクセス・ライン５１０の個々の交点に配置することができる。以下で説明されるように、第１の誘電性材料５２０は、第１の複数のメモリ・セルと第２の複数のメモリ・セルの間に配置することができる。
他の例では、第１の複数のアクセス・ライン（例えば第１のアクセス・ライン５０５）および第２の複数のアクセス・ライン（第２のアクセス・ライン５１０）は、個別の自己選択メモリ・セグメント（図示せず）と接触することができる。いくつかの例では、個別の自己選択メモリ・セグメントは複数の離散自己選択メモリ・セグメントと呼ぶことができ、また、メモリ構造５００は、少なくとも離散自己選択メモリ・セグメントの第１のサブセットおよび離散自己選択メモリ・セグメントの第２のサブセットを含むことができる。個々の自己選択メモリ・セグメントは、第１の複数のアクセス・ラインのうちの１つのアクセス・ライン、および第２の複数のアクセス・ラインのうちの１つのアクセス・ラインに隣接していても、あるいはこれらと接触していてもよい。言い換えると、自己選択メモリ・セグメントは第１の方向（例えば「Ｙ」方向）に延びることができ、また、（例えば「Ｙ」方向に）第１のアクセス・ライン（例えば第１のアクセス・ライン５０５）と同様の寸法を有することができる。したがって少なくとも１つの自己選択メモリ・セグメントは、アクセス・ラインの個々の交点（例えば第１のアクセス・ライン５０５と第２のアクセス・ライン５１０の交点）に形成することができる。したがってメモリ・セル５２５は、第１のアクセス・ライン５０５と第２のアクセス・ライン５１０の交点に配置することができ、また、メモリ・セル５２５−ａは、第１のアクセス・ライン５０５−ａと第２のアクセス・ライン５１０−ａの交点に配置することができる。
いくつかの例では、アクセス・ライン５１０は、複数の第２のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン５１０−ａは、複数の第２のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。いくつかの例では、複数の第２のアクセス・ラインは少なくとも１つの方向に分路することができる。他の例では、アクセス・ライン５０５および５０５−ａの各々は第１のアクセス・ラインと呼ぶことができる。追加または別法として、アクセス・ライン５０５は、複数の第１のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン５０５−ａは、複数の第１のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。図５に示されているように、第１のアクセス・ライン５０５および５０５−ａは第１の誘電性材料５２０によって分離することができる。誘電性材料５２０によって第１のアクセス・ライン５０５および５０５−ａを分離することにより、第２のアクセス・ライン５１０と第１のアクセス・ライン５０５の交点、および第２のアクセス・ライン５１０−ａと第１のアクセス・ライン５０５−ａの交点に配置されたメモリ・セルは個別にアクセスすることができる。言い換えると、誘電性材料５２０が存在することにより、アクセス・ライン５１０はアクセス・ライン５０５と連通することができるが、アクセス・ライン５０５−ａとは連通することができないことが保証される。したがって一度に１つのメモリ・セルを活性化させることができる。しかしながら誘電性材料５２０の場合、単一のアクセス・ラインが第２のアクセス・ライン５１０から第２のアクセス・ライン５１０−ａへ延びて、複数のメモリ・セルがどの時点においても活性化されることになり得る。
上で説明したように、メモリ・セル（例えば図２Ｂを参照して説明したメモリ・セル２２５）は、関連するワード・ラインおよびビット・ラインを活性化させることによってアクセスすることができる。したがってメモリ・セルの各々は、複数の第１のアクセス・ラインのうちの１つおよび複数の第２のアクセス・ラインのうちの１つを活性化させることによってアクセスすることができる。例えば第１のアクセス・ライン５０５と第２のアクセス・ライン５１０の交点に配置されたメモリ・セルは、第１のアクセス・ライン５０５−ａと第２のアクセス・ライン５１０−ａの交点に配置されたメモリ・セルの選択が解除されるのと同時に活性化させることができる。別法としては、例えば第１のアクセス・ライン５０５−ａと第２のアクセス・ライン５１０−ａの交点に配置されたメモリ・セルは、第１のアクセス・ライン５０５と第２のアクセス・ライン５１０の交点に配置されたメモリ・セルの選択が解除されるのと同時に活性化させることができる。メモリ・セル間に配置された第１の誘電性材料５２０が存在することにより、（例えばアクセス・ライン５０５−ａとアクセス・ライン５１０−ａの交点における）第２のメモリ・セル５２５−ａの選択が解除されるのと同時に（例えばアクセス・ライン５０５とアクセス・ライン５１０の交点における）メモリ・セル５２５にアクセスすることを可能にすることができる。
追加または別法として、個々のメモリ・セル内に自己選択メモリ５１５が存在することにより、異なるプログラム状態間のメモリ・セルの閾値電圧の差を大きくすることができる。例えば上で説明したように、印加電圧が閾値電圧未満である場合、メモリ素子が非結晶（例えばリセット）状態であれば電流は流れ得ず、メモリ素子が結晶（例えばセット）状態であれば、メモリ素子は異なる閾値電圧を有することができ、したがって印加電圧に応答して電流が流れ得る。したがって個々のメモリ・セルは、極性が異なるプログラミング・パルスをそれぞれのメモリ・セルに印加することによってアクセスすることができる。
いくつかの例では、絶縁領域５４５、少なくとも１つのプラグ５５０または両方は、別のメモリ・セル（例えばメモリ・セル５２５−ａ）の選択が解除されている間、メモリ・セル５２５の活性化を容易にすることができ、あるいは促進することができる。絶縁領域５４５は、複数の第２のアクセス・ラインのうちの１つまたは複数の部分を絶縁することができる。いくつかの例では、これは、切断アクセス・ラインと呼ぶことができる。言い換えると、アクセス・ラインは、第１のアクセス・ラインと第２のアクセス・ラインの交点に配置されたメモリ・セルをどの時点においても活性化させることができるよう、区分化する（例えば切断または絶縁する）ことができる。例えば絶縁領域５４５のうちの１つまたは複数は、第１のアクセス・ライン５０５とアクセス・ライン５１０の交点に配置されたメモリ・セルが活性化され、一方、アクセス・ライン５０５−ａとアクセス・ライン５１０−ａの交点に配置されたメモリ・セルは選択が解除されるよう、第２のアクセス・ライン５１０の対応する部分の活性化を可能にすることができる。追加または別法として、プラグ５５０の各々は、複数の第２のアクセス・ライン５１０の各々の端部（例えば第２の端部）と接触することができる。したがって複数のプラグ５５０のうちの１つまたは複数は、アクセス・ライン５０５とアクセス・ライン５１０の交点に配置されたメモリ・セルが活性化され、一方、アクセス・ライン５０５−ａとアクセス・ライン５１０−ａの交点に配置されたメモリ・セルの選択が解除されるよう、第２のアクセス・ライン５１０の対応する部分の両端間への電流の印加を可能にすることができる。
追加または別法として、メモリ構造５００は、第２の誘電性材料５３０、第３の誘電性材料（例えば第３の誘電性材料５３５−ａ、第３の誘電性材料５３５−ｂ）および第４の誘電性材料５４０を含むことができる。いくつかの例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料の各々は、それぞれ同じ誘電性材料であってもよい。他の例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料の各々は、それぞれ同じ誘電性材料であってもよい。さらに他の例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料のうちの任意の２つは、それぞれ同じ誘電性材料であってもよい。いくつかの例では、第３の誘電性材料（例えば第３の誘電性材料５３５−ａ、第３の誘電性材料５３５−ｂ）は、異なる特性を有していても、あるいは有していなくてもよい複数の部分を含むことができる。例えば第３の誘電性材料は、第１の部分（例えば第２の誘電性材料５３０および第４の誘電性材料５４０と接触している第３の誘電性材料５３５−ａ）、および第２の部分（例えば第１のアクセス・ライン５０５および５０５−ａと接触している第３の誘電性材料５３５−ｂ）を含むことができる。
いくつかの例では、第３の誘電性材料５３５−ａおよび第３の誘電性材料５３５−ｂは異なる時間に形成することができる。例えば第３の誘電性材料５３５−ｂは第３の誘電性材料５３５−ａの前に形成することができる。他の例では、第３の誘電性材料５３５−ｂは第３の誘電性材料５３５−ａの後に形成することができる。上で考察したように、第１の誘電性材料５２０は、２つのアクセス・ライン（例えばアクセス・ライン５０５および５０５−ａ）を分離して、メモリ・セルを個別に選択することができることを保証することができる。第２の誘電性材料、第３の誘電性材料および第４の誘電性材料は、メモリ・アレイ５００の様々な部分および／または構成要素を絶縁し（例えば電気的に絶縁し）、あるいは保護することができる。
例として、第１の誘電性材料５２０および第３の誘電性材料５３５−ｂは、第１のアクセス・ラインの各々を電気的に絶縁することができる。例えば第１の誘電性材料５２０は、第１のアクセス・ライン５０５を第１のアクセス・ライン５０５−ａから１つの方向（例えば「Ｘ」方向）に絶縁することができる。第３の誘電性材料５３５−ｂは、第２のアクセス・ライン５１０を第２のアクセス・ライン５１０−ａから同じ方向（例えば「Ｘ」方向）に絶縁することができる。他の例では、第３の誘電性材料５３５−ｂは、第１のアクセス・ライン５０５および５０５−ａのうちの１つまたは複数を追加の第１のアクセス・ライン（図示せず）から第２の方向（例えば「Ｙ」方向）に絶縁することができる。したがって第１の誘電性材料５２０および第３の誘電性材料５３５−ｂの組合せは、共に動作して、複数のアクセス・ライン（例えば第２のアクセス・ライン５１０および第２のアクセス・ライン５１０−ａ）が互いに電気的に絶縁されることを保証することができる。
第２の誘電性材料５３０および第４の誘電性材料５４０は、メモリ構造５００を製造する方法を促進することができる。例えば図７Ａ〜図７Ｅを参照して以下で説明されるように、数ある材料の中でも、とりわけ第２の誘電性材料５３０および第４の誘電性材料５４０を含むスタックを形成することができる。スタックは、複数の第１のアクセス・ラインを形成するためにエッチングすることができる。一貫性のためには、個々のエッチングは少なくとも１つの方向（例えば「Ｙ」方向）に同じ寸法であることが好ましい。したがって一貫したエッチング深さを保証するために、第４の誘電性材料５４０をスタックに含めることができる。例えば第３の誘電性材料（例えば第３の誘電性材料５３５−ａ、第３の誘電性材料５３５−ｂ）および第４の誘電性材料５４０は異なる材料であってもよい。したがってエッチング・プロセスの間、第３の誘電性材料を介して（例えば「Ｙ」方向に）少なくとも１つのチャネルをエッチングすることができる。しかしながら第４の誘電性材料５４０が存在しているため、あるいは第４の誘電性材料５４０が第３の誘電性材料（例えば第３の誘電性材料５３５−ａ、第３の誘電性材料５３５−ｂ）とは異なる材料であるため、第４の誘電性材料５４０に到達するとエッチング・プロセスを終了することができる。したがって（例えば「Ｙ」方向に）一貫した寸法を有する複数の第２のアクセス・ラインの各々を形成することができる。
同様に、第２の誘電性材料５３０は、図７Ａ〜図７Ｅを参照して以下で説明されるように、メモリ構造５００を製造する方法を促進することができる。上で説明したように、数ある材料の中でも、とりわけ第２の誘電性材料５３０および第３の誘電性材料（例えば第３の誘電性材料５３５−ａ、第３の誘電性材料５３５−ｂ）を含むスタックを形成することができ、また、複数の第２のアクセス・ライン（例えば第２のアクセス・ライン５１０）を形成するためにエッチングすることができる。いくつかの例では、少なくとも１つの方向（例えば「Ｙ」方向）におけるエッチング深さは、第２のアクセス・ラインを形成することができる開口（例えばビアまたは孔）をエッチング・プロセスが劣化させ得るような深さにすることができる。例えば少なくとも１つの方向（例えば「Ｙ」方向）により大きい寸法を有する開口は、劣化をより受けやすいことがあり得る。したがって第２の誘電性材料５３０が存在することにより、エッチング・プロセスが一貫した開口をもたらし、最終的に一貫した第２のアクセス・ラインが中に形成されるよう、製造プロセスを促進することができる。
図６は、本開示の例による、水平方向のビット・ラインを含む自己選択メモリ構造６００の例を示したものである。メモリ構造６００は、それぞれ図２Ａ、図２Ｂ、図３、図４および図５を参照して説明したメモリ構造２００−ａおよび２００−ｂ、３００、４００および５００に関して説明した特徴の例であってもよく、あるいはこれらの特徴を含むことができる。メモリ構造６００は、第１の方向に延びている第１のアクセス・ライン、および第２の異なる方向に延びている第２のアクセス・ラインを含む三次元メモリ・アレイを含むことができる。アクセス・ラインは、アクセス・ラインの交点（例えば第１のアクセス・ライン６０５と第２のアクセス・ライン６１０の交点）にメモリ・セルを含む三次元構造（例えば格子）を形成することができる。いくつかの例では、メモリ・アレイは複数のプラグ６５０を含むことができる。
いくつかの例では、メモリ構造６００は、図２Ａを参照して説明した第１のアクセス・ライン２０５および２０５−ａの例であってもよい第１のアクセス・ライン６０５および６０５−ａ、図２Ａを参照して説明した第２のアクセス・ライン２１０および２１０−ａの例であってもよい第２のアクセス・ライン６１０および６１０−ａ、および図２Ａを参照して説明した自己選択メモリ２１５の例であってもよい自己選択材料６１５を含むことができる。また、メモリ構造６００は、図２Ａを参照して説明した第１の誘電性材料２２０の例であってもよい第１の誘電性材料６２０、図２Ａを参照して説明した第２の誘電性材料２３０の例であってもよい第２の誘電性材料６３０、図２Ａを参照して説明した第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）の例であってもよい第３の誘電性材料（例えば第３の誘電性材料６３５−ａ、第３の誘電性材料６３５−ｂ）、および図２Ａを参照して説明した第４の誘電性材料２４０の例であってもよい第４の誘電性材料６４０をも含むことができる。いくつかの例では、メモリ構造６００は、図２Ｂを参照して説明したメモリ・セル２２５および２２５−ａの例であってもよいメモリ・セル６２５および６２５−ａを含むことができる。
また、メモリ構造６００は、１つまたは複数の第２のアクセス・ラインと接触している複数のプラグ６５０をも含むことができ、また、１つまたは複数の絶縁領域６４５を含むことができる。いくつかの例では、第１のアクセス・ラインはビット・ラインと呼ぶことができ、また、第２のアクセス・ラインはワード・ラインと呼ぶことができる。他の例では、第２の誘電性材料６３０は保護誘電性材料６３０と呼ぶことができ、また、第４の誘電性材料６４０は絶縁誘電性材料６４０と呼ぶことができる。
いくつかの例では、メモリ構造６００は、複数の第１のアクセス・ライン６０５および６０５−ａ、ならびに複数の第２のアクセス・ライン６１０および６１０−ａを含むことができる。第１のアクセス・ラインおよび第２のアクセス・ラインは、異なる方向（例えば直角方向、他の非平行方向）に延びることができる。例えば上で説明したように、第１のアクセス・ラインは水平方向のアクセス・ラインと呼ぶことができ、水平方向に延びることができ、また、第２のアクセス・ラインは垂直方向のアクセス・ラインと呼ぶことができ、垂直方向に延びることができる。いくつかの例では、第１のアクセス・ラインは第１の方向に延びることができ、また、第２のアクセス・ラインは、第１の方向とは異なる（例えば第１の方向に対して直角の）第２の方向に延びることができる。したがって図６に描写されているように、複数の第１のアクセス・ラインは、第１の方向（例えば描写されている頁に入り、かつ、この頁から出ていく「Ｚ」方向）に延びることができ、また、第２の複数のアクセス・ラインは、第１の方向に対して直角の第２の方向（例えば「Ｙ」方向）に延びることができる。したがってメモリ構造６００は、格子様の構造を形成する第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインを有する三次元メモリ・アレイであってもよい。
第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインは、自己選択メモリ６１５（例えば図２Ａを参照して説明した自己選択メモリ２１５）と接触することができる。上で説明したように、メモリ構造６００内に形成された複数のメモリ・セルは、それぞれ自己選択メモリ６１５を含むことができる。したがって自己選択メモリ（例えば個々のメモリ・セル）は、第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインの隣りに配置することができ、あるいはこれらと接触していてもよい。言い換えると、自己選択メモリ６１５は第１の方向（例えば「Ｙ」方向）に延びて、複数の第２のアクセス・ラインの各々と少なくとも１つの面で境界をなすことができる。複数のアクセス・ラインの各々と境界をなすことにより、自己選択メモリ６１５は連続していると呼ぶことができる。自己選択メモリ６１５は、いくつかの例では、第１の複数のアクセス・ラインと第２の複数のアクセス・ラインの個々の交点、ならびにこれらの交点間の他の位置に配置することができる。少なくとも１つのメモリ・セル（例えばメモリ・セル６２５）は、第１のアクセス・ライン６０５と第２のアクセス・ライン６１０の個々の交点に配置することができる。以下で説明されるように、第１の誘電性材料６２０は、第１の複数のメモリ・セルと第２の複数のメモリ・セルの間に配置することができる。
それとは対照的に、第１の複数のアクセス・ライン（例えば第１のアクセス・ライン６０５）および第２の複数のアクセス・ライン（例えば第２のアクセス・ライン６１０）は、個別の自己選択メモリ・セグメント（図示せず）と接触することができる。いくつかの例では、個別の自己選択メモリ・セグメントは複数の離散自己選択メモリ・セグメントと呼ぶことができ、また、メモリ構造６００は、少なくとも離散自己選択メモリ・セグメントの第１のサブセットおよび離散自己選択メモリ・セグメントの第２のサブセットを含むことができる。個々の自己選択メモリ・セグメントは、第１の複数のアクセス・ラインのうちの１つのアクセス・ライン、および第２の複数のアクセス・ラインのうちの１つのアクセス・ラインに隣接していても、あるいはこれらと接触していてもよい。言い換えると、自己選択メモリ・セグメントは第１の方向（例えば「Ｙ」方向）に延びることができ、また、（例えば「Ｙ」方向に）第１のアクセス・ライン（例えば第１のアクセス・ライン６０５）と同様の寸法を有することができる。したがって少なくとも１つの自己選択メモリ・セグメントは、アクセス・ラインの個々の交点（例えば第１のアクセス・ライン６０５と第２のアクセス・ライン６１０の交点）に形成することができる。したがってメモリ・セル６２５は、第１のアクセス・ライン６０５と第２のアクセス・ライン６１０の交点に配置することができ、また、メモリ・セル６２５−ａは、第１のアクセス・ライン６０５−ａと第２のアクセス・ライン６１０−ａの交点に配置することができる。
いくつかの例では、アクセス・ライン６１０および６１０−ａの各々は第２のアクセス・ラインと呼ぶことができる。上で説明したように、アクセス・ライン６１０は、複数の第２のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン６１０−ａは、複数の第２のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。いくつかの例では、アクセス・ライン６０５は、複数の第１のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン６０５−ａは、複数の第１のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。
図６に示されているように、いくつかの例では、第１のアクセス・ライン６０５および６０５−ａは第１の誘電性材料６２０によって分離することができる。誘電性材料６２０によって第１のアクセス・ライン６０５および６０５−ａを分離することにより、第２のアクセス・ライン６１０と第１のアクセス・ライン６０５の交点にメモリ・セル６２５を配置することができ、また、第２のアクセス・ライン６１０−ａと第１のアクセス・ライン６０５−ａの交点にメモリ・セル６２５−ａを配置することができる。メモリ・セル６２５およびメモリ・セル６２５−ａは個別にアクセスすることができる。言い換えると、誘電性材料６２０が存在することにより、アクセス・ライン６１０はアクセス・ライン６０５と連通することができるが、アクセス・ライン６０５−ａとは連通することができないことが保証される。したがって一度に１つのメモリ・セルを活性化させることができる。しかしながら誘電性材料６２０の場合、単一のアクセス・ラインが第２のアクセス・ライン６１０から第２のアクセス・ライン６１０−ａへ延びて、複数のメモリ・セルがどの時点においても活性化されることになり得る。
上で説明したように、メモリ・セル（例えば図２Ｂを参照して説明したメモリ・セル２２５）は、関連するワード・ラインおよびビット・ラインを活性化させることによってアクセスすることができる。したがってメモリ・セルの各々は、複数の第１のアクセス・ラインのうちの１つおよび複数の第２のアクセス・ラインのうちの１つを活性化させることによってアクセスすることができる。例えば第１のアクセス・ライン６０５と第２のアクセス・ライン６１０の交点に配置されたメモリ・セルは、第１のアクセス・ライン６０５−ａと第２のアクセス・ライン６１０−ａの交点に配置されたメモリ・セルの選択が解除されるのと同時に活性化させることができる。別法としては、例えば第１のアクセス・ライン６０５−ａと第２のアクセス・ライン６１０−ａの交点に配置されたメモリ・セルは、第１のアクセス・ライン６０５と第２のアクセス・ライン６１０の交点に配置されたメモリ・セルの選択が解除されるのと同時に活性化させることができる。メモリ・セル間に配置された第１の誘電性材料６２０が存在することにより、（例えばアクセス・ライン６０５−ａとアクセス・ライン６１０−ａの交点における）第２のメモリ・セル６２５−ａの選択が解除されるのと同時に（例えばアクセス・ライン６０５とアクセス・ライン６１０の交点における）メモリ・セル６２５にアクセスすることを可能にすることができる。
追加または別法として、個々のメモリ・セル内に自己選択メモリ６１５が存在することにより、異なるプログラム状態間のメモリ・セルの閾値電圧の差を大きくすることができる。例えば上で説明したように、印加電圧が閾値電圧未満である場合、メモリ素子が非結晶（例えばリセット）状態であれば電流は流れ得ず、メモリ素子が結晶（例えばセット）状態であれば、メモリ素子は異なる閾値電圧を有することができ、したがって印加電圧に応答して電流が流れ得る。したがって個々のメモリ・セルは、極性が異なるプログラミング・パルスをそれぞれのメモリ・セルに印加することによってアクセスすることができる。
いくつかの例では、絶縁領域６４５、複数のプラグ６５０または両方は、別のメモリ・セル（例えばメモリ・セル６２５−ａ）の選択が解除されている間、１つのメモリ・セル６２５の活性化を容易にすることができ、あるいは促進することができる。絶縁領域６４５は、複数の第２のアクセス・ラインのうちの１つまたは複数の部分を絶縁する（例えば第２のアクセス・ライン６１０を第２のアクセス・ライン６１０−ａから絶縁する）ことができる。いくつかの例では、これは、切断アクセス・ラインと呼ぶことができる。言い換えると、第２のアクセス・ラインは、どの時点においても１つのラインを活性化させることができるよう、区分化する（例えば切断または絶縁する）ことができる。例えば絶縁領域６４５のうちの１つまたは複数は、アクセス・ライン６０５−ａとアクセス・ライン６１０−ａの交点に配置されたメモリ・セルが活性化され、一方、アクセス・ライン６０５とアクセス・ライン６１０の交点に配置されたメモリ・セルは選択が解除されるよう、第２のアクセス・ライン６１０の対応する部分の活性化を可能にすることができる。
追加または別法として、プラグ６５０の各々は、複数の第２のアクセス・ラインの各々の端部と接触することができる。例えば第１の複数のプラグ６５０は、第２のアクセス・ラインの各々の第１の端部と接触することができ、また、第２の複数のプラグ６５０は、第２のアクセス・ラインの各々の第２の端部と接触することができる。いくつかの例では、複数の第２のアクセス・ラインの各々のゼロ個、１個または２個の端部が複数のプラグ６５０のうちの１つと接触することができる。したがって複数のプラグ６５０のうちの１つまたは複数は、アクセス・ライン６０５−ａとアクセス・ライン６１０−ａの交点に配置されたメモリ・セルが活性化され、一方、アクセス・ライン６０５とアクセス・ライン６１０の交点に配置されたメモリ・セルの選択が解除されるよう、第２のアクセス・ラインの対応する部分の両端間への電流の印加を可能にすることができる。
追加または別法として、メモリ構造６００は、第２の誘電性材料６３０、第３の誘電性材料（例えば第３の誘電性材料６３５−ａ、第３の誘電性材料６３５−ｂ）および第４の誘電性材料６４０を含むことができる。いくつかの例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料の各々は、それぞれ同じ誘電性材料であってもよい。他の例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料の各々は、それぞれ同じ誘電性材料であってもよい。さらに他の例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料のうちの任意の２つは、それぞれ同じ誘電性材料であってもよい。いくつかの例では、第３の誘電性材料（例えば第３の誘電性材料６３５−ａ、第３の誘電性材料６３５−ｂ）は、異なる特性を有していても、あるいは有していなくてもよい複数の部分を含むことができる。例えば第３の誘電性材料は、第１の部分（例えば第２の誘電性材料６３０および第４の誘電性材料６４０と接触している第３の誘電性材料６３５−ａ）、および第２の部分（例えば第１のアクセス・ライン６０５および６０５−ａと接触している第３の誘電性材料６３５−ｂ）を含むことができる。
いくつかの例では、第３の誘電性材料６３５−ａおよび第３の誘電性材料６３５−ｂは異なる時間に形成することができる。例えば第３の誘電性材料６３５−ｂは第３の誘電性材料６３５−ａの前に形成することができる。他の例では、第３の誘電性材料６３５−ｂは第３の誘電性材料６３５−ａの後に形成することができる。上で考察したように、第１の誘電性材料６２０は、２つのアクセス・ライン（例えばアクセス・ライン６０５および６０５−ａ）を分離して、メモリ・セルを個別に選択することができることを保証することができる。第２の誘電性材料、第３の誘電性材料および第４の誘電性材料は、メモリ・アレイ６００の様々な部分および／または構成要素を絶縁し（例えば電気的に絶縁し）、あるいは保護することができる。
例として、第１の誘電性材料６２０および第３の誘電性材料６３５−ｂは、第１のアクセス・ラインの各々を電気的に絶縁することができる。例えば第１の誘電性材料６２０は、第１のアクセス・ライン６０５を第１のアクセス・ライン６０５−ａから１つの方向（例えば「Ｘ」方向）に絶縁することができる。第３の誘電性材料６３５−ｂは、第２のアクセス・ライン６１０を第２のアクセス・ライン６１０−ａから同じ方向（例えば「Ｘ」方向）に絶縁することができる。他の例では、第３の誘電性材料６３５−ｂは、第１のアクセス・ライン６０５および６０５−ａのうちの１つまたは複数を追加の第１のアクセス・ライン（図示せず）から第２の方向（例えば「Ｙ」方向）に絶縁することができる。したがって第１の誘電性材料６１０および第３の誘電性材料６３５−ｂの組合せは、共に動作して、複数のアクセス・ライン（例えば第２のアクセス・ライン６１０および第２のアクセス・ライン６１０−ａ）が互いに電気的に絶縁されることを保証することができる。
第２の誘電性材料６３０および第４の誘電性材料６４０は、メモリ構造６００を製造する方法を促進することができる。例えば図７Ａ〜図７Ｅを参照して以下で説明されるように、数ある材料の中でも、とりわけ第２の誘電性材料６３０および第４の誘電性材料６４０を含むスタックを形成することができる。スタックは、複数の第１のアクセス・ラインを形成するためにエッチングすることができる。一貫性のためには、個々のエッチングは少なくとも１つの方向（例えば「Ｙ」方向）に同じ寸法であることが好ましい。したがって一貫したエッチング深さを保証するために、第４の誘電性材料６４０をスタックに含めることができる。例えば第３の誘電性材料（例えば第３の誘電性材料６３５−ａ、第３の誘電性材料６３５−ｂ）および第４の誘電性材料６４０は異なる材料であってもよい。したがってエッチング・プロセスの間、第３の誘電性材料を介して（例えば「Ｙ」方向に）少なくとも１つのチャネルをエッチングすることができる。しかしながら第４の誘電性材料６４０が存在しているため、あるいは第４の誘電性材料６４０が第３の誘電性材料（例えば第３の誘電性材料６３５−ａ、第３の誘電性材料６３５−ｂ）とは異なる材料であるため、第４の誘電性材料６４０に到達するとエッチング・プロセスを終了することができる。したがって（例えば「Ｙ」方向に）一貫した寸法を有する複数の第２のアクセス・ラインの各々を形成することができる。
同様に、第２の誘電性材料６３０は、図７Ａ〜図７Ｅを参照して以下で説明されるように、メモリ構造６００を製造する方法を促進することができる。上で説明したように、数ある材料の中でも、とりわけ第２の誘電性材料６３０および第３の誘電性材料（例えば第３の誘電性材料６３５−ａ、第３の誘電性材料６３５−ｂ）を含むスタックを形成することができ、また、複数の第２のアクセス・ライン（例えば第２のアクセス・ライン６１０）を形成するためにエッチングすることができる。いくつかの例では、少なくとも１つの方向（例えば「Ｙ」方向）におけるエッチング深さは、第２のアクセス・ラインを形成することができる開口（例えばビアまたは孔）をエッチング・プロセスが劣化させ得るような深さにすることができる。例えば少なくとも１つの方向（例えば「Ｙ」方向）により大きい寸法を有する開口は、劣化をより受けやすいことがあり得る。したがって第２の誘電性材料６３０が存在することにより、エッチング・プロセスが一貫した開口をもたらし、最終的に一貫した第２のアクセス・ラインが中に形成されるよう、製造プロセスを促進することができる。
図７Ａ〜図７Ｅは、本開示の例による、水平方向のビット・ラインを含む自己選択メモリ構造を形成する例示的方法を示したものである。図７Ａには処理ステップ７００−ａが描写されている。処理ステップ７００−ａでは、図２Ａを参照して説明した第１の誘電性材料２２０の例であってもよい第１の誘電性材料７０５、図２Ａを参照して説明した第２の誘電性材料２３０の例であってもよい第２の誘電性材料７２０、および図２Ａを参照して説明した第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）の例であってもよい第３の誘電性材料（例えば第３の誘電性材料７１０−ａ、第３の誘電性材料７１０−ｂ）を含むスタックを形成することができる。いくつかの例では、スタックは、図２Ａを参照して説明した第４の誘電性材料２４０の例であってもよい第４の誘電性材料７１５をも含むことができる。いくつかの例では、スタックの少なくとも１つの面に複数のプラグ（例えば図５を参照して説明したプラグ５５０）を形成することができる。
図７Ｂには処理ステップ７００−ｂが描写されている。処理ステップ７００−ｂでは、第１の方向における材料の除去が生じ得る。材料を除去することにより、第１の方向（例えば「Ｙ」方向）および第２の方向（例えば「Ｚ」方向）に延びており、また、第１の誘電性材料７０５、第２の誘電性材料７２０、および第３の誘電性材料７１０−ａの少なくとも一部を通って延びることができる複数のライン（例えばトレンチ）７２５を得ることができる。いくつかの例では、複数のライン７２５は、第４の誘電性材料７１５を通っても延びることができる。いくつかの例では、複数のライン７２５は、等方性エッチング技法によって形成することができる。上で説明したように、誘電性材料７０５は、一様なライン７２５の生成を容易にするために、例えば第２の誘電性材料７２０または第３の誘電性材料（例えば第３の誘電性材料７１０−ａ、第３の誘電性材料７１０−ｂ）とは異なる材料であってもよい。いくつかの例では、処理ステップ７００−ｂは、複数の部分を有する第３の誘電性材料（例えば第３の誘電性材料７１０−ａ、第３の誘電性材料７１０−ｂ）をもたらすことができる。例えば第３の誘電性材料は、第１の部分（例えば第２の誘電性材料７２０および第４の誘電性材料７１５と接触している第３の誘電性材料７１０−ａ）、および第２の部分（例えば第１の誘電性材料７０５と接触している第３の誘電性材料７１０−ｂ）を含むことができる。いくつかの例では、第３の誘電性材料７１０−ａおよび第３の誘電性材料７１０−ｂは異なる時間に形成することができる。例えば第３の誘電性材料７１０−ｂは第３の誘電性材料７１０−ａの前に形成することができる。他の例では、第３の誘電性材料７１０−ｂは第３の誘電性材料７１０−ａの後に形成することができる。
図７Ｃには処理ステップ７００−ｃが描写されている。処理ステップ７００−ｃでは、第２の方向における材料の除去が生じ得る。材料を除去することにより、第２の方向（例えば描写されている頁に入り、かつ、この頁から出ていく「Ｚ」）に延びており、また、第１の誘電性材料７０５の少なくとも一部を通って延びることができる複数のライン７３０を得ることができる。材料のこの除去は、１つまたは複数の第１のアクセス・ライン（例えば図２Ａを参照して説明した第１のアクセス・ライン２０５）のためのプレースホルダーを形成する役割を果たすことができる。いくつかの例では、複数のライン７３０は、選択的等方性エッチング技法によって形成することができる。
図７Ｄには処理ステップ７００−ｄが描写されている。処理ステップ７００−ｄでは、複数の第１のアクセス・ライン７３５を形成することができる。いくつかの例では、第１のアクセス・ライン７３５は、導電性材料を堆積させ、引き続いてライン７２５を等方エッチングすることによって形成することができる。処理ステップ７００−ｄは、第１の誘電性材料７０５と接触している複数の第１のアクセス・ライン７３５を形成する例であってもよい。いくつかの例では、第１のアクセス・ライン７３５は、図２Ａを参照して説明した第１のアクセス・ライン２０５の例であってもよく、また、第１の誘電性材料７０５と接触することができる。追加または別法として、第１のアクセス・ラインの各々は、（例えば処理ステップ７００−ｂの間に生成された）複数のライン７２５のうちの１つと接触することができる。第１のアクセス・ライン７３５は、導電性材料から形成することができる。
図７Ｅには処理ステップ７００−ｅが描写されている。処理ステップ７００−ｅでは、自己選択材料７４０を堆積させることができる。いくつかの例では、自己選択メモリ７４０は、図２Ａを参照して説明した自己選択メモリ２１５の例であってもよい。いくつかの例では、自己選択メモリ７４０の堆積は、複数の第２のアクセス・ライン７４５の少なくとも一部と接触している複数のメモリ・セルを形成するための自己選択メモリ７４０の堆積の例であってもよく、複数の第２のアクセス・ライン７４５は自己選択メモリ７４０と接触している。したがって複数の第２のアクセス・ライン７４５は、自己選択メモリ７４０を堆積させた後に形成することができる。複数の第２のアクセス・ライン７４５は、例えばライン７２５に導電性材料を充填することによって形成することができる。導電性材料は、次に、少なくとも１つの方向（例えば「Ｚ」方向）に沿って、電気的に絶縁されたラインにパターン化することができる。このようなパターン化操作の間、導電性材料を選択的に除去して、誘電性材料（図示せず）と置き換えることができる。いくつかの例では、複数の第２のアクセス・ライン７４５は、図２Ａを参照して説明した第２のアクセス・ライン２１０の例であってもよく、また、自己選択メモリ７４０と接触することができる。追加または別法として、例えば第２のアクセス・ライン７４５のうちの１つまたは複数の部分をエッチングして、１つまたは複数の絶縁領域（例えば図５を参照して説明した絶縁領域５４５）を生成することができ、また、複数のプラグ（例えば図５を参照して説明したプラグ５５０）のうちの１つまたは複数を第２のアクセス・ライン７４５の第１の端部と接触させて形成することができる。いくつかの例では、絶縁領域は、導電性材料（例えば第２のアクセス・ライン７４５）を少なくとも１つの方向（例えば「Ｘ」方向）に絶縁することができる。
図８Ａ〜図８Ｅは、本開示の例による、水平方向のビット・ラインを含む自己選択メモリ構造を形成する例示的方法を示したものである。図８Ａには処理ステップ８００−ａが描写されている。処理ステップ８００−ａでは、図２Ａを参照して説明した第１の誘電性材料２２０の例であってもよい第１の誘電性材料８０５、図２Ａを参照して説明した第２の誘電性材料２３０の例であってもよい第２の誘電性材料８２０、および図２Ａを参照して説明した第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）の例であってもよい第３の誘電性材料（例えば第３の誘電性材料８１０−ａ、第３の誘電性材料８１０−ｂ）を含むスタックを形成することができる。いくつかの例では、スタックは、図２Ａを参照して説明した第４の誘電性材料２４０の例であってもよい第４の誘電性材料８１５をも含むことができる。いくつかの例では、スタックの少なくとも１つの面に複数のプラグ（例えば図５を参照して説明したプラグ５５０）を形成することができる。
図８Ｂには処理ステップ８００−ｂが描写されている。処理ステップ８００−ｂでは、第１の方向における材料の除去が生じ得る。材料を除去することにより、第１の方向（例えば「Ｙ」方向）および第２の方向（例えば「Ｚ」方向）に延びており、また、第１の誘電性材料８０５、第２の誘電性材料８２０、および第３の誘電性材料８１０−ａの少なくとも一部を通って延びることができる複数のライン（例えばトレンチ）８２５を得ることができる。いくつかの例では、複数のライン８２５は、第４の誘電性材料８１５を通っても延びることができる。いくつかの例では、複数のライン８２５は、等方性エッチング技法によって形成することができる。上で説明したように、誘電性材料８０５は、一様なライン８２５の生成を容易にするために、例えば第２の誘電性材料８２０または第３の誘電性材料（例えば第３の誘電性材料８１０−ａ、第３の誘電性材料８１０−ｂ）とは異なる材料であってもよい。第１の方向における材料除去の後、第２の方向における材料の除去が生じ得る。材料を除去することにより、第２の方向（例えば描写されている頁に入り、かつ、この頁から出ていく「Ｚ」）に延びており、また、第１の誘電性材料８０５の少なくとも一部を通って延びることができる複数のライン８３０を得ることができる。材料のこの除去は、１つまたは複数の第１のアクセス・ライン（例えば図２Ａを参照して説明した第１のアクセス・ライン２０５）のためのプレースホルダーを形成する役割を果たすことができる。いくつかの例では、処理ステップ８００−ｂは、複数の部分を有する第３の誘電性材料をもたらすことができる。例えば第３の誘電性材料は、第１の部分（例えば第２の誘電性材料８２０および第４の誘電性材料８１５と接触している第３の誘電性材料８１０−ａ）、および第２の部分（例えば第１の誘電性材料８０５と接触している第３の誘電性材料８１０−ｂ）を含むことができる。いくつかの例では、第３の誘電性材料８１０−ａおよび第３の誘電性材料８１０−ｂは異なる時間に形成することができる。例えば第３の誘電性材料８１０−ｂは第３の誘電性材料８１０−ａの前に形成することができる。他の例では、第３の誘電性材料８１０−ｂは第３の誘電性材料８１０−ａの後に形成することができる。いくつかの例では、複数のライン８３０は、選択的等方性エッチング技法によって形成することができる。
図８Ｃには処理ステップ８００−ｃが描写されている。処理ステップ８００−ｃでは、複数の第１のアクセス・ライン８３５を形成することができる。いくつかの例では、第１のアクセス・ライン８３５は、導電性材料を堆積させ、引き続いてライン８２５を等方エッチングすることによって形成することができる。処理ステップ８００−ｃは、第１の誘電性材料８０５と接触している複数の第１のアクセス・ライン８３５を形成する例であってもよい。いくつかの例では、第１のアクセス・ライン８３５は、図２Ａを参照して説明した第１のアクセス・ライン２０５の例であってもよく、また、第１の誘電性材料８０５と接触することができる。追加または別法として、第１のアクセス・ラインの各々は、（例えば処理ステップ７００−ｂの間に生成された）複数のライン８２５のうちの１つと接触することができる。第１のアクセス・ライン８３５は、導電性材料から形成することができる。
図８Ｄには処理ステップ８００−ｄが描写されている。処理ステップ８００−ｄでは、最初に複数の離散自己選択材料セグメント８４０を堆積させることができる。いくつかの例では、自己選択メモリ・セグメント８４０は、図３を参照して説明した自己選択メモリ・セグメント３１５の例であってもよい。いくつかの例では、これは、複数の第１のアクセス・ライン８３５と結合された複数の離散自己選択メモリ・セグメント８４０を形成する例であってもよい。
図８Ｅには処理ステップ８００−ｅが描写されている。処理ステップ８００−ｅは、複数の離散自己選択メモリ・セグメント８４０の各々と結合される複数の第２のアクセス・ライン８４５の形成を描写することができる。いくつかの例では、複数の離散自己選択メモリ・セグメント８４０の各々は、複数の第２のアクセス・ライン８４５のうちの第１のアクセス・ラインの第１の面と、複数の第２のアクセス・ライン８４５のうちの第２のアクセス・ラインの第２の面の間に配置することができる。追加または別法として、例えば第２のアクセス・ライン８４５のうちの１つまたは複数の部分をエッチングして、１つまたは複数の絶縁領域（例えば図５を参照して説明した絶縁領域５４５）を生成することができ、また、複数のプラグ（例えば図５を参照して説明したプラグ５５０）のうちの１つまたは複数を第２のアクセス・ライン８４５の第１の端部と接触させて形成することができる。いくつかの例では、絶縁領域は、導電性材料（例えば第２のアクセス・ライン８４５）を少なくとも１つの方向（例えば「Ｘ」方向）に絶縁することができる。
図９は、本開示の例による、水平方向のビット・ラインを有する自己選択メモリ・アレイをサポートするデバイス９０５を含むシステム９００の図を示したものである。デバイス９０５は、例えば図２を参照して上で説明したメモリ構造２００の構成要素の例であってもよく、あるいはこれらの構成要素を含むことができる。デバイス９０５は、メモリ・コントローラ９１５、メモリ・セル９２０、基本入出力システム（ＢＩＯＳ）構成要素９２５、プロセッサ９３０、入出力コントローラ９３５および周辺構成要素９４０を含む、通信を送信および受信するための構成要素を含む、双方向音声およびデータ通信のための構成要素を含むことができる。これらの構成要素は、１つまたは複数のバス（例えばバス９１０）を介して電子連通することができる。
メモリ・コントローラ９１５は、本明細書において説明されている１つまたは複数のメモリ・セルを動作させることができる。詳細には、メモリ・コントローラ９１５は、水平方向のビット・ラインを有する自己選択メモリ・アレイをサポートするように構成することができる。場合によっては、メモリ・コントローラ９１５は、本明細書において説明されている行デコーダ、列デコーダまたは両方（図示せず）を含むことができる。
メモリ・セル９２０は、本明細書において説明されている情報を記憶することができる（すなわち論理状態の形で）。
ＢＩＯＳ構成要素９２５は、様々なハードウェア構成要素を初期化し、かつ、実行することができるファームウェアとして操作されるＢＩＯＳを含むソフトウェア構成要素である。また、ＢＩＯＳ構成要素９２５は、プロセッサと様々な他の構成要素、例えば周辺構成要素、入出力制御構成要素などとの間のデータ・フローをも管理することができる。ＢＩＯＳ構成要素９２５は、読出し専用メモリ（ＲＯＭ）、フラッシュ・メモリまたは任意の他の不揮発性メモリに記憶されたプログラムまたはソフトウェアを含むことができる。
プロセッサ９３０は、インテリジェント・ハードウェア・デバイス（例えば汎用プロセッサ、ＤＳＰ、中央演算処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラマブル・ロジック・デバイス、離散ゲートまたはトランジスタ・ロジック構成要素、離散ハードウェア構成要素、またはそれらの任意の組合せ）を含むことができる。場合によっては、プロセッサ９３０は、メモリ・コントローラを使用してメモリ・アレイを動作させるように構成することができる。他の場合には、メモリ・コントローラはプロセッサ９３０の中に統合することができる。プロセッサ９３０は、メモリに記憶されているコンピュータ可読命令を実行して、様々な機能（例えば水平方向のビット・ラインを有する自己選択メモリ・アレイをサポートする機能またはタスク）を実施するように構成することができる。
入出力コントローラ９３５は、デバイス９０５に対する入力信号および出力信号を管理することができる。また、入出力コントローラ９３５は、デバイス９０５の中に統合されない周辺機器をも管理することができる。場合によっては、入出力コントローラ９３５は、外部周辺機器に対する物理的接続またはポートを表すことができる。場合によっては、入出力コントローラ９３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、または別の知られているオペレーティング・システムなどのオペレーティング・システムを利用することができる。他の場合には、入出力コントローラ９３５は、モデム、キーボード、マウス、タッチスクリーンまたは同様のデバイスを表すことができ、あるいはこれらと対話する（ｉｎｔｅｒａｃｔ）ことができる。場合によっては、入出力コントローラ９３５は、プロセッサの一部として実施することができる。場合によっては、ユーザは、入出力コントローラ９３５を介して、あるいは入出力コントローラ９３５によって制御されるハードウェア構成要素を介してデバイス９０５と対話することができる。
周辺構成要素９４０は、このようなデバイスのための任意の入力または出力デバイス、あるいはインタフェースを含むことができる。例として、ディスク・コントローラ、音声コントローラ、グラフィックス・コントローラ、イーサネット・コントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアルまたはパラレル・ポート、あるいは周辺構成要素相互接続（ＰＣＩ）またはアクセラレーテッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺カード・スロットを含むことができる。
入力９４５は、デバイス９０５またはその構成要素に入力を提供する、デバイス９０５の外部のデバイスまたは信号を表すことができる。これは、ユーザ・インタフェース、または他のデバイスとの、もしくは他のデバイス間のインタフェースを含むことができる。場合によっては、入力９４５は入出力コントローラ９３５によって管理することができ、また、周辺構成要素９４０を介してデバイス９０５と相互作用する（ｉｎｔｅｒａｃｔ）ことができる。
また、出力９５０は、デバイス９０５またはその任意の構成要素から出力を受け取るように構成された、デバイス９０５の外部のデバイスまたは信号をも表すことができる。出力９５０の例として、ディスプレイ、音声スピーカ、印刷デバイス、別のプロセッサまたは印刷回路基板などを含むことができる。場合によっては、出力９５０は、周辺構成要素９４０を介してデバイス９０５とインタフェースする周辺素子であってもよい。場合によっては、出力９５０は入出力コントローラ９３５によって管理することができる。
デバイス９０５の構成要素は、それらの機能を実施するように設計された回路を含むことができる。これは、本明細書において説明されている機能を実施するように構成された様々な回路素子、例えば導電性ライン、トランジスタ、コンデンサ、インダクタ、抵抗、増幅器、または他の能動素子または選択されていない素子を含むことができる。デバイス９０５は、コンピュータ、サーバ、ラップトップ・コンピュータ、ノートブック・コンピュータ、タブレット・コンピュータ、携帯電話、ウェアラブル電子デバイス、パーソナル電子デバイスなどであってもよい。あるいはデバイス９０５は、このようなデバイスの一部または態様であってもよい。
図１０は、本開示の例による、水平方向のビット・ラインを有する自己選択メモリ・アレイを形成する方法１０００を示すフローチャートを示したものである。方法１０００の操作は、例えば図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して本明細書において説明されている方法によって実施することができる。
１００５で、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料を含むスタックを形成することができる。１００５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１００５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１０１０で、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料中に第１の複数のラインを形成するために、第１の方向における材料の除去が生じ得る。１０１０の操作は、本明細書において説明されている方法に従って実施することができ、また、例えば等方性エッチング技法を使用して実施することができる。特定の例では、１０１０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１０１５で、第１の誘電性材料中に第２の複数のラインを形成するために、第２の方向における材料の除去が生じ得る。１０１５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１０１５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１０２０で、第１の誘電性材料と接触している複数の第１のアクセス・ラインを形成することができる。１０２０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１０２０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１０２５で、自己選択メモリと接触している複数の第２のアクセス・ラインの少なくとも一部と接触している複数のメモリ・セルを形成するために自己選択材料の堆積が生じ得る。複数の第２のアクセス・ラインは、例えば１つまたは複数のライン（例えばトレンチ）に導電性材料を充填することによって形成することができる。導電性材料は、次に、少なくとも１つの方向（例えば「Ｚ」方向）に沿って、電気的に絶縁されたラインにパターン化することができる。このようなパターン化操作の間、導電性材料を選択的に除去して、誘電性材料と置き換えることができる。１０２５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１０２５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
図１１は、本開示の例による、水平方向のビット・ラインを有する自己選択メモリ・アレイを形成する方法１１００を示すフローチャートを示したものである。方法１１００の操作は、例えば図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して本明細書において説明されている方法によって実施することができる。
１１０５で、複数のプラグを形成することができる。複数のプラグは、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料を含むスタックを形成する（例えば１１１０）前に形成することができる。いくつかの例では、複数のプラグの各々の第１の端部は、複数の第２のアクセス・ラインの各々の第２の端部と接触することができる。１１０５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１１０５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１１１０で、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料を含むスタックを形成することができる。１１１０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１１０５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１１１５で、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料中に第１の複数のラインを形成するために、第１の方向における材料の除去が生じ得る。１１１５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１１１５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１１２０で、第１の誘電性材料中に第２の複数のラインを形成するために、第２の方向における材料の除去が生じ得る。１１２０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１１２０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１１２５で、第１の誘電性材料と接触している複数の第１のアクセス・ラインを形成することができる。１１２５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１１２５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１１３０で、自己選択メモリと接触している複数の第２のアクセス・ラインの少なくとも一部と接触している複数のメモリ・セルを形成するために自己選択材料を堆積させることができる。１１３０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１１３０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１１３５で、第１の方向における複数の第２のアクセス・ラインの少なくとも一部の除去が生じ得る。１１３５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１１３５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１１４０で、複数のプラグを形成することができる。いくつかの例では、複数のプラグの各々の第１の端部は、複数の第２のアクセス・ラインの各々の第２の端部と接触することができる。１１４０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１１４０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
いくつかの例では、形成の方法は、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料を含むスタックを形成するステップをも含むことができる。場合によっては、形成の方法は、第１の誘電性材料中に第２の複数のラインを形成するために、材料を第２の方向に除去するステップを含むことができる。形成の方法は、第１の誘電性材料と接触している複数の第１のアクセス・ラインを形成するステップを含むことができる。
いくつかの例では、形成の方法は、自己選択メモリと接触している複数の第２のアクセス・ラインの少なくとも一部と接触している複数のメモリ・セルを形成するために自己選択材料を堆積させるステップを含むことができる。いくつかの例では、自己選択メモリはカルコゲニドを含むことができる。他の例では、形成の方法は、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料中に第１の複数のラインを形成するために、材料を第１の方向に除去するステップを含むことができる。また、形成の方法は、複数の第２のアクセス・ラインの少なくとも一部を第１の方向に除去するステップをも含むことができる。
追加または別法として、例えば形成の方法は、第２の複数のプラグをスタック中に形成するステップを含むことができ、第２の複数のプラグの各々の第１の端部は、複数の第２のアクセス・ラインの各々の第１の端部と接触する。第１の複数のラインのうちの少なくとも１つは、第１の複数のラインのうちの別のラインより広い幅を含むことができる。他の場合には、第１の誘電性材料および第２の誘電性材料は同じ材料であってもよい。いくつかの例では、形成の方法は、複数のプラグをスタック中に形成するステップをも含むことができ、複数のプラグの各々の第１の端部は、複数の第２のアクセス・ラインの各々の第２の端部と接触する。他の例では、複数の第２のアクセス・ラインは、例えば１つまたは複数のライン（例えばトレンチ）に導電性材料を充填することによって形成することができる。導電性材料は、次に、少なくとも１つの方向（例えば「Ｚ」方向）に沿って、電気的に絶縁されたラインにパターン化することができる。このようなパターン化操作の間、導電性材料を選択的に除去して、誘電性材料と置き換えることができる。
図１２は、本開示の例による、水平方向のビット・ラインを有する自己選択メモリ・アレイを形成する方法１２００を示すフローチャートを示したものである。方法１２００の操作は、例えば図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して本明細書において説明されている方法によって実施することができる。
１２０５で、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料を含むスタックを形成することができる。１２０５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１２０５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１２１０で、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料中に第１の複数のラインを形成するために、第１の方向における材料の除去が生じ得る。１２１０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１２１０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１２１５で、第１の誘電性材料中に第２の複数のラインを形成するために、第２の方向における材料の除去が生じ得る。１２１５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１２１５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１２２０で、第１の誘電性材料と結合される複数の第１のアクセス・ラインを形成することができる。１２２０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１２２０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１２２５で、複数の第１のアクセス・ラインと結合される複数の離散自己選択材料セグメントを形成することができる。１２２５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１２２５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１２３０で、複数の離散自己選択メモリ・セグメントの各々と結合される複数の第２のアクセス・ラインを形成することができ、複数の離散自己選択メモリ・セグメントの各々は、複数の第２のアクセス・ラインのうちの第１のアクセス・ラインの第１の面と、複数の第２のアクセス・ラインのうちの第２のアクセス・ラインの第２の面の間に配置される。複数の第２のアクセス・ラインは、例えば１つまたは複数のライン（例えばトレンチ）に導電性材料を充填することによって形成することができる。導電性材料は、次に、少なくとも１つの方向（例えば「Ｚ」方向）に沿って、電気的に絶縁されたラインにパターン化することができる。このようなパターン化操作の間、導電性材料を選択的に除去して、誘電性材料と置き換えることができる。１２３０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１２３０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
図１３は、本開示の例による、水平方向のビット・ラインを有する自己選択メモリ・アレイを形成する方法１３００を示すフローチャートを示したものである。方法１３００の操作は、例えば図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して本明細書において説明されている方法によって実施することができる。
１３０５で、第１の複数のプラグを形成することができる。いくつかの例では、第１の複数のプラグの各々は、複数の第２のアクセス・ラインの各々の第１の面と接触することができる。１３０５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１３１０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１３１０で、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料を含むスタックを形成することができる。１３１０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１３０５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１３１５で、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料中に第１の複数のラインを形成するために、第１の方向における材料の除去が生じ得る。１３１５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１３１５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１３２０で、第１の誘電性材料中に第２の複数のラインを形成するために、第２の方向における材料の除去が生じ得る。１３２０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１３２０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１３２５で、第１の誘電性材料と結合される複数の第１のアクセス・ラインを形成することができる。１３２５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１３２５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１３３０で、複数の第１のアクセス・ラインと結合される複数の離散自己選択材料セグメントを形成することができる。１３３０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１３３０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１３３５で、複数の離散自己選択メモリ・セグメントの各々と結合される複数の第２のアクセス・ラインを形成することができる。いくつかの例では、複数の離散自己選択メモリ・セグメントの各々は、複数の第２のアクセス・ラインのうちの第１のアクセス・ラインの第１の面と、複数の第２のアクセス・ラインのうちの第２のアクセス・ラインの第２の面の間に配置することができる。１３３５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１３３５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１３４０で、複数の第２のアクセス・ラインの一部を第１の方向に除去することができる。１３４０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１３４０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１３４５で、第２の複数のプラグを形成することができる。いくつかの例では、第２の複数のプラグの各々は、複数の第２のアクセス・ラインの各々の第２の端部と接触することができる。１３４５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１３４５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
いくつかの例では、形成の方法は、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料を含むスタックを形成するステップを含むことができる。場合によっては、複数の離散自己選択メモリ・セグメントのうちの少なくともいくつかはカルコゲニドを含むことができる。他の例では、形成の方法は、第１の誘電性材料中に第２の複数のラインを形成するために、材料を第２の方向に除去するステップを含むことができる。また、形成の方法は、第１の誘電性材料と結合される複数の第１のアクセス・ラインを形成するステップをも含むことができる。
場合によっては、形成の方法は、複数の離散自己選択メモリ・セグメントの各々と結合される複数の第２のアクセス・ラインを形成するステップを含むことができ、複数の離散自己選択メモリ・セグメントの各々は、複数の第２のアクセス・ラインのうちの第１のアクセス・ラインの第１の面と、複数の第２のアクセス・ラインのうちの第２のアクセス・ラインの第２の面の間に配置される。場合によっては、複数の離散自己選択メモリ・セグメントのうちの少なくともいくつかはカルコゲニドを含む。追加または別法として、例えば形成の方法は、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料中に第１の複数のラインを形成するために、材料を第１の方向に除去するステップを含むことができる。場合によっては、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料は異なる材料を含む。
他の場合には、形成の方法は、第１の誘電性材料中に第２の複数のラインを形成するために、材料を第２の方向に除去するステップを含むことができる。いくつかの例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料の各々は異なる材料を含む。他の例では、材料を第２の方向に除去した後の第１の誘電性材料の幅は、複数の第２のアクセス・ラインのうちの少なくとも１つの幅より広い。追加または別法として、形成の方法は、第１の複数のプラグおよび第２の複数のプラグをスタック中に形成するステップを含むことができ、第１の複数のプラグの各々は、複数の第２のアクセス・ラインの各々の第１の端部と接触し、また、第２の複数のプラグの各々は、複数の第２のアクセス・ラインの各々の第２の端部と接触する。場合によっては、第１の複数のラインのうちの少なくとも１つは、第１の複数のラインのうちの別のラインより広い幅を含む。場合によっては、第１の誘電性材料および第２の誘電性材料は同じ材料である。
上で説明した方法は、可能な実施態様を記述したものであること、また、操作およびステップは並べ替えることができ、さもなければ修正することができること、また、他の実施態様が可能であることに留意されたい。さらに、方法の２つ以上から例を組み合わせることができる。
本明細書において説明されている情報および信号は、任意の様々な異なる技術および技法を使用して表すことができる。例えば上記の説明全体を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、記号およびチップは、電圧、電流、電磁波、磁場または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表すことができる。いくつかの図面は、信号を単一の信号として示し得るが、信号は信号のバスを表すことができ、バスは様々なビット幅を有することができることは当業者には理解されよう。
「電子連通（ｅｌｅｃｔｒｏｎｉｃ ｃｏｍｍｕｎｉｃａｔｉｏｎ）」および「結合された」という用語は、構成要素間の電子流をサポートする構成要素間の関係を意味している。これには、構成要素間の直接接続を含むことができ、あるいは中間構成要素を含むことができる。電子連通している構成要素、あるいは互いに結合された構成要素は、（例えば通電された回路で）電子または信号を能動的に交換することができ、あるいは（例えば通電されていない回路で）電子または信号を能動的に交換しなくてもよいが、回路が通電されると、電子または信号を交換するように構成することができ、また、そのように動作させることができる。一例として、スイッチ（例えばトランジスタ）を介して物理的に接続された２つの構成要素は、スイッチの状態（すなわち開または閉）に無関係に、電子連通しているか、または結合することができる。
本明細書において使用されている「層」という用語は、幾何学的構造の層状構造またはシートを意味している。個々の層は三次元（例えば高さ、幅および深さ）を有することができ、また、表面の一部またはすべてを覆うことができる。例えば層は、２つの寸法が第３の寸法より大きい三次元構造であってもよく、例えば薄膜であってもよい。層は異なる素子、構成要素および／または材料を含むことができる。場合によっては、１つの層は２つ以上の副層から構成されていてもよい。添付の図のうちのいくつかは、三次元層のうちの二次元が例証のために描写されている。しかしながら層は実際には三次元であることが当業者には認識されよう。
本明細書において使用されているように、「実質的に」という用語は、修飾された特徴（例えば実質的にという用語によって修飾された動詞または形容詞）は絶対的である必要はないが、特徴の利点を達成するために十分に近いことを意味している。
カルコゲニド材料は、元素Ｓ、ＳｅおよびＴｅのうちの少なくとも１つを含む材料または合金であってもよい。本明細書において考察されている相変化材料はカルコゲニド材料であってもよい。カルコゲニド材料は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白金（Ｐｔ）の合金を含むことができる。例示的カルコゲニド材料および合金は、それらに限定されないが、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−ＰｄまたはＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含むことができる。本明細書において使用されているように、ハイフンでつながれた化学組成表示は、特定の化合物または合金に含まれている元素を示し、示されている元素を含むすべての化学量論を表すことが意図されている。例えばＧｅ−ＴｅはＧｅｘＴｅｙを含むことができ、ｘおよびｙは任意の正の整数であってもよい。可変抵抗材料の他の例は、２つ以上の金属、例えば遷移金属、アルカリ土類金属および／または希土類金属を含む二元金属酸化物材料または混合原子価酸化物を含むことができる。例は、メモリ・セルのメモリ素子と関連する１つまたは複数の特定の可変抵抗材料に限定されない。例えば可変抵抗材料の他の例を使用してメモリ素子を形成することができ、また、とりわけカルコゲニド材料、巨大磁気抵抗材料またはポリマー系材料を含むことができる。
本明細書において考察されている、メモリ・アレイ１００を含むデバイスは、ケイ素、ゲルマニウム、ケイ素・ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成することができる。場合によっては、基板は半導体ウェーハである。他の場合には、基板は、シリコン・オン・ガラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板のサブ領域の導電性は、それらに限定されないが、リン、ホウ素またはヒ素を含む様々な化学種を使用したドーピングによって制御することができる。ドーピングは、イオン注入によって、または任意の他のドーピング手段によって、基板の初期形成または成長中に実施することができる。
本明細書において考察されている１つまたは複数のトランジスタは電界効果トランジスタ（ＦＥＴ）を表すことができ、また、ソース、ドレインおよびゲートを含む３端子デバイスを含むことができる。端子は、導電性材料、例えば金属を介して他の電子素子に接続することができる。ソースおよびドレインは導電性であってもよく、また、高濃度にドープされた、例えば縮退半導体領域を含むことができる。ソースおよびドレインは、低濃度にドープされた半導体領域またはチャネルによって分離することができる。チャネルがｎタイプ（すなわち大部分の担体が電子である）場合、ＦＥＴはｎタイプＦＥＴと呼ぶことができる。チャネルがｐタイプ（すなわち大部分の担体が正孔である）場合、ＦＥＴはｐタイプＦＥＴと呼ぶことができる。チャネルは、絶縁ゲート酸化物によって蓋をすることができる。チャネルの導電性は、ゲートに電圧を印加することによって制御することができる。例えば正の電圧または負の電圧をそれぞれｎタイプＦＥＴまたはｐタイプＦＥＴに印加することにより、チャネルを導電性にすることができる。トランジスタの閾値電圧より大きいか、あるいは閾値電圧に等しい電圧がトランジスタ・ゲートに印加されると、トランジスタを「オン」すなわち「活性化させる」ことができる。トランジスタの閾値電圧未満の電圧がトランジスタ・ゲートに印加されると、トランジスタを「オフ」すなわち「非活性化させる」ことができる。
添付の図面に関連して本明細書において示されている説明は、例示的構成を記述したものであり、実施することができ、あるいは特許請求の範囲内であるすべての例を表しているわけではない。本明細書において使用されている「例示的」という用語は、「例、実例または例証して働く」ことを意味しており、「好ましい」ものでも、あるいは「他の例より有利な」ものでもない。詳細な説明は、説明されている技法の理解を提供する目的で特定の詳細を含む。しかしながらこれらの技法は、これらの特定の詳細がなくても実践することができる。いくつかの実例では、よく知られている構造およびデバイスは、説明されている例の概念を曖昧にすることを回避するために、ブロック図の形態で示されている。
添付の図では、同様の構成要素または特徴は、同じ参照符号を有することができる。さらに、同じタイプの様々な構成要素は、参照符号の後に、ダッシュおよび同様の構成要素の間を区別する第２の符号を伴うことによって区別することができる。第１の参照符号のみが本明細書において使用されている場合、説明は、第２の参照符号には無関係に同じ第１の参照符号を有する同様の構成要素のうちのいずれか１つに適用することができる。
本明細書において説明されている情報および信号は、任意の様々な異なる技術および技法を使用して表すことができる。例えば上記の説明全体を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、記号およびチップは、電圧、電流、電磁波、磁場または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表すことができる。
本明細書において説明されている機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェアまたはそれらの任意の組合せの中で実施することができる。プロセッサによって実行されるソフトウェアの中で実施される場合、機能は、コンピュータ可読媒体上で１つまたは複数の命令またはコードとして記憶することができ、あるいは伝送することができる。他の例および実施態様は、本開示および添付の特許請求の範囲の範囲内である。例えばソフトウェアの性質により、上で説明した機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハード配線、またはこれらのうちのいずれかの組合せを使用して実施することができる。また、機能を実施する特徴は、機能の一部が異なる物理的位置で実施されるよう、分散されていることを含む、様々な位置に物理的に配置することができる。また、特許請求の範囲を含む本明細書において使用されているように、アイテムのリスト（例えば「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの語句が先行するアイテムのリスト）の中で使用されている「または」は、例えばＡ、ＢまたはＣのうちの少なくとも１つのリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわちＡおよびＢおよびＣ）を意味するよう、包括的リストを示している。また、本明細書において使用されているように、「基づく」という語句は、特定のセットの条件を参照するものとして解釈してはならない。例えば「条件Ａに基づく」として説明されている例示的ステップは、本開示の範囲を逸脱することなく、条件Ａおよび条件Ｂの両方に基づくことができる。言い換えると、本明細書において使用されているように、「基づく」という語句は、「少なくとも部分的に基づく」という語句と同じ方法で解釈されるべきである。
本明細書における説明は、当業者による本開示の構築または使用を可能にするために提供されたものである。本開示に対する様々な修正は、当業者には容易に明らかであり、また、本明細書において定義されている一般的な原理は、本開示の範囲を逸脱することなく他の変形形態に加えることができる。したがって本開示は、本明細書において説明されている例および設計に限定されず、本明細書において開示されている原理および新規な特徴と一貫した最も広義の範囲と一致するものとする。
本特許出願は、２０１８年３月１９日出願の「ＳＥＬＦ−ＳＥＬＥＣＴＩＮＧ ＭＥＭＯＲＹ ＡＲＲＡＹ ＷＩＴＨ ＨＯＲＩＺＯＮＴＡＬ ＡＣＣＥＳＳ ＬＩＮＥＳ」という名称の、Ｆｒａｔｉｎ他による米国特許出願第１５／９２５，５３６号の優先権を主張する、２０１９年２月２２日出願の「ＳＥＬＦ−ＳＥＬＥＣＴＩＮＧ ＭＥＭＯＲＹ ＡＲＲＡＹ ＷＩＴＨ ＨＯＲＩＺＯＮＴＡＬ ＡＣＣＥＳＳ ＬＩＮＥＳ」という名称の、Ｆｒａｔｉｎ他によるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１９／０１９１２６の優先権を主張するものであり、その各々は本出願の譲受人に譲渡され、かつその各々は参照によりその全体が明確に本明細書に組み込まれる。
以下は、一般にメモリ・アレイの形成に関し、より詳細には水平方向のアクセス・ラインを有する自己選択メモリ・アレイに関する。
メモリ・デバイスは、コンピュータ、無線通信デバイス、カメラ、デジタル・ディスプレイなどの様々な電子デバイスに情報を記憶するために幅広く使用されている。情報は、メモリ・デバイスの異なる状態をプログラミングすることによって記憶される。例えば二値デバイスは、論理「１」または論理「０」によって表されることがしばしばである２つの状態を有している。他のシステムでは、３つ以上の状態を記憶することが可能である。記憶された情報にアクセスするために、電子デバイスの構成要素は、メモリ・デバイス内の記憶されている状態を読み出し、あるいは感知することができる。情報を記憶するために、電子デバイスの構成要素は、状態をメモリ・デバイス内に書き込み、あるいはプログラミングすることができる。
磁気ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗性ＲＡＭ（ＲＲＡＭ）、フラッシュ・メモリ、位相変化メモリ（ＰＣＭ）、およびその他を含む様々なタイプのメモリ・デバイスが存在している。メモリ・デバイスは揮発性または不揮発性であってもよい。不揮発性メモリ、例えばＦｅＲＡＭは、外部電源がない場合であっても、それらの記憶された論理状態を長期間にわたって維持することができる。揮発性メモリ・デバイス、例えばＤＲＡＭは、外部電源によってそれらが周期的にリフレッシュされない限り、それらの記憶された状態を時間の経過と共に失うことがあり得る。ＦｅＲＡＭは、揮発性メモリと同様のデバイス・アーキテクチャを使用することができるが、記憶デバイスとして強誘電コンデンサを使用しているため、不揮発性特性を有することも可能である。したがってＦｅＲＡＭデバイスは、他の不揮発性および揮発性メモリ・デバイスと比較すると、改善された性能を有することができる。
メモリ・デバイスの改良は、一般に、様々な評価基準の中でも、とりわけ、メモリ・セル密度を高くすること、読出し／書込み速度を速くすること、信頼性を高くすること、データの保持を強化すること、電力消費を少なくすること、または製造コストを低減することを含み得る。ビット・ラインが複数のワード・ラインと結合されているため、アクセス動作は、隣接する選択されたメモリ・セルと選択されていないメモリ・セルの間の電圧伝達をもたらすことになり得る。このような移動は、メモリ・セルの後続する読出しに対する信頼性が低下することになり、また、いくつかの実例ではデータを失うことになり得る。
本開示の例による、水平方向のアクセス・ラインを有する自己選択メモリをサポートするメモリ・アレイの例を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む例示的自己選択メモリ・アレイを示す図である。 本開示の例による、水平方向のアクセス・ラインを含む例示的自己選択メモリ・アレイを示す図である。 本開示の例による、水平方向のアクセス・ラインを含む例示的自己選択メモリ・アレイを示す図である。 本開示の例による、水平方向のアクセス・ラインを含む例示的自己選択メモリ・アレイを示す図である。 本開示の例による、水平方向のアクセス・ラインを含む例示的自己選択メモリ・アレイを示す図である。 本開示の例による、水平方向のアクセス・ラインを含む例示的自己選択メモリ・アレイを示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを含む自己選択メモリ・アレイを形成する例示的方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを有する自己選択メモリ・アレイをサポートするメモリ・アレイを含むシステムのブロック図である。 本開示の例による、水平方向のアクセス・ラインを有する自己選択メモリ・アレイを形成する方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを有する自己選択メモリ・アレイを形成する方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを有する自己選択メモリ・アレイを形成する方法を示す図である。 本開示の例による、水平方向のアクセス・ラインを有する自己選択メモリ・アレイを形成する方法を示す図である。
選択されたメモリ・セルおよび選択されていないメモリ・セルは、セル・グループ間の電圧伝達を受けやすいことがあり得る。したがってアクセス動作は望ましくない電圧伝達の原因になることがあり、メモリ・セルの記憶されている論理状態を読み出す際の信頼性の低下を招くことになり得る。いくつかの例では、電圧伝達は、１つまたは複数のメモリ・セルの完全な、または部分的なデータ損失の原因になり得る。したがって隣接する選択されたセルと選択されていないセルの間の電圧伝達を防止するか、あるいは最小にするアーキテクチャにより、アクセス動作（例えば読出し動作）中の信頼性を高くすることを可能にし、また、メモリ・セルのデータ損失を防止することができる。
第１の例では、メモリ・アレイは、異なる方向に延びている複数の第１のアクセス・ラインおよび第２のアクセス・ラインを含むことができる。アクセス・ラインは、交差して、複数のメモリ・セルを含む三次元メモリ・アレイをもたらすことができる。メモリ・セルは、個々の交点に（例えば第１のアクセス・ラインおよび第２のアクセス・ラインの交点に）配置することができ（例えば交点に直接にまたは交点に隣接して）、また、場合によってはそれぞれ自己選択材料を含むことができる。例えば第１のメモリ・セルは、第１の複数のアクセス・ラインのうちの第１のアクセス・ラインと第２の複数のアクセス・ラインのうちの第１のアクセス・ラインの交点にまたは交点に隣接して存在し得る。また、第２のメモリ・セルは、第１のアクセス・ラインと第２の複数のアクセス・ラインのうちの第２のアクセス・ラインの交点に存在し得る。上で説明したように、メモリ・セルの各々は自己選択メモリを含むことができる。言い換えると、個々のメモリ・セルの自己選択メモリは、ラインの交点（例えば第１のアクセス・ラインと第２のアクセス・ラインの交点）で個々のアクセス・ラインと接触することができ、また、個々のメモリ・セルに関連するアクセス動作（例えば個々のメモリ・セルからの読出し、および個々のメモリ・セルへの書込み）に影響を及ぼす特定の抵抗特性を持つことができる。
いくつかの例では、誘電性材料が第１の複数のメモリ・セルのうちの少なくとも第１のメモリ・セルおよび第２の複数のメモリ・セルのうちの第２のメモリ・セルを少なくとも１つの方向（例えば水平方向）に分離することができる。メモリ・セル間に誘電性材料を含むことにより、個々のメモリ・セルは、１つの第１のアクセス・ラインおよび１つの第２のアクセス・ラインと接触することができる。言い換えると、単一のワード・ライン（例えば第２のアクセス・ライン）および単一のデジット・ライン（例えば第１のアクセス・ライン）を活性化させることによって厳密に１つのメモリ・セルを選択することができる。したがって誘電性材料が存在することにより、さもなければ共有アクセス・ラインを介して連通されることになる異なるメモリ・セル（例えば異なる複数のメモリ・セルの一部として含まれている）を絶縁することができる。
他の例では、メモリ・アレイを形成することができる。メモリ・アレイは、最初に、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料を含むことができる材料の三次元スタックを形成することによって形成することができる。誘電性材料は、第１の誘電性材料がスタックの第１の面（例えば頂部）に配置され、また、第３の誘電性材料がスタックの第２の面（例えば底部）に配置されるように形成することができる（例えば層状にすることができる）。次に、少なくとも第１の誘電性材料および第２の誘電性材料を介して第１の方向（例えば「Ｙ」方向）にエッチングされた複数のラインをもたらす第１の材料除去プロセスが生じ得る。引き続いて、第１の誘電性材料を介して第２の方向（例えば図７Ｃのように、描写されている頁に入り、かつ、この頁から出ていく「Ｚ」方向）にエッチングされた複数のラインをもたらす第２の材料除去プロセスが生じ得る。これは、スタック中にエッチングされた直交ライン（例えばチャネル）をもたらすことになる。
いくつかの例では、アクセス・ライン（例えば上で説明した第１のアクセス・ラインおよび第２のアクセス・ライン）は、直交ライン内に形成することができる。例えば第１の誘電性材料の残りの部分と接触する第１の複数のアクセス・ラインを形成することができる。自己選択材料は、複数のメモリ・セルを形成するために、第１の複数のアクセス・ラインが形成された後に堆積させることができる。引き続いて、自己選択メモリと接触する複数の第２のアクセス・ラインを形成することができる。上で説明したアーキテクチャと同様、このような方法でメモリ・アレイを形成することにより、単一のワード・ライン（例えば第２のアクセス・ライン）と単一のデジット・ライン（例えば第１のアクセス・ライン）の交点に配置された１つのメモリ・セルを得ることができる。したがって誘電性材料が存在することにより、さもなければ共有アクセス・ラインを介して連通されることになる他の全く異なるメモリ・セル（例えば異なるグループまたは複数のメモリ・セルの一部として含まれている）を絶縁することができる。
上で広義に紹介した本開示の他の特徴については、以下で、水平方向のアクセス・ラインを有する自己選択メモリをサポートするメモリ・アレイの文脈で説明される。本開示のこれらおよび他の特徴は、水平方向のアクセス・ラインを有する自己選択メモリに関連する装置図、システム図、形成の方法図およびフローチャートによってさらに例証され、また、それらを参照して説明される。
図１は、本開示の例による、水平方向のアクセス・ラインを有する自己選択メモリをサポートする例示的メモリ・アレイ１００を示したものである。メモリ・アレイ１００は、メモリ・デバイスまたは電子メモリ装置と呼ぶことも可能である。メモリ・アレイ１００は、異なる状態を記憶するようにプログラム可能なメモリ・セル１０５を含む。いくつかの例では、メモリ・セル１０５は自己選択メモリ・セルであってもよい。個々のメモリ・セル１０５は、論理０および論理１として表される２つの状態を記憶するようにプログラム可能であってもよい。場合によっては、メモリ・セル１０５は、３つ以上の論理状態を記憶するように構成することができる。
メモリ・セル１０５は、論理状態を表す、可変で、かつ、構成可能な電気抵抗（例えば可変で、かつ、構成可能な閾値電圧）を有するメモリ素子、メモリ記憶素子または自己選択メモリ記憶素子と呼ぶことができる材料を含むことができる。例えば結晶原子構成または非結晶原子構成を有する材料は異なる電気抵抗を有することができる。結晶状態は小さい電気抵抗を有することができ、また、場合によっては「セット」状態と呼ぶことができる。非結晶状態は大きい電気抵抗を有することができ、また、「リセット」状態と呼ぶことができる。したがってメモリ・セル１０５に印加される電圧は、材料が結晶状態であるか、あるいは非結晶状態であるかどうかに応じて異なる電流をもたらすことができ、また、結果として得られる電流の大きさを使用して、メモリ・セル１０５によって記憶されている論理状態を決定することができる。
場合によっては、異なる内部状態を閾値電圧、すなわち閾値電圧を超えた後の電流と関連付けることができる。例えば自己選択メモリは、異なるプログラム状態間におけるメモリ・セルの閾値電圧の差を大きくすることができる。したがって印加電圧が閾値電圧未満である場合、メモリ素子が非結晶（例えばリセット）状態であれば電流は流れ得ず、メモリ素子が結晶（例えばセット）状態であれば、メモリ素子は異なる閾値電圧を有することができ、したがって印加電圧に応答して電流が流れ得る。いくつかの例では、セット状態（例えば低い閾値電圧を有している）のメモリ素子は結晶状態ではあり得ず、むしろ非結晶状態であり得る。
自己選択メモリ素子を有するメモリ・セル１０５をプログラミングするために、極性が異なるプログラミング・パルスをメモリ・セル１０５に印加することができる。例えば論理「１」状態をプログラミングするために第１の極性を与えることができ、また、論理「０」状態をプログラミングするために第２の極性を与えることができる。第１の極性および第２の極性は逆極性であってもよい。自己選択メモリ記憶素子を有するメモリ・セル１０５を読み出すために、メモリ・セル１０５の両端間に電圧を印加することができ、それによって得られる電流、または電流が流れ始める閾値電圧は、論理「１」または論理「０」状態を表すことができる。メモリ記憶素子のいずれか一方の端部における電荷、イオンおよび／または素子の混み合いは、導電性特性に影響を及ぼし、したがって閾値電圧に影響を及ぼし得る。いくつかの例では、セルの閾値電圧は、セルをプログラミングするために使用される極性に依存し得る。例えば１つの極性でプログラミングされた自己選択メモリ・セルは特定の抵抗特性を有することができ、したがって１つの閾値電圧を有することができる。また、その自己選択メモリ・セルは、セルの異なる抵抗特性をもたらし、したがって異なる閾値電圧をもたらし得る異なる極性でプログラミングすることができる。したがって自己選択メモリ・セルがプログラミングされると、セル内の素子が分離してイオンを移動させることになり得る。イオンは、所与のセルの極性に応じて特定の電極に向かって移動し得る。例えば自己選択メモリ・セルでは、一部のイオンは負電極に向かって移動し得る。次に、どちらの電極に向かってイオンが移動したかを感知するために、セルの両端間に電圧を印加して、メモリ・セルを読み出すことができる。
他の場合には、メモリ・セル１０５は、異なる論理状態（すなわち論理１または論理０以外の状態）に対応し得る中間抵抗をもたらすことができ、また、メモリ・セル１０５による３つ以上の異なる論理状態の記憶を可能にし得る、結晶領域と非結晶領域の組合せを有することができる。以下で考察されるように、メモリ・セル１０５の論理状態は、融解を含む、メモリ素子を加熱することによって設定することができる。
メモリ・アレイ１００は三次元（３Ｄ）メモリ・アレイであってもよく、二次元（２Ｄ）メモリ・アレイが互いの上に形成される。これは、２Ｄアレイと比較すると、単一のダイまたは基板の上に形成され得るメモリ・セルの数を増すことができ、メモリ・アレイの製造コストを低減し、またはメモリ・アレイの性能を改善することができ、あるいはその両方が可能である。図１に描写されている例によれば、メモリ・アレイ１００は、メモリ・セル１０５の２つのデッキを含むことができ、したがって三次元メモリ・アレイと見なすことができるが、デッキの数は２つに限定されない。個々のデッキは、メモリ・セル１０５を個々のデッキにわたって互いに概ね整列させて、メモリ・セル・スタック１４５を形成することができるように整列させることができ、あるいは配置することができる。別法としては、例えばメモリ・アレイ１００はメモリ・セル１０５の２つのデッキを含むことも可能であり、第１のデッキのピッチは第２のデッキのピッチと異なっていてもよい。第１のデッキのピッチは、例えば第２のデッキのピッチより小さくてもよい。
図１の例によれば、メモリ・セル１０５の個々の行はアクセス・ライン１１０に接続することができ、また、メモリ・セル１０５の個々の列はビット・ライン１１５に接続することができる。アクセス・ライン１１０は、ワード・ライン１１０としても知られていることがあり、また、ビット・ライン１１５は、デジット・ライン１１５としても知られていることがある。ワード・ライン１１０、ビット・ライン１１５およびデジット・ライン１１５は、それぞれアクセス・ラインと呼ぶことができる。ワード・ラインおよびビット・ライン、またはそれらの類似に対する参照は、理解または動作を損なうことなく交換可能である。ワード・ライン１１０およびビット・ライン１１５は互いに実質的に垂直であり、メモリ・アレイ１００を生成することができる。図１に示されているように、メモリ・セル・スタック１４５内の２つのメモリ・セル１０５は、デジット・ライン１１５などの共通の導電性ラインを共有することができる。すなわちデジット・ライン１１５は、上側メモリ・セル１０５の底部電極、および下側メモリ・セル１０５の上部電極と電子連通することができる。場合によっては（図示せず）、個々のアレイは独自のアクセス・ラインを有することができ、例えば個々のアレイは、異なるアレイに結合されているアクセス・ラインと共通ではないワード・ラインおよびデジット・ラインを有することができる。他の構成も可能であり、例えば第３の層は、下部層とワード・ライン１１０を共有することができる。
いくつかの例では、個々のワード・ライン１１０は複数のメモリ・セル１０５と連通することができる。例えば第１の複数のメモリ・セル１０５は、複数の第２のアクセス・ライン１１０（例えばワード・ライン１１０）のうちの第１のアクセス・ラインと接触することができ、また、第２の複数のメモリ・セル１０５は、複数の第２のアクセス・ライン１１０（例えばワード・ライン１１０）のうちの第２のアクセス・ラインと接触することができる。個々のメモリ・セル１０５は、第１のアクセス・ライン１１５（例えばデジット・ライン）にさらに結合する（例えば接触させる）ことができ、かつ、誘電性材料によって分離することができる。したがって場合によっては、第１の複数のメモリ・セル１０５および第２の複数のメモリ・セル１０５は、複数の第２のアクセス・ライン１１０（例えばワード・ライン１１０）のうちの第１のアクセス・ラインと、複数の第２のアクセス・ライン１１０（例えばワード・ライン１１０）のうちの第２のアクセス・ラインの間に配置することができる。したがって誘電性材料が存在することにより、（例えば異なるメモリ・セル・グループの）異なるメモリ・セルを活性化させ、かつ、同時に選択され得ないよう、個々のメモリ・セル１０５が厳密に１つのワード・ライン１１０および１つのビット・ライン１１５と接触することを保証することができる。
一般に、１つのメモリ・セル１０５は、ワード・ライン１１０およびビット・ライン１１５などの２本の導電性ラインの交点に配置することができる。この交点は、メモリ・セルのアドレスと呼ぶことができる。ターゲット・メモリ・セル１０５は、通電された（ｅｎｅｒｇｉｚｅｄ）ワード・ライン１１０とビット・ライン１１５の交点に配置されたメモリ・セル１０５であってもよく、すなわちワード・ライン１１０およびビット・ライン１１５は、それらの交点のメモリ・セル１０５を読み出し、あるいは書き込むために通電されていることができる。同じワード・ライン１１０またはビット・ライン１１５と電子連通している（例えば接続されている）他のメモリ・セル１０５は、非ターゲット・メモリ・セル１０５と呼ぶことができる。
上で考察したように、電極はメモリ・セル１０５およびワード・ライン１１０またはビット・ライン１１５に結合することができる。電極という用語は電気導体を意味することができ、また、場合によってはメモリ・セル１０５への電気的接点として使用することができる。電極は、メモリ・アレイ１００の素子または構成要素間の導電経路を提供するトレース、ワイヤ、導電性ライン、導電性層などを含むことができる。
読出しおよび書込みなどの操作は、それぞれのラインに電圧または電流を印加することを含むことができる、ワード・ライン１１０およびビット・ライン１１５を活性化させる、すなわち選択することによってメモリ・セル１０５上で実施することができる。さらに、読出しおよび書込み操作は、ワード・ライン１１０またはビット・ライン１１５を活性化させることにより、第１のメモリ・デッキおよび第２のメモリ・デッキの両方の上で実施することができる。ワード・ライン１１０およびビット・ライン１１５は、金属（例えば銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）など）、金属合金、炭素、導電的にドープされた半導体、または他の導電性材料、合金あるいは化合物などの導電性材料でできていてもよい。メモリ・セル１０５のアクセスは、行デコーダ１２０および列デコーダ１３０を介して制御することができる。例えば行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受け取り、かつ、受け取った行アドレスに基づいて適切なワード・ライン１１０を活性化させることができる。同様に、列デコーダ１３０は、メモリ・コントローラ１４０から列アドレスを受け取り、かつ、適切なビット・ライン１１５を活性化させることができる。したがってワード・ライン１１０およびビット・ライン１１５を活性化させることにより、メモリ・セル１０５にアクセスすることができる。
アクセスすると、感知構成要素１２５によってメモリ・セル１０５を読み出す、すなわち感知し、それによりメモリ・セル１０５の記憶されている状態を決定することができる。さらに、感知構成要素１２５は、メモリ・セル１０５の記憶されている状態を決定することも可能である。感知構成要素１２５は、ラッチングと呼ぶことができる、信号の差を検出し、かつ、増幅するための様々なトランジスタまたは増幅器を含むことができる。メモリ・セル１０５の検出された論理状態は、その後、列デコーダ１３０を介して入出力１３５として出力することができる。場合によっては、感知構成要素１２５は、列デコーダ１３０または行デコーダ１２０の一部であってもよい。あるいは感知構成要素１２５は、列デコーダ１３０または行デコーダ１２０に接続すること、すなわちこれらと電子連通することも可能である。
メモリ・セル１０５は、関連するワード・ライン１１０およびビット・ライン１１５を同様に活性化させることによって設定すなわち書き込むことができ、つまりメモリ・セル１０５に論理値を記憶することができる。列デコーダ１３０または行デコーダ１２０は、メモリ・セル１０５に書き込まれるデータ、例えば入出力１３５を受け取ることができる。さらに、第１のメモリ・デッキおよび第２のメモリ・デッキは、関連するワード・ライン１１０およびビット・ライン１１５を活性化させることによって個別に書き込むことができる。
いくつかのメモリ・アーキテクチャでは、メモリ・セル１０５にアクセスすることにより、記憶されている論理状態が劣化または破壊することがあり、元の論理状態をメモリ・セル１０５に戻すために、再書込みまたはリフレッシュ動作を実施することができる。例えばＤＲＡＭでは、論理記憶コンデンサは、感知動作中に部分的にまたは完全に放電され、記憶されている論理状態が破損することがある。したがって感知動作後に論理状態を再書込みすることができる。さらに、単一のワード・ライン１１０を活性化させることにより、行におけるすべてのメモリ・セルが放電することになり、したがって行におけるすべてのメモリ・セル１０５を再書込みしなければならないことがある。しかしながらＰＣＭおよび／または自己選択メモリなどの不揮発性メモリでは、メモリ・セル１０５にアクセスしても論理状態を破壊し得ず、したがってメモリ・セル１０５はアクセス後の再書込みを必要としないことがある。
ＤＲＡＭを含むいくつかのメモリ・アーキテクチャは、外部電源によって周期的にリフレッシュされない限り、時間の経過と共にそれらの記憶されている状態を失うことがある。例えば充電されたコンデンサは、漏洩電流によって時間の経過と共に放電されることになり、記憶されている情報の損失をもたらすことがある。これらのいわゆる揮発性メモリ・デバイスのリフレッシュ速度は、比較的速いことがあり、例えばＤＲＡＭの場合、毎秒数十回のリフレッシュ動作であり、これはかなりの電力消費をもたらし得る。メモリ・アレイがますます大きくなると、大量の電力消費により、とりわけ、電池などの有限の電源に頼っている移動デバイスの場合、メモリ・アレイの展開または動作を禁止し得る（例えば電力供給、熱生成、材料制限など）。以下で考察されるように、不揮発性ＰＣＭおよび／または自己選択メモリ・セルは、他のメモリ・アーキテクチャに対して改善された性能をもたらし得る有利な特性を有することができる。例えばＰＣＭおよび／または自己選択メモリは、ＤＲＡＭに匹敵する読出し／書込み速度を提供することができるが、ＰＣＭおよび／または自己選択メモリは不揮発性であってもよく、高いセル密度を可能にする。
メモリ・コントローラ１４０は、様々な構成要素、例えば行デコーダ１２０、列デコーダ１３０、および感知構成要素１２５を通してメモリ・セル１０５の動作（読出し、書込み、再書込み、リフレッシュ、放電など）を制御することができる。場合によっては、１つまたは複数の行デコーダ１２０、列デコーダ１３０および感知構成要素１２５は、メモリ・コントローラ１４０と同じ場所に配置することができる。メモリ・コントローラ１４０は、所望のワード・ライン１１０およびビット・ライン１１５を活性化させるために、行および列アドレス信号を生成することができる。また、メモリ・コントローラ１４０は、メモリ・アレイ１００の動作中に使用される様々な電圧または電流をも生成し、かつ、制御することも可能である。例えばメモリ・コントローラ１４０は、１つまたは複数のメモリ・セル１０５にアクセスした後に、ワード・ライン１１０またはビット・ライン１１５に放電電圧を印加することができる。
一般に、本明細書において考察されている印加電圧または電流の大きさ、極性、形状または持続時間は調整または変更が可能であり、また、メモリ・アレイ１００の動作で考察された様々な動作で異なっていてもよい。さらに、メモリ・アレイ１００内の１つまたは複数のメモリ・セル１０５は同時にアクセスすることができ、例えばメモリ・アレイ１００の複数またはすべてのセルは、すべてのメモリ・セル１０５またはメモリ・セル１０５のグループが論理状態に設定されるリセット動作中に同時にアクセスすることができる。
図２Ａは、本開示の例による、水平方向のビット・ラインを含む自己選択メモリ構造２００−ａの例を示したものである。メモリ構造２００−ａは、第１の方向に延びている第１のアクセス・ライン、および第２の異なる方向に延びている第２のアクセス・ラインを含む三次元メモリ・アレイを含むことができる。したがってアクセス・ラインは、アクセス・ラインの交点（例えば第１のアクセス・ライン２０５と第２のアクセス・ライン２１０の交点）にメモリ・セルを含む三次元構造（例えば格子）を形成することができる。いくつかの例では、個々のメモリ・セルは自己選択材料２１５を含むことができる。
自己選択メモリ構造２００−ａは、第１のアクセス・ライン（例えば第１のアクセス・ライン２０５）および第２のアクセス・ライン（例えば第２のアクセス・ライン２１０）を含むことができる。図２Ａに示されているように、第１のアクセス・ラインは第１の（例えば水平）方向に延びることができ、したがって水平方向の第１のアクセス・ラインと呼ぶことができる。図２Ａにも示されているように、第２のアクセス・ラインは第２の（例えば垂直）方向に延びることができ、したがって垂直方向のアクセス・ラインと呼ぶことができる。
また、メモリ構造２００−ａは、図２Ｂを参照して説明されるメモリ・セルであっても、あるいはそれらの各々に含まれてもよい自己選択メモリ２１５をも含むことができる。追加または別法として、メモリ構造２００−ａは、第１の誘電性材料２２０、第２の誘電性材料２３０、第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）、および第４の誘電性材料２４０を含むことができる。他の例では、メモリ構造２００−ａは、第１のアクセス・ライン２０５−ａおよび第２のアクセス・ライン２１０−ａなどの追加のアクセス・ラインをも含むことができる。他の例では、第１のアクセス・ラインはビット・ラインと呼ぶことができ、また、第２のアクセス・ラインはワード・ラインと呼ぶことができる。さらに他の例では、第２の誘電性材料２３０は保護誘電性材料２３０と呼ぶことができ、また、第４の誘電性材料２４０は絶縁誘電性材料２４０と呼ぶことができる。
いくつかの例では、メモリ構造２００−ａは、複数の第１のアクセス・ライン（例えばアクセス・ライン２０５および２０５−ａ）、および複数の第２のアクセス・ライン（例えばアクセス・ライン２１０および２１０−ａ）を含むことができる。第１のアクセス・ラインおよび第２のアクセス・ラインは異なる方向（例えば直角方向、他の非平行方向）に延びることができる。例えば上で説明したように、第１のアクセス・ライン２０５は水平方向のアクセス・ライン２０５と呼ぶことができ、図２Ａに示されている構造を参照すると、水平方向に延びることができ、また、第２のアクセス・ライン２１０は垂直方向のアクセス・ライン２１０と呼ぶことができ、垂直方向に延びることができる。例えば第１のアクセス・ライン２０５は「Ｚ」方向に延びることができ、また、第２のアクセス・ライン２１０は「Ｙ」方向に延びることができる。したがって図２Ａに描写されているように、複数の第１のアクセス・ラインは第１の方向（例えば描写されている頁に入り、かつ、この頁から出ていく「Ｚ」方向）に延びることができ、また、第２の複数のアクセス・ラインは、第１の方向とは異なる（例えば第１の方向に対して直角の）第２の方向（例えば「Ｙ」方向）に延びることができる。したがってメモリ構造２００−ａは、格子様の構造を形成する第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインを有する三次元メモリ・アレイであってもよい。
例えばアクセス・ライン２１０は、（例えば複数の垂直方向のアクセス・ラインのうちの）第１の垂直方向のアクセス・ライン２１０と呼ぶことができる。第１の垂直方向のアクセス・ライン２１０は、第１の面および該第１の面とは反対側の第２の面を含むことができる。追加または別法として、第２のアクセス・ライン２１０−ａは第２の垂直方向のアクセス・ライン２１０−ａと呼ぶことができる。第２の垂直方向のアクセス・ライン２１０−ａは、第１の面および該第１の面とは反対側の第２の面を含むことができる。いくつかの例では、第１の垂直方向のアクセス・ライン２１０の第１の面は、第２の垂直方向のアクセス・ライン２１０−ａの第２の面と対向していてもよい。
他の例では、アクセス・ライン２０５は、（例えば複数の水平方向のアクセス・ラインのうちの）第１の水平方向のアクセス・ライン２０５と呼ぶことができ、また、誘電性材料（例えば第１の誘電性材料２２０）および第１のメモリ・セル２２５と結合することができる。追加または別法として、アクセス・ライン２０５−ａは第２の水平方向のアクセス・ライン２０５−ａと呼ぶことができ、また、誘電性材料（例えば第１の誘電性材料２２０）および第２のメモリ・セル２２５−ａと結合することができる。いくつかの例では、第１の水平方向のアクセス・ライン２０５は第１の垂直方向のアクセス・ライン２１０と連通することができ、また、第２の水平方向のアクセス・ライン２０５−ａは第２の垂直方向のアクセス・ライン２１０−ａと連通することができる。
第１の複数のアクセス・ライン（例えば第１のアクセス・ライン２０５）および第２の複数のアクセス・ライン（例えばアクセス・ライン２１０）は自己選択メモリ２１５と接触することができる。図２Ｂを参照して以下で説明されるように、メモリ構造２００−ａ内に形成された複数のメモリ・セルの各々は自己選択メモリ２１５を含むことができる。したがって自己選択メモリ２１５（例えば個々のメモリ・セル）は、第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインの隣りに配置することができる。言い換えると、自己選択メモリ２１５は、第１の方向（例えば「Ｙ」方向）に延びて、複数の第２のアクセス・ラインの各々と少なくとも１つの面で境界をなすことができる。複数のアクセス・ラインの各々と境界をなすことにより、自己選択メモリ２１５は連続していると呼ばれ得る。例えば自己選択メモリ２１５の第１の部分は、第１の垂直方向のアクセス・ライン（例えば第２のアクセス・ライン２１０）の第１の面と結合された第１の複数のメモリ・セルに沿って連続することができ、また、自己選択メモリの第２の部分は、第２の垂直方向のアクセス・ライン（例えば第２のアクセス・ライン２１０−ａ）の第１の面と結合された第２の複数のメモリ・セルに沿って連続することができる。
自己選択メモリ２１５は、いくつかの例では第１の複数のアクセス・ラインと第２の複数のアクセス・ラインの個々の交点、ならびにこれらの交点の間の他の位置に配置することができる。少なくとも１つのメモリ・セル（例えばメモリ・セル２２５）は、第１のアクセス・ライン２０５と第２のアクセス・ライン２１０の交点に配置することができる。言い換えると、アクセス・ライン２１０は、複数の第２のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン２１０−ａは、複数の第２のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。第１の複数のメモリ・セルは、第２のアクセス・ライン２１０（例えば複数の第２のアクセス・ラインのうちの第１のアクセス・ライン）と接触することができ、また、第２の複数のメモリ・セルは、第２のアクセス・ライン２１０−ａ（例えば複数の第２のアクセス・ラインのうちの第２のアクセス・ライン）と接触することができる。以下で説明されるように、第１の誘電性材料２２０は、第１の複数のメモリ・セルと第２の複数のメモリ・セルの間に配置することができる。
いくつかの例では、アクセス・ライン２１０は、複数の第２のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン２１０−ａは、複数の第２のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。いくつかの例では、複数の第２のアクセス・ラインは少なくとも１つの方向に分路することができる。他の例では、アクセス・ライン２０５は、複数の第１のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン２０５−ａは、複数の第１のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。図２Ａに示されているように、第１のアクセス・ライン２０５および２０５−ａは、第１の誘電性材料２２０によって分離することができる。第１のアクセス・ライン２０５および２０５−ａを誘電性材料２２０によって分離することにより、第２のアクセス・ライン２１０と第１のアクセス・ライン２０５の交点に配置されたメモリ・セル（例えばメモリ・セル２２５）、および第２のアクセス・ライン２１０−ａと第１のアクセス・ライン２０５−ａの交点に配置されたメモリ・セル（例えばメモリ・セル２２５−ａ）は個別にアクセスすることができる。言い換えると、誘電性材料２２０が存在することにより、アクセス・ライン２１０はアクセス・ライン２０５と連通することができるが、アクセス・ライン２０５−ａとは連通することができないことが保証される。したがって一度に１つのメモリ・セルを活性化させることができる。しかしながら誘電性材料２２０の場合、単一のアクセス・ラインが第２のアクセス・ライン２１０から第２のアクセス・ライン２１０−ａへ延びて、複数のメモリ・セルがどの時点においても活性化されることになり得る。
上で説明したように、メモリ・セル（例えばメモリ・セル２２５）は、関連するワード・ラインおよびビット・ラインを活性化させることによってアクセスすることができる。したがってメモリ・セルの各々は、複数の第１のアクセス・ラインのうちの１つおよび複数の第２のアクセス・ラインのうちの１つを活性化させることによってアクセスすることができる。例えば第１のアクセス・ライン２０５と第２のアクセス・ライン２１０の交点に配置されたメモリ・セル（例えばメモリ・セル２２５）は、第１のアクセス・ライン２０５−ａと第２のアクセス・ライン２１０−ａの交点に配置されたメモリ・セル（例えばメモリ・セル２２５−ａ）の選択が解除されるのと同時に活性化させることができる。別法としては、例えば第１のアクセス・ライン２０５−ａと第２のアクセス・ライン２１０−ａの交点に配置されたメモリ・セル（例えばメモリ・セル２２５−ａ）は、第１のアクセス・ライン２０５と第２のアクセス・ライン２１０の交点に配置されたメモリ・セル（例えばメモリ・セル２２５）の選択が解除されるのと同時に活性化させることができる。メモリ・セル間に配置された第１の誘電性材料２２０が存在することにより、（例えばアクセス・ライン２０５−ａとアクセス・ライン２１０−ａの交点における）第２のメモリ・セルの選択が解除されるのと同時に（例えばアクセス・ライン２０５とアクセス・ライン２１０の交点における）１つのメモリ・セルにアクセスすることを可能にすることができる。
追加または別法として、個々のメモリ・セル内に自己選択メモリ２１５が存在することにより、異なるプログラム状態間のメモリ・セルの閾値電圧の差を大きくすることができる。例えば上で説明したように、印加電圧が閾値電圧未満である場合、メモリ素子がリセット状態であれば電流は流れ得ず、メモリ素子がセット状態であれば、メモリ素子は異なる閾値電圧を有することができ、したがって印加電圧に応答して電流が流れ得る。したがって個々のメモリ・セルは、極性が異なるプログラミング・パルスをそれぞれのメモリ・セルに印加することによってアクセスすることができる。
メモリ構造２００−ａは、第２の誘電性材料２３０、第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）、および第４の誘電性材料２４０を含むことができる。いくつかの例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料の各々は、それぞれ同じ誘電性材料であってもよい。他の例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料の各々は、それぞれ同じ誘電性材料であってもよい。さらに他の例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料のうちの任意の２つは、それぞれ同じ誘電性材料であってもよい。いくつかの例では、第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）は、異なる特性を有していても、あるいは有していなくてもよい複数の部分を含むことができる。例えば第３の誘電性材料は、第１の部分（例えば第２の誘電性材料２３０および第４の誘電性材料２４０と接触している第３の誘電性材料２３５−ａ）、および第２の部分（例えば第１のアクセス・ライン２０５および２０５−ａと接触している第３の誘電性材料２３５−ｂ）を含むことができる。いくつかの例では、第３の誘電性材料２３５−ａおよび第３の誘電性材料２３５−ｂは異なる時間に形成することができる。例えば第３の誘電性材料２３５−ｂは第３の誘電性材料２３５−ａの前に形成することができる。他の例では、第３の誘電性材料２３５−ｂは第３の誘電性材料２３５−ａの後に形成することができる。上で考察したように、第１の誘電性材料２２０は、２つのアクセス・ライン（例えばアクセス・ライン２０５および２０５−ａ）を分離して、メモリ・セルを個別に選択することができることを保証することができる。第２の誘電性材料、第３の誘電性材料および第４の誘電性材料は、メモリ構造２００−ａの様々な部分および／または構成要素を絶縁し（例えば電気的に絶縁し）、あるいは保護することができる。
例として、第１の誘電性材料２２０および第３の誘電性材料２３５−ｂは、第１のアクセス・ラインの各々を電気的に絶縁することができる。例えば第１の誘電性材料２２０は、第１のアクセス・ライン２０５を第１のアクセス・ライン２０５−ａから１つの方向（例えば「Ｘ」方向）に絶縁することができる。第３の誘電性材料２３５−ｂは、第２のアクセス・ライン２１０を第２のアクセス・ライン２１０−ａから同じ方向（例えば「Ｘ」方向）に絶縁することができる。他の例では、第３の誘電性材料２３５−ｂは、第１のアクセス・ライン２０５および２０５−ａのうちの１つまたは複数を追加の第１のアクセス・ライン（図示せず）から第２の方向（例えば「Ｙ」方向）に絶縁することができる。したがって第１の誘電性材料２２０および第３の誘電性材料２３５−ｂの組合せは、共に動作して（ｏｐｅｒａｔｅ ｉｎ ｃｏｎｊｕｎｃｔｉｏｎ）、複数のアクセス・ライン（例えば第２のアクセス・ライン２１０および第２のアクセス・ライン２１０−ａ）が互いに電気的に絶縁されることを保証することができる。
第２の誘電性材料２３０および第４の誘電性材料２４０は、メモリ構造２００−ａを製造する方法を促進することができる。例えば図７Ａ〜図７Ｅを参照して以下で説明されるように、数ある材料の中でも、とりわけ第２の誘電性材料２３０および第４の誘電性材料２４０を含むスタックを形成することができる。スタックは、複数の第１のアクセス・ラインを形成するためにエッチングすることができる。一貫性のためには、個々のエッチングは少なくとも１つの方向（例えば「Ｙ」方向）に同じ寸法であることが好ましい。したがって一貫したエッチング深さを保証するために、第４の誘電性材料２４０をスタックに含めることができる。例えば第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）および第４の誘電性材料２４０は異なる材料であってもよい。したがってエッチング・プロセスの間、第３の誘電性材料を介して（例えば「Ｙ」方向に）チャネルをエッチングすることができる。しかしながら第４の誘電性材料２４０が存在しているため、あるいは第４の誘電性材料２４０が第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）とは異なる材料であるため、第４の誘電性材料２４０に到達するとエッチング・プロセスを終了することができる。したがって（例えば「Ｙ」方向に）一貫した寸法を有する複数の第２のアクセス・ラインの各々を形成することができる。
同様に、第２の誘電性材料２３０は、図７Ａ〜図７Ｅを参照して以下で説明されるように、メモリ構造２００−ａを製造する方法を促進することができる。上で説明したように、数ある材料の中でも、とりわけ第２の誘電性材料２３０および第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）を含むスタックを形成することができ、また、複数の第２のアクセス・ライン（例えば第２のアクセス・ライン２１０）を形成するためにエッチングすることができる。いくつかの例では、少なくとも１つの方向（例えば「Ｙ」方向）におけるエッチング深さは、第２のアクセス・ラインを形成することができる開口（例えばビアまたは孔）をエッチング・プロセスが劣化させ得るような深さにすることができる。例えば少なくとも１つの方向（例えば「Ｙ」方向）により大きい寸法を有する開口は、劣化をより受けやすいことがあり得る。したがって第２の誘電性材料２３０が存在することにより、エッチング・プロセスが一貫した開口をもたらし、最終的に一貫した第２のアクセス・ラインが中に形成されるよう、製造プロセスを促進することができる。
図２Ｂは、本開示の例による、水平方向のビット・ラインを含む自己選択メモリ構造２００−ｂの例を示したものである。メモリ構造２００−ｂは、図２Ａを参照して説明したメモリ構造２００−ａの例であってもよく、異なる観点から示されている。図２Ｂは、第１の方向に延びている第１のアクセス・ライン（例えば２０５−ｂおよび２０５−ｃ）、および第２の異なる方向に延びている第２のアクセス・ライン（例えば２１０−ｂおよび２１０−ｃ）を含む三次元メモリ・アレイを含むことができる。したがってアクセス・ラインは、アクセス・ラインの交点（例えば第１のアクセス・ライン２０５−ｂと第２のアクセス・ライン２１０−ｂの交点）にメモリ・セルを含む三次元構造（例えば格子）を形成することができる。いくつかの例では、個々のメモリ・セルは、自己選択材料自己選択メモリ２１５を含むことができる。
自己選択メモリ構造２００−ｂは、異なる方向に延びている第１のアクセス・ラインおよび第２のアクセス・ラインを含むことができる。上で説明したように、第１のアクセス・ラインは第１の方向に延びることができ、また、第２のアクセス・ラインは第２の方向に延びることができる。また、メモリ構造２００−ｂは、メモリ・セル２２５およびメモリ・セル２２５−ａの各々に含まれていてもよい自己選択メモリ２１５をも含むことができる。追加または別法として、メモリ構造２００−ｂは、第１の誘電性材料２２０−ａ、第３の誘電性材料２３５−ｃ、第４の誘電性材料２４０（図示せず）および第５の誘電性材料２４５を含むことも可能である。
図２Ａを参照して上で説明したように、個々のメモリ・セルは自己選択メモリ２１５を含むことができる。したがって自己選択メモリ２１５（例えば個々のメモリ・セル）は、第１のアクセス・ライン（例えば第１のアクセス・ライン２０５−ｂ）および第２のアクセス・ライン（例えば第２のアクセス・ライン２１０−ｂ）の隣りに配置することができ、あるいはこれらと接触していてもよい。言い換えると、自己選択メモリ２１５は、図２Ａに描写されているように、第１の方向に延びて、複数の第２のアクセス・ラインの各々と少なくとも１つの面で境界をなすことができる。
いくつかの例では、図２Ａを参照して説明したように、メモリ・セル２２５は第１のメモリ・セル２２５と呼ぶことができ、また、第１の垂直方向のアクセス・ライン２１０の第１の面と結合することができる。他の例では、図２Ａを参照して説明したように、メモリ・セル２２５−ａは第２のメモリ・セル２２５−ａと呼ぶことができ、また、第２の垂直方向のアクセス・ライン２１０−ａの第２の面と結合することができる。第１のメモリ・セル２２５および第２のメモリ・セル２２５−ａの各々は自己選択メモリ２１５を含むことができる。追加または別法として、誘電性材料（例えば第１の誘電性材料２２０）は、第１のメモリ・セル２２５と第２のメモリ・セル２２５−ａの間に配置することができる。
上で説明したように、メモリ構造２００−ｂは、第１のアクセス・ライン２０５−ｂおよび２０５−ｃ、ならびに第２のアクセス・ライン２１０−ｂおよび２１０−ｃを含むことができる。図２Ｂに示されているように、第１のアクセス・ライン２０５−ｂおよび２０５−ｃの各々は、第１の誘電性材料２２０−ａによって分離することができる。第１のアクセス・ライン２０５−ｂおよび２０５−ｃを誘電性材料２２０−ａによって分離することにより、第２のアクセス・ライン２１０−ｂと第１のアクセス・ライン２０５−ｂの交点に配置されるメモリ・セル２２５を、第１のアクセス・ライン２０５−ｃと第２のアクセス・ライン２１０−ｃの交点に配置されるメモリ・セル２２５−ａから絶縁することができる。言い換えると、誘電性材料２２０−ａが存在することにより、アクセス・ライン２１０−ｂはアクセス・ライン２０５−ｂと連通することができるが、アクセス・ライン２０５−ｃとは連通することができないことが保証される。このような例では、メモリ・セル２２５またはメモリ・セル２２５−ａのうちの厳密に１つを一度に活性化させることができる。しかしながら誘電性材料２２０の場合、単一のアクセス・ラインが第２のアクセス・ライン２１０−ｂから第２のアクセス・ライン２１０−ｃへ延びて、複数のメモリ・セルがどの時点においても活性化されることになり得る。
図２Ｂに描写されているように、関連するワード・ラインおよびビット・ラインを活性化させることによってメモリ・セル２２５またはメモリ・セル２２５−ａのうちの一方にアクセスすることができる。したがってメモリ・セル２２５およびメモリ・セル２２５−ａの各々は、それぞれの第１のアクセス・ラインおよび第２のアクセス・ラインを活性化させることによってアクセスすることができる。例えば第１のアクセス・ライン２０５−ｂと第２のアクセス・ライン２１０−ｂの交点に配置されたメモリ・セルは、第１のアクセス・ライン２０５−ｃと第２のアクセス・ライン２１０−ｃの交点に配置されたメモリ・セルの選択が解除されるのと同時に活性化させることができる。別法としては、例えば第１のアクセス・ライン２０５−ｃと第２のアクセス・ライン２１０−ｃの交点に配置されたメモリ・セルは、第１のアクセス・ライン２０５−ｂと第２のアクセス・ライン２１０−ｂの交点に配置されたメモリ・セルの選択が解除されるのと同時に活性化させることができる。メモリ・セル間に配置された第１の誘電性材料２２０−ａが存在することにより、メモリ・セル２２５−ａの選択が解除されるのと同時にメモリ・セル２２５にアクセスすることを可能にすることができる。
図３は、本開示の例による、水平方向のビット・ラインを含む自己選択メモリ構造３００の例を示したものである。メモリ構造３００は、それぞれ図２Ａおよび図２Ｂを参照して、メモリ構造２００−ａおよび２００−ｂに関して説明した特徴の例であってもよく、あるいはこれらの特徴を含むことができる。メモリ構造３００は、第１の方向に延びている第１のアクセス・ライン、および第２の異なる方向に延びている第２のアクセス・ラインを含む三次元メモリ・アレイを含むことができる。アクセス・ラインは、アクセス・ラインの交点（例えば第１のアクセス・ライン３０５と第２のアクセス・ライン３１０の交点）にメモリ・セルを含む三次元構造（例えば格子）を形成することができる。いくつかの例では、個々のメモリ・セルは自己選択材料セグメント３１５を含むことができる。
自己選択メモリ構造３００は、図２Ａを参照して説明した第１のアクセス・ライン２０５および２０５−ａの例であってもよい第１のアクセス・ライン３０５および３０５−ａ、図２Ａを参照して説明した第２のアクセス・ライン２１０および２１０−ａの例であってもよい第２のアクセス・ライン３１０および３１０−ａ、および図２Ａを参照して説明した自己選択メモリ２１５の例であってもよい自己選択材料３１５および３１５−ａを含むことができる。また、メモリ構造３００は、図２Ａを参照して説明した第１の誘電性材料２２０の例であってもよい第１の誘電性材料３２０、および図２Ｂを参照して説明したメモリ・セル２２５およびメモリ・セル２２５−ａの例であってもよいメモリ・セル３２５および３２５−ａをも含むことができる。
また、メモリ構造３００は、図２Ａを参照して説明した第２の誘電性材料２３０の例であってもよい第２の誘電性材料３３０、図２Ａを参照して説明した第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）の例であってもよい第３の誘電性材料（例えば第３の誘電性材料３３５−ａ、第３の誘電性材料３３５−ｂ）、および図２Ａを参照して説明した第４の誘電性材料２４０の例であってもよい第４の誘電性材料３４０をも含むことができる。いくつかの例では、第１のアクセス・ラインはワード・ラインと呼ぶことができ、また、第２のアクセス・ラインはビット・ラインと呼ぶことができる。他の例では、第２の誘電性材料３３０は保護誘電性材料３３０と呼ぶことができ、また、第４の誘電性材料３４０は絶縁誘電性材料３４０と呼ぶことができる。
いくつかの例では、メモリ構造３００は、複数の第１のアクセス・ライン（例えばアクセス・ライン３０５および３０５−ａ）、および複数の第２のアクセス・ライン（例えばアクセス・ライン３１０および３１０−ａ）を含むことができる。第１のアクセス・ラインおよび第２のアクセス・ラインは、異なる方向（例えば直角方向、他の非平行方向）に延びることができる。例えば上で説明したように、第１のアクセス・ライン３０５は水平方向のアクセス・ライン３０５と呼ぶことができ、水平方向に延びることができ、また、第２のアクセス・ライン３１０は垂直方向のアクセス・ライン３１０と呼ぶことができ、垂直方向に延びることができる。したがって図３に描写されているように、複数の第１のアクセス・ラインは、第１の方向（例えば描写されている頁に入り、かつ、この頁から出ていく「Ｚ」方向）に延びることができ、また、第２の複数のアクセス・ラインは、第１の方向とは異なる（例えば第１の方向に対して直角の）第２の方向（例えば「Ｙ」方向）に延びることができる。したがってメモリ構造３００は、格子様の構造を形成する第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインを有する三次元メモリ・アレイであってもよい。
第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインは、個別の自己選択メモリ・セグメントと接触することができる。いくつかの例では、個別の自己選択メモリ・セグメントは複数の離散自己選択メモリ・セグメントと呼ぶことができ、また、メモリ構造３００は、少なくとも離散自己選択メモリ・セグメントの第１のサブセットおよび離散自己選択メモリ・セグメントの第２のサブセットを含むことができる。例えば自己選択メモリ・セグメント３１５は、離散自己選択メモリの第１のサブセットと呼ぶことができ、また、自己選択メモリ・セグメント３１５−ａは、離散自己選択メモリの第２のサブセットと呼ぶことができる。個々の自己選択メモリ・セグメントは、第１の複数のアクセス・ラインのうちの隣接する１つのアクセス・ライン、および第２の複数のアクセス・ラインのうちの１つのアクセス・ラインであってもよい。言い換えると、自己選択メモリ・セグメントは、第１の（例えば「Ｙ」）方向に延びることができ、また、（例えば「Ｙ」方向に）第１のアクセス・ライン（例えば第１のアクセス・ライン３０５）と同様の寸法を有することができる。したがって少なくとも１つの自己選択メモリ・セグメントは、アクセス・ラインの個々の交点（例えば第１のアクセス・ライン３０５と第２のアクセス・ライン３１０の交点）に形成することができる。したがってメモリ・セル３２５は、第１のアクセス・ライン３０５と第２のアクセス・ライン３１０の交点に配置することができ、また、メモリ・セル３２５−ａは、第１のアクセス・ライン３０５−ａと第２のアクセス・ライン３１０−ａの交点に配置することができる。いくつかの例では、個々の自己選択メモリ・セグメント３１５は、誘電性材料３４５または導電性材料３４５であってもよい材料３４５の中に配置することができ、また、シール材として作用することができる。言い換えると、材料３４５は、個々の自己選択メモリ・セグメント３１５を電気的に絶縁することができる。
いくつかの例では、メモリ・セル３２５は第１のメモリ・セル３２５と呼ぶことができ、第１の垂直方向のアクセス・ライン３１０の第１の面と結合することができる（例えば図２Ａを参照して説明したように）。他の例では、メモリ・セル３２５−ａは第２のメモリ・セル３２５−ａと呼ぶことができ、第２の垂直方向のアクセス・ライン３１０−ａの第２の面と結合することができる（例えば図２Ａを参照して説明したように）。第１のメモリ・セル３２５および第２のメモリ・セル３２５−ａの各々は自己選択メモリ・セグメント３１５を含むことができる。上で説明したように、メモリ構造３００は、複数の第１の離散自己選択メモリ・セグメント３１５および複数の第２の離散自己選択メモリ・セグメント３１５−ａを含むことができる。いくつかの例では、第１の自己選択メモリ（例えば図２Ａを参照して説明した）を含む複数の第１の離散セグメント３１５、および複数の第２の離散自己選択メモリ・セグメント３１５−ａは、第２の自己選択メモリ（例えば図２Ａを参照して説明した）を含むことができる。他の例では、第１のメモリ・セル３２５は、複数の第１の離散自己選択メモリ・セグメント３１５のうちの１つを含むことができ、また、第２のメモリ・セルは、複数の第２の離散自己選択メモリ・セグメント３１５−ａのうちの１つを含むことができる。離散自己選択メモリ・セグメントの各々はカルコゲニドを含むことができる。追加または別法として、誘電性材料（例えば第１の誘電性材料２２０）は、第１のメモリ・セル２２５と第２のメモリ・セル２２５−ａの間に配置することができる。
上で説明したように、アクセス・ライン３１０は、複数の第２のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン３１０−ａは、複数の第２のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。いくつかの例では、複数の第２のアクセス・ラインは少なくとも１つの方向に分路することができる。他の例では、アクセス・ライン３０５は、複数の第１のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン３０５−ａは、複数の第１のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。
図３に示されているように、第１のアクセス・ライン３０５および３０５−ａは、第１の誘電性材料３２０によって分離することができる。第１のアクセス・ライン３０５および３０５−ａを分離することにより、第２のアクセス・ライン３１０と第１のアクセス・ライン３０５の交点、および第２のアクセス・ライン３１０−ａと第１のアクセス・ライン３０５−ａの交点にメモリ・セルを配置することができる。メモリ・セル（例えばメモリ・セル３２５および３２５−ａ）は個別にアクセスすることができる。言い換えると、誘電性材料３２０が存在することにより、アクセス・ライン３１０はアクセス・ライン３０５と連通することができるが、アクセス・ライン３０５−ａとは連通することができないことが保証される。したがって一度に１つのメモリ・セルを活性化させることができる。しかしながらいくつかの例では、誘電性材料３２０の場合、単一のアクセス・ラインが第２のアクセス・ライン３１０から第２のアクセス・ライン３１０−ａへ延びて、複数のメモリ・セルがどの時点においても活性化されることになり得る。
いくつかの例では、メモリ・セル（例えば図２Ｂを参照して説明したメモリ・セル２２５）は、関連するワード・ラインおよびビット・ラインを活性化させることによってアクセスすることができる。したがってメモリ・セルの各々は、複数の第１のアクセス・ラインのうちの１つおよび複数の第２のアクセス・ラインのうちの１つを活性化させることによってアクセスすることができる。例えば第１のアクセス・ライン３０５と第２のアクセス・ライン３１０の交点に配置されたメモリ・セルは、第１のアクセス・ライン３０５−ａと第２のアクセス・ライン３１０−ａの交点に配置されたメモリ・セルの選択が解除されるのと同時に活性化させることができる。別法としては、例えば第１のアクセス・ライン３０５−ａと第２のアクセス・ライン３１０−ａの交点に配置されたメモリ・セルは、第１のアクセス・ライン３０５と第２のアクセス・ライン３１０の交点に配置されたメモリ・セルの選択が解除されるのと同時に活性化させることができる。メモリ・セル間に配置された第１の誘電性材料３２０が存在することにより、（例えばアクセス・ライン３０５−ａとアクセス・ライン３１０−ａの交点における）第２のメモリ・セル３２５−ａの選択が解除されるのと同時に（例えばアクセス・ライン３０５とアクセス・ライン３１０の交点における）メモリ・セル３２５にアクセスすることを可能にすることができる。
追加または別法として、個々のメモリ・セル内に自己選択メモリ（例えば自己選択メモリ・セグメント３１５および３１５−ａ）が存在することにより、異なるプログラム状態間のメモリ・セルの閾値電圧の差を大きくすることができる。例えば上で説明したように、印加電圧が閾値電圧未満である場合、メモリ素子がリセット状態であれば電流は流れ得ず、メモリ素子がセット状態であれば、メモリ素子は異なる閾値電圧を有することができ、したがって印加電圧に応答して電流が流れ得る。したがって個々のメモリ・セルは、極性が異なるプログラミング・パルスをそれぞれのメモリ・セルに印加することによってアクセスすることができる。
追加または別法として、メモリ構造３００は、第２の誘電性材料３３０、第３の誘電性材料（例えば第３の誘電性材料３３５−ａ、第３の誘電性材料３３５−ｂ）および第４の誘電性材料３４０を含むことができる。さらに他の例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料のうちの任意の２つは、それぞれ同じ誘電性材料であってもよい。いくつかの例では、第３の誘電性材料（例えば第３の誘電性材料３３５−ａ、第３の誘電性材料３３５−ｂ）は、異なる特性を有していても、あるいは有していなくてもよい複数の部分を含むことができる。
例えば第３の誘電性材料は、第１の部分（例えば第２の誘電性材料３３０および第４の誘電性材料３４０と接触している第３の誘電性材料３３５−ａ）、および第２の部分（例えば第１のアクセス・ライン３０５および３０５−ａと接触している第３の誘電性材料３３５−ｂ）を含むことができる。いくつかの例では、第３の誘電性材料３３５−ａおよび第３の誘電性材料３３５−ｂは異なる時間に形成することができる。例えば第３の誘電性材料３３５−ｂは第３の誘電性材料３３５−ａの前に形成することができる。他の例では、第３の誘電性材料３３５−ｂは第３の誘電性材料３３５−ａの後に形成することができる。上で考察したように、第１の誘電性材料３２０は、２つのアクセス・ライン（例えばアクセス・ライン３０５および３０５−ａ）を分離して、メモリ・セルを個別に選択することができることを保証することができる。第２の誘電性材料、第３の誘電性材料および第４の誘電性材料は、メモリ構造３００の様々な部分および／または構成要素を絶縁し（例えば電気的に絶縁し）、あるいは保護することができる。
例として、第１の誘電性材料３２０および第３の誘電性材料３３５−ｂは、第１のアクセス・ラインの各々を電気的に絶縁することができる。例えば第１の誘電性材料３２０は、第１のアクセス・ライン３０５を第１のアクセス・ライン３０５−ａから１つの方向（例えば「Ｘ」方向）に絶縁することができる。第３の誘電性材料３３５−ｂは、第２のアクセス・ライン３１０を第２のアクセス・ライン３１０−ａから同じ方向（例えば「Ｘ」方向）に絶縁することができる。他の例では、第３の誘電性材料３３５−ｂは、第１のアクセス・ライン３０５および３０５−ａのうちの１つまたは複数を追加の第１のアクセス・ライン（図示せず）から第２の方向（例えば「Ｙ」方向）に絶縁することができる。したがって第１の誘電性材料３２０および第３の誘電性材料３３５−ｂの組合せは、共に動作して、複数のアクセス・ライン（例えば第２のアクセス・ライン３１０および第２のアクセス・ライン３１０−ａ）が互いに電気的に絶縁されることを保証することができる。
第２の誘電性材料３３０および第４の誘電性材料３４０は、メモリ構造３００を製造する方法を促進することができる。例えば図７Ａ〜図７Ｅを参照して以下で説明されるように、数ある材料の中でも、とりわけ第２の誘電性材料３３０および第４の誘電性材料３４０を含むスタックを形成することができる。スタックは、複数の第１のアクセス・ラインを形成するためにエッチングすることができる。一貫性のためには、個々のエッチングは少なくとも１つの方向（例えば「Ｙ」方向）に同じ寸法であることが好ましい。したがって一貫したエッチング深さを保証するために、第４の誘電性材料３４０をスタックに含めることができる。例えば第３の誘電性材料（例えば第３の誘電性材料３３５−ａ、第３の誘電性材料３３５−ｂ）および第４の誘電性材料３４０は異なる材料であってもよい。したがってエッチング・プロセスの間、第３の誘電性材料中に（例えば「Ｙ」方向に）少なくとも１つのチャネルをエッチングすることができる。しかしながら第４の誘電性材料３４０が存在しているため、あるいは第４の誘電性材料３４０が第３の誘電性材料（例えば第３の誘電性材料３３５−ａ、第３の誘電性材料３３５−ｂ）とは異なる材料であるため、第４の誘電性材料３４０に到達するとエッチング・プロセスを終了することができる。したがって（例えば「Ｙ」方向に）一貫した寸法を有する複数の第２のアクセス・ラインの各々を形成することができる。
同様に、第２の誘電性材料３３０は、図７Ａ〜図７Ｅを参照して以下で説明されるように、メモリ構造３００を製造する方法を促進することができる。上で説明したように、数ある材料の中でも、とりわけ第２の誘電性材料３３０および第３の誘電性材料（例えば第３の誘電性材料３３５−ａ、第３の誘電性材料３３５−ｂ）を含むスタックを形成することができ、また、複数の第２のアクセス・ライン（例えば第２のアクセス・ライン３１０）を形成するためにエッチングすることができる。いくつかの例では、少なくとも１つの方向（例えば「Ｙ」方向）におけるエッチング深さは、第２のアクセス・ラインを形成することができる開口（例えばビアまたは孔）をエッチング・プロセスが劣化させ得るような深さにすることができる。例えば少なくとも１つの方向（例えば「Ｙ」方向）により大きい寸法を有する開口は、劣化をより受けやすいことがあり得る。したがって第２の誘電性材料３３０が存在することにより、エッチング・プロセスが一貫した開口をもたらし、最終的に一貫した第２のアクセス・ラインが中に形成されるよう、製造プロセスを促進することができる。
図４は、本開示の例による、水平方向のビット・ラインを含む自己選択メモリ構造４００の例を示したものである。メモリ構造４００は、それぞれ図２Ａ、図２Ｂおよび図３を参照して説明したメモリ構造２００−ａおよび２００−ｂならびに３００に関して説明した特徴の例であってもよく、あるいはこれらの特徴を含むことができる。メモリ構造４００は、第１の方向に延びている第１のアクセス・ライン、および第２の異なる方向に延びている第２のアクセス・ラインを含む三次元メモリ・アレイを含むことができる。アクセス・ラインは、アクセス・ラインの交点（例えば第１のアクセス・ライン４０５と第２のアクセス・ライン（図示せず）の交点）にメモリ・セルを含む三次元構造（例えば格子）を形成することができる。いくつかの例では、個々のメモリ・セルは自己選択材料（図示せず）を含むことができる。
自己選択メモリ構造４００は、図２Ａを参照して説明した第１のアクセス・ライン２０５および２０５−ａの例であってもよい第１のアクセス・ライン４０５および４０５−ａ、および図２Ｂを参照して説明した、それぞれメモリ・セル２２５およびメモリ・セル２２５−ａの例であってもよいメモリ・セル４２５およびメモリ・セル４２５−ａを含むことができる。また、メモリ構造４００は、図２Ａを参照して説明した第１の誘電性材料２２０の例であってもよい第１の誘電性材料４２０、図２Ａを参照して説明した第２の誘電性材料２３０の例であってもよい第２の誘電性材料４３０、図２Ａを参照して説明した第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）の例であってもよい第３の誘電性材料（例えば第３の誘電性材料４３５−ａ、第３の誘電性材料４３５−ｂ）、および図２Ａを参照して説明した第４の誘電性材料２４０の例であってもよい第４の誘電性材料４４０をも含むことができる。
また、メモリ構造４００は、第２のアクセス・ライン（例えば図２Ａを参照して説明したアクセス・ライン２１０）が形成されるチャネルの例であってもよいチャネル４４５、および第１の誘電性材料４２０が堆積されるチャネルの例であってもよいチャネル４５０をも含むことができる。いくつかの例では、第１のアクセス・ライン４０５および４０５−ａはビット・ラインと呼ぶことができる。他の例では、第２の誘電性材料４３０は保護誘電性材料４３０と呼ぶことができ、また、第４の誘電性材料４４０は絶縁誘電性材料４４０と呼ぶことができる。
いくつかの例では、メモリ構造４００は、複数のエッチングされたチャネル４４５を含むことができる。チャネル４４５は、複数の第２のアクセス・ライン（例えば図２Ａを参照して説明した第２のアクセス・ライン２１０）を中に形成することができるようにエッチングすることができる。また、メモリ構造４００は複数の第１のアクセス・ラインをも含むことができる。例えばメモリ構造４００は、第１のアクセス・ライン４０５および４０５−ａを含むことができる。チャネル４４５および第１のアクセス・ラインは異なる方向に延びることができる。いくつかの例では、チャネル４４５は第１の方向に延びることができ、また、第１のアクセス・ラインは、第１の方向に対して直角であるか、あるいは第１の方向とは異なる第２の方向に延びることができる。したがって図４に示されているように、チャネル４４５は第１の方向（例えば「Ｙ」方向）に延びることができ、また、複数の第１のアクセス・ライン（例えば第１のアクセス・ライン４０５）は、第１の方向に対して直角の第２の方向（例えば描写されている頁に入り、かつ、この頁から出ていく「Ｚ」方向）に延びることができる。したがって（第１のアクセス・ラインが形成された後の）メモリ構造４００は三次元メモリ・アレイであり得る。
チャネル４４５内に形成される第２の複数のアクセス・ラインおよび第１の複数のアクセス・ラインは、自己選択メモリ（例えば図２Ａを参照して説明した自己選択メモリ２１５）と接触することができる。上で説明したように、メモリ構造４００内に形成された複数のメモリ・セルは、それぞれ自己選択メモリ（図示せず）を含むことができる。したがって自己選択メモリ（例えば個々のメモリ・セル）は、第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインの隣りに配置することができ、あるいはこれらと接触していてもよい。言い換えると、自己選択メモリは、第１の方向（例えば「Ｙ」方向）に延びて、複数の第２のアクセス・ラインの各々と少なくとも１つの面で境界をなすことができる。複数のアクセス・ラインの各々と境界をなすことにより、自己選択メモリは連続していると呼ぶことができる。自己選択メモリは、いくつかの例では、第１の複数のアクセス・ラインと第２の複数のアクセス・ラインの個々の交点、ならびにこれらの交点間の他の位置に配置することができる。少なくとも１つのメモリ・セル（例えばメモリ・セル４２５）は、第１のアクセス・ライン４０５と第２のアクセス・ライン（図示せず）の個々の交点に配置することができる。以下で説明されるように、第１の誘電性材料４２０は、第１の複数のメモリ・セルと第２の複数のメモリ・セルの間に配置することができる。
それとは対照的に、第１の複数のアクセス・ライン（例えば第１のアクセス・ライン４０５）および第２の複数のアクセス・ライン（図示せず）は、個別の自己選択メモリ・セグメント（図示せず）と接触することができる。いくつかの例では、個別の自己選択メモリ・セグメントは複数の離散自己選択メモリ・セグメントと呼ぶことができ、また、メモリ構造４００は、少なくとも離散自己選択メモリ・セグメントの第１のサブセットおよび離散自己選択メモリ・セグメントの第２のサブセットを含むことができる。個々の自己選択メモリ・セグメントは、第１の複数のアクセス・ラインのうちの１つのアクセス・ライン、および第２の複数のアクセス・ラインのうちの１つのアクセス・ラインに隣接していても、あるいはこれらと接触していてもよい。言い換えると、自己選択メモリ・セグメントは第１の方向（例えば「Ｙ」方向）に延びることができ、また、（例えば「Ｙ」方向に）第１のアクセス・ライン（例えば第１のアクセス・ライン４０５）と同様の寸法を有することができる。したがって少なくとも１つの自己選択メモリ・セグメントは、アクセス・ラインの個々の交点（例えば第１のアクセス・ライン３０５と第２のアクセス・ライン（図示せず）の交点）に形成することができる。したがってメモリ・セル４２５は、第１のアクセス・ライン３０５と第２のアクセス・ライン（図示せず）の交点に配置することができ、また、メモリ・セル３２５−ａは、第１のアクセス・ライン３０５−ａと第２のアクセス・ライン（図示せず）の交点に配置することができる。
いくつかの例では、アクセス・ライン４０５は、複数の第１のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン４０５−ａは、複数の第１のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。図４に示されているように、第１のアクセス・ラインは第１の誘電性材料４２０によって分離することができる。誘電性材料４２０によってアクセス・ライン４０５および４０５−ａを分離することにより、第１のアクセス・ライン４０５と第２のアクセス・ライン（図示せず）の交点に配置されたメモリ・セル４２５、および第１のアクセス・ライン４０５−ａと第２のアクセス・ライン（図示せず）の交点に配置されたメモリ・セル４２５−ａは個別にアクセスすることができる。言い換えると、誘電性材料４２０が存在することにより、第１のアクセス・ライン４０５はそれぞれの第２のアクセス・ライン（図示せず）と連通することができるが、アクセス・ライン４０５−ａとは連通することができないことが保証される。したがって一度に１つのメモリ・セルを活性化させることができる。しかしながら誘電性材料４２０の場合、単一のアクセス・ラインが第２のアクセス・ライン（図示せず）の間を延びて、複数のメモリ・セルがどの時点においても活性化されることになり得る。
追加または別法として、メモリ構造４００は、第２の誘電性材料４３０、第３の誘電性材料（例えば第３の誘電性材料４３５−ａ、第３の誘電性材料４３５−ｂ）および第４の誘電性材料４４０を含むことができる。いくつかの例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料の各々は、それぞれ同じ誘電性材料であってもよい。他の例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料の各々は、それぞれ同じ誘電性材料であってもよい。さらに他の例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料のうちの任意の２つは、それぞれ同じ誘電性材料であってもよい。いくつかの例では、第３の誘電性材料（例えば第３の誘電性材料４３５−ａ、第３の誘電性材料４３５−ｂ）は、異なる特性を有していても、あるいは有していなくてもよい複数の部分を含むことができる。
例えば第３の誘電性材料は、第１の部分（例えば第２の誘電性材料４３０および第４の誘電性材料４４０と接触している第３の誘電性材料４３５−ａ）、および第２の部分（例えば第１のアクセス・ライン４０５および４０５−ａと接触している第３の誘電性材料４３５−ｂ）を含むことができる。いくつかの例では、第３の誘電性材料４３５−ａおよび第３の誘電性材料４３５−ｂは異なる時間に形成することができる。例として、第３の誘電性材料４３５−ｂは第３の誘電性材料４３５−ａの前に形成することができる。他の例では、第３の誘電性材料４３５−ｂは第３の誘電性材料４３５−ａの後に形成することができる。上で考察したように、第１の誘電性材料４２０は、２つのアクセス・ライン（例えば第２のアクセス・ライン（図示せず））を分離して、メモリ・セルを個別に選択することができることを保証することができる。第２の誘電性材料、第３の誘電性材料および第４の誘電性材料は、メモリ構造４００の様々な部分および／または構成要素を絶縁し（例えば電気的に絶縁し）、あるいは保護することができる。
図２Ａ、図２Ｂおよび図３と比較すると、第１の誘電性材料４２０は異なる方法で堆積させることができる。例えば図２Ａ、図２Ｂおよび図３を参照して説明したように、第１の誘電性材料を含むスタックを形成することも可能であった。スタックは、引き続いてエッチングし、その結果として第１のアクセス・ラインを少なくとも１つの方向（例えば「Ｘ」方向）に分離することも可能であった。それとは対照的に、例えば図４では、第２の誘電性材料４３０、第３の誘電性材料（例えば第３の誘電性材料４３５−ａ、第３の誘電性材料４３５−ｂ）および第４の誘電性材料４４０を含むスタックを形成することができる。引き続いてスタックをエッチングしてチャネル４５０を形成することができる。次に、個々のチャネル４５０内に第１の誘電性材料４２０を堆積させて、第１のアクセス・ラインおよび第２のアクセス・ラインを電気的に絶縁することができる。例えば第１の誘電性材料４２０は、アクセス・ライン４０５をアクセス・ライン４０５−ａから絶縁することができる。いくつかの例では、チャネル４４５および４５０の各々は、異なる寸法を少なくとも１つの方向（例えば「Ｘ」方向）に有することができる。例えばチャネル４４５の各々は、チャネル４５０の各々より広くすることができる。チャネル４４５および／またはチャネル４５０の幅は変更が可能である。例えばチャネル４４５はチャネル４５０より実質的に広くすることができる。他の例では、チャネル４５０はチャネル４４５より実質的に広くすることができる。任意の例では、チャネル４４５およびチャネル４５０の幅は、第１の誘電性材料４２０がチャネル４５０を充填し、チャネル４４５を充填しないような幅にすることができる。
第２の誘電性材料、第３の誘電性材料および第４の誘電性材料は、メモリ構造４００の様々な部分および／または構成要素を絶縁し（例えば電気的に絶縁し）、あるいは保護することができる。したがって第１の誘電性材料４２０および第３の誘電性材料４３５−ｂは、２つ以上の第１のアクセス・ラインを電気的に絶縁することができる（例えば第１のアクセス・ライン４０５を第１のアクセス・ライン４０５−ａから絶縁することができる）。上で説明したように、第１の誘電性材料４２０は、第１のアクセス・ラインの各々を１つの方向（例えば「Ｘ」方向）に絶縁することができる。第３の誘電性材料は、第１のアクセス・ラインの各々を異なる方向（例えば「Ｙ」方向）に絶縁することができる。したがって第１の誘電性材料４２０および第３の誘電性材料４３５−ｂの組合せは、共に動作して、第１のアクセス・ラインの各々が互いに電気的に絶縁されることを保証することができる。
第２の誘電性材料４３０および第４の誘電性材料４４０は、メモリ構造４００を製造する方法を促進することができる。例えば図７Ａ〜図７Ｅを参照して以下で説明されるように、数ある材料の中でも、とりわけ第２の誘電性材料４３０および第４の誘電性材料４４０を含むスタックを形成することができる。スタックは、複数の第１のアクセス・ラインを形成するためにエッチングすることができる。一貫性のためには、個々のエッチングは少なくとも１つの方向（例えば「Ｙ」方向）に同じ寸法であることが好ましい。したがって一貫したエッチング深さを保証するために、第４の誘電性材料４４０をスタックに含めることができる。例えば第３の誘電性材料（例えば第３の誘電性材料４３５−ａ、第３の誘電性材料４３５−ｂ）および第４の誘電性材料４４０は異なる材料であってもよい。したがってエッチング・プロセスの間、第３の誘電性材料を介して（例えば「Ｙ」方向に）少なくとも１つのチャネルをエッチングすることができる。しかしながら第４の誘電性材料４４０が存在しているため、あるいは第４の誘電性材料４４０が第３の誘電性材料（例えば第３の誘電性材料４３５−ａ、第３の誘電性材料４３５−ｂ）とは異なる材料であるため、第４の誘電性材料４４０に到達するとエッチング・プロセスを終了することができる。したがって（例えば「Ｙ」方向に）一貫した寸法を有する複数の第２のアクセス・ラインの各々を形成することができる。
同様に、第２の誘電性材料４３０は、図７Ａ〜図７Ｅを参照して以下で説明されるように、メモリ構造４００を製造する方法を促進することができる。上で説明したように、数ある材料の中でも、とりわけ第２の誘電性材料４３０および第３の誘電性材料（例えば第３の誘電性材料４３５−ａ、第３の誘電性材料４３５−ｂ）を含むスタックを形成することができ、また、複数の第２のアクセス・ライン（図示せず）を形成するためにエッチングすることができる。いくつかの例では、少なくとも１つの方向（例えば「Ｙ」方向）におけるエッチング深さは、第２のアクセス・ラインを形成することができる開口（例えばビアまたは孔）をエッチング・プロセスが劣化させ得るような深さにすることができる。例えば少なくとも１つの方向（例えば「Ｙ」方向）により大きい寸法を有する開口は、劣化をより受けやすいことがあり得る。したがって第２の誘電性材料４３０が存在することにより、エッチング・プロセスが一貫した開口をもたらし、最終的に一貫した第２のアクセス・ラインが中に形成されるよう、製造プロセスを促進することができる。
図５は、本開示の例による、水平方向のビット・ラインを含む自己選択メモリ構造５００の例を示したものである。メモリ構造５００は、それぞれ図２Ａ、図２Ｂ、図３および図４を参照して説明したメモリ構造２００−ａおよび２００−ｂ、３００ならびに４００に関して説明した特徴の例であってもよく、あるいはこれらの特徴を含むことができる。メモリ構造５００は、第１の方向に延びている第１のアクセス・ライン、および第２の異なる方向に延びている第２のアクセス・ラインを含む三次元メモリ・アレイを含むことができる。アクセス・ラインは、アクセス・ラインの交点（例えば第１のアクセス・ライン５０５と第２のアクセス・ライン５１０の交点）にメモリ・セルを含む三次元構造（例えば格子）を形成することができる。いくつかの例では、メモリ・アレイは複数のプラグ５５０を含むことができる。
いくつかの例では、メモリ構造５００は、図２Ａを参照して説明した第１のアクセス・ライン２０５および２０５−ａの例であってもよい第１のアクセス・ライン５０５および５０５−ａ、図２Ａを参照して説明した第２のアクセス・ライン２１０および２１０−ａの例であってもよい第２のアクセス・ライン５１０および５１０−ａ、および図２Ａを参照して説明した自己選択メモリ２１５の例であってもよい自己選択材料５１５を含むことができる。他の例では、メモリ構造５００は、図２Ａを参照して説明した第１の誘電性材料２２０の例であってもよい第１の誘電性材料５２０、図２Ａを参照して説明した第２の誘電性材料２３０の例であってもよい第２の誘電性材料５３０、図２Ａを参照して説明した第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）の例であってもよい第３の誘電性材料（例えば第３の誘電性材料５３５−ａ、第３の誘電性材料５３５−ｂ）、および図２Ａを参照して説明した第４の誘電性材料２４０の例であってもよい第４の誘電性材料５４０を含むことができる。また、メモリ構造５００は、図２Ｂを参照して説明したメモリ・セル２２５および２２５−ａの例であってもよいメモリ・セル５２５およびメモリ・セル５２５−ａをも含むことができる。
また、メモリ構造５００は、１つまたは複数の第２のアクセス・ライン（例えば第２のアクセス・ライン５１０）と接触している複数のプラグ５５０をも含むことができ、また、１つまたは複数の第２のアクセス・ラインは絶縁領域５４５を含むことができる。いくつかの例では、第１のアクセス・ラインはビット・ラインと呼ぶことができ、また、第２のアクセス・ラインはワード・ラインと呼ぶことができる。他の例では、第２の誘電性材料５３０は保護誘電性材料５３０と呼ぶことができ、また、第４の誘電性材料５４０は絶縁誘電性材料５４０と呼ぶことができる。
いくつかの例では、メモリ構造５００は、複数の第１のアクセス・ライン５０５および５０５−ａ、ならびに複数の第２のアクセス・ライン５１０および５１０−ａを含むことができる。第１のアクセス・ラインおよび第２のアクセス・ラインは、異なる方向（例えば直角方向、他の非平行方向）に延びることができる。例えば上で説明したように、第１のアクセス・ライン（例えば第１のアクセス・ライン５０５）は水平方向のアクセス・ラインと呼ぶことができ、水平方向に延びることができ、また、第２のアクセス・ライン（例えば第２のアクセス・ライン５１０）は垂直方向のアクセス・ラインと呼ぶことができ、垂直方向に延びることができる。いくつかの例では、第１のアクセス・ラインは第１の方向に延びることができ、また、第２のアクセス・ラインは、第１の方向とは異なる（例えば第１の方向に対して直角の）第２の方向に延びることができる。したがって図５に描写されているように、複数の第１のアクセス・ラインは第１の方向（例えば描写されている頁に入り、かつ、この頁から出ていく「Ｚ」方向）に延びることができ、また、第２の複数のアクセス・ラインは、第１の方向に対して直角の第２の方向（例えば「Ｙ」方向）に延びることができる。したがってメモリ構造５００は、格子様の構造を形成する第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインを有する三次元メモリ・アレイであってもよい。
第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインは、自己選択メモリ５１５（例えば図２Ａを参照して説明した自己選択メモリ２１５）と接触することができる。上で説明したように、メモリ構造５００内に形成された複数のメモリ・セルは、それぞれ自己選択メモリ５１５を含むことができる。したがって自己選択メモリ（例えば個々のメモリ・セル）は、第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインの隣りに配置することができる。言い換えると、自己選択メモリ５１５は第１の方向（例えば「Ｙ」方向）に延びて、複数の第２のアクセス・ラインの各々と少なくとも１つの面で境界をなすことができる。複数のアクセス・ラインの各々と境界をなすことにより、自己選択メモリ５１５は連続していると呼ぶことができる。自己選択メモリ５１５は、いくつかの例では、第１の複数のアクセス・ラインと第２の複数のアクセス・ラインの個々の交点、ならびにこれらの交点間の他の位置に配置することができる。少なくとも１つのメモリ・セル（例えばメモリ・セル５２５）は、第１のアクセス・ライン５０５と第２のアクセス・ライン５１０の個々の交点に配置することができる。以下で説明されるように、第１の誘電性材料５２０は、第１の複数のメモリ・セルと第２の複数のメモリ・セルの間に配置することができる。
他の例では、第１の複数のアクセス・ライン（例えば第１のアクセス・ライン５０５）および第２の複数のアクセス・ライン（第２のアクセス・ライン５１０）は、個別の自己選択メモリ・セグメント（図示せず）と接触することができる。いくつかの例では、個別の自己選択メモリ・セグメントは複数の離散自己選択メモリ・セグメントと呼ぶことができ、また、メモリ構造５００は、少なくとも離散自己選択メモリ・セグメントの第１のサブセットおよび離散自己選択メモリ・セグメントの第２のサブセットを含むことができる。個々の自己選択メモリ・セグメントは、第１の複数のアクセス・ラインのうちの１つのアクセス・ライン、および第２の複数のアクセス・ラインのうちの１つのアクセス・ラインに隣接していても、あるいはこれらと接触していてもよい。言い換えると、自己選択メモリ・セグメントは第１の方向（例えば「Ｙ」方向）に延びることができ、また、（例えば「Ｙ」方向に）第１のアクセス・ライン（例えば第１のアクセス・ライン５０５）と同様の寸法を有することができる。したがって少なくとも１つの自己選択メモリ・セグメントは、アクセス・ラインの個々の交点（例えば第１のアクセス・ライン５０５と第２のアクセス・ライン５１０の交点）に形成することができる。したがってメモリ・セル５２５は、第１のアクセス・ライン５０５と第２のアクセス・ライン５１０の交点に配置することができ、また、メモリ・セル５２５−ａは、第１のアクセス・ライン５０５−ａと第２のアクセス・ライン５１０−ａの交点に配置することができる。
いくつかの例では、アクセス・ライン５１０は、複数の第２のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン５１０−ａは、複数の第２のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。いくつかの例では、複数の第２のアクセス・ラインは少なくとも１つの方向に分路することができる。他の例では、アクセス・ライン５０５および５０５−ａの各々は第１のアクセス・ラインと呼ぶことができる。追加または別法として、アクセス・ライン５０５は、複数の第１のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン５０５−ａは、複数の第１のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。図５に示されているように、第１のアクセス・ライン５０５および５０５−ａは第１の誘電性材料５２０によって分離することができる。誘電性材料５２０によって第１のアクセス・ライン５０５および５０５−ａを分離することにより、第２のアクセス・ライン５１０と第１のアクセス・ライン５０５の交点、および第２のアクセス・ライン５１０−ａと第１のアクセス・ライン５０５−ａの交点に配置されたメモリ・セルは個別にアクセスすることができる。言い換えると、誘電性材料５２０が存在することにより、アクセス・ライン５１０はアクセス・ライン５０５と連通することができるが、アクセス・ライン５０５−ａとは連通することができないことが保証される。したがって一度に１つのメモリ・セルを活性化させることができる。しかしながら誘電性材料５２０の場合、単一のアクセス・ラインが第２のアクセス・ライン５１０から第２のアクセス・ライン５１０−ａへ延びて、複数のメモリ・セルがどの時点においても活性化されることになり得る。
上で説明したように、メモリ・セル（例えば図２Ｂを参照して説明したメモリ・セル２２５）は、関連するワード・ラインおよびビット・ラインを活性化させることによってアクセスすることができる。したがってメモリ・セルの各々は、複数の第１のアクセス・ラインのうちの１つおよび複数の第２のアクセス・ラインのうちの１つを活性化させることによってアクセスすることができる。例えば第１のアクセス・ライン５０５と第２のアクセス・ライン５１０の交点に配置されたメモリ・セルは、第１のアクセス・ライン５０５−ａと第２のアクセス・ライン５１０−ａの交点に配置されたメモリ・セルの選択が解除されるのと同時に活性化させることができる。別法としては、例えば第１のアクセス・ライン５０５−ａと第２のアクセス・ライン５１０−ａの交点に配置されたメモリ・セルは、第１のアクセス・ライン５０５と第２のアクセス・ライン５１０の交点に配置されたメモリ・セルの選択が解除されるのと同時に活性化させることができる。メモリ・セル間に配置された第１の誘電性材料５２０が存在することにより、（例えばアクセス・ライン５０５−ａとアクセス・ライン５１０−ａの交点における）第２のメモリ・セル５２５−ａの選択が解除されるのと同時に（例えばアクセス・ライン５０５とアクセス・ライン５１０の交点における）メモリ・セル５２５にアクセスすることを可能にすることができる。
追加または別法として、個々のメモリ・セル内に自己選択メモリ５１５が存在することにより、異なるプログラム状態間のメモリ・セルの閾値電圧の差を大きくすることができる。例えば上で説明したように、印加電圧が閾値電圧未満である場合、メモリ素子が非結晶（例えばリセット）状態であれば電流は流れ得ず、メモリ素子が結晶（例えばセット）状態であれば、メモリ素子は異なる閾値電圧を有することができ、したがって印加電圧に応答して電流が流れ得る。したがって個々のメモリ・セルは、極性が異なるプログラミング・パルスをそれぞれのメモリ・セルに印加することによってアクセスすることができる。
いくつかの例では、絶縁領域５４５、少なくとも１つのプラグ５５０または両方は、別のメモリ・セル（例えばメモリ・セル５２５−ａ）の選択が解除されている間、メモリ・セル５２５の活性化を容易にすることができ、あるいは促進することができる。絶縁領域５４５は、複数の第２のアクセス・ラインのうちの１つまたは複数の部分を絶縁することができる。いくつかの例では、これは、切断アクセス・ラインと呼ぶことができる。言い換えると、アクセス・ラインは、第１のアクセス・ラインと第２のアクセス・ラインの交点に配置されたメモリ・セルをどの時点においても活性化させることができるよう、区分化する（例えば切断または絶縁する）ことができる。例えば絶縁領域５４５のうちの１つまたは複数は、第１のアクセス・ライン５０５とアクセス・ライン５１０の交点に配置されたメモリ・セルが活性化され、一方、アクセス・ライン５０５−ａとアクセス・ライン５１０−ａの交点に配置されたメモリ・セルは選択が解除されるよう、第２のアクセス・ライン５１０の対応する部分の活性化を可能にすることができる。追加または別法として、プラグ５５０の各々は、複数の第２のアクセス・ライン５１０の各々の端部（例えば第２の端部）と接触することができる。したがって複数のプラグ５５０のうちの１つまたは複数は、アクセス・ライン５０５とアクセス・ライン５１０の交点に配置されたメモリ・セルが活性化され、一方、アクセス・ライン５０５−ａとアクセス・ライン５１０−ａの交点に配置されたメモリ・セルの選択が解除されるよう、第２のアクセス・ライン５１０の対応する部分の両端間への電流の印加を可能にすることができる。
追加または別法として、メモリ構造５００は、第２の誘電性材料５３０、第３の誘電性材料（例えば第３の誘電性材料５３５−ａ、第３の誘電性材料５３５−ｂ）および第４の誘電性材料５４０を含むことができる。いくつかの例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料の各々は、それぞれ同じ誘電性材料であってもよい。他の例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料の各々は、それぞれ同じ誘電性材料であってもよい。さらに他の例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料のうちの任意の２つは、それぞれ同じ誘電性材料であってもよい。いくつかの例では、第３の誘電性材料（例えば第３の誘電性材料５３５−ａ、第３の誘電性材料５３５−ｂ）は、異なる特性を有していても、あるいは有していなくてもよい複数の部分を含むことができる。例えば第３の誘電性材料は、第１の部分（例えば第２の誘電性材料５３０および第４の誘電性材料５４０と接触している第３の誘電性材料５３５−ａ）、および第２の部分（例えば第１のアクセス・ライン５０５および５０５−ａと接触している第３の誘電性材料５３５−ｂ）を含むことができる。
いくつかの例では、第３の誘電性材料５３５−ａおよび第３の誘電性材料５３５−ｂは異なる時間に形成することができる。例えば第３の誘電性材料５３５−ｂは第３の誘電性材料５３５−ａの前に形成することができる。他の例では、第３の誘電性材料５３５−ｂは第３の誘電性材料５３５−ａの後に形成することができる。上で考察したように、第１の誘電性材料５２０は、２つのアクセス・ライン（例えばアクセス・ライン５０５および５０５−ａ）を分離して、メモリ・セルを個別に選択することができることを保証することができる。第２の誘電性材料、第３の誘電性材料および第４の誘電性材料は、メモリ構造５００の様々な部分および／または構成要素を絶縁し（例えば電気的に絶縁し）、あるいは保護することができる。
例として、第１の誘電性材料５２０および第３の誘電性材料５３５−ｂは、第１のアクセス・ラインの各々を電気的に絶縁することができる。例えば第１の誘電性材料５２０は、第１のアクセス・ライン５０５を第１のアクセス・ライン５０５−ａから１つの方向（例えば「Ｘ」方向）に絶縁することができる。第３の誘電性材料５３５−ｂは、第２のアクセス・ライン５１０を第２のアクセス・ライン５１０−ａから同じ方向（例えば「Ｘ」方向）に絶縁することができる。他の例では、第３の誘電性材料５３５−ｂは、第１のアクセス・ライン５０５および５０５−ａのうちの１つまたは複数を追加の第１のアクセス・ライン（図示せず）から第２の方向（例えば「Ｙ」方向）に絶縁することができる。したがって第１の誘電性材料５２０および第３の誘電性材料５３５−ｂの組合せは、共に動作して、複数のアクセス・ライン（例えば第２のアクセス・ライン５１０および第２のアクセス・ライン５１０−ａ）が互いに電気的に絶縁されることを保証することができる。
第２の誘電性材料５３０および第４の誘電性材料５４０は、メモリ構造５００を製造する方法を促進することができる。例えば図７Ａ〜図７Ｅを参照して以下で説明されるように、数ある材料の中でも、とりわけ第２の誘電性材料５３０および第４の誘電性材料５４０を含むスタックを形成することができる。スタックは、複数の第１のアクセス・ラインを形成するためにエッチングすることができる。一貫性のためには、個々のエッチングは少なくとも１つの方向（例えば「Ｙ」方向）に同じ寸法であることが好ましい。したがって一貫したエッチング深さを保証するために、第４の誘電性材料５４０をスタックに含めることができる。例えば第３の誘電性材料（例えば第３の誘電性材料５３５−ａ、第３の誘電性材料５３５−ｂ）および第４の誘電性材料５４０は異なる材料であってもよい。したがってエッチング・プロセスの間、第３の誘電性材料を介して（例えば「Ｙ」方向に）少なくとも１つのチャネルをエッチングすることができる。しかしながら第４の誘電性材料５４０が存在しているため、あるいは第４の誘電性材料５４０が第３の誘電性材料（例えば第３の誘電性材料５３５−ａ、第３の誘電性材料５３５−ｂ）とは異なる材料であるため、第４の誘電性材料５４０に到達するとエッチング・プロセスを終了することができる。したがって（例えば「Ｙ」方向に）一貫した寸法を有する複数の第２のアクセス・ラインの各々を形成することができる。
同様に、第２の誘電性材料５３０は、図７Ａ〜図７Ｅを参照して以下で説明されるように、メモリ構造５００を製造する方法を促進することができる。上で説明したように、数ある材料の中でも、とりわけ第２の誘電性材料５３０および第３の誘電性材料（例えば第３の誘電性材料５３５−ａ、第３の誘電性材料５３５−ｂ）を含むスタックを形成することができ、また、複数の第２のアクセス・ライン（例えば第２のアクセス・ライン５１０）を形成するためにエッチングすることができる。いくつかの例では、少なくとも１つの方向（例えば「Ｙ」方向）におけるエッチング深さは、第２のアクセス・ラインを形成することができる開口（例えばビアまたは孔）をエッチング・プロセスが劣化させ得るような深さにすることができる。例えば少なくとも１つの方向（例えば「Ｙ」方向）により大きい寸法を有する開口は、劣化をより受けやすいことがあり得る。したがって第２の誘電性材料５３０が存在することにより、エッチング・プロセスが一貫した開口をもたらし、最終的に一貫した第２のアクセス・ラインが中に形成されるよう、製造プロセスを促進することができる。
図６は、本開示の例による、水平方向のビット・ラインを含む自己選択メモリ構造６００の例を示したものである。メモリ構造６００は、それぞれ図２Ａ、図２Ｂ、図３、図４および図５を参照して説明したメモリ構造２００−ａおよび２００−ｂ、３００、４００および５００に関して説明した特徴の例であってもよく、あるいはこれらの特徴を含むことができる。メモリ構造６００は、第１の方向に延びている第１のアクセス・ライン、および第２の異なる方向に延びている第２のアクセス・ラインを含む三次元メモリ・アレイを含むことができる。アクセス・ラインは、アクセス・ラインの交点（例えば第１のアクセス・ライン６０５と第２のアクセス・ライン６１０の交点）にメモリ・セルを含む三次元構造（例えば格子）を形成することができる。いくつかの例では、メモリ・アレイは複数のプラグ６５０を含むことができる。
いくつかの例では、メモリ構造６００は、図２Ａを参照して説明した第１のアクセス・ライン２０５および２０５−ａの例であってもよい第１のアクセス・ライン６０５および６０５−ａ、図２Ａを参照して説明した第２のアクセス・ライン２１０および２１０−ａの例であってもよい第２のアクセス・ライン６１０および６１０−ａ、および図２Ａを参照して説明した自己選択メモリ２１５の例であってもよい自己選択材料６１５を含むことができる。また、メモリ構造６００は、図２Ａを参照して説明した第１の誘電性材料２２０の例であってもよい第１の誘電性材料６２０、図２Ａを参照して説明した第２の誘電性材料２３０の例であってもよい第２の誘電性材料６３０、図２Ａを参照して説明した第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）の例であってもよい第３の誘電性材料（例えば第３の誘電性材料６３５−ａ、第３の誘電性材料６３５−ｂ）、および図２Ａを参照して説明した第４の誘電性材料２４０の例であってもよい第４の誘電性材料６４０をも含むことができる。いくつかの例では、メモリ構造６００は、図２Ｂを参照して説明したメモリ・セル２２５および２２５−ａの例であってもよいメモリ・セル６２５および６２５−ａを含むことができる。
また、メモリ構造６００は、１つまたは複数の第２のアクセス・ラインと接触している複数のプラグ６５０をも含むことができ、また、１つまたは複数の絶縁領域６４５を含むことができる。いくつかの例では、第１のアクセス・ラインはビット・ラインと呼ぶことができ、また、第２のアクセス・ラインはワード・ラインと呼ぶことができる。他の例では、第２の誘電性材料６３０は保護誘電性材料６３０と呼ぶことができ、また、第４の誘電性材料６４０は絶縁誘電性材料６４０と呼ぶことができる。
いくつかの例では、メモリ構造６００は、複数の第１のアクセス・ライン６０５および６０５−ａ、ならびに複数の第２のアクセス・ライン６１０および６１０−ａを含むことができる。第１のアクセス・ラインおよび第２のアクセス・ラインは、異なる方向（例えば直角方向、他の非平行方向）に延びることができる。例えば上で説明したように、第１のアクセス・ラインは水平方向のアクセス・ラインと呼ぶことができ、水平方向に延びることができ、また、第２のアクセス・ラインは垂直方向のアクセス・ラインと呼ぶことができ、垂直方向に延びることができる。いくつかの例では、第１のアクセス・ラインは第１の方向に延びることができ、また、第２のアクセス・ラインは、第１の方向とは異なる（例えば第１の方向に対して直角の）第２の方向に延びることができる。したがって図６に描写されているように、複数の第１のアクセス・ラインは、第１の方向（例えば描写されている頁に入り、かつ、この頁から出ていく「Ｚ」方向）に延びることができ、また、第２の複数のアクセス・ラインは、第１の方向に対して直角の第２の方向（例えば「Ｙ」方向）に延びることができる。したがってメモリ構造６００は、格子様の構造を形成する第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインを有する三次元メモリ・アレイであってもよい。
第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインは、自己選択メモリ６１５（例えば図２Ａを参照して説明した自己選択メモリ２１５）と接触することができる。上で説明したように、メモリ構造６００内に形成された複数のメモリ・セルは、それぞれ自己選択メモリ６１５を含むことができる。したがって自己選択メモリ（例えば個々のメモリ・セル）は、第１の複数のアクセス・ラインおよび第２の複数のアクセス・ラインの隣りに配置することができ、あるいはこれらと接触していてもよい。言い換えると、自己選択メモリ６１５は第１の方向（例えば「Ｙ」方向）に延びて、複数の第２のアクセス・ラインの各々と少なくとも１つの面で境界をなすことができる。複数のアクセス・ラインの各々と境界をなすことにより、自己選択メモリ６１５は連続していると呼ぶことができる。自己選択メモリ６１５は、いくつかの例では、第１の複数のアクセス・ラインと第２の複数のアクセス・ラインの個々の交点、ならびにこれらの交点間の他の位置に配置することができる。少なくとも１つのメモリ・セル（例えばメモリ・セル６２５）は、第１のアクセス・ライン６０５と第２のアクセス・ライン６１０の個々の交点に配置することができる。以下で説明されるように、第１の誘電性材料６２０は、第１の複数のメモリ・セルと第２の複数のメモリ・セルの間に配置することができる。
それとは対照的に、第１の複数のアクセス・ライン（例えば第１のアクセス・ライン６０５）および第２の複数のアクセス・ライン（例えば第２のアクセス・ライン６１０）は、個別の自己選択メモリ・セグメント（図示せず）と接触することができる。いくつかの例では、個別の自己選択メモリ・セグメントは複数の離散自己選択メモリ・セグメントと呼ぶことができ、また、メモリ構造６００は、少なくとも離散自己選択メモリ・セグメントの第１のサブセットおよび離散自己選択メモリ・セグメントの第２のサブセットを含むことができる。個々の自己選択メモリ・セグメントは、第１の複数のアクセス・ラインのうちの１つのアクセス・ライン、および第２の複数のアクセス・ラインのうちの１つのアクセス・ラインに隣接していても、あるいはこれらと接触していてもよい。言い換えると、自己選択メモリ・セグメントは第１の方向（例えば「Ｙ」方向）に延びることができ、また、（例えば「Ｙ」方向に）第１のアクセス・ライン（例えば第１のアクセス・ライン６０５）と同様の寸法を有することができる。したがって少なくとも１つの自己選択メモリ・セグメントは、アクセス・ラインの個々の交点（例えば第１のアクセス・ライン６０５と第２のアクセス・ライン６１０の交点）に形成することができる。したがってメモリ・セル６２５は、第１のアクセス・ライン６０５と第２のアクセス・ライン６１０の交点に配置することができ、また、メモリ・セル６２５−ａは、第１のアクセス・ライン６０５−ａと第２のアクセス・ライン６１０−ａの交点に配置することができる。
いくつかの例では、アクセス・ライン６１０および６１０−ａの各々は第２のアクセス・ラインと呼ぶことができる。上で説明したように、アクセス・ライン６１０は、複数の第２のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン６１０−ａは、複数の第２のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。いくつかの例では、アクセス・ライン６０５は、複数の第１のアクセス・ラインのうちの第１のアクセス・ラインと呼ぶことができ、また、アクセス・ライン６０５−ａは、複数の第１のアクセス・ラインのうちの第２のアクセス・ラインと呼ぶことができる。
図６に示されているように、いくつかの例では、第１のアクセス・ライン６０５および６０５−ａは第１の誘電性材料６２０によって分離することができる。誘電性材料６２０によって第１のアクセス・ライン６０５および６０５−ａを分離することにより、第２のアクセス・ライン６１０と第１のアクセス・ライン６０５の交点にメモリ・セル６２５を配置することができ、また、第２のアクセス・ライン６１０−ａと第１のアクセス・ライン６０５−ａの交点にメモリ・セル６２５−ａを配置することができる。メモリ・セル６２５およびメモリ・セル６２５−ａは個別にアクセスすることができる。言い換えると、誘電性材料６２０が存在することにより、アクセス・ライン６１０はアクセス・ライン６０５と連通することができるが、アクセス・ライン６０５−ａとは連通することができないことが保証される。したがって一度に１つのメモリ・セルを活性化させることができる。しかしながら誘電性材料６２０の場合、単一のアクセス・ラインが第２のアクセス・ライン６１０から第２のアクセス・ライン６１０−ａへ延びて、複数のメモリ・セルがどの時点においても活性化されることになり得る。
上で説明したように、メモリ・セル（例えば図２Ｂを参照して説明したメモリ・セル２２５）は、関連するワード・ラインおよびビット・ラインを活性化させることによってアクセスすることができる。したがってメモリ・セルの各々は、複数の第１のアクセス・ラインのうちの１つおよび複数の第２のアクセス・ラインのうちの１つを活性化させることによってアクセスすることができる。例えば第１のアクセス・ライン６０５と第２のアクセス・ライン６１０の交点に配置されたメモリ・セルは、第１のアクセス・ライン６０５−ａと第２のアクセス・ライン６１０−ａの交点に配置されたメモリ・セルの選択が解除されるのと同時に活性化させることができる。別法としては、例えば第１のアクセス・ライン６０５−ａと第２のアクセス・ライン６１０−ａの交点に配置されたメモリ・セルは、第１のアクセス・ライン６０５と第２のアクセス・ライン６１０の交点に配置されたメモリ・セルの選択が解除されるのと同時に活性化させることができる。メモリ・セル間に配置された第１の誘電性材料６２０が存在することにより、（例えばアクセス・ライン６０５−ａとアクセス・ライン６１０−ａの交点における）第２のメモリ・セル６２５−ａの選択が解除されるのと同時に（例えばアクセス・ライン６０５とアクセス・ライン６１０の交点における）メモリ・セル６２５にアクセスすることを可能にすることができる。
追加または別法として、個々のメモリ・セル内に自己選択メモリ６１５が存在することにより、異なるプログラム状態間のメモリ・セルの閾値電圧の差を大きくすることができる。例えば上で説明したように、印加電圧が閾値電圧未満である場合、メモリ素子が非結晶（例えばリセット）状態であれば電流は流れ得ず、メモリ素子が結晶（例えばセット）状態であれば、メモリ素子は異なる閾値電圧を有することができ、したがって印加電圧に応答して電流が流れ得る。したがって個々のメモリ・セルは、極性が異なるプログラミング・パルスをそれぞれのメモリ・セルに印加することによってアクセスすることができる。
いくつかの例では、絶縁領域６４５、複数のプラグ６５０または両方は、別のメモリ・セル（例えばメモリ・セル６２５−ａ）の選択が解除されている間、１つのメモリ・セル６２５の活性化を容易にすることができ、あるいは促進することができる。絶縁領域６４５は、複数の第２のアクセス・ラインのうちの１つまたは複数の部分を絶縁する（例えば第２のアクセス・ライン６１０を第２のアクセス・ライン６１０−ａから絶縁する）ことができる。いくつかの例では、これは、切断アクセス・ラインと呼ぶことができる。言い換えると、第２のアクセス・ラインは、どの時点においても１つのラインを活性化させることができるよう、区分化する（例えば切断または絶縁する）ことができる。例えば絶縁領域６４５のうちの１つまたは複数は、アクセス・ライン６０５−ａとアクセス・ライン６１０−ａの交点に配置されたメモリ・セルが活性化され、一方、アクセス・ライン６０５とアクセス・ライン６１０の交点に配置されたメモリ・セルは選択が解除されるよう、第２のアクセス・ライン６１０の対応する部分の活性化を可能にすることができる。
追加または別法として、プラグ６５０の各々は、複数の第２のアクセス・ラインの各々の端部と接触することができる。例えば第１の複数のプラグ６５０は、第２のアクセス・ラインの各々の第１の端部と接触することができ、また、第２の複数のプラグ６５０は、第２のアクセス・ラインの各々の第２の端部と接触することができる。いくつかの例では、複数の第２のアクセス・ラインの各々のゼロ個、１個または２個の端部が複数のプラグ６５０のうちの１つと接触することができる。したがって複数のプラグ６５０のうちの１つまたは複数は、アクセス・ライン６０５−ａとアクセス・ライン６１０−ａの交点に配置されたメモリ・セルが活性化され、一方、アクセス・ライン６０５とアクセス・ライン６１０の交点に配置されたメモリ・セルの選択が解除されるよう、第２のアクセス・ラインの対応する部分の両端間への電流の印加を可能にすることができる。
追加または別法として、メモリ構造６００は、第２の誘電性材料６３０、第３の誘電性材料（例えば第３の誘電性材料６３５−ａ、第３の誘電性材料６３５−ｂ）および第４の誘電性材料６４０を含むことができる。いくつかの例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料の各々は、それぞれ同じ誘電性材料であってもよい。他の例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料の各々は、それぞれ同じ誘電性材料であってもよい。さらに他の例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料のうちの任意の２つは、それぞれ同じ誘電性材料であってもよい。いくつかの例では、第３の誘電性材料（例えば第３の誘電性材料６３５−ａ、第３の誘電性材料６３５−ｂ）は、異なる特性を有していても、あるいは有していなくてもよい複数の部分を含むことができる。例えば第３の誘電性材料は、第１の部分（例えば第２の誘電性材料６３０および第４の誘電性材料６４０と接触している第３の誘電性材料６３５−ａ）、および第２の部分（例えば第１のアクセス・ライン６０５および６０５−ａと接触している第３の誘電性材料６３５−ｂ）を含むことができる。
いくつかの例では、第３の誘電性材料６３５−ａおよび第３の誘電性材料６３５−ｂは異なる時間に形成することができる。例えば第３の誘電性材料６３５−ｂは第３の誘電性材料６３５−ａの前に形成することができる。他の例では、第３の誘電性材料６３５−ｂは第３の誘電性材料６３５−ａの後に形成することができる。上で考察したように、第１の誘電性材料６２０は、２つのアクセス・ライン（例えばアクセス・ライン６０５および６０５−ａ）を分離して、メモリ・セルを個別に選択することができることを保証することができる。第２の誘電性材料、第３の誘電性材料および第４の誘電性材料は、メモリ構造６００の様々な部分および／または構成要素を絶縁し（例えば電気的に絶縁し）、あるいは保護することができる。
例として、第１の誘電性材料６２０および第３の誘電性材料６３５−ｂは、第１のアクセス・ラインの各々を電気的に絶縁することができる。例えば第１の誘電性材料６２０は、第１のアクセス・ライン６０５を第１のアクセス・ライン６０５−ａから１つの方向（例えば「Ｘ」方向）に絶縁することができる。第３の誘電性材料６３５−ｂは、第２のアクセス・ライン６１０を第２のアクセス・ライン６１０−ａから同じ方向（例えば「Ｘ」方向）に絶縁することができる。他の例では、第３の誘電性材料６３５−ｂは、第１のアクセス・ライン６０５および６０５−ａのうちの１つまたは複数を追加の第１のアクセス・ライン（図示せず）から第２の方向（例えば「Ｙ」方向）に絶縁することができる。したがって第１の誘電性材料６１０および第３の誘電性材料６３５−ｂの組合せは、共に動作して、複数のアクセス・ライン（例えば第２のアクセス・ライン６１０および第２のアクセス・ライン６１０−ａ）が互いに電気的に絶縁されることを保証することができる。
第２の誘電性材料６３０および第４の誘電性材料６４０は、メモリ構造６００を製造する方法を促進することができる。例えば図７Ａ〜図７Ｅを参照して以下で説明されるように、数ある材料の中でも、とりわけ第２の誘電性材料６３０および第４の誘電性材料６４０を含むスタックを形成することができる。スタックは、複数の第１のアクセス・ラインを形成するためにエッチングすることができる。一貫性のためには、個々のエッチングは少なくとも１つの方向（例えば「Ｙ」方向）に同じ寸法であることが好ましい。したがって一貫したエッチング深さを保証するために、第４の誘電性材料６４０をスタックに含めることができる。例えば第３の誘電性材料（例えば第３の誘電性材料６３５−ａ、第３の誘電性材料６３５−ｂ）および第４の誘電性材料６４０は異なる材料であってもよい。したがってエッチング・プロセスの間、第３の誘電性材料を介して（例えば「Ｙ」方向に）少なくとも１つのチャネルをエッチングすることができる。しかしながら第４の誘電性材料６４０が存在しているため、あるいは第４の誘電性材料６４０が第３の誘電性材料（例えば第３の誘電性材料６３５−ａ、第３の誘電性材料６３５−ｂ）とは異なる材料であるため、第４の誘電性材料６４０に到達するとエッチング・プロセスを終了することができる。したがって（例えば「Ｙ」方向に）一貫した寸法を有する複数の第２のアクセス・ラインの各々を形成することができる。
同様に、第２の誘電性材料６３０は、図７Ａ〜図７Ｅを参照して以下で説明されるように、メモリ構造６００を製造する方法を促進することができる。上で説明したように、数ある材料の中でも、とりわけ第２の誘電性材料６３０および第３の誘電性材料（例えば第３の誘電性材料６３５−ａ、第３の誘電性材料６３５−ｂ）を含むスタックを形成することができ、また、複数の第２のアクセス・ライン（例えば第２のアクセス・ライン６１０）を形成するためにエッチングすることができる。いくつかの例では、少なくとも１つの方向（例えば「Ｙ」方向）におけるエッチング深さは、第２のアクセス・ラインを形成することができる開口（例えばビアまたは孔）をエッチング・プロセスが劣化させ得るような深さにすることができる。例えば少なくとも１つの方向（例えば「Ｙ」方向）により大きい寸法を有する開口は、劣化をより受けやすいことがあり得る。したがって第２の誘電性材料６３０が存在することにより、エッチング・プロセスが一貫した開口をもたらし、最終的に一貫した第２のアクセス・ラインが中に形成されるよう、製造プロセスを促進することができる。
図７Ａ〜図７Ｅは、本開示の例による、水平方向のビット・ラインを含む自己選択メモリ構造を形成する例示的方法を示したものである。図７Ａには処理ステップ７００−ａが描写されている。処理ステップ７００−ａでは、図２Ａを参照して説明した第１の誘電性材料２２０の例であってもよい第１の誘電性材料７０５、図２Ａを参照して説明した第２の誘電性材料２３０の例であってもよい第２の誘電性材料７２０、および図２Ａを参照して説明した第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）の例であってもよい第３の誘電性材料（例えば第３の誘電性材料７１０−ａ、第３の誘電性材料７１０−ｂ）を含むスタックを形成することができる。いくつかの例では、スタックは、図２Ａを参照して説明した第４の誘電性材料２４０の例であってもよい第４の誘電性材料７１５をも含むことができる。いくつかの例では、スタックの少なくとも１つの面に複数のプラグ（例えば図５を参照して説明したプラグ５５０）を形成することができる。
図７Ｂには処理ステップ７００−ｂが描写されている。処理ステップ７００−ｂでは、第１の方向における材料の除去が生じ得る。材料を除去することにより、第１の方向（例えば「Ｙ」方向）および第２の方向（例えば「Ｚ」方向）に延びており、また、第１の誘電性材料７０５、第２の誘電性材料７２０、および第３の誘電性材料７１０−ａの少なくとも一部を通って延びることができる複数のライン（例えばトレンチ）７２５を得ることができる。いくつかの例では、複数のライン７２５は、第４の誘電性材料７１５を通っても延びることができる。いくつかの例では、複数のライン７２５は、等方性エッチング技法によって形成することができる。上で説明したように、誘電性材料７０５は、一様なライン７２５の生成を容易にするために、例えば第２の誘電性材料７２０または第３の誘電性材料（例えば第３の誘電性材料７１０−ａ、第３の誘電性材料７１０−ｂ）とは異なる材料であってもよい。いくつかの例では、処理ステップ７００−ｂは、複数の部分を有する第３の誘電性材料（例えば第３の誘電性材料７１０−ａ、第３の誘電性材料７１０−ｂ）をもたらすことができる。例えば第３の誘電性材料は、第１の部分（例えば第２の誘電性材料７２０および第４の誘電性材料７１５と接触している第３の誘電性材料７１０−ａ）、および第２の部分（例えば第１の誘電性材料７０５と接触している第３の誘電性材料７１０−ｂ）を含むことができる。いくつかの例では、第３の誘電性材料７１０−ａおよび第３の誘電性材料７１０−ｂは異なる時間に形成することができる。例えば第３の誘電性材料７１０−ｂは第３の誘電性材料７１０−ａの前に形成することができる。他の例では、第３の誘電性材料７１０−ｂは第３の誘電性材料７１０−ａの後に形成することができる。
図７Ｃには処理ステップ７００−ｃが描写されている。処理ステップ７００−ｃでは、第２の方向における材料の除去が生じ得る。材料を除去することにより、第２の方向（例えば描写されている頁に入り、かつ、この頁から出ていく「Ｚ」）に延びており、また、第１の誘電性材料７０５の少なくとも一部を通って延びることができる複数のライン７３０を得ることができる。材料のこの除去は、１つまたは複数の第１のアクセス・ライン（例えば図２Ａを参照して説明した第１のアクセス・ライン２０５）のためのプレースホルダーを形成する役割を果たすことができる。いくつかの例では、複数のライン７３０は、選択的等方性エッチング技法によって形成することができる。
図７Ｄには処理ステップ７００−ｄが描写されている。処理ステップ７００−ｄでは、複数の第１のアクセス・ライン７３５を形成することができる。いくつかの例では、第１のアクセス・ライン７３５は、導電性材料を堆積させ、引き続いてライン７２５を等方エッチングすることによって形成することができる。処理ステップ７００−ｄは、第１の誘電性材料７０５と接触している複数の第１のアクセス・ライン７３５を形成する例であってもよい。いくつかの例では、第１のアクセス・ライン７３５は、図２Ａを参照して説明した第１のアクセス・ライン２０５の例であってもよく、また、第１の誘電性材料７０５と接触することができる。追加または別法として、第１のアクセス・ラインの各々は、（例えば処理ステップ７００−ｂの間に生成された）複数のライン７２５のうちの１つと接触することができる。第１のアクセス・ライン７３５は、導電性材料から形成することができる。
図７Ｅには処理ステップ７００−ｅが描写されている。処理ステップ７００−ｅでは、自己選択材料７４０を堆積させることができる。いくつかの例では、自己選択メモリ７４０は、図２Ａを参照して説明した自己選択メモリ２１５の例であってもよい。いくつかの例では、自己選択メモリ７４０の堆積は、複数の第２のアクセス・ライン７４５の少なくとも一部と接触している複数のメモリ・セルを形成するための自己選択メモリ７４０の堆積の例であってもよく、複数の第２のアクセス・ライン７４５は自己選択メモリ７４０と接触している。したがって複数の第２のアクセス・ライン７４５は、自己選択メモリ７４０を堆積させた後に形成することができる。複数の第２のアクセス・ライン７４５は、例えばライン７２５に導電性材料を充填することによって形成することができる。導電性材料は、次に、少なくとも１つの方向（例えば「Ｚ」方向）に沿って、電気的に絶縁されたラインにパターン化することができる。このようなパターン化操作の間、導電性材料を選択的に除去して、誘電性材料（図示せず）と置き換えることができる。いくつかの例では、複数の第２のアクセス・ライン７４５は、図２Ａを参照して説明した第２のアクセス・ライン２１０の例であってもよく、また、自己選択メモリ７４０と接触することができる。追加または別法として、例えば第２のアクセス・ライン７４５のうちの１つまたは複数の部分をエッチングして、１つまたは複数の絶縁領域（例えば図５を参照して説明した絶縁領域５４５）を生成することができ、また、複数のプラグ（例えば図５を参照して説明したプラグ５５０）のうちの１つまたは複数を第２のアクセス・ライン７４５の第１の端部と接触させて形成することができる。いくつかの例では、絶縁領域は、導電性材料（例えば第２のアクセス・ライン７４５）を少なくとも１つの方向（例えば「Ｘ」方向）に絶縁することができる。
図８Ａ〜図８Ｅは、本開示の例による、水平方向のビット・ラインを含む自己選択メモリ構造を形成する例示的方法を示したものである。図８Ａには処理ステップ８００−ａが描写されている。処理ステップ８００−ａでは、図２Ａを参照して説明した第１の誘電性材料２２０の例であってもよい第１の誘電性材料８０５、図２Ａを参照して説明した第２の誘電性材料２３０の例であってもよい第２の誘電性材料８２０、および図２Ａを参照して説明した第３の誘電性材料（例えば第３の誘電性材料２３５−ａ、第３の誘電性材料２３５−ｂ）の例であってもよい第３の誘電性材料（例えば第３の誘電性材料８１０−ａ、第３の誘電性材料８１０−ｂ）を含むスタックを形成することができる。いくつかの例では、スタックは、図２Ａを参照して説明した第４の誘電性材料２４０の例であってもよい第４の誘電性材料８１５をも含むことができる。いくつかの例では、スタックの少なくとも１つの面に複数のプラグ（例えば図５を参照して説明したプラグ５５０）を形成することができる。
図８Ｂには処理ステップ８００−ｂが描写されている。処理ステップ８００−ｂでは、第１の方向における材料の除去が生じ得る。材料を除去することにより、第１の方向（例えば「Ｙ」方向）および第２の方向（例えば「Ｚ」方向）に延びており、また、第１の誘電性材料８０５、第２の誘電性材料８２０、および第３の誘電性材料８１０−ａの少なくとも一部を通って延びることができる複数のライン（例えばトレンチ）８２５を得ることができる。いくつかの例では、複数のライン８２５は、第４の誘電性材料８１５を通っても延びることができる。いくつかの例では、複数のライン８２５は、等方性エッチング技法によって形成することができる。上で説明したように、誘電性材料８０５は、一様なライン８２５の生成を容易にするために、例えば第２の誘電性材料８２０または第３の誘電性材料（例えば第３の誘電性材料８１０−ａ、第３の誘電性材料８１０−ｂ）とは異なる材料であってもよい。第１の方向における材料除去の後、第２の方向における材料の除去が生じ得る。材料を除去することにより、第２の方向（例えば描写されている頁に入り、かつ、この頁から出ていく「Ｚ」）に延びており、また、第１の誘電性材料８０５の少なくとも一部を通って延びることができる複数のライン８３０を得ることができる。材料のこの除去は、１つまたは複数の第１のアクセス・ライン（例えば図２Ａを参照して説明した第１のアクセス・ライン２０５）のためのプレースホルダーを形成する役割を果たすことができる。いくつかの例では、処理ステップ８００−ｂは、複数の部分を有する第３の誘電性材料をもたらすことができる。例えば第３の誘電性材料は、第１の部分（例えば第２の誘電性材料８２０および第４の誘電性材料８１５と接触している第３の誘電性材料８１０−ａ）、および第２の部分（例えば第１の誘電性材料８０５と接触している第３の誘電性材料８１０−ｂ）を含むことができる。いくつかの例では、第３の誘電性材料８１０−ａおよび第３の誘電性材料８１０−ｂは異なる時間に形成することができる。例えば第３の誘電性材料８１０−ｂは第３の誘電性材料８１０−ａの前に形成することができる。他の例では、第３の誘電性材料８１０−ｂは第３の誘電性材料８１０−ａの後に形成することができる。いくつかの例では、複数のライン８３０は、選択的等方性エッチング技法によって形成することができる。
図８Ｃには処理ステップ８００−ｃが描写されている。処理ステップ８００−ｃでは、複数の第１のアクセス・ライン８３５を形成することができる。いくつかの例では、第１のアクセス・ライン８３５は、導電性材料を堆積させ、引き続いてライン８２５を等方エッチングすることによって形成することができる。処理ステップ８００−ｃは、第１の誘電性材料８０５と接触している複数の第１のアクセス・ライン８３５を形成する例であってもよい。いくつかの例では、第１のアクセス・ライン８３５は、図２Ａを参照して説明した第１のアクセス・ライン２０５の例であってもよく、また、第１の誘電性材料８０５と接触することができる。追加または別法として、第１のアクセス・ラインの各々は、（例えば処理ステップ７００−ｂの間に生成された）複数のライン８２５のうちの１つと接触することができる。第１のアクセス・ライン８３５は、導電性材料から形成することができる。
図８Ｄには処理ステップ８００−ｄが描写されている。処理ステップ８００−ｄでは、最初に複数の離散自己選択材料セグメント８４０を堆積させることができる。いくつかの例では、自己選択メモリ・セグメント８４０は、図３を参照して説明した自己選択メモリ・セグメント３１５の例であってもよい。いくつかの例では、これは、複数の第１のアクセス・ライン８３５と結合された複数の離散自己選択メモリ・セグメント８４０を形成する例であってもよい。
図８Ｅには処理ステップ８００−ｅが描写されている。処理ステップ８００−ｅは、複数の離散自己選択メモリ・セグメント８４０の各々と結合される複数の第２のアクセス・ライン８４５の形成を描写することができる。いくつかの例では、複数の離散自己選択メモリ・セグメント８４０の各々は、複数の第２のアクセス・ライン８４５のうちの第１のアクセス・ラインの第１の面と、複数の第２のアクセス・ライン８４５のうちの第２のアクセス・ラインの第２の面の間に配置することができる。追加または別法として、例えば第２のアクセス・ライン８４５のうちの１つまたは複数の部分をエッチングして、１つまたは複数の絶縁領域（例えば図５を参照して説明した絶縁領域５４５）を生成することができ、また、複数のプラグ（例えば図５を参照して説明したプラグ５５０）のうちの１つまたは複数を第２のアクセス・ライン８４５の第１の端部と接触させて形成することができる。いくつかの例では、絶縁領域は、導電性材料（例えば第２のアクセス・ライン８４５）を少なくとも１つの方向（例えば「Ｘ」方向）に絶縁することができる。
図９は、本開示の例による、水平方向のビット・ラインを有する自己選択メモリ・アレイをサポートするデバイス９０５を含むシステム９００の図を示したものである。デバイス９０５は、例えば図２を参照して上で説明したメモリ構造２００の構成要素の例であってもよく、あるいはこれらの構成要素を含むことができる。デバイス９０５は、メモリ・コントローラ９１５、メモリ・セル９２０、基本入出力システム（ＢＩＯＳ）構成要素９２５、プロセッサ９３０、入出力コントローラ９３５および周辺構成要素９４０を含む、通信を送信および受信するための構成要素を含む、双方向音声およびデータ通信のための構成要素を含むことができる。これらの構成要素は、１つまたは複数のバス（例えばバス９１０）を介して電子連通することができる。
メモリ・コントローラ９１５は、本明細書において説明されている１つまたは複数のメモリ・セルを動作させることができる。詳細には、メモリ・コントローラ９１５は、水平方向のビット・ラインを有する自己選択メモリ・アレイをサポートするように構成することができる。場合によっては、メモリ・コントローラ９１５は、本明細書において説明されている行デコーダ、列デコーダまたは両方（図示せず）を含むことができる。
メモリ・セル９２０は、本明細書において説明されている情報を記憶することができる（すなわち論理状態の形で）。
ＢＩＯＳ構成要素９２５は、様々なハードウェア構成要素を初期化し、かつ、実行することができるファームウェアとして操作されるＢＩＯＳを含むソフトウェア構成要素である。また、ＢＩＯＳ構成要素９２５は、プロセッサと様々な他の構成要素、例えば周辺構成要素、入出力制御構成要素などとの間のデータ・フローをも管理することができる。ＢＩＯＳ構成要素９２５は、読出し専用メモリ（ＲＯＭ）、フラッシュ・メモリまたは任意の他の不揮発性メモリに記憶されたプログラムまたはソフトウェアを含むことができる。
プロセッサ９３０は、インテリジェント・ハードウェア・デバイス（例えば汎用プロセッサ、ＤＳＰ、中央演算処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラマブル・ロジック・デバイス、離散ゲートまたはトランジスタ・ロジック構成要素、離散ハードウェア構成要素、またはそれらの任意の組合せ）を含むことができる。場合によっては、プロセッサ９３０は、メモリ・コントローラを使用してメモリ・アレイを動作させるように構成することができる。他の場合には、メモリ・コントローラはプロセッサ９３０の中に統合することができる。プロセッサ９３０は、メモリに記憶されているコンピュータ可読命令を実行して、様々な機能（例えば水平方向のビット・ラインを有する自己選択メモリ・アレイをサポートする機能またはタスク）を実施するように構成することができる。
入出力コントローラ９３５は、デバイス９０５に対する入力信号および出力信号を管理することができる。また、入出力コントローラ９３５は、デバイス９０５の中に統合されない周辺機器をも管理することができる。場合によっては、入出力コントローラ９３５は、外部周辺機器に対する物理的接続またはポートを表すことができる。場合によっては、入出力コントローラ９３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、または別の知られているオペレーティング・システムなどのオペレーティング・システムを利用することができる。他の場合には、入出力コントローラ９３５は、モデム、キーボード、マウス、タッチスクリーンまたは同様のデバイスを表すことができ、あるいはこれらと対話する（ｉｎｔｅｒａｃｔ）ことができる。場合によっては、入出力コントローラ９３５は、プロセッサの一部として実施することができる。場合によっては、ユーザは、入出力コントローラ９３５を介して、あるいは入出力コントローラ９３５によって制御されるハードウェア構成要素を介してデバイス９０５と対話することができる。
周辺構成要素９４０は、このようなデバイスのための任意の入力または出力デバイス、あるいはインタフェースを含むことができる。例として、ディスク・コントローラ、音声コントローラ、グラフィックス・コントローラ、イーサネット・コントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアルまたはパラレル・ポート、あるいは周辺構成要素相互接続（ＰＣＩ）またはアクセラレーテッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺カード・スロットを含むことができる。
入力９４５は、デバイス９０５またはその構成要素に入力を提供する、デバイス９０５の外部のデバイスまたは信号を表すことができる。これは、ユーザ・インタフェース、または他のデバイスとの、もしくは他のデバイス間のインタフェースを含むことができる。場合によっては、入力９４５は入出力コントローラ９３５によって管理することができ、また、周辺構成要素９４０を介してデバイス９０５と相互作用する（ｉｎｔｅｒａｃｔ）ことができる。
また、出力９５０は、デバイス９０５またはその任意の構成要素から出力を受け取るように構成された、デバイス９０５の外部のデバイスまたは信号をも表すことができる。出力９５０の例として、ディスプレイ、音声スピーカ、印刷デバイス、別のプロセッサまたは印刷回路基板などを含むことができる。場合によっては、出力９５０は、周辺構成要素９４０を介してデバイス９０５とインタフェースする周辺素子であってもよい。場合によっては、出力９５０は入出力コントローラ９３５によって管理することができる。
デバイス９０５の構成要素は、それらの機能を実施するように設計された回路を含むことができる。これは、本明細書において説明されている機能を実施するように構成された様々な回路素子、例えば導電性ライン、トランジスタ、コンデンサ、インダクタ、抵抗、増幅器、または他の能動素子または選択されていない素子を含むことができる。デバイス９０５は、コンピュータ、サーバ、ラップトップ・コンピュータ、ノートブック・コンピュータ、タブレット・コンピュータ、携帯電話、ウェアラブル電子デバイス、パーソナル電子デバイスなどであってもよい。あるいはデバイス９０５は、このようなデバイスの一部または態様であってもよい。
図１０は、本開示の例による、水平方向のビット・ラインを有する自己選択メモリ・アレイを形成する方法１０００を示すフローチャートを示したものである。方法１０００の操作は、例えば図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して本明細書において説明されている方法によって実施することができる。
１００５で、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料を含むスタックを形成することができる。１００５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１００５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１０１０で、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料中に第１の複数のラインを形成するために、第１の方向における材料の除去が生じ得る。１０１０の操作は、本明細書において説明されている方法に従って実施することができ、また、例えば等方性エッチング技法を使用して実施することができる。特定の例では、１０１０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１０１５で、第１の誘電性材料中に第２の複数のラインを形成するために、第２の方向における材料の除去が生じ得る。１０１５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１０１５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１０２０で、第１の誘電性材料と接触している複数の第１のアクセス・ラインを形成することができる。１０２０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１０２０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１０２５で、自己選択メモリと接触している複数の第２のアクセス・ラインの少なくとも一部と接触している複数のメモリ・セルを形成するために自己選択材料の堆積が生じ得る。複数の第２のアクセス・ラインは、例えば１つまたは複数のライン（例えばトレンチ）に導電性材料を充填することによって形成することができる。導電性材料は、次に、少なくとも１つの方向（例えば「Ｚ」方向）に沿って、電気的に絶縁されたラインにパターン化することができる。このようなパターン化操作の間、導電性材料を選択的に除去して、誘電性材料と置き換えることができる。１０２５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１０２５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
図１１は、本開示の例による、水平方向のビット・ラインを有する自己選択メモリ・アレイを形成する方法１１００を示すフローチャートを示したものである。方法１１００の操作は、例えば図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して本明細書において説明されている方法によって実施することができる。
１１０５で、複数のプラグを形成することができる。複数のプラグは、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料を含むスタックを形成する（例えば１１１０）前に形成することができる。いくつかの例では、複数のプラグの各々の第１の端部は、複数の第２のアクセス・ラインの各々の第２の端部と接触することができる。１１０５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１１０５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１１１０で、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料を含むスタックを形成することができる。１１１０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１１０５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１１１５で、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料中に第１の複数のラインを形成するために、第１の方向における材料の除去が生じ得る。１１１５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１１１５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１１２０で、第１の誘電性材料中に第２の複数のラインを形成するために、第２の方向における材料の除去が生じ得る。１１２０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１１２０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１１２５で、第１の誘電性材料と接触している複数の第１のアクセス・ラインを形成することができる。１１２５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１１２５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１１３０で、自己選択メモリと接触している複数の第２のアクセス・ラインの少なくとも一部と接触している複数のメモリ・セルを形成するために自己選択材料を堆積させることができる。１１３０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１１３０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１１３５で、第１の方向における複数の第２のアクセス・ラインの少なくとも一部の除去が生じ得る。１１３５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１１３５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１１４０で、複数のプラグを形成することができる。いくつかの例では、複数のプラグの各々の第１の端部は、複数の第２のアクセス・ラインの各々の第２の端部と接触することができる。１１４０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１１４０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
いくつかの例では、形成の方法は、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料を含むスタックを形成するステップをも含むことができる。場合によっては、形成の方法は、第１の誘電性材料中に第２の複数のラインを形成するために、材料を第２の方向に除去するステップを含むことができる。形成の方法は、第１の誘電性材料と接触している複数の第１のアクセス・ラインを形成するステップを含むことができる。
いくつかの例では、形成の方法は、自己選択メモリと接触している複数の第２のアクセス・ラインの少なくとも一部と接触している複数のメモリ・セルを形成するために自己選択材料を堆積させるステップを含むことができる。いくつかの例では、自己選択メモリはカルコゲニドを含むことができる。他の例では、形成の方法は、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料中に第１の複数のラインを形成するために、材料を第１の方向に除去するステップを含むことができる。また、形成の方法は、複数の第２のアクセス・ラインの少なくとも一部を第１の方向に除去するステップをも含むことができる。
追加または別法として、例えば形成の方法は、第２の複数のプラグをスタック中に形成するステップを含むことができ、第２の複数のプラグの各々の第１の端部は、複数の第２のアクセス・ラインの各々の第１の端部と接触する。第１の複数のラインのうちの少なくとも１つは、第１の複数のラインのうちの別のラインより広い幅を含むことができる。他の場合には、第１の誘電性材料および第２の誘電性材料は同じ材料であってもよい。いくつかの例では、形成の方法は、複数のプラグをスタック中に形成するステップをも含むことができ、複数のプラグの各々の第１の端部は、複数の第２のアクセス・ラインの各々の第２の端部と接触する。他の例では、複数の第２のアクセス・ラインは、例えば１つまたは複数のライン（例えばトレンチ）に導電性材料を充填することによって形成することができる。導電性材料は、次に、少なくとも１つの方向（例えば「Ｚ」方向）に沿って、電気的に絶縁されたラインにパターン化することができる。このようなパターン化操作の間、導電性材料を選択的に除去して、誘電性材料と置き換えることができる。
図１２は、本開示の例による、水平方向のビット・ラインを有する自己選択メモリ・アレイを形成する方法１２００を示すフローチャートを示したものである。方法１２００の操作は、例えば図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して本明細書において説明されている方法によって実施することができる。
１２０５で、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料を含むスタックを形成することができる。１２０５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１２０５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１２１０で、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料中に第１の複数のラインを形成するために、第１の方向における材料の除去が生じ得る。１２１０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１２１０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１２１５で、第１の誘電性材料中に第２の複数のラインを形成するために、第２の方向における材料の除去が生じ得る。１２１５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１２１５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１２２０で、第１の誘電性材料と結合される複数の第１のアクセス・ラインを形成することができる。１２２０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１２２０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１２２５で、複数の第１のアクセス・ラインと結合される複数の離散自己選択材料セグメントを形成することができる。１２２５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１２２５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１２３０で、複数の離散自己選択メモリ・セグメントの各々と結合される複数の第２のアクセス・ラインを形成することができ、複数の離散自己選択メモリ・セグメントの各々は、複数の第２のアクセス・ラインのうちの第１のアクセス・ラインの第１の面と、複数の第２のアクセス・ラインのうちの第２のアクセス・ラインの第２の面の間に配置される。複数の第２のアクセス・ラインは、例えば１つまたは複数のライン（例えばトレンチ）に導電性材料を充填することによって形成することができる。導電性材料は、次に、少なくとも１つの方向（例えば「Ｚ」方向）に沿って、電気的に絶縁されたラインにパターン化することができる。このようなパターン化操作の間、導電性材料を選択的に除去して、誘電性材料と置き換えることができる。１２３０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１２３０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
図１３は、本開示の例による、水平方向のビット・ラインを有する自己選択メモリ・アレイを形成する方法１３００を示すフローチャートを示したものである。方法１３００の操作は、例えば図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して本明細書において説明されている方法によって実施することができる。
１３０５で、第１の複数のプラグを形成することができる。いくつかの例では、第１の複数のプラグの各々は、複数の第２のアクセス・ラインの各々の第１の面と接触することができる。１３０５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１３１０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１３１０で、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料を含むスタックを形成することができる。１３１０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１３０５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１３１５で、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料中に第１の複数のラインを形成するために、第１の方向における材料の除去が生じ得る。１３１５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１３１５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１３２０で、第１の誘電性材料中に第２の複数のラインを形成するために、第２の方向における材料の除去が生じ得る。１３２０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１３２０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１３２５で、第１の誘電性材料と結合される複数の第１のアクセス・ラインを形成することができる。１３２５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１３２５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１３３０で、複数の第１のアクセス・ラインと結合される複数の離散自己選択材料セグメントを形成することができる。１３３０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１３３０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１３３５で、複数の離散自己選択メモリ・セグメントの各々と結合される複数の第２のアクセス・ラインを形成することができる。いくつかの例では、複数の離散自己選択メモリ・セグメントの各々は、複数の第２のアクセス・ラインのうちの第１のアクセス・ラインの第１の面と、複数の第２のアクセス・ラインのうちの第２のアクセス・ラインの第２の面の間に配置することができる。１３３５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１３３５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１３４０で、複数の第２のアクセス・ラインの一部を第１の方向に除去することができる。１３４０の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１３４０の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
１３４５で、第２の複数のプラグを形成することができる。いくつかの例では、第２の複数のプラグの各々は、複数の第２のアクセス・ラインの各々の第２の端部と接触することができる。１３４５の操作は、本明細書において説明されている方法に従って実施することができる。特定の例では、１３４５の操作の態様は、図７Ａ〜図７Ｅおよび図８Ａ〜図８Ｅを参照して説明した１つまたは複数のプロセスによって実施することができる。
いくつかの例では、形成の方法は、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料を含むスタックを形成するステップを含むことができる。場合によっては、複数の離散自己選択メモリ・セグメントのうちの少なくともいくつかはカルコゲニドを含むことができる。他の例では、形成の方法は、第１の誘電性材料中に第２の複数のラインを形成するために、材料を第２の方向に除去するステップを含むことができる。また、形成の方法は、第１の誘電性材料と結合される複数の第１のアクセス・ラインを形成するステップをも含むことができる。
場合によっては、形成の方法は、複数の離散自己選択メモリ・セグメントの各々と結合される複数の第２のアクセス・ラインを形成するステップを含むことができ、複数の離散自己選択メモリ・セグメントの各々は、複数の第２のアクセス・ラインのうちの第１のアクセス・ラインの第１の面と、複数の第２のアクセス・ラインのうちの第２のアクセス・ラインの第２の面の間に配置される。場合によっては、複数の離散自己選択メモリ・セグメントのうちの少なくともいくつかはカルコゲニドを含む。追加または別法として、例えば形成の方法は、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料中に第１の複数のラインを形成するために、材料を第１の方向に除去するステップを含むことができる。場合によっては、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料は異なる材料を含む。
他の場合には、形成の方法は、第１の誘電性材料中に第２の複数のラインを形成するために、材料を第２の方向に除去するステップを含むことができる。いくつかの例では、第１の誘電性材料、第２の誘電性材料および第３の誘電性材料の各々は異なる材料を含む。他の例では、材料を第２の方向に除去した後の第１の誘電性材料の幅は、複数の第２のアクセス・ラインのうちの少なくとも１つの幅より広い。追加または別法として、形成の方法は、第１の複数のプラグおよび第２の複数のプラグをスタック中に形成するステップを含むことができ、第１の複数のプラグの各々は、複数の第２のアクセス・ラインの各々の第１の端部と接触し、また、第２の複数のプラグの各々は、複数の第２のアクセス・ラインの各々の第２の端部と接触する。場合によっては、第１の複数のラインのうちの少なくとも１つは、第１の複数のラインのうちの別のラインより広い幅を含む。場合によっては、第１の誘電性材料および第２の誘電性材料は同じ材料である。
上で説明した方法は、可能な実施態様を記述したものであること、また、操作およびステップは並べ替えることができ、さもなければ修正することができること、また、他の実施態様が可能であることに留意されたい。さらに、方法の２つ以上から例を組み合わせることができる。
本明細書において説明されている情報および信号は、任意の様々な異なる技術および技法を使用して表すことができる。例えば上記の説明全体を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、記号およびチップは、電圧、電流、電磁波、磁場または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表すことができる。いくつかの図面は、信号を単一の信号として示し得るが、信号は信号のバスを表すことができ、バスは様々なビット幅を有することができることは当業者には理解されよう。
「電子連通（ｅｌｅｃｔｒｏｎｉｃ ｃｏｍｍｕｎｉｃａｔｉｏｎ）」および「結合された」という用語は、構成要素間の電子流をサポートする構成要素間の関係を意味している。これには、構成要素間の直接接続を含むことができ、あるいは中間構成要素を含むことができる。電子連通している構成要素、あるいは互いに結合された構成要素は、（例えば通電された回路で）電子または信号を能動的に交換することができ、あるいは（例えば通電されていない回路で）電子または信号を能動的に交換しなくてもよいが、回路が通電されると、電子または信号を交換するように構成することができ、また、そのように動作させることができる。一例として、スイッチ（例えばトランジスタ）を介して物理的に接続された２つの構成要素は、スイッチの状態（すなわち開または閉）に無関係に、電子連通しているか、または結合することができる。
本明細書において使用されている「層」という用語は、幾何学的構造の層状構造またはシートを意味している。個々の層は三次元（例えば高さ、幅および深さ）を有することができ、また、表面の一部またはすべてを覆うことができる。例えば層は、２つの寸法が第３の寸法より大きい三次元構造であってもよく、例えば薄膜であってもよい。層は異なる素子、構成要素および／または材料を含むことができる。場合によっては、１つの層は２つ以上の副層から構成されていてもよい。添付の図のうちのいくつかは、三次元層のうちの二次元が例証のために描写されている。しかしながら層は実際には三次元であることが当業者には認識されよう。
本明細書において使用されているように、「実質的に」という用語は、修飾された特徴（例えば実質的にという用語によって修飾された動詞または形容詞）は絶対的である必要はないが、特徴の利点を達成するために十分に近いことを意味している。
カルコゲニド材料は、元素Ｓ、ＳｅおよびＴｅのうちの少なくとも１つを含む材料または合金であってもよい。本明細書において考察されている相変化材料はカルコゲニド材料であってもよい。カルコゲニド材料は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白金（Ｐｔ）の合金を含むことができる。例示的カルコゲニド材料および合金は、それらに限定されないが、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−ＰｄまたはＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含むことができる。本明細書において使用されているように、ハイフンでつながれた化学組成表示は、特定の化合物または合金に含まれている元素を示し、示されている元素を含むすべての化学量論を表すことが意図されている。例えばＧｅ−ＴｅはＧｅｘＴｅｙを含むことができ、ｘおよびｙは任意の正の整数であってもよい。可変抵抗材料の他の例は、２つ以上の金属、例えば遷移金属、アルカリ土類金属および／または希土類金属を含む二元金属酸化物材料または混合原子価酸化物を含むことができる。例は、メモリ・セルのメモリ素子と関連する１つまたは複数の特定の可変抵抗材料に限定されない。例えば可変抵抗材料の他の例を使用してメモリ素子を形成することができ、また、とりわけカルコゲニド材料、巨大磁気抵抗材料またはポリマー系材料を含むことができる。
本明細書において考察されている、メモリ・アレイ１００を含むデバイスは、ケイ素、ゲルマニウム、ケイ素・ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成することができる。場合によっては、基板は半導体ウェーハである。他の場合には、基板は、シリコン・オン・ガラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であってもよい。基板または基板のサブ領域の導電性は、それらに限定されないが、リン、ホウ素またはヒ素を含む様々な化学種を使用したドーピングによって制御することができる。ドーピングは、イオン注入によって、または任意の他のドーピング手段によって、基板の初期形成または成長中に実施することができる。
本明細書において考察されている１つまたは複数のトランジスタは電界効果トランジスタ（ＦＥＴ）を表すことができ、また、ソース、ドレインおよびゲートを含む３端子デバイスを含むことができる。端子は、導電性材料、例えば金属を介して他の電子素子に接続することができる。ソースおよびドレインは導電性であってもよく、また、高濃度にドープされた、例えば縮退半導体領域を含むことができる。ソースおよびドレインは、低濃度にドープされた半導体領域またはチャネルによって分離することができる。チャネルがｎタイプ（すなわち大部分の担体が電子である）場合、ＦＥＴはｎタイプＦＥＴと呼ぶことができる。チャネルがｐタイプ（すなわち大部分の担体が正孔である）場合、ＦＥＴはｐタイプＦＥＴと呼ぶことができる。チャネルは、絶縁ゲート酸化物によって蓋をすることができる。チャネルの導電性は、ゲートに電圧を印加することによって制御することができる。例えば正の電圧または負の電圧をそれぞれｎタイプＦＥＴまたはｐタイプＦＥＴに印加することにより、チャネルを導電性にすることができる。トランジスタの閾値電圧より大きいか、あるいは閾値電圧に等しい電圧がトランジスタ・ゲートに印加されると、トランジスタを「オン」すなわち「活性化させる」ことができる。トランジスタの閾値電圧未満の電圧がトランジスタ・ゲートに印加されると、トランジスタを「オフ」すなわち「非活性化させる」ことができる。
添付の図面に関連して本明細書において示されている説明は、例示的構成を記述したものであり、実施することができ、あるいは特許請求の範囲内であるすべての例を表しているわけではない。本明細書において使用されている「例示的」という用語は、「例、実例または例証して働く」ことを意味しており、「好ましい」ものでも、あるいは「他の例より有利な」ものでもない。詳細な説明は、説明されている技法の理解を提供する目的で特定の詳細を含む。しかしながらこれらの技法は、これらの特定の詳細がなくても実践することができる。いくつかの実例では、よく知られている構造およびデバイスは、説明されている例の概念を曖昧にすることを回避するために、ブロック図の形態で示されている。
添付の図では、同様の構成要素または特徴は、同じ参照符号を有することができる。さらに、同じタイプの様々な構成要素は、参照符号の後に、ダッシュおよび同様の構成要素の間を区別する第２の符号を伴うことによって区別することができる。第１の参照符号のみが本明細書において使用されている場合、説明は、第２の参照符号には無関係に同じ第１の参照符号を有する同様の構成要素のうちのいずれか１つに適用することができる。
本明細書において説明されている情報および信号は、任意の様々な異なる技術および技法を使用して表すことができる。例えば上記の説明全体を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、記号およびチップは、電圧、電流、電磁波、磁場または磁性粒子、光場または光学粒子、あるいはそれらの任意の組合せによって表すことができる。
本明細書において説明されている機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェアまたはそれらの任意の組合せの中で実施することができる。プロセッサによって実行されるソフトウェアの中で実施される場合、機能は、コンピュータ可読媒体上で１つまたは複数の命令またはコードとして記憶することができ、あるいは伝送することができる。他の例および実施態様は、本開示および添付の特許請求の範囲の範囲内である。例えばソフトウェアの性質により、上で説明した機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハード配線、またはこれらのうちのいずれかの組合せを使用して実施することができる。また、機能を実施する特徴は、機能の一部が異なる物理的位置で実施されるよう、分散されていることを含む、様々な位置に物理的に配置することができる。また、特許請求の範囲を含む本明細書において使用されているように、アイテムのリスト（例えば「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの語句が先行するアイテムのリスト）の中で使用されている「または」は、例えばＡ、ＢまたはＣのうちの少なくとも１つのリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわちＡおよびＢおよびＣ）を意味するよう、包括的リストを示している。また、本明細書において使用されているように、「基づく」という語句は、特定のセットの条件を参照するものとして解釈してはならない。例えば「条件Ａに基づく」として説明されている例示的ステップは、本開示の範囲を逸脱することなく、条件Ａおよび条件Ｂの両方に基づくことができる。言い換えると、本明細書において使用されているように、「基づく」という語句は、「少なくとも部分的に基づく」という語句と同じ方法で解釈されるべきである。
本明細書における説明は、当業者による本開示の構築または使用を可能にするために提供されたものである。本開示に対する様々な修正は、当業者には容易に明らかであり、また、本明細書において定義されている一般的な原理は、本開示の範囲を逸脱することなく他の変形形態に加えることができる。したがって本開示は、本明細書において説明されている例および設計に限定されず、本明細書において開示されている原理および新規な特徴と一貫した最も広義の範囲と一致するものとする。

Claims (33)

  1. 第１の方向に延びている複数の第１のアクセス・ラインと、
    前記第１の方向とは異なる第２の方向に延びている複数の第２のアクセス・ラインと、
    自己選択材料を含む第１の複数のメモリ・セルであって、前記複数の第２のアクセス・ラインのうちの第１のアクセス・ラインと接触している、第１の複数のメモリ・セルと、
    自己選択メモリを含む第２の複数のメモリ・セルであって、前記複数の第２のアクセス・ラインのうちの第２のアクセス・ラインと接触している、第２の複数のメモリ・セルと、
    前記第１の複数のメモリ・セルと前記第２の複数のメモリ・セルの間の誘電性材料であって、前記第１の複数のメモリ・セルおよび前記第２の複数のメモリ・セルは、前記第１のアクセス・ラインと前記第２のアクセス・ラインの間に配置される、誘電性材料と
    を含む、メモリ・デバイス。
  2. 前記複数の第２のアクセス・ラインのうちの前記第１のアクセス・ラインの第２の端部と接触しているプラグと、
    前記複数の第２のアクセス・ラインのうちの前記第２のアクセス・ラインの第２の端部と接触しているプラグであって、前記第１のアクセス・ラインは前記第２のアクセス・ラインから電気的に絶縁される、プラグと
    をさらに含む、請求項１に記載のメモリ・デバイス。
  3. 前記複数の第２のアクセス・ラインのうちの前記第１のアクセス・ラインの第１の端部と接触しているプラグと、
    前記複数の第２のアクセス・ラインのうちの前記第２のアクセス・ラインの第１の端部と接触しているプラグと
    をさらに含む、請求項２に記載のメモリ・デバイス。
  4. 前記複数の第２のアクセス・ラインは少なくとも１つの方向に分路される、請求項１に記載のメモリ・デバイス。
  5. 前記第１の複数のメモリ・セルのうちの第１のメモリ・セルと前記第１の複数のメモリ・セルのうちの第２のメモリ・セルの間に第２の誘電性材料
    をさらに含む、請求項１に記載のメモリ・デバイス。
  6. 前記誘電性材料および前記第２の誘電性材料は同じ材料である、請求項５に記載のメモリ・デバイス。
  7. 第１の誘電性材料、第２の誘電性材料および第３の誘電性材料を含むスタックを形成することと、
    前記第１の誘電性材料、前記第２の誘電性材料および前記第３の誘電性材料中に第１の複数のラインを形成するために、材料を第１の方向に除去することと、
    前記第１の誘電性材料中に第２の複数のラインを形成するために、材料を第２の方向に除去することと、
    前記第１の誘電性材料と接触している複数の第１のアクセス・ラインを形成することと、
    複数の第２のアクセス・ラインの少なくとも一部と接触している複数のメモリ・セルを形成するために自己選択材料を堆積させることであって、前記複数の第２のアクセス・ラインは自己選択メモリと接触することと
    を含む、メモリ・デバイスを形成する方法。
  8. 複数のプラグを形成することであって、前記複数のプラグの各々の第１の端部は前記複数の第２のアクセス・ラインの各々の第２の端部と接触することと、
    前記複数の第２のアクセス・ラインの少なくとも一部を前記第１の方向に除去することと
    をさらに含む、請求項７に記載の方法。
  9. 第２の複数のプラグを形成することであって、前記第２の複数のプラグの各々の第１の端部は前記複数の第２のアクセス・ラインの各々の第１の端部と接触すること
    をさらに含む、請求項８に記載の方法。
  10. 前記第１の複数のラインのうちの少なくとも１つは、前記第１の複数のラインのうちの別のラインより広い幅を含む、請求項７に記載の方法。
  11. 前記第１の誘電性材料および前記第２の誘電性材料は同じ材料である、請求項１０に記載の方法。
  12. 前記自己選択メモリはカルコゲニドを含む、請求項７に記載の方法。
  13. 第１の面および前記第１の面とは反対側の第２の面を含む第１の垂直方向のアクセス・ラインと、
    第１の自己選択材料を含む、前記第１の面と結合された第１のメモリ・セルと、
    前記第１のメモリ・セルと第２のメモリ・セルの間の誘電性材料であって、前記第２のメモリ・セルは第２の自己選択メモリを含み、また、前記第１の垂直方向のアクセス・ラインの前記第１の面とは反対側の第２の垂直方向のアクセス・ラインの第２の面と結合される、誘電性材料と
    を含む、メモリ・デバイス。
  14. 前記誘電性材料および前記第１のメモリ・セルと結合した第１の水平方向のアクセス・ラインと、
    前記誘電性材料および前記第２のメモリ・セルと結合した第２の水平方向のアクセス・ラインであって、前記第１の水平方向のアクセス・ラインは前記第１の垂直方向のアクセス・ラインと連通し、前記第２の水平方向のアクセス・ラインは前記第２の垂直方向のアクセス・ラインと連通する、第２の水平方向のアクセス・ラインと
    をさらに含む、請求項１３に記載のメモリ・デバイス。
  15. 前記第１の垂直方向のアクセス・ラインは、前記第２の垂直方向のアクセス・ラインから電気的に絶縁される、請求項１３に記載のメモリ・デバイス。
  16. 前記第１の垂直方向のアクセス・ラインおよび前記第２の垂直方向のアクセス・ラインの第２の端部と接触しているシール材であって、前記第１の垂直方向のアクセス・ラインおよび前記第２の垂直方向のアクセス・ラインは前記シール材に少なくとも部分的に基づいて互いに絶縁される、シール材
    をさらに含む、請求項１５に記載のメモリ・デバイス。
  17. 前記メモリ・デバイスは、複数の第１の離散自己選択メモリ・セグメントおよび複数の第２の離散自己選択メモリ・セグメントを含み、前記複数の第１の離散セグメントは第１の自己選択メモリを含み、前記複数の第２の離散セグメントは前記第２の自己選択メモリを含み、前記第１のメモリ・セルは前記複数の第１の離散セグメントのうちの１つを含み、前記第２のメモリ・セルは前記複数の第２の離散セグメントのうちの１つを含む、請求項１３に記載のメモリ・デバイス。
  18. 第１の自己選択メモリおよび前記第２の自己選択メモリの各々は、前記第１の垂直方向のアクセス・ラインの前記第１の面と結合した第１の複数のメモリ・セルに沿って、また、前記第２の垂直方向のアクセス・ラインの前記第２の面と結合した第２の複数のメモリ・セルに沿って連続しており、前記第１の複数のメモリ・セルおよび前記第２の複数のメモリ・セルの各々はカルコゲニドを含む、請求項１３に記載のメモリ・デバイス。
  19. 複数の垂直方向のアクセス・ラインのうちの第１の垂直方向のアクセス・ラインの第１の面と、前記複数の垂直方向のアクセス・ラインのうちの第２の垂直方向のアクセス・ラインの第２の面の間に配置された第１の複数のメモリ・セルおよび第２の複数のメモリ・セルであって、前記メモリ・セルの各々は離散自己選択材料セグメントを含む、第１の複数のメモリ・セルおよび第２の複数のメモリ・セルと、
    前記第１の複数のメモリ・セルと前記第２の複数のメモリ・セルの間の誘電性材料であって、前記第１の複数のメモリ・セルは前記第１の垂直方向のアクセス・ラインと結合され、前記第２の複数のメモリ・セルは前記第２の垂直方向のアクセス・ラインと結合される、誘電性材料と
    を含む、メモリ・デバイス。
  20. 前記第１の複数のメモリ・セルの各々と結合した第１の複数の水平方向のアクセス・ラインと、
    前記第２の複数のメモリ・セルの各々と結合した第２の複数の水平方向のアクセス・ラインと
    をさらに含む、請求項１９に記載のメモリ・デバイス。
  21. 前記複数の垂直方向のアクセス・ラインの各々の第１の端部と接触している第１の複数のプラグと、
    前記複数の垂直方向のアクセス・ラインの各々の第２の端部と接触している第２の複数のプラグであって、前記複数の垂直方向のアクセス・ラインのうちの少なくとも前記第１の垂直方向のアクセス・ラインは、前記複数の垂直方向のアクセス・ラインのうちの前記第２の垂直方向のアクセス・ラインから電気的に絶縁される、第２の複数のプラグと
    をさらに含む、請求項２０に記載のメモリ・デバイス。
  22. 前記第１の垂直方向のアクセス・ラインおよび前記第２の垂直方向のアクセス・ラインと接触している、前記誘電性材料とは異なる第２の誘電性材料
    をさらに含む、請求項２１に記載のメモリ・デバイス。
  23. 前記誘電性材料および前記第２の誘電性材料は異なる材料である、請求項２２に記載のメモリ・デバイス。
  24. 前記第２の誘電性材料は、前記誘電性材料と少なくとも第１の方向に接触している、請求項２２に記載のメモリ・デバイス。
  25. 前記誘電性材料の幅は、前記複数の垂直方向のアクセス・ラインのうちの少なくとも１つの幅より広い、請求項１９に記載のメモリ・デバイス。
  26. 離散自己選択メモリ・セグメントの各々はカルコゲニドを含む、請求項１９に記載のメモリ・デバイス。
  27. 前記第１の垂直方向のアクセス・ラインは前記第２の垂直方向のアクセス・ラインと結合される、請求項１９に記載のメモリ・デバイス。
  28. 第１の誘電性材料、第２の誘電性材料および第３の誘電性材料を含むスタックを形成することと、
    前記第１の誘電性材料、前記第２の誘電性材料および前記第３の誘電性材料中に第１の複数のラインを形成するために、材料を第１の方向に除去することと、
    前記第１の誘電性材料中に第２の複数のラインを形成するために、材料を第２の方向に除去することと、
    前記第１の誘電性材料と結合した複数の第１のアクセス・ラインを形成することと、
    前記複数の第１のアクセス・ラインと結合した複数の離散自己選択材料セグメントを形成することと、
    複数の離散自己選択メモリ・セグメントの各々と結合される複数の第２のアクセス・ラインを形成することであって、前記複数の離散自己選択メモリ・セグメントの各々は、前記複数の第２のアクセス・ラインのうちの第１のアクセス・ラインの第１の面と、前記複数の第２のアクセス・ラインのうちの第２のアクセス・ラインの第２の面の間に配置されることと
    を含む、メモリ・デバイスを形成する方法。
  29. 第１の複数のプラグおよび第２の複数のプラグを形成することであって、前記第１の複数のプラグの各々は、前記複数の第２のアクセス・ラインの各々の第１の端部と接触し、前記第２の複数のプラグの各々は、前記複数の第２のアクセス・ラインの各々の第２の端部と接触することと、
    前記複数の第２のアクセス・ラインの一部を前記第１の方向に除去することと
    をさらに含む、請求項２８に記載の方法。
  30. 前記複数の離散自己選択メモリ・セグメントの各々は、前記第１の複数のラインに隣接して形成される、請求項２８に記載の方法。
  31. 前記材料を前記第２の方向に除去することの後の前記第１の誘電性材料の幅は、前記複数の第２のアクセス・ラインのうちの少なくとも１つの幅より広い、請求項２８に記載の方法。
  32. 前記第１の誘電性材料、前記第２の誘電性材料および前記第３の誘電性材料の各々は異なる材料を含む、請求項３０に記載の方法。
  33. 前記複数の離散自己選択メモリ・セグメントのうちの少なくともいくつかはカルコゲニドを含む、請求項２８に記載の方法。
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