JP2013197254A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】メモリセル駆動電流を低減しうる半導体記憶素子装置及びその製造方法を提供する。
【解決手段】実施形態によれば、半導体記憶装置は、半導体基板１００と、前記半導体基板の表面方向に沿って配置される複数の第１配線層４０２と、前記複数の第１配線層と交差する方向に配置される複数の第２配線層４０６と、前記第１、第２配線層が交わる交点に配置される複数の抵抗変化膜４０５と有する複数のメモリセルＭＣを備えるメモリセルアレイＭＡとを具備する。前記第１配線層は、導電性ナノマテリアル１０１を含み、前記導電性ナノマテリアル１０１の一端は、前記交点おいて前記抵抗変化膜と接する。
【選択図】図５

Description

半導体記憶装置及びその製造方法に関するものである。

これまで、不揮発性メモリとして、トランジスタ構造をベースに浮遊ゲート電極を設け、その浮遊ゲート電極に蓄積された電荷量の違いによって、トランジスタ閾値を変え、それを情報として用いるメモリ素子が用いられてきた。これらデバイスは一般にシリコン基板平面上に形成されており、素子サイズの微細化を進めるにつれて蓄積できる電荷量が減少してしまい、信号のセンス感度を十分に維持できなくなる課題がある。このため素子サイズの縮小化には、浮遊ゲート電極に保持可能な電荷量という物理的な制約から、限界があると考えられている。

そこで、従来のシリコン基板平面といった二次元方向のみでなく、シリコン基板上にも素子を積層する三次元セル構造が必要と想定されている。三次元化によって、素子サイズを維持したまま、単位面積あたりの情報記録密度を上げることができるからである。

さらには、三端子が必要な従来のトランジスタ構造をベースとしたメモリセル素子ではなく、記録素子と整流素子、もしくは記録素子のみといったより簡素な二端子メモリ素子を用いることができれば、構造がより簡素化され、さらなる情報記録密度の増加を図ることができる。記録素子には、与える電界・電流・電荷で、例えば、抵抗値が変わる抵抗変化メモリ（ＲｅＲＡＭ：Resistance Random Access Memory）等を用いることが想定される。抵抗変化メモリには、抵抗変化膜部分が結晶相・アモルファス相などに変化することで導電性が変化する相変化型材料や、媒体中に形成された導電性パスが生成・消滅することで導電性が変化する導電性パス型、あるいは静電力などで可動部が機械的に移動するメカニカルスイッチ型などがある。これらの抵抗変化メモリに共通して要求される点は、安定した可逆性のある導電、非導電特性の繰り返し変化に耐え、かつ、長期間データを保持できることが必要であって、このため抵抗変化メモリ材の材質、電極、これらの界面の特性などを均一に揃えることが必要である。さらに、複数配列されたメモリセルアレイを動作させるには低消費電力化の要求に加えて、メモリセルに供給する電圧、電流を確保するため、駆動セル電流は極力少ない方が望ましい。一セル当たりの駆動電流が少ないと配線中の電圧降下が少なく、必要な電力を供給することができる。

特開２０１１−１２９６３９号公報 特開２０１０−７４１４５号公報

メモリセル駆動電流を低減しうる半導体記憶素子装置及びその製造方法を提供する。

実施形態によれば、半導体記憶装置は、半導体基板と、前記半導体基板の表面方向に沿って配置される複数の第１配線層と、前記複数の第１配線層と交差する方向に配置される複数の第２配線層と、前記第１、第２配線層が交わる交点に配置される複数の抵抗変化膜と有する複数のメモリセルを備えるメモリセルアレイとを具備する半導体記憶装置であって、前記第１配線層は、導電性ナノマテリアルを含み、前記導電性ナノマテリアルの一端は、前記交点おいて前記抵抗変化膜と接する。

第１の実施形態に係る半導体記憶装置の全体構成を示すブロック図。 図１中のメモリブロックの３次元構成を示す斜視図。 図１中のメモリセルアレイを示す等価回路図。 第１の実施形態に係る半導体記憶装置のSet, Reset, Readを示す図。 第１の実施形態に係るメモリセルアレイの断面図及び平面図。 図５中の破線で囲った部分の近傍を示す断面図。 第１の実施形態に係る半導体記憶装置の一製造工程を示す図。 第１の実施形態に係る半導体記憶装置の一製造工程を示す図。 第１の実施形態に係る半導体記憶装置の一製造工程を示す図。 第１の実施形態に係る半導体記憶装置の一製造工程を示す図。 第１の実施形態に係る半導体記憶装置の一製造工程を示す図。 第１の実施形態、参考例に係る半導体記憶装置の抵抗変化電圧と確率分布との関係を示す図。 第２の実施形態に係るメモリセルアレイの断面図及び平面図。 第２の実施形態に係る半導体記憶装置の一製造工程を示す図。 第２の実施形態に係る半導体記憶装置の一製造工程を示す図。 第２の実施形態に係る半導体記憶装置の一製造工程を示す図。 第２の実施形態に係る半導体記憶装置の一製造工程を示す図。

［参考例］
まず、下記第１、第２の実施形態と比較するために、参考例について説明する。

（参考例１）
参考例１では、抵抗変化層を基板面に対して平行に積層せずに、垂直に配置するメモリ素子アレイを備える構成を一例に挙げる。この構成を製造するためには、電極となる導電性膜、絶縁層膜を交互に積層した後で、深溝を形成し、その溝側面に露出した導電性膜を一方の電極となし、側面に抵抗変化層と、対をなす電極を埋め込んでメモリセルアレイを形成する。この結果、抵抗変化層を挟持する一対の電極層が形成される。

ここで、抵抗変化膜の一例として、金属酸化物材料がある。また成膜直後の金属酸化物は絶縁体の特性を示し電流は流れない。しかし高電圧を印加すると、導電性へと変わる。このとき具体的には絶縁耐性の低い部分に局所的に電流が流れ、発熱による状態変化やキャリア捕獲・欠陥生成などによって局所的な高導電性伝導パス（フィラメント）が形成される。この伝導パスの位置、大きさは、形成した金属酸化物の特性、例えば、膜厚、結晶性、欠陥密度やその分布、組成変化、表面凹凸などに依存する。ここで、繰り返し抵抗変化動作させるには、適したフィラメントサイズや組成があって、大きすぎる伝導パスは破滅的な絶縁破壊と等しく繰り返しの抵抗変化ができない。逆に所謂小さく不安定な伝導パスの場合には、一定の抵抗状態の維持ができずデータ保持の観点から望ましくない。したがって、抵抗変化を繰り返し行いつつ、十分なデータ保持特性を実現するには、フィラメントパスの形成を適切に制御する必要がある。

しかしながら、参考例１では、抵抗変化層が半導体基板面に対して、垂直方向に配置される。そのため、この構成では、電極面積は、積層する導電性膜の膜厚と、縦方向に貫通する電極幅の積で決定される。積層する導電性膜と縦方向に貫通する電極間に電圧を印加し電流通電を行ったとき、ある閾値電圧を越えると伝導パスが形成されるが、そのパスの大きさや位置は、前記の積で決まる電極内で不均一となり易く、電気抵抗値の制御や抵抗変化動作の安定性、データ保持特性のばらつきが増える傾向にある。そこで、以下の実施形態では、少なくとも一方の電極をカーボンナノチューブ等の微細なナノマテリアル構造体を用いることにより、実質的に微細な電極とすることで、電気抵抗変化を安定化することを提案する。

（参考例２）
参考例２では、カーボンナノチューブなどの微小サイズの伝導性材料と金属酸化物と接触させる構成を一例に挙げる。しかしながら、この構成では、カーボンナノチューブを半導体基板面に対して一方向の垂直方向に配置しており、垂直方向の電気伝導性は高いが、それに交差する方向には隣接したカーボンナノチューブ間をある接触抵抗を介して電気的に接続されているため電気伝導性が低く、配線として十分低抵抗な状態を得られない。したがって、カーボンナノチューブを電極かつ配線として用いるためには、二次元的に基板面に沿った方向に配置しカーボンナノチューブに沿った方向に電流を流すことが望ましい。

そこで、以下の実施形態では、三次元メモリセルアレイ構造において、カーボンナノチューブ等を含むナノマテリアルを半導体基板面に沿った方向に配置することにより、電極の他に配線としても同時に用いることを提案する。

ここでカーボンナノチューブの電気抵抗は低いが、これらが凝集してカーボンナノチューブ網となった場合には、カーボンナノチューブ間の接触抵抗の効果が表れる。すなわち、カーボンナノチューブ網が層状になった場合、層に対して垂直方向の電気伝導性は、多くの接点が介在するために抵抗値が高く、一方、層に対して平行、本発明においては同時に基板面に対して平行配置した場合には抵抗値が低く、配線層としても用いることができる。

以下、実施形態について図面を参照して説明する。この説明においては、半導体記憶装置及びその製造方法として、ＲｅＲＡＭを一例に挙げるが、これに限られることはない。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。

［第１の実施形態］
＜１．構成例＞
まず、第１の実施形態に係る半導体記憶装置の構成例について説明する。

１−１．全体構成例
まず、図１を用い、第１の実施形態に係る半導体記憶装置の全体構成例について説明する。
図示するように、本例に係る半導体記憶装置は、メモリブロック２０、アドレスバッファ１４−１、コマンドバッファ１４−２、ヒューズ用レジスタ１５、パワーオンリセット回路１６、制御回路１７、電圧生成回路１８、および入出力バッファ１９を備える。

メモリブロック（Memory Block）２０は、メモリセルアレイ（Memory Cell Array）ＭＡ、ロウデコーダ（Row Dec）１１、カラムデコーダ（Col Dec）１２、およびセンスアンプ（ＳＡ）１３を備える。

メモリセルアレイＭＡは、複数のビット線および複数のワード線の交差位置にマトリクス状にそれぞれ配置される複数のメモリセルを有する。また、メモリセルアレイＭＡは、後述するように半導体基板の基板面垂直方向Ｚに沿って、複数積層される三次元構造である。
ロウデコーダ１１は、ロウアドレスをデコードする。ロウデコーダ１１は、ワード線を駆動する駆動回路を備える（図示せず）。
カラムデコーダ１２は、カラムアドレスをデコードする。カラムデコーダ１２は、ビット線を駆動する駆動回路を備える（図示せず）。

センスアンプ（ＳＡ）１３は、カラムデコーダ１２により選択されるビット線に電気的に接続されたメモリセルのデータを読み出す。

アドレスバッファ１４−１は、ロウデコーダ１１およびカラムデコーダ１２に電気的に接続され、ロウアドレスおよびカラムアドレスを保持する。

コマンドバッファ１４−２は、制御回路１７に電気的に接続され、制御コマンドを保持する。

ヒューズ（Ｆｕｓｅ）用レジスタ１５は、入出力バッファ１９にデータバス線等を介して電気的に接続され、例えば、管理データ等の必要なデータを保持する。
パワーオンリセット回路１６は、この半導体記憶装置のパワーオンを検知してリセット信号を制御回路１７に出力する。
電圧生成回路１８は、ロウデコーダ１１、カラムデコーダ１２、センスアンプ１３に電気的に接続され、制御回路１７の制御に従ってこれらの回路に必要な電圧を供給する。
入出力バッファ１９は、センスアンプ１３およびヒューズ用レジスタ１５にデータバス線を介して電気的に接続され、外部のホスト装置等のデータ（Data）、アドレス（Address）、コマンド（Command）を保持する。
制御回路１７は、上記回路を制御する。例えば、制御回路１７は、上記回路を制御し、後述するSet, Reset, Read, and Sensing operation等を行う。

１−２．メモリブロックの構成例
次に、図２を用い、図１中のメモリブロック２０の３次元構成（3D Structure）について説明する。
図示すように、第１の実施形態に係るメモリブロック２０は、グローバルバス等の配線やトランジスタが形成される周辺領域２３、及びワード線コンタクト領域２５上に積層される複数層（この例では、４層）のメモリセルアレイＭＡ０〜ＭＡ３を備える。

半導体基板１００には、周辺領域２３が設けられる。周辺領域２３には、メモリブロック２０に書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。この周辺領域２３には、上記カラムデコーダ１２や、センスアンプ１３、ロウデコーダ１１等が配置されていても良い。

積層された各メモリセルアレイＭＡ０〜ＭＡ３のワード線ＷＬ及びビット線ＢＬと、半導体基板２１上に形成された周辺領域２３とを接続するために、メモリブロック２０の側面に垂直配線（ビアコンタクト）が必要になる。周辺領域２３の二辺には、ワード線コンタクト領域２５が設けられる。ワード線コンタクト領域２５には、ワード線ＷＬと制御回路等とを接続するためのワード線コンタクト２７が形成される。

ワード線ＷＬは、半導体基板１００の表面方向（ここではｘ方向）に沿って配置され、その一端がワード線コンタクト領域２５に形成されたワード線コンタクト２７を介して周辺領域２３に接続される。

ビット線ＢＬは、ワード線ＷＬと交差するように半導体基板１００の表面垂直方向（ここではｚ方向）に沿って、メモリセルアレイＭＡ０〜ＭＡ３に共通して配置され、その一端が周辺領域２３に接続される。ワード線ＷＬとビット線ＢＬとの交差位置に、メモリセルＭＣが配置される。

図示する構成では、複数のメモリセルアレイＭＡ０〜ＭＡ３が半導体基板１００に垂直な方向（ｚ方向）に積層した１つのメモリブロック２０について示している。しかしながら、更にこのような単位メモリブロック２０が、ワード線ＷＬの長手方向及びビット線ＢＬの長手方向（ｚ方向）に複数個マトリクス状に配置されていても良い。

また、ワード線コンタクト領域２５は、本例で示した構成に限られるものではない。

１−３．メモリセルアレイ（ＭＡ）の構成例
次に、図３を用い、各メモリセルアレイ（ＭＡ）の構成例について説明する。ここでは、図２で示したメモリセルアレイＭＡ０を一例に挙げる。

図示するように、メモリセルアレイＭＡ０には、複数のワード線ＷＬと複数のビット線ＢＬとの交差位置に、複数のメモリセルＭＣが配置される。本例では、ワード線ＷＬが、導電性カーボンナノマテリアルを含む材料により構成される。導電性カーボンナノマテリアルとは、例えば、シングルウォール、ダブルウォール、若しくはマルチウォールのカーボンナノチューブ、又はグラフェンのうちのいずれか一つを含む。詳細については、後述する。

メモリセルＭＣは、電気的に書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子３３により構成される。
可変抵抗素子３３の電流経路の一端は、複数のワード線ＷＬのいずれかに接続され、他端はビット線ＢＬに接続される。可変抵抗素子３３は、例えば、金属酸化物からなり、タンタル、ニオブ、タングステン、ニッケル、チタン、ジルコニウム、ハフニウム、遷移金属を含む金属酸化物、もしくはシリコン、アルミニウム等の合金から構成される。尚、メモリセルＭＣの構成は、本例に示す形態に限らない。

１−４．Set, Reset, Read動作
次に、図４を用い、本例に係るSet, Reset, Read動作について簡単に説明する。
（Set）
まず、メモリセルのデータ書き込み動作（Set）について、簡単に説明する。
データを書き込むためには、選択されたメモリセルの可変抵抗素子３３に電圧を印加し、その選択可変抵抗素子３３内に電位勾配を発生させて電流を流すことにより行う。

例えば、ワード線ＷＬの電位がビット線ＢＬの電位よりも相対的に低い状態を作る。図示するように、例えば、時間ｔsetの間、ワード線ＷＬに接地電位を与え、ビット線ＢＬに書込み電圧（Ｖset）を与える。

(Reset)
メモリセルのデータ消去動作（Reset）は、選択された可変抵抗素子３３を電流パルスによりジュール加熱して、その可変抵抗素子ＶＲにおける酸化還元反応を促進させること等により行う。

例えば、図示するように、時間ｔresetの間、ワード線ＷＬおよびビット線ＢＬの間に消去電圧（Ｖreset）を与える。

（Read）
メモリセルのデータ読み出し動作（Read）は、例えば、電圧パルスを選択された可変抵抗素子３３に印加し、そのメモリセルの抵抗によって定まる電流をセンスアンプ１３により、検出することにより行う。ここで、この電圧パルスは、可変抵抗素子３３を構成する材料が状態変化を起こさない程度の微小な振幅とすることが望ましい。そして、読み出し電圧を、ビット線ＢＬから選択メモリセルに印加し、センスアンプ１３によりそのときの電流値を測定することにより行う。
例えば、図示するように、時間ｔreadの間、読み出し電圧（Ｖread）を、ビット線ＢＬから選択メモリセル与えることにより行う。

また、上記のように、本例では、時間ｔread ＜時間ｔset＜時間ｔreset、であって、書込み電圧Ｖset＞消去電圧Ｖreset＞読み出し電圧Ｖreadの関係にある。しかしながら、これには限られず、上記の関係は、可変抵抗素子３３の材料等の必要に応じて、適宜変更することが可能である。

１−５．平面及び断面構成
次に、図５を用い、本例に係るメモリセルアレイＭＡの平面及び断面構成について説明する。
（ａ）は、メモリセルアレイＭＡの平面構造である。
図示するように、二端子素子を形成する領域が円柱状であって、絶縁性層４０３によって隔離される複数の単位メモリセルＭＣが配置される。例えば、図中で囲って示す単位メモリセルＭＣは、二端子素子を形成する領域が円柱状であって、対向電極４０６（ＢＬ）と導電層４０２（ＷＬ）との間に挟まれた抵抗変化層４０５の接点に形成される。対向電極４０６（ＢＬ）及び導電層４０２（ＷＬ）に流れる電流より形成される抵抗変化層４０５中の可変抵抗が、単位メモリセルＭＣの可変抵抗素子３３となる。

（ｂ）は、（ａ）中のＡ１−Ａ１´線におけるメモリセルアレイＭＡの断面構造である。
図示するように、半導体基板（Si-sub）１００の表面上に、導電層４０２（ＷＬ）及び絶縁層４０３が積層される。導電層４０２（ＷＬ）及び絶縁層４０３の積層中を層間絶縁膜４０１まで貫通するように、対向電極４０６および抵抗変化層４０５が配置される。例えば、図中で囲って示す単位メモリセルＭＣは、対向電極４０６（ＢＬ）と導電層４０２（ＷＬ）との間に挟まれた抵抗変化層４０５の接点に形成される。

対向電極４０６（ＢＬ）は、層間絶縁膜４０１中に設けられるコンタクトプラグ４０４を介して、上記周辺領域２３に電気的に接続される。

周辺領域２３は、層間絶縁膜１２０中に配置される配線層１２１、１２２、およびトランジスタＴＲ等が配置される。配線層１２１、１２２は、コンタクトプラグ４０４とトランジスタＴＲの電流経路とを電気的に接続する。トランジスタＴＲは、半導体基板１００上に設けられるゲート絶縁膜１１１、ゲート絶縁膜上に設けられるゲート電極１１２、ゲート電極１１２の側壁に沿って配置されるスペーサ１１３を備える。

ここで、本例では、半導体基板１００の表面に対し、電極層４０２-抵抗変化層４０５-電極層４０６の積層構造を三次元状に配置したメモリセルアレイ構造において、少なくとも一方の電極が、カーボンナノチューブ、又は、カーボンナノチューブと絶縁膜（例えば、シリコン酸化膜、絶縁性有機膜）を含むナノマテリアル材料から構成され、上記カーボンナノチューブは半導体基板１００の表面方向に沿って配置される。

本例では、半導体基板１００の表面方向に沿って配置される導電性層４０２は、カーボンナノチューブを含むナノマテリアル材料から構成される。

１−６．ナノマテリアル材料について
次に、図６を用い、本例に係る導電性層４０２が含むナノマテリアル材料の構成について説明する。ここでは、図５中の破線で囲った部分１１０の近傍を拡大して説明する。
図示するように、本例では、導電性層４０２は、複数のカーボンナノチューブ１０１と絶縁膜１０２とを備えるナノマテリアル材料から構成される。

絶縁膜１０２は、複数のカーボンナノチューブ１０１の間を埋めるように形成される。絶縁膜１０２は、例えば、本例では、シリコン酸化膜等により形成される。

ナノマテリアル材料は、微小導電体としてのカーボンナノチューブ１０１が集合した層である。各カーボンナノチューブ１０１の形状は筒状であり、その長さは例えば５００ｎｍ程度である。大部分のカーボンナノチューブ１０１が延びる方向は、ナノマテリアル集合層の下面に対して垂直な方向（上下方向）よりも、下面に対して平行な方向に近い。すなわち、カーボンナノチューブ１０１は、絶縁膜１０２中に、半導体基板１００の表面に沿ったｘ及びｙ方向に沿って配置される。そのため、図中に矢印で示すように、導電性層４０２の端面において、カーボンナノチューブ１０１と抵抗変化層４０５とは、微小な領域で点接触する構成となる。

このように、本例に係るカーボンナノチューブ１０２は、抵抗変化膜層４０５と微小な領域で点接触しており、この接触面において電気的に接続される。カーボンナノチューブ１０１の径は、例えば、約１ｎｍ程度以上のシングル、ダブル、又は多重マルチウォールもしくはこれらの混合物を有するカーボンナノチューブである。接触面において、電気的導通が取れ、フィラメントパスが形成される位置と、そのサイズを制御することができる。接触面における電流は、これらの接点のみからしか流れないので、小電流でも効率的に動作に必要な電力を供給することができる。即ち、接触点のサイズはナノチューブの太さ（径）や長さで制御できるので、フィラメントパス形成も制御でき、かつ電流経路が制限されるため、省電力化を実現することができる。

なお、カーボンナノチューブ１０１の形成は、ＣＮＴ分散液の塗布、もしくはスプレーによる形成、もしくはＣＶＤ法を用いた直接形成、もしくは抽出した後、転写させても構わない。さらに含水させた該当基板上に形成させ、再度乾燥させることで表面張力によってカーボンナノチューブ網が圧縮され密度が上がる。高密度にできれば、積層膜の膜厚を薄くすることができるので、加工が容易になる。

また、本例のようにカーボンナノチューブ間を絶縁体１０２で埋めても構わない。絶縁体１０２は、例えば、分子量が比較的小さく、疎水性であり、アンモニアに対する耐性があり、縮合反応等によって密着性を確保でき、充填にあたりＣＮＴに損傷を与えない材料であることが好ましく、例えば、シリコン（Ｓｉ）、酸素（Ｏ）、炭素（Ｃ）及び水素（Ｈ）を含むＳＯＤ（spin on dielectric：塗布絶縁材料）とすることができ、例えば、ＭＳＱ（Methylsilsesquioxane：メチルシルセスキオキサン）とすることができる。

カーボンナノチューブ１０１間に絶縁体１０２があっても、電気伝導はカーボンナノチューブ１０１とその接点で主に決まり、かつ絶縁体１０２は薄膜であれば、電気的な影響を受けにくく、電気抵抗上昇を抑えることができる。埋め込みに用いる絶縁体１０２と、メモリセルアレイＭＡに用いる絶縁層膜の材料が同一の場合、メモリセルアレイの加工時のエッチングレート差が小さく、垂直な溝、又は、ホール加工が容易になるというメリットもある。

なお、カーボンナノチューブは、シングルウォール、ダブルウォール、若しくはマルチウォールのカーボンナノチューブ、又はグラフェンのうちのいずれか一つを含んでいる。直径が細い程、接点が小さく微細化しても動作することができる。さらにカーボンナノチューブが開いたグラフェンなど導電性があって電流経路が制限できる材質であればよい。

＜２．製造方法＞
次に、第１の実施形態に係る半導体記憶装置の製造方法について説明する。

まず、図示は省略するが、半導体基板１００上に、メモリセルアレイＭＡを駆動するための上記周辺領域を含む周辺回路２３を形成する。

続いて、図７に示すように、周辺回路２３上に層間絶縁膜７０１を形成する。続いて、例えば、導電性層７０２と絶縁性層７０３の積層構造を順次形成する。積層構造は二層以上の複数の導電性層７０２と絶縁性層７０３の繰り返しからなる。ここでは、簡略化のために導電性層が三層の場合を図示している。導電性層７０２及び絶縁性層７０３の膜厚は、例えばそれぞれ２０ｎｍ程度、１０ｎｍ程度が望ましい。導電性層７０２の膜厚は、カーボンナノチューブ端面数を確保するために、絶縁性層７０３よりも厚い方がより望ましく、５ｎｍ以上が望ましい。導電性層７０２の膜厚を厚くすると、端面から露出するカーボンナノチューブ数が増え、抵抗値が減少する。一方、絶縁性層７０３の膜厚は、上下配線間のリーク電流を低く保つ程度に、５ｎｍ以上が望ましい。

導電性層７０２は、導電性カーボンナノチューブを含むナノマテリアル材料から構成されるように形成する。導電性層７０２は、導電性カーボンナノチューブとシリコン酸化物の複合膜、金属酸化物、有機物など絶縁体との複合物でも構わない。すなわちカーボンナノチューブ間の間隙や、カーボンナノチューブ内に複合膜材料が含まれていても構わない。導電性はカーボンナノチューブとこれらが接していれば保つことができるからである。

導電性層７０２は、層間絶縁膜７０１上に、例えば、ナノチューブ分散液を塗布した後に乾燥する工程や、ＣＶＤ（Chemical Vapor Deposition）法を用いてナノチューブを堆積する工程等を用いることで、カーボンナノチューブ１０１を形成する。ここで、導電性層７０２を形成する際、カーボンナノチューブ１０１を半導体基板１００の表面方向に平行配列するために、半導体基板１００上に形成したナノチューブ膜を一旦含水させた後、乾燥させる工程も有効である。

より具体的な回転塗布によって形成する場合を詳述する。まず塗布装置に装入した後、ホットプレートにより、プリベーク（塗布前熱処理）を行う。このとき、例えば、雰囲気は窒素雰囲気とし、加熱温度は２００〜３００℃とし、加熱時間は５分間とする。その後、基板温度を室温まで降下させる。

次に、スピンコート法により、カーボンナノチューブ１０１が液中に分散された分散液を基板上に塗布する。すなわち、基板を例えば毎分１０００〜２０００回転程度の回転数で回転させながら、例えば１ｃｍ^３程度の分散液を基板上に滴下し、塗り広げる。その後、分散液を乾燥させる。この塗布及び乾燥を、必要な回数だけ繰り返す。これにより、カーボンナノチューブ１０１を含む導電性層７０２が形成される。導電性層７０２においては、複数本のカーボンナノチューブ１０１が集合しており、カーボンナノチューブ１０１には隙間が形成されている。また、分散液が乾燥して厚さが減少する過程で、カーボンナノチューブ１０１が延びる方向は、水平方向、すなわち、ワード線方向に平行な方向に近づく。

次に、塗布装置のホットプレートにより、ポストベーク（塗布後熱処理）を行う。このとき、例えば、雰囲気を窒素雰囲気とし、加熱温度を２００〜３００℃とし、加熱時間を５分間とする。その後、基板温度を室温まで降下させる。

次に、スピンコート法により、絶縁膜１０２を溶質とする溶液、例えばＭＳＱ溶液を基板上に塗布する。このＭＳＱ溶液に含まれるＭＳＱの分子量は２０００程度とする。具体的には、基板を例えば毎分１０００〜２０００回転程度の回転数で回転させながら、例えば１ｃｍ^３程度の絶縁材料溶液を基板上に滴下し、塗り広げる。その後、この溶液を乾燥させる。これにより、絶縁膜１０２が層状に堆積し、堆積層が形成される。

次に、塗布装置のホットプレートを用いて、ポストベーク（塗布後熱処理）を行う。このとき、例えば、雰囲気を大気雰囲気とし、加熱温度を１００〜２００℃とする。その後、基板温度を室温まで降下させて、基板を塗布装置から取り出す。

次に、基板を縦型炉に装入し、アニール（熱処理）する。このアニール処理は、塗布後のポストベーク処理よりも、高温長時間の熱処理とする。例えば、雰囲気を窒素雰囲気とし、加熱温度を５００〜６００℃とし、加熱時間を１時間とする。これにより、カーボンナノチューブ１０１間で架橋反応が生じ、カーボンナノチューブ１０１同士が緩く結合する。また、絶縁材料２５において、ＭＳＱ分子間でＯＨ基脱水縮合反応が生じ、架橋反応が生じる。その後、基板を室温まで冷却し、縦型炉から取り出す。

このように、導電性層７０２を形成する際、後に形成される抵抗変化層４０５との接触点のサイズを制御するために、例えば、カーボンナノチューブ１０１の太さ（径）や長さ、巻き数、巻き方などのカーボンナノチューブ固有の物理的性質に加えて、回転塗布中の回転数、滴下量、熱処理温度等でも制御できる。そのため、フィラメントパス形成も制御でき、かつ電流経路が制限されるため、省電力化を実現することができる。

導電性層７０２が、カーボンナノチューブ１０１とシリコン酸化膜１０２の複合膜の場合、機械強度が高まるとともに導電性層７０２と絶縁性層７０３の密着性が高まるために製造がより容易になるという利点がある。密着性が低い場合には、膜剥がれが生じ、あるいは接触抵抗が上昇し電気的特性もばらつくためである。さらに、続くエッチング加工する際に、導電性層０７２と絶縁性層７０３とが同一母体の材料であればエッチング時に同時に加工しやすくなり、エッチングレートの調整が容易となり、形状も制御しやすい利点もある。

また、導電性カーボンナノチューブ１０１は、基板１００の表面に対してより平行な向きに配置されていることが望ましい。一本のチューブ内の電気伝導性は高いが、カーボンナノチューブ１０１が網目状にネットワークを形成した場合には、複数のチューブ間の接触抵抗が直列に加わるため、電気伝導性が低下する。しかし、基板面に対して平行に並んであれば、平行方向でのナノチューブ間の接点数は少なく、電気伝導性の低下を抑制できるためである。電気伝導性を低く保つことができれば、配線として用いても抵抗による電圧降下を防止することができる。

絶縁性層７０３は、シリコン酸化膜、シリコン窒化膜、若しくは金属酸化膜、又はこれらの化合物のいずれか一つを含むように、例えば、ＣＶＤ法等用いて、導電性膜７０２上に堆積させることにより形成する。

続いて、図８に示すように、例えば、ＲＩＥ（Reactive Ion Etching）法などの異方性エッチング技術を用いて、積層構造を分断する複数の平行配置した溝７１４を層間絶縁膜７０１の表面上まで形成する。溝７１４の形成は、例えば、絶縁性層７０３上に塗布したレジストを溝形状にパターニングし、これをマスクとして異方性エッチングすることで形成する。エッチングは、層間絶縁膜７０１に達するまで行い、導電性層７０２と絶縁性層７０３を加工する。

続いて、形成した溝７１４に、例えば、ＣＶＤ法等を用いてシリコン酸化膜等を埋め込み、表面の平坦化を行うことで、絶縁層７０４を形成する。絶縁層７０４の成膜は、ＣＶＤ法のほか、塗布法など溝７１４の内部までカバレッジよく埋める方法であればよい。

続いて、図９に示すように、セル部における絶縁層７０４に対して、層間絶縁膜７０１上の深さまで、例えば、ＲＩＥ法等の異方性エッチングを行い、ホール７２０を開口する。ホールの形状は、矩形、円形、楕円等でも構わない。ここで、図１０の左側に示すように、図９中のＢ１−Ｂ１´に沿った開口したホール７２０の断面では、導電性層７０２と絶縁性層７０３の側面が露出する。図１０の矢印で示すように、導電性層７０２の側面には、カーボンナノチューブ１０１の断面がさらに露出している。

ここで、側壁に露出したカーボンナノチューブ１０１の端面は、次に形成される抵抗変化層と接するために、エッチング時に付着した反応物を十分に除去する必要がある。そのため、希釈フッ酸、希釈塩酸等を用いて残渣物除去を行う。また、水素、アンモニア等の還元性雰囲気で熱処理することが望ましい。残渣物は主に酸化物であり、還元することでより効率的に除去することができる。さらにカーボンナノチューブ１０１の端部は窒化しておくことが望ましい。これは、酸化性雰囲気に対して、カーボンナノチューブ１０１が酸化されることを防止できるからである。

一方、非セル部における絶縁層７０４に対しては、ホール７２０が形成されない。そのため、図１０の右側に示すように、図９中のＣ１−Ｃ１´に沿った断面では、絶縁膜７０４が溝中に埋め込まれている。

続いて、図１１に示すように、セル部において、ホール７２０の側壁に沿って、例えば、ＣＶＤ法等を用いて、抵抗変化層７０５を形成する。この際、抵抗変化層７０５は、金属酸化物からなり、タンタル、ニオブ、タングステン、ニッケル、チタン、ジルコニウム、ハフニウム、遷移金属を含む金属酸化物、もしくはシリコン、アルミニウム等の合金から構成される。抵抗変化層７０５膜厚は、例えば、５ｎｍ程度であればよい。その他、スパッタ法やＣＶＤ法で成膜できるが、ホール内に成膜するためにはカバレッジよく成膜できる手法、例えばＣＶＤ法は原子層成長法などがより望ましい。

続いて、層間絶縁膜７０１中に形成されたコンタクトホール（図示せず）と接続させるために、抵抗変化層７０５の下部を、例えば、異方性エッチングを用いて開口させる。

続いて、抵抗変化膜７０５が形成されたホール７２０中に、対向電極７０６を形成して埋め込む。以上の工程により、本例に係るメモリセルアレイＭＡを製造する。対向電極７０６は、単体金属、例えば、チタン、タングステン、タンタル、アルミニウム、ポリシリコンなどや、窒化物等、導電性があれば構わない。

抵抗変化層７０５は、ホール７２０中から露出したカーボンナノチューブ１０１と、抵抗変化膜７０５となる金属酸化物を埋めた後に形成した導電性対向電極７０６により、電極７０２-抵抗変化膜７０５-電極７０６の二端子構造が形成される。導電性層７０２中のカーボンナノチューブ１０１が基板面に沿った方向に配置されているため、電極７０２-抵抗変化膜７０５界面において微細コンタクトが形成され、電流が流れるパスが制限されて駆動電流が少なくなるというメリットがある。加えて、低消費電力化が実現されるとともに、配線層２３を電流がながれる際に生じる電圧降下が低減されるので、メモリセルアレイＭＡの規模を大きくすることができる。カーボンナノチューブ１０１は、微細コンタクトを形成しつつ、配線としても用いることができるので、工程を簡略化することができる。

導電性層７０２の各層に対してそれぞれに端子を接続し、対向電極７０６を対にすることにより、それらの接点に電界を加えることができ、電界（電圧）により抵抗変化層７０５の抵抗値を変化させる。抵抗値の大小を外部センス回路により情報として読み出すことができ、かつ状態を変化させて情報を記憶することで、メモリセルＭＣとして機能させることができる。

＜３．作用効果＞
第１の実施形態に係る半導体記憶装置及びその製造方法によれば、少なくとも下記（１）乃至（２）の効果が得られる。

（１）メモリセルの駆動電流を低減し得る。
ここで、本例のように、抵抗変化素子３３を備える半導体記憶装置では、例えば、図４に示したような、Set, Reset, Read動作を行うために、電気伝導に寄与する導電パスの大きさ、長さ、組成等を制御して安定した可逆性のある導電、非導電特性の繰り返し変化をもたらす必要がある。さらに、二端子素子である抵抗変化素子３３が並列してアレイを形成することから、駆動に必要な電流値は極力少なくする必要がある。駆動電流値が多いと消費電力が増えることは勿論、配線での電圧降下が大きく、大規模なメモリ素子アレイを駆動できなくなるためである。

そこで、第１の実施形態では、半導体基板１００の表面に対し、導電性層４０２-抵抗変化層４０５-対向電極４０６の積層構造を三次元状に配置したメモリセルアレイＭＡ構造において、少なくとも一方の電極が、カーボンナノチューブ１０１、又は、カーボンナノチューブ１０１と絶縁膜（例えば、シリコン酸化膜、絶縁性有機膜）１０２を含むナノマテリアル材料から構成され、上記カーボンナノチューブ１０１は半導体基板１００の表面方向に沿って配置される。

そのため、カーボンナノチューブ１０１は、抵抗変化層４０５と微小な領域で点接触し、この接触面において電気的にそれぞれが接続される。例えば、図６中に矢印で示すように、導電性層４０２の端面において、カーボンナノチューブ１０１と抵抗変化層４０５とは、微小な領域で点接触してする構成となる。カーボンナノチューブ１０１の接触面において、抵抗変化膜層４０５との電気的導通が取れ、フィラメントパスが形成される位置と、そのサイズを制御することができる。接触面における電流は、これらの接点のみからしか流れないので、小電流でも効率的に動作に必要な電力を供給することができる。

即ち、図７において説明したように、導電性層７０２を形成する際、後に形成される抵抗変化層４０５との接触点のサイズを制御するために、例えば、カーボンナノチューブ１０１の太さ（径）や長さ、巻き数、巻き方などのカーボンナノチューブ固有の物理的性質に加えて、回転塗布中の回転数、滴下量、熱処理温度等を制御することで、フィラメントパス形成も制御できる。このように、フィラメント形成において、カーボンナノチューブ１０１のサイズ、密度を制御することができ、抵抗変化膜４０５の特性ばらつきと分離できるので、フィラメント形成の制御がしやすくなる。この結果、特性のばらつきを抑えることができる。

また、カーボンナノチューブ１０１は、基板面１００に対し平行に形成できるので、塗布やスプレー法など簡易に形成でき、金属触媒を用いることがないので不純物の少ない特性劣化の少ない素子を形成することができる。

例えば、図１２は、第１の実施形態と参考例との抵抗変化が生じる電圧の分布である。図示するように、参考例に比べ、導電性ナノマテリアルを含む電極４０２を用いる第１の実施形態では、電圧値が低減すると同時に、特性分布を狭めることができることは明らかである。

このように、本例に係る構成およびその製造方法によれば、駆動電流値を低減でき、消費電力化に対して有利である。そのため、メモリセル駆動電流を低減し得る。

加えて、電気伝導パスを制御して形成することで抵抗変化特性を安定化できる等、メリットが多い。

（２）配線での電圧降下を低減でき、メモリセルアレイの大容量化に対して有利である。

さらに、導電性層４０２は、導電性が高いカーボンナノチューブ１０１を含むため、抵抗変化層４０５との接点領域では電極となると同時に、その他の領域では配線（ワード線ＷＬ）としても兼用して機能する。そのため、上記接点領域以外の領域における配線（ＷＬ）４０２の電圧降下を低減でき、メモリセルアレイＭＡの大容量化に対して有利である。

また、導電性層４０２が電極と配線とを兼用することから、製造工程を増加、複雑にすることなくメモリセルアレイＭＡを形成することができるメリットもある。

さらに、本例のようにカーボンナノチューブ１０１の間に絶縁膜１０２を埋める構成も有効である。このように、カーボンナノチューブ１０１の間に絶縁膜１０２があっても、電気伝導はカーボンナノチューブ１０１とその接点で生じるため、電気的な影響を受けにくい。さらに、本例のように、埋め込みに用いる絶縁膜１０２と、メモリセルアレイＭＡに用いる絶縁性膜４０３との材料が同一の場合、溝７１４やホール７２０を形成する際のエッチングレート差を小さくすることができる。そのため、垂直な溝７１４を形成でき、ホール７２０加工が容易になるというメリットもある。

［第２実施形態（メモリセルアレイの平面構成のその他の一例）］
次に、第２の実施形態に係る半導体記憶装置及びその製造方法について説明する。この実施形態は、メモリセルアレイの平面構成のその他の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。

＜平面及び断面構成＞
図１３（ａ）に示すように、第２の実施形態では、半導体基板１００の表面方向において隣接する単位メモリセルＭＣを電気的に分離する層間絶縁膜５０３が円柱状である。そのため、図中で囲って示すように、２つの円柱状の層間絶縁膜５０３に挟まれる半分の領域に二端子素子３３が形成される点で、上記第１の実施形態と相違する。

ここで、上記第１の実施形態では、抵抗変化層４０５は円柱上であって、同一平面内で隣接している二つのセルは、同一の抵抗変化層４０５で構成されている。抵抗変化層４０５は絶縁性であって、導電パスは電流がもっとも流れ易い電極間距離が短い部分に形成されるため、同一の抵抗変化層であっても素子の動作上は問題がない。

さらに本例では、２つの円柱状の層間絶縁膜５０３に挟まれる半分の領域にメモリセルＭＣを配置することで、ｙ方向の隣接セル間の抵抗変化層５０５を分断し、ｙ方向の隣接セル間の距離を増大させることにより、相互干渉をより抑制することができる。

断面構成等その他の構成、動作等に関しては、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略する。

＜製造方法＞
次に、第２の実施形態に係る半導体記憶装置の製造方法について説明する。
まず、図示は省略するが、メモリセルアレイＭＡを駆動する周辺回路２３が形成された半導体基板１００上に、層間絶縁膜８０１を形成する。

続いて、図１４に示すように、導電性層８０２と絶縁性層８０３とが順次積層される積層構造を形成する。この積層構造は、二層以上の複数の導電性層８０２と絶縁性層８０３の繰り返しからなる。ここでは、簡略化のために導電性層８０３が三層の場合を図示している。

導電性層８０２は、上記と同様に、導電性カーボンナノチューブ１０１を含む層から構成されている。導電性層８０２は、導電性カーボンナノチューブ１０１とシリコン酸化物１０２の複合膜、金属酸化物、有機物など絶縁体との複合物でも構わない。すなわちカーボンナノチューブ１０１間の間隙や、カーボンナノチューブ１０１内に複合膜材料が含まれていても構わない。導電性はカーボンナノチューブ１０１とこれらが接していれば保つことができるからである。

導電性層８０２がカーボンナノチューブとシリコン酸化膜の複合膜の場合、機械強度が高まるとともに導電性層８０２と絶縁性層８０３の密着性が高まるため製造がより容易になる。密着性が低い場合には、膜剥がれが生じ、あるいは接触抵抗が上昇し電気的特性もばらつくためである。さらにエッチング加工する際に、導電性層と絶縁性層が同一母体の材料であればエッチング時に同時に加工しやすくなり、エッチングレートの調整が容易となり、形状も制御しやすい利点もある。導電性カーボンナノチューブは、基板面に対して平行な向きに配置されていることが望ましい。一本のチューブ内の電気伝導性は高いが、カーボンナノチューブが網目状にネットワークを形成した場合には、複数のチューブ間の接触抵抗が直列に加わるため、電気伝導性が低下する。しかし、基板面に対して平行に並んであれば、平行方向でのナノチューブ間の接点数は少なく、電気伝導性の低下を抑制できるためである。電気伝導性を低く保つことができれば、配線として用いても抵抗による電圧降下を防止することができる。

導電性ナノチューブ１０１の形成は、ナノチューブ分散液の塗布と乾燥や、ナノチューブのＣＶＤ堆積等を用いてもよい。さらに基板面に対し平行配列するために、基板上に形成したナノチューブ膜を一旦含水させた後、乾燥させても構わない。

絶縁性層８０３は、同様に、シリコン酸化膜、シリコン窒化膜、若しくは金属酸化膜、又はこれらの化合物のいずれか一つを含むように、例えば、ＣＶＤ法等用いて、導電性膜８０２上に堆積させることにより形成する。

続いて、図１５に示すように、例えば、ＲＩＥ法などの異方性エッチング技術を用いて、層間絶縁層８０１上まで、導電性層８０２と絶縁性層８０３との積層構造を分断する複数の平行配置した溝８１４を形成する。溝８１４の形成は、例えば、レジストパターニング技術を用いて溝形状のレジストを形成した後、これをマスク材料として異方性エッチングすることで行う。エッチングは、層間絶縁膜８０１に達するまで行い、導電性層８０２と絶縁性層８０３を加工する。溝８１４の断面では、導電性層８０２と絶縁性層８０３の側面が露出する。導電性層８０２の側面にはカーボンナノチューブの断面がさらに露出している。側壁に露出したカーボンナノチューブ端面は抵抗変化層と接するために、エッチング時に付着した反応物を十分に除去する必要がある。希釈フッ酸、希釈塩酸等を用いて残渣物除去を行う。また、水素、アンモニア等の還元性雰囲気で熱処理することが望ましい。残渣物は主に酸化物であり、還元することでより効率的に除去することができる。さらにカーボンナノチューブ１０１の端部は窒化しておくことが望ましい。これは、酸化性雰囲気に対して、カーボンナノチューブ１０１が酸化されることを防止できるからである。

続いて、図１６に示すように、溝８１４に沿って、例えば、ＣＶＤ法等を用いて、抵抗変化層８０５を形成する。さらに層間絶縁膜８０１中に形成されたコンタクトホール（図示せず）と接続するために、抵抗変化層８０５の下部を、異方性エッチング技術を用いて開口する。続いて、溝８１４内に、対向電極８０６を埋め込み形成する。抵抗変化層８０５は、金属酸化物からなり、タンタル、ニオブ、タングステン、ニッケル、チタン、ジルコニウム、ハフニウム、遷移金属を含む金属酸化物、もしくはシリコン、アルミニウム等の合金から構成される。膜厚は５ｎｍ程度であればよい。スパッタ法やＣＶＤ法で成膜できるが、ホール内に成膜するためにはカバレッジよく成膜できる手法、例えばＣＶＤ法は原子層成長法などがより望ましい。対向電極８０６は、単体金属、例えば、チタン、タングステン、タンタル、アルミニウム、ポリシリコンなどや、窒化物等、導電性があれば構わない。

続いて、非セル部において、ＲＩＥ法などの異方性エッチング技術を用いて、層間絶縁層８０１上まで、導電性層８０２と絶縁性層８０３との積層構造を貫通するホール８２０を形成する。ホールの平面形状は矩形、円形、楕円でも構わない。

続いて、開口したホール８２０内に、絶縁層８０４を埋め込み、ＣＭＰなどの平坦化プロセスを用いて、素子上面を平坦化させる。この平坦化を行うことで、溝８１４間の素子分離を行う。

その結果、図１７の左側に示すように、セル部における図１６中のＢ２−Ｂ２´に沿った断面では、同様に、導電性層８０２と絶縁性層８０３の側面が露出する。

一方、非セル部では、ホール８２０内に絶縁層８０４が埋め込まれる。そのため、図１７の右側に示すように、図１６中のＣ２−Ｃ２´に沿った断面では、円柱状の絶縁膜８０４がホール８２０中に埋め込まれている。

上記の製造工程により製造した導電性層８０２の各層に対して、同様に、それぞれに端子を接続し、対向電極８０６を対にすることにより、それらの接点に電界を加えることができ、電界（電圧）により抵抗変化層８０５の抵抗値を変化させる。抵抗値の大小を外部センス回路により情報として読み出すことができ、かつ状態を変化させて情報を記憶することができる。

その他に関しては、上記第１の実施形態と実質的に同様であるため、詳細な説明を省略する。

＜作用効果＞
上記のように、第２の実施形態に係る半導体記憶装置及びその製造方法によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。

さらに、第２の実施形態では、対向電極５０６を中心とした隣接セル間に、円柱状の層間絶縁膜５０３が配置されることにより、抵抗変化層８０５が電気的に分断される。そのため、対向電極５０６を中心とした隣接セル間の絶縁性を向上でき、抵抗変化層５０５を介したリーク電流を低く抑えることができる点で、更に有利である。

このように、必要に応じて、本例のような構成および製造方法を適用することが可能である。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１００…半導体基板、１０１…導電性ナノマテリアル、５０２…導電性層（第１配線層）、４０３、５０３…絶縁性層、４０５、５０５…抵抗変化層、４０６、５０６…対向電極（第２配線層）。

Claims (7)

1. 半導体基板と、
   前記半導体基板の表面方向に沿って配置される複数の第１配線層と、前記複数の第１配線層と交差する方向に配置される複数の第２配線層と、前記第１、第２配線層が交わる交点に配置される複数の抵抗変化膜と有する複数のメモリセルを備えるメモリセルアレイとを具備する半導体記憶装置であって、
   前記第１配線層は、導電性ナノマテリアルを含み、
   前記導電性ナノマテリアルの一端は、前記交点おいて前記抵抗変化膜と接する。
2. 前記第１配線層は、前記導電性ナノマテリアルと、前記導電性ナノマテリアルの間を絶縁する絶縁性膜との複合膜である
   請求項１に記載の半導体記憶装置。
3. 前記導電性ナノマテリアルは、シングルウォール、ダブルウォール、若しくはマルチウォールのカーボンナノチューブ、又はグラフェンのうちのいずれか一つを含む
   請求項１又は２に記載の半導体記憶装置。
4. 前記絶縁性膜は、シリコン酸化膜、シリコン窒化膜、若しくは金属酸化膜、又はこれらの化合物のいずれか一つを含む
   請求項２に記載の半導体記憶装置。
5. 半導体基板上に、層間絶縁膜を形成する工程と、
   前記層間絶縁膜上に、導電性ナノマテリアルを含む第１配線層と第１絶縁層とを交互に積層して積層膜を形成する工程と、
   前記積層膜に、前記層間絶縁膜の表面上までの溝を形成する工程と、
   前記溝の内部を第２絶縁膜で埋める工程と、
   セル部における前記第２絶縁膜に、前記前記層間絶縁膜の表面上までの穴を形成し、前記導電性ナノマテリアルの一端を露出させ工程と、
   前記穴の側壁上に抵抗変化膜を形成する工程と、
   前記抵抗変化膜上に第２配線層を形成し、前記穴の内部を埋め込む工程とを具備する
   半導体記憶装置の製造方法。
6. 半導体基板上に、層間絶縁膜を形成する工程と、
   前記層間絶縁膜上に、導電性ナノマテリアルを含む第１配線層と第１絶縁層とを交互に積層して積層膜を形成する工程と、
   前記積層膜に前記層間絶縁膜の表面上までの溝を形成し、前記導電性ナノマテリアルの一端を露出させる工程と、
   前記溝の側壁上に抵抗変化膜を形成する工程と、
   前記抵抗変化膜上に第２配線層を形成し、前記溝の内部を埋め込む工程と、
   非セル部における前記抵抗変化膜及び前記第２配線膜に、前記前記層間絶縁膜の表面上までの穴を形成する工程と、
   前記穴の内部に第２絶縁膜を埋め込み、素子分離膜を形成する工程とを具備する
   半導体記憶装置の製造方法。
7. 前記第１配線層は、前記導電性ナノマテリアルと、前記導電性ナノマテリアルの間を絶縁する絶縁性膜との複合膜である
   請求項５又は６に記載の半導体記憶装置の製造方法。

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