KR20190108752A - 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자 및 그 제조 방법 - Google Patents

3차원 수직 교차점 구조의 다층 시냅스 가중치 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명에 따른 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자는, 다수의 워드 라인 중 어느 하나의 개별 워드 라인과 다수의 비트 라인 중 어느 하나의 비트 라인을 연결하는 다중 컨덕턴스 구조체를 포함하는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자에 있어서, 상기 컨덕턴스 구조체는, 상기 개별 워드 라인에 병렬연결된 다수의 선택 스위치를 포함하고, 외부에서 인가되는 선택신호에 대응하여 상기 병렬연결된 다수의 선택 스위치 중 어느 하나를 선택하도록 구성되는 멀티플렉서; 상기 개별 비트 라인에 연결된 다수의 고정 저항체를 포함하는 고정 저항체 블록; 상기 멀티플렉서 내 다수의 선택 스위치와 상기 고정 저항체 블록 내 다수의 고정 저항체가 매트릭스 형태로 교차되어 연결되되, 상기 멀티플렉서 내 개별 선택 스위치들은 상호 유일한 개수의 교차점을 가지도록 형성된 교차점 블록; 및 상기 고정 저항체 블록 상에 형성된 도전성 플레이트를 포함할 수 있다.

Description

3차원 수직 교차점 구조의 다층 시냅스 가중치 소자 및 그 제조 방법{MULTI-LEVEL SYNAPTIC WEIGHT DEVICE OF VERTICAL CROSS-POINT STRUCTURE IN THREE DIMENSION AND FABRICATION THEREOF}
본 발명은 시냅스 가중치 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자 및 그 제조 방법에 관한 것이다.
인공지능은 사물 인터넷(Internet of Things), 빅데이터 등과 함께 4차 산업 혁명의 핵심 기술로 주목받고 있다. 개별적인 코드 프로그래밍 없이도 기계 시스템 스스로 데이터를 평가하고 일반화할 수 있는 기술인 머신 러닝(machine learning)은 인공지능의 한 분야로, 인터넷 검색, 뉴스 카테고리 분류, 번역 및 이미지 인식과 같은 다양한 분야에 적용되고 있다.
머신 러닝을 구현하기 위하여 소프트웨어 뿐 아니라, 소프트웨어를 구동하기 위한 하드웨어가 필요하다. 문자 인식 등의 이미지 인식 시스템에 사용되는 컨벌루션 신경망(Convolutional Neural Network, CNN)의 경우는 16 bit 이상의 선형적인 가중치 bit-폭(Weight bit-width)이 요구된다. 따라서 현재 제공되는 인공지능 서비스의 경우 이러한 시스템의 요구를 감당할 수 있도록 서버를 이용한 온라인 서비스가 주종을 이룬다.
신경망이 요구하는 16 bit-폭 이상의 다층 시냅스 가중치 소자를 제조하기 위하여 다중 저항 값을 갖는 저항 변환 소재를 사용한다면 저항값이 16 bit 폭으로 변하는 소재를 발굴하는 것은 물성적으로 한계가 있다.
본 발명은 가중치를 선형으로 변경할 수 있고, 가중치 bit 폭을 필요한 만큼 지정할 수 있는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자를 제공한다.
또한, 본 발명은 적층에 유리한 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 제조 방법을 제공한다.
본 발명에 따른 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자는, 다수의 워드 라인 중 어느 하나의 개별 워드 라인과 다수의 비트 라인 중 어느 하나의 비트 라인을 연결하는 다중 컨덕턴스 구조체를 포함하는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자에 있어서, 상기 컨덕턴스 구조체는, 상기 개별 워드 라인에 병렬연결된 다수의 선택 스위치를 포함하고, 외부에서 인가되는 선택신호에 대응하여 상기 병렬연결된 다수의 선택 스위치 중 어느 하나를 선택하도록 구성되는 멀티플렉서; 상기 개별 비트 라인에 연결된 다수의 고정 저항체를 포함하는 고정 저항체 블록; 상기 멀티플렉서 내 다수의 선택 스위치와 상기 고정 저항체 블록 내 다수의 고정 저항체가 매트릭스 형태로 교차되어 연결되되, 상기 멀티플렉서 내 개별 선택 스위치들은 상호 유일한 개수의 교차점을 가지도록 형성된 교차점 블록; 및 상기 고정 저항체 블록 상에 형성된 도전성 플레이트를 포함할 수 있다.
바람직하게는, 상기 멀티플렉서를 포함하는 주변회로는 실리콘 기판 상에 배치되고, 상기 교차점 블록은 상기 주변회로의 상부에 수직면의 매트릭스 형상으로 배치되고, 상기 고정 저항체 블록의 개별 고정 저항체들은 상기 교차점 블록과 상기 도전성 플레이트 사이에 수직하게 배치될 수 있다.
바람직하게는, 상기 고정 저항체 블록에 흐르는 전류를 합산하고, 합산한 합산 전류를 적분기를 이용하여 전압으로 변환할 수 있다.
바람직하게는, 상기 교차점 블록은, x 방향으로 신장된 수평 도전 라인들과 상기 수평 도전라인들 사이를 절연하는 수평 절연층들이 z 방향으로 교대로 적층된 단위 수평 적층 구조체; z 방향으로 신장된 수직 도전 라인들과 상기 수직 도전 라인들 사이를 절연하는 수직 절연층들이 x 방향으로 교대로 적층된 단위 수직 배열 구조체; 및 상기 단위 수평 적층 구조체와 상기 단위 수직 배열 구조체의 사이에 개재되는 저항변화층;이 y 방향으로 반복하여 적층될 수 있다.
바람직하게는, 상기 저항변화층에서 상기 수평 도전 라인과 상기 수직 도전 라인이 교차하는 영역으로 정의되는 교차점 노드들은 상기 수평 도전 라인에 부여된 가중치 값에 따라 도전 경로를 형성할 수 있다.
바람직하게는, 상기 교차점 노드들은 상기 수평 도전 라인과 상기 수직 도전 라인 사이에 형성된 저항 변화층에 일정 이상의 전압이 인가되었을 때 고쳐 쓰기 가능한(rewritable) 도전 경로를 형성할 수 있다.
바람직하게는, 상기 교차점 노드들을 포함하는 상기 저항변화층은 유니폴라 저항 변화 물질을 포함할 수 있다.
바람직하게는, 상기 교차점 노드들을 포함하는 상기 저항변화층은 NiOx 또는 상변화 물질을 포함할 수 있다.
바람직하게는, 상기 교차점 블록은, x 방향으로 신장된 수평 도전 라인들과 상기 수평 도전라인들 사이를 절연하는 수평 절연층들이 z 방향으로 교대로 적층된 단위 수평 적층 구조체; z 방향으로 신장된 수직 도전 라인들과 상기 수직 도전 라인들 사이를 절연하는 수직 절연층들이 x 방향으로 교대로 적층된 단위 수직 배열 구조체; 및 상기 단위 수평 적층 구조체와 상기 단위 수직 배열 구조체의 사이에 개재되는 절연층;이 y 방향으로 반복하여 적층되고, 상기 절연층에서 상기 수평 도전 라인과 상기 수직 도전 라인이 교차하는 영역으로 정의되는 교차점 노드들은 상기 수평 도전 라인에 부여되는 가중치에 따라 절연 파괴(break down)되어 영구적 도전 경로를 형성할 수 있다.
바람직하게는, 상기 교차점 노드들을 포함하는 상기 저항변화층은 SiO2일 수 있다.
바람직하게는, 상기 단위 수평 적층 구조체는, 복수 개의 상기 수평 도전 라인들 및 상기 수평 도전 라인들 사이에 개재된 복수 개의 수평 절연층들이 교차 적층된 구조이고, 상기 수평 도전 라인들은 상기 수평 도전 라인으로부터 상기 수직 도전 라인 방향으로 순방향 전류가 흐르는 pn 접합을 포함할 수 있다.
바람직하게는, 상기 수평 적층 구조체가 N개의 상기 수평 도전 라인을 포함하고, 상기 수직 배열 구조체가 P개의 상기 수직 도전 라인을 포함하는 경우, 제 m층(1≤m≤N)에 적층된 제 m 수평 도전 라인은 상기 제 m 수평 도전 라인이 형성하는 P개의 교차점 노드들 중 P개 이하의 교차점 노드에 도전 경로가 형성될 수 있다.
바람직하게는, 상기 수평 도전 라인에 입력 펄스가 인가될 때, 상기 수평 도전 라인과 도전 경로가 형성된 교차점 노드들에 의해 전기적으로 접속되는 상기 수직 도전 라인들과 연결된 상기 고정 저항체들에 전류가 흐르고, 상기 고정 저항체들에 흐르는 전류는 상기 도전성 플레이트에서 합산되어 출력 신호를 형성할 수 있다.
또한, 본 발명에 따른 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 제조방법은, 절연층과 상기 절연층에 형성되고, 일정한 폭을 갖는 x 방향으로 신장된 선형의 제1 도전 영역과 제2 도전 영역을 교대로 갖는 도전층을 형성하는 단계; 상기 도전층을 형성하는 단계를 N 번 반복하여 N 개의 절연층 및 N 개의 폴리실리콘층을 갖는 적층 구조체를 형성하는 단계; 상기 적층 구조체를 식각하여 상기 제1 도전 영역과 상기 제2 도전 영역이 선형으로 pn 접합을 이루는 복수 개의 수평 도전 라인 및 복수 개의 수평 절연층을 형성하는 단계; 상기 적층 구조체를 식각하여 형성된 공극의 양 측벽에 저항변화층을 형성하는 단계; 상기 저항변화층 사이의 공극을 도전성 수직 막으로 메우는 단계; 상기 도전성 수직 막의 일부 영역을 식각하여 복수 개의 수직 도전 라인들을 형성하는 단계; 상기 수직 도전 라인들 사이에 복수 개의 수직 절연층을 형성하는 단계; 상기 수직 도전 라인들과 상기 수직 절연층 상에 상부 절연층을 형성하는 단계; 및 상기 수직 도전 라인이 형성된 영역의 상기 상부 절연층을 수직으로 식각하여 수직 도전 라인을 노출시켜 공극을 형성하고, 형성된 상기 공극에 고정 저항체를 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 제1 도전 영역은 n형 폴리실리콘 소재이고, 상기 제2 도전 영역은 p+형 폴리실리콘 소재일 수 있다.
바람직하게는, 상기 고정 저항체는 소정의 저항값을 가진 저항 소자일 수 있다.
바람직하게는, 상기 도전층을 형성하는 단계는, 절연층을 적층하는 단계; 상기 절연층 상에 폴리실리콘층을 적층하는 단계; 및 상기 폴리실리콘층을 일정한 폭의 선형 영역들로 구획하여 일 측면의 제1 영역을 제외한 나머지 영역들에 이온 주입하여 교대로 반복되는 n형 폴리실리콘 영역 또는 p+ 폴리실리콘 영역을 형성하는 단계를 포함할 수 있다.
바람직하게는, 상기 복수 개의 수평 도전 라인 및 복수 개의 수평 절연층을 형성하는 단계는 상기 제1 도전 영역의 일부가 잔류하도록 식각하는 단계를 포함할 수 있다.
바람직하게는, 상기 저항변화층은 SiO2, NiOx 또는 상변화물질을 포함할 수 있다.
본 발명의 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자는 수직 도전 라인과 수평 도전 라인이 교대로 배열되는 수직형 교차점 구조체 상에 상기 수직 도전 라인들과 전기적으로 접속되는 수동소자 구조체를 포함할 수 있다.
본 발명에서는 전압 펄스를 입력 신호로 인가하여 저항들을 흐르는 전류를 모아 전압으로 변환하여 출력 신호로 사용한다. 이러한 원리를 이용하여 교차점 노드의 도전 경로 수에 따라 결정되는 여러 개의 수동소자를 사용함으로써 입력 신호에 따른 출력 신호가 선형적인(linear) 값을 가질 수 있다.
본 발명은 미리 만들어진 도전 경로들에 전기적으로 연결되어 있는 수평 도전 라인을 선택하여 수동소자 묶음에 입력 전압을 인가하게 된다. 이러한 구조는 하나의 가중치 소자에 하나의 선택 트랜지스터를 필요로 하는 1T-1W(1Transistor - 1Weight) 구조의 제약을 극복할 수 있다. 또한, 학습된 가중치 값을 소자에 재기록(rewrite)하지 않고 이미 도전 경로가 형성된 가중치 묶음을 선택하는 방식을 택하여 학습 속도가 증가된다.
선형적인 다중(multi-level) 가중치 값은 필요한 만큼 수평 도전 라인을 선택함으로써 조절 가능하다. 또한, 도전 경로를 선택하는 회로를 소자 아래에 배치할 수 있으며, 소자 또한 다층 적층 구조를 가짐으로써 공간을 효율적으로 사용할 수 있다.
도 1은 본 발명의 일실시예에 따른 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 개념도,
도 2는 도 1의 다중 컨덕턴스 구조체를 3차원 구조로 구현하기 위한 개념도,
도 3은 본 발명의 일 실시예에 따른 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 구조를 도시하는 사시도,
도 4는 본 발명의 일 실시예에 따른 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 구조를 도시하는 단면도,
도 5는 본 발명의 일 실시예에 따른 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 동작 방법을 나타내는 사시도 및 회로도,
도 6 내지 도 14는 본 발명의 일 실시예에 따른 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 제조 방법을 x-y 평면과 y-z 평면에서 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다
른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 ‘접속된(connected to)’ 또는 ‘커플링된(coupled to)’ 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 ‘직접 접속된(directly connected to)’ 또는 ‘직접 커플링된(directly coupled to)’으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. ‘및/또는’은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 ‘아래(below)’, ‘아래(beneath)’, ‘하부(lower)’, ‘위(above)’, ‘상부(upper)’ 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 ‘아래(below)’ 또는 ‘아래(beneath)’로 기술된 소자는 다른 소자의 ‘위(above)’에 놓여질 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 본 발명의 일실시예에 따른 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 개념도이다.
본 발명의 일실시예에 따른 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자는 다수의 워드 라인(WL) 중 어느 하나의 개별 워드 라인과 다수의 비트 라인(BL) 중 어느 하나의 개별 비트 라인을 연결하는 다중(multi level) 컨덕턴스 구조체(100)를 포함하고, 우측에 도시된 확대도를 참조하면, 다중 컨덕턴스 구조체(100)는 개별 워드 라인에 병렬연결된 다수의 선택 스위치를 포함하고, 외부에서 인가되는 선택신호에 대응하여 병렬연결된 다수의 선택 스위치 중 어느 하나를 선택하도록 구성되는 멀티플렉서를 포함하는 제어용 주변회로(210); 개별 비트 라인에 병렬연결된 다수의 고정 저항체를 포함하는 고정 저항체 블록(230); 및 멀티플렉서 내 다수의 선택 스위치와 고정 저항체 블록(230) 내 다수의 고정 저항체가 매트릭스 형태로 교차되어 연결되되, 멀티플렉서 내 개별 선택 스위치마다 유일한 개수의 교차점을 가지도록 형성된 교차점 블록(220)을 포함할 수 있다.
여기서, 멀티플렉서 내 개별 선택 스위치는 강유전체 게이트 트랜지스터로 구현될 수 있다. 강유전체 게이트 트랜지스터는 반도체, 강유전체 및 금속이 순차 적층된 MFS(Metal/Ferroelectric/Semiconductor) 구조일 수 있다. 본 발명의 강유전체 게이트 트랜지스터 동작 방법에 의하면, 강유전체 게이트 트랜지스터의 드레인 전극을 개방하여 소스 전극 및 게이트 전극 사이에 기록전압을 인가함으로써, 강유전체막 내에 데이터를 기록할 수 있다. 그리고, 본 발명의 강유전체 게이트 트랜지스터 동작 방법에 의하면, 강유전체 게이트 트랜지스터의 드레인 전극을 개방하여 소스 전극 및 게이트 전극 사이에 소거전압을 인가함으로써, 강유전체막의 데이터를 소거할 수 있다. 또한, 본 발명의 강유전체 게이트 트랜지스터 동작 방법에 의하면, 강유전체 게이트 트랜지스터의 게이트 전극을 접지에 접속하여 드레인 전극과 소스 전극 사이에 판독전압을 인가함으로써, 강유전체막에서 데이터를 판독할 수 있다. 이와 같이, 강유전체 게이트 트랜지스터는 3개의 전극단자를 통해서 데이터를 기록하고, 데이터를 소거하며, 또는 데이터를 판독할 수 있다.
이와 같은 구조를 가진 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자는 다음과 같이 동작한다.
외부에서 인가되는 제1 스위칭 제어 신호에 따라 멀티플렉서 내 제1 선택 스위치(211)가 턴온되면, 제1 선택 스위치(211)에 연결된 교차점이 1개이므로 고정 저항체 블록(230) 내 하나의 고정 저항체(G)를 통해서 전류(I=GV)가 흐를 수 있다.
그리고, 외부에서 인가되는 제2 스위칭 제어 신호에 따라 멀티플렉서 내 제2 선택 스위치(212)가 턴온되면, 제2 선택 스위치(212)에 연결된 교차점이 2개이므로 고정 저항체 블록(230) 내 두개의 고정 저항체(G+G)를 통해서 전류(I=2GV)가 흐를 수 있다.
이와 같이 멀티플렉서 내 어느 선택 스위치가 턴온 되느냐에 따라 교차점의 개수가 달라지고, 선택된 교차점에 따라 그 교차점에 연결된 고정 저항체의 개수가 정해져 출력되는 전류의 크기가 달라진다.
도 2는 도 1의 다중 컨덕턴스 구조체(100)를 3차원 구조로 구현하기 위한 개념도이다.
본 발명에 따른 멀티플렉서를 포함하는 제어용 주변회로(210)는 3차원의 육면체 구조 중 바닥면 실리콘 기판상에 배치될 수 있다.
본 발명의 일실시예에 따르면, 교차점 블록(220)은 3차원의 육면체 구조 중 주변회로(210)의 상방에 수직면의 매트릭스 형상으로 배치될 수 있다. 여기서, 백색의 교차점은 오프 상태의 open 노드이고, 흑색의 교차점은 온 상태의 short 노드를 나타낸다. 본 발명의 다른 실시예에 따르면, 교차점 블록(220)은 주변회로(210)의 측방에 수직면의 매트릭스 형상으로 배치될 수 있다.
고정 저항체 블록(230)의 개별 고정 저항체들은 교차점 블록(220)의 직상방에 병렬로 배치될 수 있다.
도 3은 본 발명의 일 실시예에 따른 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 구조를 도시하는 사시도이고, 도 4는 본 발명의 일 실시예에 따른 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 구조를 도시하는 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 일 실시예에 따른 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자 중 교차점 블록(220)은 x 방향으로 신장된 복수 개의 수평 도전 라인(113)들과 수평 도전 라인(113)들 사이에 개재된 수평 절연층(111)들을 포함하는 복수 개의 단위 수평 적층 구조체(110)들, 수평 적층 구조체(110)들 사이에 개재되고, z 방향으로 신장된 복수 개의 수직 도전 라인(131)들과 수직 도전 라인(131)들 사이에 개재된 수직 절연층(133)들을 포함하는 복수 개의 수직 배열 구조체(130)들, 수평 적층 구조체(110)와 수직 배열 구조체(130)가 접하는 면에 개재된 저항변화층(120)을 포함할 수 있다.
교차점 블록(220)은 수평 적층 구조체(110)들, 수직 배열 구조체(130)들 및 수평 적층 구조체(110)들과 수직 배열 구조체(130)들 사이에 개재되는 저항변화층(120)이 y 방향으로 교대로 반복되어 형성되는 구조일 수 있다.
수평 적층 구조체(110)는 기판에 평행한 x 방향으로 신장된 수평 절연층(111)과 수평 절연층(111) 상에 형성된 수평 도전 라인(113)이 기판과 수직인 z 방향으로 교번적으로 적층된 구조를 이룰 수 있다.
수평 절연층(111)은 복수 개의 수평 도전 라인(113)들 사이를 절연한다. 수평 절연층(111)은 공지의 절연 물질을 사용할 수 있다. 예를 들어 수평 절연층은 SiO2 , Si3N4, 금속 산화물, 금속 질화물 또는 고분자 물질막일 수 있으나 이에 한정되는 것은 아니다.
수평 도전 라인(113)은 폴리 실리콘(Poly silicon)일 수 있다. 수평 도전 라인(113)은 도전체로 기능하기 위하여 높은 도펀트 농도를 가질 수 있다. 수평 도전 라인(113)이 p형 도펀트로 도핑된 p+형 폴리 실리콘층(113a)일 경우, 수평 도전 라인(113)과 저항변화층(120) 사이에는 n형 폴리 실리콘층(113b)이 형성될 수 있다. p+형 폴리 실리콘층(113a)과 n형 폴리 실리콘층(113b)는 pn 접합을 이룰 수 있다. pn 접합은 수직 도전 라인(131)으로부터 수평 도전 라인(113)으로 전류가 흐르는 것을 방지하여 선택되지 않은 교차점 노드의 도전 경로를 통하여 흐르는 끼어드는 전류(sneak current)를 최소화할 수 있다.
수직 배열 구조체(130)의 적층 수에 따라 가중치가 가질 수 있는 값의 수가 결정된다. 즉 하나의 수평 도전 라인(113)마다 수직 배열 수만큼 도전 경로를 형성할 수 있으므로 예를 들어 수직 배열 구조체(130)가 1,000개로 배열된 경우, 수평 적층 구조체(110)의 각 수평 도전 라인(113)에는 1부터 1,000까지의 가중치 값이 부여될 수 있다.
수평 도전 라인(113)과 수직인 z 방향으로 신장된 수직 도전 라인(131)이 형성된다. 수직 도전 라인(131)은 x 방향으로 복수 개가 배치될 수 있다. 수직 도전 라인(131)은 공지의 도전 물질을 사용할 수 있다. 예를 들어 수직 도전 라인(131)은 폴리 실리콘일 수 있으나 이에 한정되는 것은 아니다. 수직 도전 라인(131)들 각각을 절연하기 위하여 수직 도전 라인들(131) 사이에 수직 절연층(133)이 형성될 수 있다. 수평 적층 구조체(110)의 측면을 따라 수직 도전 라인(131)과 수직 절연층(133)이 교대로 형성된 구조를 수직 배열 구조체(130)로 정의한다.
저항 변화층(120)은 수평 적층 구조체(110)와 수직 배열 구조체(130) 사이에 평면 형상으로 형성될 수 있다. 저항 변화층(120)은 일정 크기 이상의 전압이 인가될 경우 절연 파괴(break down)되어 영구적인 도전 경로가 형성되는 물질이거나, 저항이 변화되어 고쳐쓰기 가능한(rewritable) 도전 경로를 형성하는 물질일 수 있다. 영구적인 도전 경로를 형성하는 물질의 예로서, 저항 변화층(120)은 쓰기 전압 범위에서 절연 파괴 가능한 두께를 갖는 SiO2일 수 있다. 고쳐쓰기 가능한 도전 경로를 형성하는 물질의 예로서, 저항 변화층(120)은 단극성 저항변화 물질(unipolar resistance switching material)인 금속 산화물, 칼코게나이드(Chalcogenide), 페로브스카이트(Perovskite), 상변화물질(Phase Change material), NiOx일 수 있다.
저항변화층(120)은 수평 도전 라인(113)과 수직 도전 라인(131)이 교차하는 영역인 교차점 노드들을 포함할 수 있다. 상술한 바와 같이 수평 도전 라인(113)들은 가중치 값에 따라 교차점 노드들 각각에 도전 경로를 형성할 수 있다. 예를 들어, 본 발명의 일 실시예를 따라 N층으로 배열된 수직 배열 구조체(130)는 N개의 수직 도전 라인(131)들을 포함할 수 있다. 따라서 각각의 수평 도전 라인(113)들에 1부터 N까지의 가중치 값을 부여할 수 있다. 예를 들면, m번째로 배열된 수직 도전 라인(130)을 제m 수직 도전 라인이라고 할 때, 임의의 수평 도전 라인(113)이 형성하는 N개의 교차점 노드에는 1개부터 N개까지 도전 경로가 형성될 수 있다. 따라서 가중치 값이 N이면, N개의 수직 도전 라인과 임의의 수평 도전 라인 사이에 전압을 인가하여 임의의 수평 도전 라인에 연결된 N개의 수직 도전 라인(131)들에 전류를 통하게 할 수 있다.
그리고, 고정 저항체 블록(230)은 수직 도전 라인(131)들에 각각 전기적으로 접속하는 복수 개의 고정 저항체(140)와, 고정 저항체들 각각을 절연하는 상부 절연층(150), 복수 개의 고정 저항체(140)들의 상부 평면에 형성되는 전극면(155), 및 전극면 상부에 배치되는 도전성 플레이트(160)를 포함할 수 있다.
고정 저항체(140)들 사이를 절연하고 고정 저항체(140) 구조를 지지하기 위하여 상부 절연층(150)이 형성될 수 있다. 상부 절연층(150)은 SiO2와 같은 공지의 절연 물질일 수 있다.
도전성 플레이트(160)는 고정 저항체를 지지하고 고정 저항체(140)들에 흐르는 전류를 합산하여 출력할 수 있다.
온-칩 인공지능 학습(On-Chip learning)에 의한 입력 신호는 일정 시간 동안에 입력되는 전압 펄스의 수를 이용하거나 전압 펄스의 전압 크기를 이용하여 다중 값을 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자에 입력할 수 있다. 이때 일정 시간 동안 입력되는 소정 개수의 전압 펄스 또는 소정 크기의 입력 전압 신호가 선택 트랜지스터(미도시)가 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 대응하는 가중치를 갖는 수평 도전층(113)에 인가될 수 있다.
수평 도전층(113)과 연결된 교차점 노드에 형성된 도전 경로를 통하여 입력 전압 신호로 인한 전류가 수직 도전층(131)들에 흐르게 되고, 수직 도전층(131)들에 연결된 고정 저항체(140)들에 전류가 흐르게 된다. 개별 고정 저항체(140)에 흐르는 전류는 도전성 플레이트(160)에서 합산되어 적분기(integrator)로 보내지고 적분기는 입력되는 전류를 전압으로 변환할 수 있다. 전압으로 변환된 출력 신호는 문턱 전압 크기 이상이 될 때 다음 레이어를 구성하는 입력 노드(input node, h)로 전달될 수 있다. 이와 같이 신경망(neural network)를 형성하는 입력층(input layer), hidden layer(h), 출력층(output layer)들은 시냅스 가중치 소자를 구성하는 수평 라인과 수직 라인으로 구성할 수 있다.
도 5는 본 발명의 일 실시예에 따른 3차원 수직 교차점 수조의 다층 시냅스 가중치 소자의 동작 방법을 나타내는 사시도 및 회로도이다.
도 5를 참조하면, 교차점 구조체의 수평 적층 구조체(110)의 적층 수에 따라 가중치의 bit-폭이 결정될 수 있다. 교차점 구조체의 수평 적층 구조체(110)와 수직 배열 구조체(130)의 쌍 사이에 개재되는 저항 변화층(120)은 가중치 플레인(plane)을 형성할 수 있다. 가중치 플레인은 인공 신경망의 레이어(neural network layer)의 시냅스에 해당하며, 가중치 플레인을 구성하는 수평 도전층과 수직 도전층은 인공 신경망 레이어에서 입력층 또는 출력층이 될 수 있다.
사용하는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 레이어와 가중치는 각 적층 레이어들을 적절히 분배하여 작동시킬 수 있다. 예를 들어 수평 적층 구조체(110)가 40층으로 적층되고 수직 배열 구조가 1,000,000개로 배열되고, 온-칩 인공지능 학습을 위하여 필요로 하는 가중치 bit-폭이 1000일 때, 수평으로 적층된 구조체(110) 25개를 묶어서 1,000개의 수평 도전층에 각각 1개부터 1,000개까지의 도전 통로를 구성함으로써 필요로 하는 가중치 bit-폭을 만족시킬 수 있다.
첫 번째 인공 신경망 입력 레이어(input layer)의 연산에 의해 발생한 전류는 전압 펄스로 변환되어 다음의 히든 레이어(hidden layer)로 전달되고, 이러한 과정을 반복하여 최종적으로 출력 레이어(output layer)로 출력될 수 있다. 이러한 과정에서 가중치 레벨(level), 인공 신경망 레이어의 수, 인공 신경망의 노드 수를 최적화하여 최종 가중치의 bit-폭, 인공 신경망 레이어의 수, 인공 신경망의 노드 수를 확정하고 이 정보를 저장 장치에 저장할 수 있다.
이하에서는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 제조 방법에 대하여 설명하기로 한다.
도 6 내지 도 14는 본 발명의 일 실시예에 따른 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 제조 방법을 x-y 평면과 y-z 평면에 도시한 도면이다.
도 6를 참조하면, 먼저 기판에 평행한 면에 절연층(111')이 형성된다. 절연층(111') 상에 폴리 실리콘층(113')이 형성될 수 있다. 절연층(111')은 동작 전압 범위 내에서 절연 파괴가 일어나지 않도록 충분한 두께를 갖도록 형성될 수 있다.
도 7을 참조하면, 폴리 실리콘층(113')을 일정한 폭을 갖는 선형의 영역으로 구획하여 n형 도펀트와 p형 도펀트를 교대로 주입하여 p+형 폴리 실리콘층(113'a) 및 n형 폴리 실리콘층(113'b)을 형성할 수 있다. p형 도펀트는 보론(B), 알루미늄(Al), 갈륨(Ga) 또는 인듐(In)와 같은 도펀트를 적용할 수 있고, n형 도펀트로는 인(P), 비소(As) 또는 안티몬(Sb)와 같은 도펀트를 적용할 수 있다.
도 8을 참조하면, p+ 폴리 실리콘층(113'a) 및 n형 폴리 실리콘층(113'b) 영역이 교대로 형성된 폴리 실리콘층(113') 상에 절연층(111')을 다시 적층할 수 있다. 적층된 절연층(111') 상에 다시 폴리 실리콘층(113')을 형성하고, p형 도펀트 및 n형 도펀트를 주입하여 p+형 폴리 실리콘층(113'a) 영역과 n형 폴리 실리콘층(113'b) 영역이 교대로 형성될 수 있다. 상술한 단계를 반복하여 n층의 절연층(111')과 n층의 폴리 실리콘층(113')을 갖는 적층 구조체를 형성할 수 있다.
도 9를 참조하면, p+형 폴리 실리콘층(113'a) 및 n형 폴리 실리콘층(113'b)의 일부 영역을 식각하여 p+형 폴리 실리콘 도전 라인(113a)과 n형 폴리 실리콘 도전 라인(113b)가 pn접합을 이루는 수평 도전 라인(113)을 형성할 수 있다. pn접합에 의한 저항을 충분히 낮추기 위하여 잔류하는 n형 폴리 실리콘 도전 라인(113b)의 폭이 p+형 폴리 실리콘 도전 라인(113a)의 폭보다 작을 수 있다. 수평 도전 라인(113)들은 수평 절연층(111)에 의하여 서로 절연되며, 상하로 배열된 수평 도전 라인(113)들과 수평 절연층(111)들은 단위 수평 적층 구조체(110)를 형성할 수 있다.
도 10을 참조하면, 수평 적층 구조체(110) 사이의 공극의 양 측벽에 저항 변화층(120)을 형성할 수 있고, 저항 변화층(120) 사이의 빈 틈을 수직 도전층(131')으로 메울 수 있다.
도 11을 참조하면, 수직 도전층(131')을 일정한 폭을 갖는 영역으로 구획하여 수직 도전 라인(131) 영역을 제외한 영역을 식각하고, 식각된 공극을 절연 물질로 메워 수직 절연층(133)을 형성할 수 있다. 수직 도전 라인(131)과 수직 절연층(133)이 교차하며 반복 배열되어 단위 수직 배열 구조체(130)를 형성할 수 있다. 단위 수평 적층 구조체(110)와 단위 수직 배열 구조체(130)가 교대로 반복 배열되어 교차점 구조체가 형성될 수 있다.
도 12를 참조하면, 교차점 구조체 상에 상부 절연층(150)이 형성된다. 수직 도전 라인(131)이 형성된 영역의 상부 절연층(150)을 수직으로 식각하여 수직 도전 라인(131)이 노출될 수 있다.
도 13을 참조하면, 상부 절연층(150)에 형성된 공극에 소정의 저항값을 가진 도전성 물질로 채워 고정 저항체(140)를 형성할 수 있다.
이후, 고정 저항체(140)와 상부 절연층(150)의 상부 면에 도전 물질을 증착하여 상부 전극(155)을 형성할 수 있다.
도 14를 참조하면, 상부 전극(155) 상에 도전성 플레이트(160)를 형성할 수 있다. 도전성 플레이트(160)는 고정 저항체(140)들에 흐르는 전류들을 하나로 합산하여 출력 신호로 변환할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110 : 수평 적층 구조체
111 : 수평 절연층 113 : 수평 도전 라인
113 a : p+형 폴리 실리콘층 113 b : n형 폴리 실리콘층
120 : 저항변화층 130 : 수직 배열 구조체
131 : 수직 도전 라인 133 : 수직 절연막
140 : 고정 저항체 150 : 상부 절연층
155 : 상부 전극 160 : 도전성 플레이트
210 : 멀티플렉서 220 : 교차점 블록
230 : 고정 저항체 블록

Claims (20)

  1. 다수의 워드 라인 중 어느 하나의 개별 워드 라인과 다수의 비트 라인 중 어느 하나의 비트 라인을 연결하는 다중 컨덕턴스 구조체를 포함하는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자에 있어서,
    상기 컨덕턴스 구조체는,
    상기 개별 워드 라인에 병렬연결된 다수의 선택 스위치를 포함하고, 외부에서 인가되는 선택신호에 대응하여 상기 병렬연결된 다수의 선택 스위치 중 어느 하나를 선택하도록 구성되는 멀티플렉서;
    상기 개별 비트 라인에 연결된 다수의 고정 저항체를 포함하는 고정 저항체 블록;
    상기 멀티플렉서 내 다수의 선택 스위치와 상기 고정 저항체 블록 내 다수의 고정 저항체가 매트릭스 형태로 교차되어 연결되되, 상기 멀티플렉서 내 개별 선택 스위치들은 상호 유일한 개수의 교차점을 가지도록 형성된 교차점 블록; 및
    상기 고정 저항체 블록 상에 형성된 도전성 플레이트
    를 포함하는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자.
  2. 청구항 1에 있어서,
    상기 멀티플렉서를 포함하는 주변회로는 실리콘 기판 상에 배치되고, 상기 교차점 블록은 상기 주변회로의 상부에 수직면의 매트릭스 형상으로 배치되고, 상기 고정 저항체 블록의 개별 고정 저항체들은 상기 교차점 블록과 상기 도전성 플레이트 사이에 수직하게 배치되는
    3차원 수직 교차점 구조의 다층 시냅스 가중치 소자.
  3. 청구항 2에 있어서,
    상기 고정 저항체 블록에 흐르는 전류를 합산하는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자.
  4. 청구항 3에 있어서,
    상기 고정 저항체 블록에 흐르는 전류를 합산한 합산 전류를 적분기를 이용하여 전압으로 변환하는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자.
  5. 청구항 3에 있어서, 상기 교차점 블록은,
    x 방향으로 신장된 수평 도전 라인들과 상기 수평 도전라인들 사이를 절연하는 수평 절연층들이 z 방향으로 교대로 적층된 단위 수평 적층 구조체;
    z 방향으로 신장된 수직 도전 라인들과 상기 수직 도전 라인들 사이를 절연하는 수직 절연층들이 x 방향으로 교대로 적층된 단위 수직 배열 구조체; 및
    상기 단위 수평 적층 구조체와 상기 단위 수직 배열 구조체의 사이에 개재되는 저항변화층;이 y 방향으로 반복하여 적층되는
    3차원 수직 교차점 구조의 다층 시냅스 가중치 소자.
  6. 청구항 5에 있어서,
    상기 저항변화층에서 상기 수평 도전 라인과 상기 수직 도전 라인이 교차하는 영역으로 정의되는 교차점 노드들은 상기 수평 도전 라인에 부여된 가중치 값에 따라 도전 경로를 형성하는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자.
  7. 청구항 6에 있어서,
    상기 교차점 노드들은 상기 수평 도전 라인과 상기 수직 도전 라인 사이에 형성된 저항 변화층에 일정 이상의 전압이 인가되었을 때 고쳐 쓰기 가능한(rewritable) 도전 경로를 형성하는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자.
  8. 청구항 6에 있어서,
    상기 교차점 노드들을 포함하는 상기 저항변화층은 유니폴라 저항 변화 물질을 포함하는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자.
  9. 청구항 6에 있어서,
    상기 교차점 노드들을 포함하는 상기 저항변화층은 NiOx 또는 상변화 물질을 포함하는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자.
  10. 청구항 3에 있어서, 상기 교차점 블록은,
    x 방향으로 신장된 수평 도전 라인들과 상기 수평 도전라인들 사이를 절연하는 수평 절연층들이 z 방향으로 교대로 적층된 단위 수평 적층 구조체;
    z 방향으로 신장된 수직 도전 라인들과 상기 수직 도전 라인들 사이를 절연하는 수직 절연층들이 x 방향으로 교대로 적층된 단위 수직 배열 구조체; 및
    상기 단위 수평 적층 구조체와 상기 단위 수직 배열 구조체의 사이에 개재되는 절연층;이 y 방향으로 반복하여 적층되고,
    상기 절연층에서 상기 수평 도전 라인과 상기 수직 도전 라인이 교차하는 영역으로 정의되는 교차점 노드들은 상기 수평 도전 라인에 부여되는 가중치에 따라 절연 파괴(break down)되어 영구적 도전 경로를 형성하는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자.
  11. 청구항 10에 있어서,
    상기 교차점 노드들을 포함하는 상기 저항변화층은 SiO2인 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자.
  12. 청구항 5에 있어서, 상기 단위 수평 적층 구조체는,
    복수 개의 상기 수평 도전 라인들 및 상기 수평 도전 라인들 사이에 개재된 복수 개의 수평 절연층들이 교차 적층된 구조이고,
    상기 수평 도전 라인들은 상기 수평 도전 라인으로부터 상기 수직 도전 라인 방향으로 순방향 전류가 흐르는 pn 접합을 포함하는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자.
  13. 청구항 5에 있어서,
    상기 수평 적층 구조체가 N개의 상기 수평 도전 라인을 포함하고,
    상기 수직 배열 구조체가 P개의 상기 수직 도전 라인을 포함하는 경우,
    제 m층(1≤m≤N)에 적층된 제 m 수평 도전 라인은 상기 제 m 수평 도전 라인이 형성하는 P개의 교차점 노드들 중 P개 이하의 교차점 노드에 도전 경로가 형성되는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자.
  14. 청구항 5에 있어서,
    상기 수평 도전 라인에 입력 펄스가 인가될 때,
    상기 수평 도전 라인과 도전 경로가 형성된 교차점 노드들에 의해 전기적으로 접속되는 상기 수직 도전 라인들과 연결된 상기 고정 저항체들에 전류가 흐르고,
    상기 고정 저항체들에 흐르는 전류는 상기 도전성 플레이트에서 합산되어 출력 신호를 형성하는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자.
  15. 절연층과 상기 절연층에 형성되고, 일정한 폭을 갖는 x 방향으로 신장된 선형의 제1 도전 영역과 제2 도전 영역을 교대로 갖는 도전층을 형성하는 단계;
    상기 도전층을 형성하는 단계를 N 번 반복하여 N 개의 절연층 및 N 개의 폴리실리콘층을 갖는 적층 구조체를 형성하는 단계;
    상기 적층 구조체를 식각하여 상기 제1 도전 영역과 상기 제2 도전 영역이 선형으로 pn 접합을 이루는 복수 개의 수평 도전 라인 및 복수 개의 수평 절연층을 형성하는 단계;
    상기 적층 구조체를 식각하여 형성된 공극의 양 측벽에 저항변화층을 형성하는 단계;
    상기 저항변화층 사이의 공극을 도전성 수직 막으로 메우는 단계;
    상기 도전성 수직 막의 일부 영역을 식각하여 복수 개의 수직 도전 라인들을 형성하는 단계;
    상기 수직 도전 라인들 사이에 복수 개의 수직 절연층을 형성하는 단계;
    상기 수직 도전 라인들과 상기 수직 절연층 상에 상부 절연층을 형성하는 단계; 및
    상기 수직 도전 라인이 형성된 영역의 상기 상부 절연층을 수직으로 식각하여 수직 도전 라인을 노출시켜 공극을 형성하고, 형성된 상기 공극에 고정 저항체를 형성하는 단계
    를 포함하는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 제조 방법.
  16. 청구항 15에 있어서,
    상기 제1 도전 영역은 n형 폴리실리콘 소재이고, 상기 제2 도전 영역은 p+형 폴리실리콘 소재인 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 제조 방법.
  17. 청구항 15에 있어서,
    상기 고정 저항체는 소정의 저항값을 가진 저항 소자인 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 제조 방법.
  18. 청구항 15에 있어서, 상기 도전층을 형성하는 단계는,
    절연층을 적층하는 단계;
    상기 절연층 상에 폴리실리콘층을 적층하는 단계; 및
    상기 폴리실리콘층을 일정한 폭의 선형 영역들로 구획하여 일 측면의 제1 영역을 제외한 나머지 영역들에 이온 주입하여 교대로 반복되는 n형 폴리실리콘 영역 또는 p+ 폴리실리콘 영역을 형성하는 단계
    를 포함하는 3차원 수직 교차점 구조의 시냅스 가중치 소자의 제조 방법.
  19. 청구항 16에 있어서,
    상기 복수 개의 수평 도전 라인 및 복수 개의 수평 절연층을 형성하는 단계는 상기 제1 도전 영역의 일부가 잔류하도록 식각하는 단계를 포함하는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 제조 방법.
  20. 청구항 17에 있어서,
    상기 저항변화층은 SiO2, NiOx 또는 상변화물질을 포함하는 3차원 수직 교차점 구조의 다층 시냅스 가중치 소자의 제조 방법.
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