KR20190059397A - 교차점 어레이를 이용한 신경 연결망 및 그 패턴 인식방법 - Google Patents

교차점 어레이를 이용한 신경 연결망 및 그 패턴 인식방법 Download PDF

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Abstract

본 발명은 저항성 메모리 소자를 수직으로 적층하여 시냅스 모방소자 및 신경 연결망으로 구성하고, 양과 음의 전도도로 뉴런과 뉴런 사이를 통과하는 신호의 연결 강도를 조절하고, 학습으로 패턴을 인식할 수 있는 교차점 어레이를 이용한 신경 연결망 및 그 패턴 인식방법을 제공한다.

Description

교차점 어레이를 이용한 신경 연결망 및 그 패턴 인식방법{NEURAL NETWORKS USING CROSS-POINT ARRAY AND PATTERN READOUT METHOD THEREOF}
본 발명은 뉴로몰픽 시스템을 구현하기 위한 인공 신경 연결망에 관한 것으로, 더욱 상세하게는 교차점 어레이를 이용한 신경 연결망 및 그 패턴 인식방법에 관한 것이다.
교차점 어레이는 저항성 메모리 어레이(Resistive Random Access Memory (RRAM) Array) 등에서 널리 이용되고 있다. 특히, RRAM은, 도 1과 같이, MIM(metal-insulator-metal)의 물질로 구성되어, 구조가 간단하고 소자의 축소화에 거의 제한이 없어 차세대 메모리로 많이 연구되고 있다.
RRAM의 스위칭 동작은 3단계로 구분이 된다. 도 2와 같이, 초기 상태(initial)에서 전도 필라멘트(conductive filament)를 형성하여 낮은 저항 상태가 되는 forming 과정, 전도 필라멘트가 끊어져 저항이 높아지는 reset 동작, 그리고 다시 전도 필라멘트가 생성되어 저항이 낮아지는 set 동작이다. forming 과정은 set 동작의 최초 동작이며 더 높은 전압을 요구한다.
RRAM 어레이의 읽기 방식 중 하나로, 도 3과 같이, 'V/2 방식'이 사용된다. 즉, 읽고자 하는 셀(300)의 상부전극인 비트라인(200)에 V만큼의 전압을, 하부전극인 워드라인(100)에는 0V를 각각 인가하고, 읽고자 하는 셀(300)의 각 라인(100)(200)을 공유하는 셀들(410, 420, 430, 440)은 상부전극과 하부전극 사이에 1/2V만 인가되도록, 나머지 라인들은 1/2V의 전압이 인가된다. 그런데 읽고자 선택한 셀(300)이 HRS(high resistance state)에 있을 때, 선택한 셀의 전류(도 3에서 실선) 이외에도 인접한 셀들(430, 440)에 의한 누설전류(도 3에서 점선)도 함께 감지되므로, 이러한 인접한 셀들(430, 440)의 누설전류는 읽기 동작에 에러를 발생시키고 어레이의 크기를 제한하는 원인이 되고 있다. 따라서, RRAM 어레이의 과제 중의 하나는 이렇게 비선택된 셀들로부터 나오는 누설전류를 줄이는 것에 있다(한국 등록특허 제10-1257365호 참조).
한편, 뉴로몰픽 시스템을 구현하기 위해서는 시냅스 모방 소자의 개발뿐만 아니라 수많은 뉴런 간의 연결을 잘 모사 할 수 있는 어레이 개발이 필수적이다. 특히, 인간의 뉴런은 약 1,000억 개이고, 각 뉴런당 1,000개의 시냅스로 연결되므로, 인간의 뉴로몰픽 시스템을 구현하기 위해선 약 100조 개의 시냅스 모방소자들로 어레이로 구성해야 한다.
생물학적 시냅스의 특성 중 하나는 시냅스 전, 후 뉴런 간 발화(fire) 시간 차이에 따라 시냅스 연결성이 강화(potentiation)되거나 약화(depression) 되므로(한국 등록특허 제10-1425857호 참조), 이러한 특성을 반영하기 위해서는 뉴로몰픽 시스템에서 양과 음의 전도도로 반영할 필요가 있다. 그러나 뉴로몰픽 시스템을 구현하면서 아직 이러한 시도는 하지 못하고 있다.
본 발명은 종래 RRAM 어레이에서 문제점으로 지적된 누설전류를 역으로 이용하고, 저항성 메모리 소자가 낮은 저항 상태와 높은 저항 상태의 2가지 외에도 점진적 저항 변화 동작을 통하여 여러 단계의 저항 상태를 가진다는 점을 확인하여, 저항성 메모리 소자를 수직으로 적층하여 시냅스 모방소자 및 신경 연결망으로 구성하고, 양과 음의 전도도로 뉴런과 뉴런 사이를 통과하는 신호의 연결 강도를 조절하고, 학습으로 패턴을 인식할 수 있는 교차점 어레이를 이용한 신경 연결망 및 그 패턴 인식방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위하여, 본 발명에 의한 교차점 어레이를 이용한 신경 연결망은 복수 개의 시냅스 모방소자들로 구성된 신경 연결망에 있어서, 상기 신경 연결망은 복수 개의 전도성 라인들이 서로 교차하며 수직으로 적층된 교차점 어레이를 이용하되, 상기 전도성 라인들은 3개 층 이상으로 적층되고, 상기 시냅스 모방소자들은 상기 전도성 라인들 중 하나를 사이에 두고 상하 대칭되게 배치된 것을 특징으로 한다.
상기 전도성 라인들은 하부층, 중간층, 상부층의 3개 층으로 나누어 배치되고, 상기 하부층에는 복수 개의 하부 워드라인들이 배치되고, 상기 중간층에는 복수 개의 비트라인들이 상기 하부 워드라인들과 수직으로 교차하며 배치되고, 상기 상부층에는 복수 개의 상부 워드라인들이 상기 하부 워드라인들과 평행하게 배치된 것을 본 발명에 의한 교차점 어레이를 이용한 신경 연결망의 다른 특징으로 한다.
상기 시냅스 모방소자들은 상하로 교차하는 상기 전도성 라인들을 상부전극과 하부전극으로 하는 저항성 메모리 소자이고, 상기 저항성 메모리 소자는 상하로 교차하는 상기 전도성 라인들 사이에 하나 이상의 저항변화 물질층을 포함하여 구성된 것을 본 발명에 의한 교차점 어레이를 이용한 신경 연결망의 다른 특징으로 한다.
상기 저항변화 물질층은 실리콘 질화막을 포함하고, 상기 실리콘 질화막의 상부 또는 하부에 실리콘 산화막, 알루미늄 옥사이드 및 하프늄 옥사이드 중 하나 이상이 더 적층된 것을 본 발명에 의한 교차점 어레이를 이용한 신경 연결망의 다른 특징으로 한다.
본 발명에 의한 교차점 어레이를 이용한 신경 연결망의 패턴 인식방법은 상술한 신경 연결망의 패턴 인식방법으로, 상기 전도성 라인들은 하부층, 중간층, 상부층의 3개 층으로 나누어 배치되고, 상기 하부층에는 복수 개의 하부 워드라인들이 배치되고, 상기 중간층에는 복수 개의 비트라인들이 상기 하부 워드라인들과 수직으로 교차하며 배치되고, 상기 상부층에는 복수 개의 상부 워드라인들이 상기 하부 워드라인들과 평행하게 배치되고, 상기 시냅스 모방소자들은 상하로 교차하는 상기 전도성 라인들을 상부전극과 하부전극으로 하는 저항성 메모리 소자이고, 상기 저항성 메모리 소자는 상하로 교차하는 상기 전도성 라인들 사이에 하나 이상의 저항변화 물질층을 포함하여 구성되되, 상기 상부 워드라인들 각각에 전압 벡터 성분으로 입력되는 단계; 상기 하부 워드라인들 각각에 상기 저항성 메모리 소자의 적층으로 연결된 상부 워드라인에 인가된 상기 전압 벡터 성분과 크기는 같고 극성이 다른 반대 극성 전압 벡터 성분으로 입력되는 단계; 및 상기 비트라인들은 상기 시냅스 모방소자들을 이루는 상하 적층된 저항성 메모리 소자들의 전도도 매트릭스에 상기 전압 벡터 성분으로 구성된 전압 벡터를 곱하여(내적하여) 얻은 전류 벡터로 소정의 패턴을 인식하는 단계를 포함하는 것을 특징으로 한다.
상기 저항변화 물질층은 실리콘 질화막을 포함하고, 상기 실리콘 질화막의 상부 또는 하부에 실리콘 산화막, 알루미늄 옥사이드 및 하프늄 옥사이드 중 하나 이상이 더 적층된 것을 특징으로 하는 것을 본 발명에 의한 교차점 어레이를 이용한 신경 연결망의 패턴 인식방법의 다른 특징으로 한다.
상기 패턴을 구성하는 픽셀이 갖는 전압이 1차원 전압 벡터로 분해되어 상기 상부 워드라인들의 각각에 전압 벡터 성분으로 입력되고, 상기 하부 워드라인들은 각각 상기 저항성 메모리 소자의 적층으로 연결된 상부 워드라인에 인가된 상기 전압 벡터 성분과 크기는 같고 극성이 다른 반대 극성 전압 벡터 성분으로 입력되고, 상기 비트라인들은 접지되어 상기 시냅스 모방소자들을 이루는 상하 적층된 저항성 메모리 소자들의 전도도 변화로 학습 되고, 상기 학습의 결과는 상기 시냅스 모방소자들을 이루는 상하 적층된 저항성 메모리 소자들의 전도도 매트릭스에 반영되도록 한 것을 본 발명에 의한 교차점 어레이를 이용한 신경 연결망의 패턴 인식방법의 다른 특징으로 한다.
본 발명은 교차점 어레이로 특히 저항성 메모리 소자를 수직으로 적층하여 시냅스 모방소자 및 신경 연결망으로 구성하고, 시냅스 모방소자들이 갖는 양과 음의 전도도가 함께 고려된 전도도 매트릭스로 학습과 패턴 인식이 되도록 함으로써, 뉴런과 뉴런 사이를 통과하는 신호의 연결 강도를 반영하며 최소 면적에 집적 가능한 뉴로몰픽 시스템으로 구현할 수 있는 효과가 있다.
도 1은 종래 저항성 메모리 소자의 기본구조를 보여주는 단면도이다.
도 2는 도 1의 구조를 갖는 저항성 메모리 소자의 스위칭 동작 특성을 보여주는 개념도이다.
도 3은 'V/2 방식'으로 읽기 동작시 인접한 비선택 셀들의 누설전류도 함께 감지됨을 보여주는 교차점 어레이의 동작 모식도이다.
도 4는 본 발명에 의한 실리콘 질화막/실리콘 산화막을 갖는 저항성 메모리 소자의 연속적인 펄스 인가에 따른 전도도 변화를 보여주는 전기적 특성도이다.
도 5는 본 발명의 일 실시 예에 의한 교차점 어레이를 이용한 신경 연결망에서, 상, 하부 워드라인은 반대 극성의 전압을 인가하고, 비트라인은 접지하여 양, 음의 시냅스 전도도를 구현하는 원리를 보여주는 신경 연결망의 기본 개념도이다.
도 6은 본 발명의 일 실시 예에 의한 교차점 어레이를 이용한 신경 연결망의 개념도(a) 및 도 5의 원리로 각 비트라인의 출력 전류 벡터 성분을 계산할 수 있음을 보여주는 관계식(b)이다.
도 7은 도 6(b)의 관계식으로부터 출력 전류 벡터를 저항성 메모리 소자들의 전도도 매트릭스과 입력 전압 벡터의 곱(내적)으로 표현한 것이다.
도 8은 도 6(a)를 실시 가능한 형태로 표현한 것이고, 확대도는 부분 단면도이다.
도 9는 도 6(a)에서 상, 하부 워드라인을 임의 개수(n)으로 확대한 경우의 다른 실시 예에서 입력 신호(n 개의 전압 벡터 성분)와 출력 신호(4개의 전류 벡터 성분) 간의 가능한 전기적 연결 모습을 도시한 개념도이다.
도 10은 도 9의 출력 전류 벡터(4개 성분)가 저항성 메모리 소자들의 전도도 매트릭스(4 x n)과 입력 전압 벡터(n개 성분)의 곱(내적)으로 표현됨을 보여준다.
도 11은 본 발명에 의한 교차점 어레이를 이용한 신경 연결망에 2차원 픽셀로 보여지는 0~9 패턴의 모습을 도시한 예시도이다.
도 12는 도 11의 각 패턴을 구성하는 픽셀의 전압을 1차원 전압 벡터로 분해되어 상, 하부 워드라인들의 각각에 전압 벡터 성분 또는 반대 극성 전압 벡터 성분으로 입력하여 학습시킨 이후, 각 패턴마다 동일한 방식으로 상, 하부 워드라인들에 전압을 인가하고 비트라인들에서 전류 벡터를 얻은 결과를 보여주는 패턴 인식 결과도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시 예에 대하여 설명한다.
먼저, 도 5 및 도 6을 참조하며, 본 발명의 교차점 어레이를 이용한 신경 연결망에 대하여 설명한다.
본 발명의 교차점 어레이를 이용한 신경 연결망은, 복수 개의 시냅스 모방소자들(110)로 구성된 신경 연결망에 있어서, 상기 신경 연결망은 복수 개의 전도성 라인들(10, 30, 40)이 서로 교차하며 수직으로 적층된 교차점 어레이를 이용하되, 상기 전도성 라인들(10, 30, 40)은 3개 층 이상으로 적층되고, 상기 시냅스 모방소자들(110: 21, 23)은 상기 전도성 라인들(10, 30, 40) 중 하나(예컨대, 10)를 사이에 두고 상하 대칭되게 배치된 것을 특징으로 한다.
도 6(a)는 본 발명의 일 실시 예에 의한 교차점 어레이를 이용한 신경 연결망의 개념적으로 도시한 것인데, 이를 실시 가능한 형태로 표현하면 도 8과 같이 될 수 있다.
도 6(a) 및 도 8의 실시 예에서는 상기 전도성 라인들이 하부층, 중간층, 상부층의 3개 층으로 나누어 배치되어 있으나, 3번째 전도성 라인층인 상부층 위에 전도성 라인층들이 얼마든지 수직으로 적층되며 더 올라갈 수 있고, 상하 전도성 라인층 간에는 전도성 라인들이 서로 교차되어 복수 개의 교차점이 더 형성될 수 있다. 또한, 교차점마다 시냅스 모방소자(21, 23)가 배치될 수 있다.
상기 시냅스 모방소자들(21, 23)은 다양한 스위칭 소자로 구성할 수 있으나, 상하로 교차하는 상기 전도성 라인들(10과 30 또는 10과 40)을 상부전극과 하부전극으로 하는 저항성 메모리 소자(RRAM 소자)가 바람직하다.
상기 저항성 메모리 소자(21, 23)는, 도 8의 확대도와 같이, 상하로 교차하는 상기 전도성 라인들(10과 30 또는 10과 40) 사이에 하나 이상의 저항변화 물질층(25)을 포함하여 구성될 수 있다.
이렇게 함으로써, 교차점의 최소면적(4F2)으로 시냅스 모방소자(21)(23)를 연결하며, 인간 뉴런의 개 수만큼 많은 뉴런을 갖는 복잡한 신경 연결망도 모방할 수 있게 된다.
상기 저항변화 물질층(25)은 한 종류의 저항물질로 형성될 수도 있으나, 두 종류 이상의 물질층으로 적층되어 형성될 수 있다. 도 8의 확대도에서는 제 1 저항물질층(22)과 제 2 저항물질층(24)이 적층된 예를 보여준다.
도 4는 상기 저항변화 물질층(25)으로 실리콘 질화막(24)/실리콘 산화막(22)이 적층된 실시 예에 있어서, 인가 신호(전압 펄스)에 따른 점진적 전도도 변화를 보여주는 전기적 특성도이다. 도 4는, 도 8의 확대도와 같이, 상, 하부전극(10과 30; 10과 40) 사이에 실리콘 질화막(24)/실리콘 산화막(22)을 저항변화 물질층(25)으로 하고, 상, 하부전극에 10초 간격으로 일정 크기를 갖는 양(+)의 펄스 전압을 18회 반복 인가하며, 매 인가 시마다 전도도를 측정하고, 19회째부터는 이전과 같은 크기의 음(-)의 펄스 전압을 반복 인가하며, 매 인가 시마다 전도도를 측정한 결과이다.
도 4에 의하면, 양(+)의 펄스 전압을 인가한 구간(A)과 음(-)의 펄스 전압을 인가한 구간(B) 모두 점진적으로 전도도가 변함을 알 수 있다. 이러한 저항성 메모리 소자의 특성이 시냅스 특성과 유사한 점을 확인하고, 이를 본 발명의 시냅스 모방소자로 활용함으로써, 시냅스의 연결성이 강화되거나 약화되는 특성을 양의 전도도뿐만 아니라 음의 전도도를 함께 가지는 것으로 반영하여 뉴로몰픽 시스템을 구현할 수 있게 되는 장점이 있다.
본 발명에 의한 시냅스 모방소자(110)는 상술한 저항성 메모리 소자 하나(21)(23)로 구현할 수도 있으나, 양의 전도도 및 음의 전도도를 함께 가질 수 있도록, 도 5와 같이, 전도성 라인 하나(10)를 사이에 두고 상하 대칭되게 배치된 2개의 저항성 메모리 소자(21, 23)로 구현할 수도 있다.
상기 저항변화 물질층(25)은 저항 변화층 내에 존재하는 트랩(trap)으로 형성함이 별도의 포밍 과정 없이도 전도 경로를 형성할 수 있는 질화물(nitride), 특히 실리콘 질화막(24)을 포함하여 형성함이 바람직하다. 그리고 상기 저항변화 물질층(25)을 이루는 실리콘 질화막(24)/실리콘 산화막(22)에서 실리콘 산화막(22) 대신 알루미늄 옥사이드 또는 하프늄 옥사이드로 형성할 수도 있고, 실리콘 산화막, 알루미늄 옥사이드 및 하프늄 옥사이드 중 둘 이상이 적층될 수도 있다.
상기 전도성 라인들(10, 30, 40)은 모두 W, Ni, Ti, TiN 등의 금속으로 형성할 수 있으나, 상하 대칭되게 배치된 2개의 저항성 메모리 소자(21, 23) 사이를 지나가는, 즉 상기 2개의 저항성 메모리 소자(21, 23)에서 공통으로 사용되는 하부전극(10)은 불순물이 주입된 n+ 또는 p+ 다결정 실리콘(n+ or p+ doped poly-silicon)으로 형성할 수도 있다.
다른 실시 예로, 상기 2개의 저항성 메모리 소자(21, 23)에서 공통으로 사용되는 하부전극(10)은 W, Ni, Ti, TiN 등의 금속으로 형성하고, 상기 2개의 저항성 메모리 소자(21, 23)의 양단을 지나는 상부전극(30, 40)은 불순물이 주입된 n+ 또는 p+ 다결정 실리콘(n+ or p+ doped poly-silicon)으로 형성할 수도 있다.
보다 구체적으로, 도 8과 같이, 상기 전도성 라인들은 상술한 바와 같이 하부층, 중간층, 상부층의 3개 층으로 나누어 배치되고, 상기 하부층에는 복수 개의 하부 워드라인들(40)이 배치되고, 상기 중간층에는 복수 개의 비트라인들(10)이 상기 하부 워드라인들(40)과 수직으로 교차하며 배치되고, 상기 상부층에는 복수 개의 상부 워드라인들(30)이 상기 하부 워드라인들(40)과 평행하게 배치될 수 있다.
다음, 도 5 및 도 6을 참조하며, 본 발명의 교차점 어레이를 이용한 신경 연결망의 패턴 인식방법에 대하여 설명한다.
도 6(a) 및 도 8에 도시된 바와 같이, 복수 개의 전도성 라인들이 3개 층으로 나누어져 상, 하부 워드라인들(30, 40)과 비트라인들(10)로 서로 교차하며 교차점 어레이를 이루는 실시 예를 기준으로 설명한다.
상기 실시 예에 의한 소정의 패턴을 인식하는 방법은, 상기 상부 워드라인들(30)의 각각에 전압 벡터 성분(V1, V2, V3, V4)으로 입력되는 단계와 상기 하부 워드라인들(40)의 각각에 상기 저항성 메모리 소자(21, 23)의 적층으로 연결된 상부 워드라인에 인가된 상기 전압 벡터 성분과 크기는 같고 극성이 다른 반대 극성 전압 벡터 성분(-V1, -V2, -V3, -V4)으로 입력되는 단계를 포함한다.
이때, 접지된 비트라인들(10)에 흐르는 전류는, 도 6(b)와 같은 전압-전류 방정식들을 얻을 수 있는데, 이는 도 7과 같이, 상기 시냅스 모방소자들을 이루는 상하 적층된 저항성 메모리 소자들(21, 23)의 전도도 매트릭스(G, 220)에 상기 전압 벡터 성분으로 구성된 전압 벡터(V, 230)를 곱하여(내적하여) 얻은 전류 벡터(I, 210)로 표현되고, 이렇게 얻은 전류 벡터(I, 210)로 상기 패턴을 인식하는 단계로 진행될 수 있다.
상기 저항성 메모리 소자들(21, 23)의 전도도 매트릭스(G, 220)는, 도 5에서 확인되는 바와 같이, 양의 전도도뿐만 아니라 음의 전도도를 포함하게 된다.
상기 실시 예를 좀 더 일반화하여, 상기 상부 워드라인들(30)이 n개로 구성될 때, 각각에 입력되는 전압 벡터 성분(V1, V2, V3, V4, ..., Vn)이고, 상기 하부 워드라인들(40)은 반대 극성 전압 벡터 성분(-V1, -V2, -V3, -V4, ..., -Vn)으로 인가될 때, 접지된 4개의 비트라인들(10)에 흐르는 전류는, 도 9와 같이, 전기적으로 연결되고, 도 10과 같이, 저항성 메모리 소자들의 4 x n 전도도 매트릭스(G, 240)와 n개 성분을 갖는 입력 전압 벡터(V, 250)의 곱(내적)으로 얻은 4개 성분을 갖는 전류 벡터(I, 210)로 표현된다.
상술한 신경 연결망의 패턴 인식방법은 같은 방법으로 학습시킨 결과일 수 있다. 즉, 학습방법도 상기 인식방법으로 할 수 있다.
즉, 인식할 패턴을 구성하는 픽셀이 갖는 전압이 1차원 전압 벡터로 분해되어 상기 상부 워드라인들(30)의 각각에 전압 벡터 성분으로 입력되고, 상기 하부 워드라인들(40)은 각각 상기 저항성 메모리 소자(21, 23)의 적층으로 연결된 상부 워드라인에 인가된 상기 전압 벡터 성분과 크기는 같고 극성이 다른 반대 극성 전압 벡터 성분으로 입력된다.
이때, 상기 비트라인들(10)은 접지되어 상기 시냅스 모방소자들(110)을 이루는 상하 적층된 저항성 메모리 소자들(21, 23)의 전도도 변화로 학습 된다.
상기 학습의 결과는 상기 시냅스 모방소자들(110)을 이루는 상하 적층된 저항성 메모리 소자들(21, 23)의 전도도 매트릭스(G)에 반영된다.
도 11은 상, 하부 워드라인들(30, 40)이 784개로 구성되고, 비트라인들(10)은 4개로 구성된 실시 예의 신경 연결망에 2차원 28 x 28 픽셀로 보여지는 0~9 패턴의 모습을 도시한 예시도이다.
도 12는 도 11의 각 패턴을 구성하는 픽셀의 전압을 784개 성분을 갖는 1차원 전압 벡터로 분해되어 상, 하부 워드라인들의 각각에 전압 벡터 성분(V1, V2, V3, V4, ..., V784)과 반대 극성 전압 벡터 성분(-V1, -V2, -V3, -V4, ..., -V784)으로 입력하고, 4개의 비트라인들에는 접지시켜 학습시킨 이후, 각 패턴마다 동일한 방식으로 상, 하부 워드라인들에 전압을 인가하고 비트라인들에서 4개 성분을 갖는 전류 벡터를 얻은 결과를 보여주는 패턴 인식 결과도이다.
예를 들면, 도 11의 '4' 패턴을 상, 하부 워드라인들(30, 40)이 784개로 구성되고, 비트라인들(10)은 4개로 구성된 상기 실시 예에 의한 신경 연결망으로 학습시키면, 먼저 '4' 패턴의 28 x 28 픽셀 전압을 읽어 (0.0, 0.0, 0.1, 0.2, 0.4, ..., 0.8, 0.7, 0.5, 0.2, 0.3, 0.0, 0.0)의 784개 성분을 갖는 1차원 전압 벡터로 분해하여, 4개의 비트라인들에는 접지된 상태에서, 상, 하부 워드라인들의 각각에 전압 벡터 성분(0.0, 0.0, 0.1, 0.2, 0.4, ..., 0.8, 0.7, 0.5, 0.2, 0.3, 0.0, 0.0)과 반대 극성 전압 벡터 성분(0.0, 0.0, -0.1, -0.2, -0.4, ..., -0.8, -0.7, -0.5, -0.2, -0.3, 0.0, 0.0)으로 입력하게 된다.
상기 방식으로 동일한 '4' 패턴에 대하여 반복적으로 학습을 시키게 되면, 학습된 결과는 저항성 메모리 소자들의 4 x 784 전도도 매트릭스(G)에 저장하게 되고, 이후 '4' 패턴을 상기 실시 예에 의한 신경 연결망에 보여줄 경우, 상기 학습시와 동일한 방식으로 1차원 전압 벡터로 분해하여 상, 하부 워드라인들에 전압을 인가하고 접지된 비트라인들에서 4개 성분을 갖는 전류 벡터(I)를 얻은 결과, 도 12의 [0100]으로 패턴을 인식하게 된다.
도 11의 나머지 패턴들도 도 12의 각 대응되는 4개의 디지털 성분으로 표현되는 전류 벡터(I)로 인식하게 된다. 즉, '0' 패턴은 [0000], '1' 패턴은 [0001], '2' 패턴은 [0010], '3' 패턴은 [0011], '5' 패턴은 [0101], '6' 패턴은 [0111], '7' 패턴은 [0111], '8' 패턴은 [1000], '9' 패턴은 [1001]로 각각 인식하게 된다.
10: 비트라인 21, 23: 저항성 메모리 소자
22: 제 1 저항물질층 24: 제 2 저항물질층
30: 상부 워드라인 40: 하부 워드라인
40: 상부전극 101, 102: 식각 마스크
110: 시냅스 모방소자 210: 전류 벡터
220, 240: 전도도 매트릭스 230, 250: 전압 벡터

Claims (7)

  1. 복수 개의 시냅스 모방소자들로 구성된 신경 연결망에 있어서,
    상기 신경 연결망은 복수 개의 전도성 라인들이 서로 교차하며 수직으로 적층된 교차점 어레이를 이용하되,
    상기 전도성 라인들은 3개 층 이상으로 적층되고,
    상기 시냅스 모방소자들은 상기 전도성 라인들 중 하나를 사이에 두고 상하 대칭되게 배치된 것을 특징으로 하는 교차점 어레이를 이용한 신경 연결망.
  2. 제 1 항에 있어서,
    상기 전도성 라인들은 하부층, 중간층, 상부층의 3개 층으로 나누어 배치되고, 상기 하부층에는 복수 개의 하부 워드라인들이 배치되고, 상기 중간층에는 복수 개의 비트라인들이 상기 하부 워드라인들과 수직으로 교차하며 배치되고, 상기 상부층에는 복수 개의 상부 워드라인들이 상기 하부 워드라인들과 평행하게 배치된 것을 특징으로 하는 교차점 어레이를 이용한 신경 연결망.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 시냅스 모방소자들은 상하로 교차하는 상기 전도성 라인들을 상부전극과 하부전극으로 하는 저항성 메모리 소자이고,
    상기 저항성 메모리 소자는 상하로 교차하는 상기 전도성 라인들 사이에 하나 이상의 저항변화 물질층을 포함하여 구성된 것을 특징으로 하는 교차점 어레이를 이용한 신경 연결망.
  4. 제 3 항에 있어서,
    상기 저항변화 물질층은 실리콘 질화막을 포함하고, 상기 실리콘 질화막의 상부 또는 하부에 실리콘 산화막, 알루미늄 옥사이드 및 하프늄 옥사이드 중 하나 이상이 더 적층된 것을 특징으로 하는 교차점 어레이를 이용한 신경 연결망.
  5. 제 1 항에 의한 신경 연결망의 패턴 인식방법으로,
    상기 전도성 라인들은 하부층, 중간층, 상부층의 3개 층으로 나누어 배치되고, 상기 하부층에는 복수 개의 하부 워드라인들이 배치되고, 상기 중간층에는 복수 개의 비트라인들이 상기 하부 워드라인들과 수직으로 교차하며 배치되고, 상기 상부층에는 복수 개의 상부 워드라인들이 상기 하부 워드라인들과 평행하게 배치되고,
    상기 시냅스 모방소자들은 상하로 교차하는 상기 전도성 라인들을 상부전극과 하부전극으로 하는 저항성 메모리 소자이고,
    상기 저항성 메모리 소자는 상하로 교차하는 상기 전도성 라인들 사이에 하나 이상의 저항변화 물질층을 포함하여 구성되되,
    상기 상부 워드라인들 각각에 전압 벡터 성분으로 입력되는 단계;
    상기 하부 워드라인들 각각에 상기 저항성 메모리 소자의 적층으로 연결된 상부 워드라인에 인가된 상기 전압 벡터 성분과 크기는 같고 극성이 다른 반대 극성 전압 벡터 성분으로 입력되는 단계; 및
    상기 비트라인들은 상기 시냅스 모방소자들을 이루는 상하 적층된 저항성 메모리 소자들의 전도도 매트릭스에 상기 전압 벡터 성분으로 구성된 전압 벡터를 곱하여(내적하여) 얻은 전류 벡터로 소정의 패턴을 인식하는 단계를 포함하는 것을 특징으로 하는 교차점 어레이를 이용한 신경 연결망의 패턴 인식방법.
  6. 제 5 항에 있어서,
    상기 저항변화 물질층은 실리콘 질화막을 포함하고, 상기 실리콘 질화막의 상부 또는 하부에 실리콘 산화막, 알루미늄 옥사이드 및 하프늄 옥사이드 중 하나 이상이 더 적층된 것을 특징으로 하는 것을 특징으로 하는 교차점 어레이를 이용한 신경 연결망의 패턴 인식방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 패턴을 구성하는 픽셀이 갖는 전압이 1차원 전압 벡터로 분해되어 상기 상부 워드라인들의 각각에 전압 벡터 성분으로 입력되고,
    상기 하부 워드라인들은 각각 상기 저항성 메모리 소자의 적층으로 연결된 상부 워드라인에 인가된 상기 전압 벡터 성분과 크기는 같고 극성이 다른 반대 극성 전압 벡터 성분으로 입력되고,
    상기 비트라인들은 접지되어 상기 시냅스 모방소자들을 이루는 상하 적층된 저항성 메모리 소자들의 전도도 변화로 학습 되고,
    상기 학습의 결과는 상기 시냅스 모방소자들을 이루는 상하 적층된 저항성 메모리 소자들의 전도도 매트릭스에 반영되도록 한 것을 특징으로 하는 교차점 어레이를 이용한 신경 연결망의 패턴 인식방법.
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