TWI698977B - 電阻電路及人工智慧晶片 - Google Patents

Abstract

電阻電路及人工智慧晶片。電阻電路包括一堆疊結構。堆疊結構包括交錯堆疊的數個電阻材料層與數個絕緣層。電阻電路包括電性串聯或電性並聯的至少兩個單元電阻。該至少兩個單元電阻分別定義在不同層的電阻材料層中。

Description

電阻電路及人工智慧晶片

本發明是有關於一種電阻電路，且特別是有關於一種用於人工智慧晶片的電阻電路。

近來，利用記憶體陣列所實現的類神經計算裝置被提出。相較於利用處理器來執行類神經演算，此種類神經計算裝置具有低功耗的優點，並可應用至人工智慧晶片。

類神經計算裝置通常包括多個突觸單元(synapse)。各個突觸單元對應於一權重值。當一輸入向量施加至類神經計算裝置，輸入向量將與關聯的一或多個突觸單元所對應的權重值所構成的權重向量相乘，以得到一積項和(sum of product)結果。積項和運算廣泛地使用於類神經裝置當中。

本發明係有關於一種電阻電路及人工智慧晶片。電阻電路之電性相連的單元電阻係分別定義在堆疊結構中不同層的電阻材料層中。

根據本發明之一方面，提出一種電阻電路，其包括一堆疊結構。堆疊結構包括交錯堆疊的數個電阻材料層與數個絕緣層。電阻電路包括電性串聯或電性並聯的至少兩個單元電阻。該至少兩個單元電阻分別定義在不同層的電阻材料層中。

根據本發明之另一方面，提出一種人工智慧晶片，其包括一類神經計算裝置。類神經計算裝置包括一堆疊結構。堆疊結構包括交錯堆疊的數個電阻材料層與數個絕緣層。類神經計算裝置包括一電阻電路。電阻電路包括電性串聯或電性並聯的至少兩個單元電阻。該至少兩個單元電阻分別定義在不同層的電阻材料層中。類神經計算裝置包括多個突觸單元。突觸單元各包括電阻電路。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

102、602:堆疊結構

102S、104S:上表面

104:基底

106:絕緣層

108:絕緣膜

320:接觸窗

622:光阻層

D1:第一方向

D2:第二方向

D3:第三方向

E:導體層

Ein:輸入導體部

Eout:輸出導體部

EC、EC1、EC2、EC3、EC4、EC5、EC6、EC7:連接導體部

h:厚度

K、KA1、KA2、KA3、KA4、KA5、KA6、KA7、KA8、KB1、KB2、KB3、KB4、KB5、KB6、KB7、KB8:導體元件

KS:底導體部

L:長度

R、R1、R2、R3、R4、R5、R6、R7、R8:單元電阻

RM、RM1、RM2、RM3、RM4、RM5、RM6、RM7、RM8:電阻材料層

w:寬度

第1圖繪示一實施例之電阻電路的剖面圖。

第2圖繪示第1圖之電阻電路的等效電路圖。

第3圖繪示一實施例之電阻電路的剖面圖。

第4圖繪示一實施例之電阻電路的剖面圖。

第5圖繪示一實施例之電阻電路的剖面圖。

第6圖至第7圖繪示根據一實施例之電阻電路之製造方法的步驟。

以下係以一些實施例做說明。須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各自細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做說明。

第1圖繪示一半導體電路之電阻電路的剖面圖。

請參照第1圖，堆疊結構102可配置在基底104上。堆疊結構102可包括在實質垂直於基底104之上表面104S的第一方向D1(例如Z方向)上交錯堆疊的絕緣層106與至少兩個電阻材料層RM。舉例來說，電阻材料層RM包括從基底104依序堆疊的第一層之電阻材料層RM1、第二層之電阻材料層RM2...至第八層之電阻材料層RM8。但本揭露不限於此，堆疊結構102可包括其它數目的電阻材料層RM與絕緣層106，例如4層電阻材料層RM。

不同高度的絕緣膜108可形成在堆疊結構102中。導體元件KA1~KA8與導體元件KB1~KB8在第一方向D1(Z方向、或深度方向、或高度方向、或厚度方向)上，從堆疊結構102的上表 面102S延伸穿過堆疊結構102並電性連接在電阻材料層RM上。此揭露中，導體元件KA1~KA8與導體元件KB1~KB8亦可整體以符號K表示做說明。導體元件K可形成在絕緣膜108的側表面上，並可包括一底導體部KS接觸電阻材料層RM1~RM8其中之一。此實施例中，接觸電阻材料層RM的底導體部KS係為導體元件K的底表面。導體元件K的其它上導體部則可藉由絕緣膜108分開自其它更高層的電阻材料層RM。舉例來說，導體元件KA1與導體元件KB1的底導體部KS與第一層之電阻材料層RM1電性接觸，導體元件KA1與導體元件KB1的其它部分則藉由絕緣膜108隔開電阻材料層RM2~RM8。導體元件KA2與導體元件KB2的底導體部KS與第二層之電阻材料層RM2電性接觸，導體元件KA2與導體元件KB2的其它部分則藉由絕緣膜108隔開電阻材料層RM3~RM8。可以此類推其它元件配置。一實施例中，絕緣膜108可具有環形狀，並可環繞導體元件K的側表面。一實施例中，導體元件K可具有柱形狀，例如圓柱形狀，但不限於此，亦可具有其他合適的形狀。

實施例中，電阻電路包括至少兩個形成在不同電阻材料層RM中的單元電阻R。不同高度(或第一方向D1上的尺寸)的導體元件K可成對地分別接觸不同層之電阻材料層RM的不同部分，以在電阻材料層RM中定義出電性連接在一對導體元件K之間的單元電阻R，該對導體元件K其中之一作為單元電阻R的輸入端，其中之另一作為單元電阻R的輸出端。舉例來說，相同第一高度之導體元件KA1與導體元件KB1成對地接觸電阻材料層RM1 的不同部分，以在電阻材料層RM1中定義出電性連接在導體元件KA1與導體元件KB1之間的單元電阻R1。相同第八高度之導體元件KA8與導體元件KB8成對地接觸電阻材料層RM8的不同部分，以在電阻材料層RM8中定義出電性連接在導體元件KA8與導體元件KB8之間的單元電阻R8。可依此類推其它對導體元件K分別在電阻材料層RM2~RM7中定義出的單元電阻R2~R7。

此實施例中，導體元件K沿第二方向D2(例如X方向)排列，其中導體元件KA1至KA8呈階梯狀從左至右依序配置，且導體元件KB8至KB1呈階梯狀從左至右配置。從而，第一高度的一對導體元件KA1與KB1之間具有最大的距離(例如在第二方向D2上的距離)，高度愈低的導體元件K之間具有愈小的距離(例如在第二方向D2上的距離)，例如第八高度的一對導體元件KA8與KB8之間具有最小的距離。一實施例中，不同層之單元電阻R的電阻值係與導體元件K之間的距離成正比。因此第一層之電阻材料層RM1中的單元電阻R1具有最大的電阻值，依此類推愈上層之單元電阻R具有愈小的電阻值，也就是說R1>R2>R3>R4>R5>R6>R7>R8。但本揭露不限於此，亦可根據實際需求適當調變電阻材料層RM與導體元件K，從而在電阻材料層RM中形成期望的單元電阻R。其它實施例中，舉例來說，單元電阻R的電阻值可依據對應的一對導體元件K的形狀、相對距離、與電阻材料層RM接觸的面積、位置及/或電阻材料層RM的尺寸、材料、形狀等可能影響有效電阻因子而定，使得不同層之單元電阻 R的電阻值可任意控制為相同或不同。舉例來說，電阻材料層RM可具有相同或不同的厚度。電阻材料層RM可具有相同或不同的材料性質。電阻材料層RM的材料可包括半導體材料，如矽材料例如多晶矽，或碳基材料(carbon based material)，或金屬氮化物(metal nitride)例如TiN、TaN等，或其它合適的電阻材料。電阻材料層RM的材料可包括N型半導體材料或P型半導體材料。舉例來說，電阻材料層RM可具有相同或不同的摻雜情況，例如可具有相同或不同的摻雜雜質的種類，且/或具有相同或不同的摻雜濃度。摻雜雜質包括但不限於P、B、In、C、N等元素。

舉例來說，一實施例中，R1：R2：R3：R4=1：1：1：1。一實施例中，R1：R2：R3：R4=1：2：4：8。一實施例中，R1：R2：R3：R4=1：2：4：12。一實施例中，R1：R2：R3：R4=1：3：9：27。一實施例中，R1=R2=R3。一實施例中，R1<R2<R3。一實施例中，R3=2R1=4R2。一實施例中，R1=3R2=9R3。一實施例中，R1=R2=R3<R4=R5=R6。一實施例中，R1=R2=R3>R4=R5=R6。一實施例中，R3=2R1=4R2。一實施例中，R1=3R2=9R3。

另一實施例中，導體元件KA1~KA8、KB1~KB8可錯開配置，或以其它合適的方式配置。

導體層E可形成在堆疊結構102、導體元件K及絕緣膜108的上表面上，並電性連接在導體元件K上。導體元件K可電性連接在導體層E與電阻材料層RM之間。實施例中，不同電阻材料層RM之單元電阻R之間的電性連接及/或電阻電路的有效電阻 可透過導體層E的圖案配置決定。舉例來說，此實施例中，導體層E包括互相分開的輸入導體部Ein、輸出導體部Eout、及連接導體部EC。連接導體部EC可包括互相分開的連接導體部EC1~EC7。作為電阻電路之輸入端的輸入導體部Ein係電性連接至少一個導體元件K，此實施例中為導體元件KA1。作為電阻電路之輸出端的輸出導體部Eout係電性連接至少一個導體元件K，此實施例中為導體元件KA8。連接導體部EC經由導體元件K與電阻材料層RM電性連接在輸入導體部Ein與輸出導體部Eout之間。

連接導體部EC電性連接至少兩個不同高度的導體元件K，從而使不同層的單元電阻R彼此電性連接。舉例來說，此實施例中，連接導體部EC1電性連接在導體元件KB1及導體元件KB2上，使得單元電阻R1電性串聯單元電阻R2。連接導體部EC2電性連接在導體元件KA2及導體元件KA3上，使得單元電阻R2電性串聯單元電阻R3。可以此類推第1圖中所示其它連接導體部EC3~EC7與導體元件KA4~KA7、KB3~KB8之間的連接關係。

實施例中，電阻材料層RM的電阻值可大於導體元件K與導體層E的電阻值，從而，電阻電路的整體有效電阻可實質上由電阻材料層RM中的單元電阻R造成。例如，導體元件K與導體層E可用作具有高導電性質的接觸件。

一實施例中，第1圖所示的電阻電路包括電性串聯在輸入導體部Ein與輸出導體部Eout之間的單元電阻R1~R8，其相對應的電路可如第2圖所示。此實施例中，電阻電路的有效電阻Rio 可實質上為串聯各層之單元電阻R1~R8的總和。亦即，Rio=R1+R2+R3+R4+R5+R6+R7+R8。

另一實施例中，可透過導體層E的圖案配置使得電阻電路包括電性並聯的單元電阻R。一部分電阻材料層RM中的單元電阻R可為浮接(floating)。

例如請參照第3圖的電阻電路，其與第1圖所示的電阻電路的差異說明如下。導體層E包括輸入導體部Ein與輸出導體部Eout。輸入導體部Ein電性連接在導體元件KA1~KA8上的接觸窗(contact via)320上。輸出導體部Eout電性連接在導體元件KB1、KB6、KB8上的接觸窗320上。導體層E並未電性連接導體元件KB2~KB5及KB7，因此導體元件KB2~KB5及KB7及其連接之電阻材料層RM2~RM5及RM7(或單元電阻R2~R5及R7)係為浮接。此實施例中，電阻電路的總電阻值Rio與單元電阻R之間的關係可表示為1/Rio=1/R1+1/R6+1/R8。

另一實施例中，舉例來說，可將第3圖的電阻電路改變為輸出導體部Eout同時電性連接在導體元件KB1~KB8上，或電性連接在導體元件KB1~KB8上的接觸窗320上(未顯示)，使得電阻電路可成為單元電阻R1~R8並聯所造成的等效電路，其總電阻值Rio與單元電阻R1~R8之間的關係可表示為1/Rio=1/R1+1/R2+1/R3+1/R4+1/R5+1/R6+1/R7+1/R8。

請參照第4圖的電阻電路，其與第1圖所示的電阻電路的差異說明如下。導體層E包括互相分開的輸入導體部Ein、輸 出導體部Eout、及連接導體部EC。輸入導體部Ein電性連接在導體元件KA2上的接觸窗320上。輸出導體部Eout電性連接在導體元件KA8上的接觸窗320上。連接導體部EC電性連接在導體元件KB2及導體元件KB8上的接觸窗320上。導體層E並未電性連接導體元件KA1、KA3~KA7、KB1及KB3~KB7，因此導體元件KA1、KA3~KA7、KB1及KB3~KB7及其連接之電阻材料層RM1、RM3~RM7(或單元電阻R1及R3~R7)係為浮接。此實施例中，電阻電路的總電阻值Rio與單元電阻R之間的關係可表示為Rio=R2+R8。

又另一實施例中，可透過導體層E的圖案配置使得電阻電路之單元電阻R中的一部分係電性並聯，且另一部分係電性串聯。

請參照第5圖的電阻電路，其與第1圖所示的電阻電路的差異說明如下。導體層E包括互相分開的輸入導體部Ein、輸出導體部Eout、及連接導體部EC。連接導體部EC可包括互相分開的連接導體部EC1~EC3。輸入導體部Ein電性連接在導體元件KA1上。輸出導體部Eout電性連接在導體元件KA4~KA8上。連接導體部EC1電性連接在導體元件KB1與KB2上。連接導體部EC2電性連接在導體元件KA2與KA3上。連接導體部EC3電性連接在導體元件KB3~KB8上。此實施例中，電阻電路包括實質上由單元電阻R4~R8構成的並聯電阻Rp，並聯電阻Rp電性串聯其它單元電阻R1~R3。因此，電阻電路的總電阻值Rio與單元電阻R1~R8之間的 關係可表示為Rio=R1+R2+R3+Rp，其中1/Rp=1/R4+1/R5+1/R6+1/R7+1/R8。

實施例中，電阻電路可應用至任意的半導體電路。一實施例中，人工智慧晶片之類神經計算裝置的數個突觸單元(synapse)各可包括根據本揭露實施例概念的電阻電路。一實施例中，電阻電路可配置在半導體封裝結構中，例如多晶片封裝(multi chip package)，電阻電路可例如利用打線接合(wire bonding)、微凸塊(micro-bump)、矽中介層電路板(Si-interposer)等技術電性連接晶片。一實施例中，電阻電路可形成在矽中介層電路板上。但本揭露不限於此，電阻電路亦可視需求應用至其它半導體裝置或電子裝置中。

第6圖至第7圖繪示根據一實施例之電阻電路之製造方法的步驟。

請參照第6圖，絕緣層106與電阻材料層RM交錯堆疊在基底104上以形成堆疊結構602。基底104可例如包括、但不限於矽基底，亦可使用其它合適的基底材料。絕緣層106可包括、但不限於例如利用沉積方式形成的氧化矽、氮化矽、氮氧化矽、或其它合適的介電材料。電阻材料層RM的材料可包括但不限於半導體材料，例如N型半導體材料或P型半導體材料，例如以P、B、In、C、N雜質摻雜的多晶矽，或碳基材料(carbon based material)，或金屬氮化物(metal nitride)例如TiN、TaN等，或其它合適的電阻材料。

請參照第6圖，然後，可利用黃光微影製程對堆疊結構602進行圖案化步驟。例如，可形成圖案化的光阻層622覆蓋堆疊結構602的部分上表面102S上，然後將光阻層622的圖案向下轉移至堆疊結構602中。詳細而言，可使用光阻層622(或硬遮罩)作為蝕刻遮罩，並進行蝕刻步驟移除堆疊結構602未被光阻層622(或硬遮罩)覆蓋的部分，從而形成如第7圖所示之圖案化的堆疊結構102。一實施例中，電阻電路之堆疊結構102的所有電阻材料層RM1~RM8係利用相同的光阻層622同時圖案化形成，因此不同層之電阻材料層RM1~RM8的外側壁彼此對齊，且電阻材料層RM1~RM8可具有與光阻層622相同的圖案。詳細來說，電阻材料層RM1~RM8可有一致的外側壁輪廓。一實施例中，舉例來說，在俯視圖中，光阻層622的上表面具有長方形狀，藉由光阻層622圖案化形成的電阻材料層RM1~RM8也具有相同形狀，因此電阻材料層RM1~RM8的外側壁具有一致的長方形輪廓。但本揭露不限於此，堆疊結構102可圖案化為其它合適的形狀，例如三角形、正方形、L形、其它多邊形、規則形狀、不規則形狀、環形、圓形等。然後，可利用例如化學機械研磨(CMP)或其它合適的蝕刻方式移除光阻層622，或進一步平坦化堆疊結構102的上表面102S。

一實施例中，電阻材料層RM1~RM8可各具有厚度h(第一方向D1上的尺寸，或高度)、長度L(第二方向D2上的尺寸)及寬度w(第三方向D3上的尺寸，例如Y方向上的尺寸)。舉例來 說，h<w。10h<L。一實施例中，電阻材料層RM1~RM8的厚度h係為相同。但本揭露不限於此，亦可適當調變電阻材料層RM的條件。

然後，例如請參照第1圖，可在堆疊結構102中形成不同深度的開口，其分別露出不同層的電阻材料層RM1~RM8。可利用圖案化的光阻層或硬遮罩(未顯示)作為蝕刻遮罩移除部分堆疊結構102來形成開口。可形成絕緣膜108在開口露出之堆疊結構102的側表面上。絕緣膜108可包括、但不限於例如利用沉積方式形成的氧化矽、氮化矽、氮氧化矽、或其它合適的介電材料。可形成導體元件KA1~KA8、KB1~KB8在開口中的絕緣膜108的側壁上及開口露出的電阻材料層RM1~RM8上。可利用例如化學機械研磨(CMP)或其它合適的蝕刻方式平坦化堆疊結構102及形成於其中的導體元件KA1~KA8、KB1~KB8及絕緣膜108的上表面。可形成導體材料膜在堆疊結構102、導體元件KA1~KA8、KB1~KB8及絕緣膜108上。導體材料膜可包括、但不限於例如以沉積方法形成的鎢、鋁、銅、或其它具有高導電性質的合適金屬或金屬矽化物等。可利用圖案化的光阻層或硬遮罩(未顯示)作為蝕刻遮罩移除部分的導體材料膜以形成圖案化的導體層E，其至少包括互相分開的輸入導體部Ein及輸出導體部Eout，也可更包括至少一連接導體部EC。

另一實施例中，例如參照第3圖，可形成接觸窗320在導體元件K上。接觸窗320可配置在形成於堆疊結構102、導體 元件K及絕緣膜108之上表面上的介電層(未顯示)中。接觸窗320的形成方法可包括在介電層上形成作為蝕刻遮罩的圖案化的光阻層或硬遮罩(未顯示)，並利用蝕刻步驟將圖案轉移至介電層而形成開口，並在開口中填充導電材料。用以形成接觸窗320的導電材料可包括鎢、鋁、銅、或其它具有高導電性質的合適金屬或金屬矽化物等。可形成導體層E在接觸窗320及介電層(未顯示)的上表面上。

根據以上實施例，本揭露提出一種電阻電路，其係由分別定義在堆疊結構中不同層電阻材料層中的單元電阻所構成。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102:堆疊結構

102S、104S:上表面

104:基底

106:絕緣層

108:絕緣膜

D1:第一方向

D2:第二方向

D3:第三方向

E:導體層

Ein:輸入導體部

Eout:輸出導體部

EC、EC1、EC2、EC3、EC4、EC5、EC6、EC7:連接導體部

K、KA1、KA2、KA3、KA4、KA5、KA6、KA7、KA8、KB1、KB2、KB3、KB4、KB5、KB6、KB7、KB8:導體元件

KS:底導體部

R、R1、R2、R3、R4、R5、R6、R7、R8:單元電阻

RM、RM1、RM2、RM3、RM4、RM5、RM6、RM7、RM8:電阻材料層

Claims (10)

1. 一種電阻電路，包括：一堆疊結構，包括交錯堆疊的數個電阻材料層與數個絕緣層，其中該電阻電路包括電性串聯或電性並聯的至少兩個單元電阻，該至少兩個單元電阻分別定義在不同層的該些電阻材料層中。
2. 如申請專利範圍第1項所述之電阻電路，其中該些電阻材料層其中至少一個係為浮接。
3. 如申請專利範圍第1項所述之電阻電路，其中該至少兩個單元電阻具有相同或不同的電阻值。
4. 如申請專利範圍第1項所述之電阻電路，其中該電阻電路的有效電阻是由該至少兩個單元電阻造成。
5. 如申請專利範圍第1項所述之電阻電路，其中該些電阻材料層的外側壁彼此對齊。
6. 如申請專利範圍第1項所述之電阻電路，更包括數個導體元件配置在該堆疊結構中，該至少兩個單元電阻分別定義在該些導體元件的不同對之間。
7. 如申請專利範圍第6項所述之電阻電路，更包括一導體層，配置在該堆疊結構上，並電性連接該些導體元件，其中該導體層包括一輸入導體部及一輸出導體部，該電阻電路定義在該輸入導體部與該輸出導體部之間，其中該輸入導 體部係用作該電阻電路的一輸入端，該輸出導體部係用作該電阻電路的一輸出端。
8. 如申請專利範圍第7項所述之電阻電路，其中該導體層更包括一連接導體部，電性連接該些導體元件中的至少兩個，並電性連接在該輸入導體部與該輸出導體部之間，其中該連接導體部電性連接在不同高度的該些導體元件上。
9. 如申請專利範圍第1項所述之電阻電路，其中該至少兩個單元電阻包括：一單元電阻，定義在該些電阻材料層的一電阻材料層中；及另一單元電阻，定義在該些電阻材料層的另一電阻材料層中，該一電阻材料層與該另一電阻材料層包含矽材料。
10. 如申請專利範圍第9項所述之電阻電路，其中該一單元電阻與該另一單元電阻具有不同的電阻值，且該一電阻材料層與該另一電阻材料層具有不同的摻雜雜質及/或摻雜濃度。

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