KR20160009299A

KR20160009299A - 전하를 저장하는 다중 전하 트래핑막들을 갖는 밴드갭 조절된 메모리

Info

Publication number: KR20160009299A
Application number: KR1020140089600A
Authority: KR
Inventors: 항-팅 루에
Original assignee: 매크로닉스 인터내셔널 컴퍼니 리미티드
Priority date: 2014-07-16
Filing date: 2014-07-16
Publication date: 2016-01-26

Abstract

메모리 셀은 게이트, 채널 물질 채널 표면 및 채널 가전자대 에지를 갖는 채널 물질, 그리고 상기 게이트와 상기 채널 표면 사이의 유전체 스택을 포함한다. 상기 유전체 스택은 상기 채널 표면 상의 다층 터널링 구조, 상기 다층 터널링 구조 상의 제1 전하 저장 질화막, 상기 제1 전하 저장 질화막 상의 제1 블로킹 산화막, 상기 제1 블로킹 산화막 상의 제2 전하 저장 질화막, 그리고 상기 제2 전하 저장 질화막 상의 제2 블로킹 산화막을 포함한다. 상기 다층 터널링 구조는 제1 터널링 산화막, 상기 제1 터널링 산화막 상의 제1 터널링 질화막, 그리고 상기 제1 터널링 질화막 상의 제2 터널링 산화막을 포함한다.

Description

전하를 저장하는 다중 전하 트래핑막들을 갖는 밴드갭 조절된 메모리{BANDGAP-ENGINEERED MEMORY WITH MULTIPLE CHARGE TRAPPING LAYERS STORING CHARGE}

본 기술은 플래시 메모리 기술에 관한 것이며, 보다 상세하게는 큰 크기의 게이트 전압들에도 불구하고 소거 포화에 덜 민감한 고속의 소거 및 프로그램 동작들을 위해 적용 가능한 전하 트래핑 메모리 기술에 관한 것이다.

전하 트래핑 메모리(charge trapping memory)는 전하를 저장하는 유전 전하 트래핑 물질을 채용하여 데이터를 저장하는 비휘발성 집적 회로 메모리 기술의 부류이다. SONOS 장치들로 언급되는 이전의 디자인들에 따르면, 상기 소스, 드레인 및 채널은 실리콘 채널 물질(S) 내에 형성되고, 상기 터널 유전막은 실리콘 산화물(O)로 형성되며, 상기 전하 저장막은 실리콘 질화물(N)로 형성되고, 상기 블로킹 유전막은 실리콘 산화물(O)로 형성되며, 상기 게이트는 폴리실리콘(S)을 포함한다.

도 1은 채널(10)에 의해 분리되는 소스(11)와 드레인(12), 그리고 다층 터널 유전체 구조(13―15), 전하 저장막(16) 및 블로킹 유전막(17)에 의해 상기 채널로부터 이격되는 게이트(18)를 포함하는 전계 효과 트랜지스터(FET) 구조로 구성되는 전하 트래핑 메모리 셀을 나타낸다.

상기 SONOS 장치는 수많은 잘 알려진 바이어스 기술들의 하나를 이용하여 전자 터널링에 의해 프로그램되고. 정공 터널링 또는 전자 디트래핑(detrapping)에 의해 소거된다. 소거 동작을 위한 실질적인 동작 속도들을 구현하기 위하여, 상기 터널링 유전막은 매우 얇아야 한다(30Å 이하). 그러나, 이러한 두께에서, 상기 메모리 셀의 내구성과 전하 보유 특성들이 전통적인 플로팅 게이트 기술에 비해 열악해진다. 또한, 상대적으로 두꺼운 터널링 유전막들을 가지면, 상기 소거 동작을 위해 요구되는 전기장도 상기 블로킹 유전막을 통해 상기 게이트로부터 전자 주입을 야기한다. 소거는 일반적으로 약 15MV/㎝ 보다 큰 높은 전기장 크기를 요구한다. 이러한 전자 주입은 상기 전하 트래핑 장치 내의 전하 레벨이 평형 레벨로 집중되는 소거 포화 조건을 야기한다. Lue 등이 발명한 미국 특허 제7,075,828호(발명의 명칭: "전하 트래핑 비휘발성 메모리를 위한 전하 밸런싱 소거를 구비하는 동작 방안(Operation Scheme with Charge Balancing Erase for Charge Trapping Non-Volatile Memory)")를 참조하기 바란다.

한편, 보다 낮은 전기장들에서 소거를 위한 상기 터널링 유전막의 성능을 개선하기 위한 기술이 연구되어 왔다. 도 1에 있어서, 상기 터널링 유전막은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물의 막들을 구비하는 3개의 막의 밴드갭 조절된(bandgap engineered) 구조(13―15)를 포함한다.

도 3은 도 1의 메모리 셀을 위한 소거 시간에 대한 플랫 밴드 전압(flat band voltage)의 그래프이다. 상기 BE-SONOS 메모리 셀은 p형 폴리실리콘 게이트를 가진다. -14V의 게이트 전압으로의 소거 동작의 시뮬레이션은 곡선 310의 결과로 된다. -14V의 게이트 전압으로의 소거 동작으로부터의 실험 데이터는 기록 포인트들(plot points) 311의 결과가 된다. -15V의 게이트 전압으로의 소거 동작의 시뮬레이션은 곡선 320의 결과가 된다. -15V의 게이트 전압으로의 소거 동작의 실험 데이터는 기록 포인트들 321의 결과로 된다. -16V의 게이트 전압으로의 소거 동작의 시뮬레이션은 곡선 330의 결과로 된다. -16V의 게이트 전압으로의 소거 동작으로부터의 실험 데이터는 기록 포인트들 331의 결과가 된다. -17V의 게이트 전압으로의 소거 동작의 시뮬레이션은 곡선 340의 결과로 된다. -17V의 게이트 전압으로의 소거 동작의 실험 데이터는 기록 포인트들 341의 결과로 된다. -18V의 게이트 전압으로의 소거 동작의 시뮬레이션은 곡선 350의 결과로 된다. -18V의 게이트 전압으로의 소거 동작의 실험 데이터는 기록 포인트들 351의 결과가 된다.

보다 작은 크기의 게이트 전압들을 위한 상기 곡선들과 기록 포인트들은 너무 느린 소거를 나타낸다. 보다 큰 크기의 게이트 전압들을 위한 상기 곡선들과 기록 포인트들은 보다 빠르지만 1초 또는 그 이하 이내에 소거 포화를 겪게 된다. 상기 제1 트래핑막(N2) 내에 보다 많은 전자들이 주입되고 저장되면서, 상부 산화물(O3)이 높은 게이트 주입을 유도하는 큰 전기장을 가진다.

반면에, 기술이 소거를 위해 필요한 큰 전기장들을 위하여 상기 게이트로부터의 전자 주입을 감소시키는 상기 블로킹 유전막의 성능을 향상시키도록 연구되어 왔다. 종래의 기술들은 알루미늄 산화물과 같은 고유전율(high-K) 유전체들의 장점들을 강조하여 왔다. 보다 높은 유전 상수는 프로그램 및 소거 속도를 향상시키고, 상기 셀들의 문턱 전압 내의 메모리 윈도우를 개선하며, 유효 산화물 두께(EOT)를 감소시켜 프로그램 및 소거 동안에 동작 전압을 감소시킴에 의해 성능을 향상시킬 수 있다. 그러나, 알루미늄 산화물과 같은 고유전율 물질들을 높은 품질로 제조하는 것은 어려울 수 있다. 그러므로, 상기 블로킹 유전체를 위한 고유전율 물질들의 사용은 보다 낮은 신뢰성 및 보다 낮은 데이터 유지의 절충을 수반한다. 예를 들면, 고유전율 물질들은 빠른 초기 전하 손실을 야기하는 얕은 트랩들(또는 쌍극자 완화)을 쉽게 발생시키고, 프로그램 인증 값들에 문턱 전압 오프셋들을 가져온다.

도 2에 있어서, 상기 블로킹 유전막은 고유전율 유전막(17B) 및 실리콘 산화막(17A)을 포함한다. 도 4는 실리콘 산화막(17A)이 생략된 도 2의 메모리 셀의 변화를 위한 소거 시간에 대한 플랫 밴드 전압의 그래프이다. 상기 곡선들 및 기록 점들에 있어서, 소거 동작은 N2 전하 저장 질화막(16) 및 고유전율 블로킹 유전막(17B)―각기 70Å 및 150Å의 두께를 갖는―을 구비하는 -18V의 게이트 전압으로 수행된다. 상기 다양한 곡선들과 기록 점들이 O1/N1/O2―산화물 터널링막(13), 질화물 터널링막(14), 산화물 터널링막(15)―의 다른 조합들을 위해 도시된다. 15Å/20Å/30Å의 O1/N1/O2를 갖는 소거 동작은 모의 실험된 곡선 410 및 실험 데이터 기록 포인트들 411의 결과로 된다. 18Å/20Å/30Å의 O1/N1/O2를 갖는 소거 동작은 모의 실험된 곡선 420 및 실험 데이터 기록 포인트들 421의 결과로 된다. 20Å/20Å/30Å의 O1/N1/O2를 갖는 소거 동작은 모의 실험된 곡선 430 및 실험 데이터 기록 포인트들 431의 결과로 된다. 다시, 보다 작은 크기의 게이트 전압들을 위한 상기 곡선들 및 기록 포인트들은 너무 느린 소거를 보여준다. 다시, 보다 큰 크기의 게이트 전압들을 위한 상기 곡선들과 기록 포인트들은 보다 빠르지만 1초 또는 그 이하 이내에 소거 포화를 겪게 된다.

도 5는 도 2의 메모리 셀을 위한 소거 시간에 대한 플랫 밴드 전압의 그래프이다. 곡선들 및 기록 포인트들에 있어서, 소거 동작은 각기 13Å, 20Å, 25Å 및 50Å의 두께들을 갖는 O1/N1/O2/N2―산화물 터널링막(13), 질화물 터널링막(14), 산화물 터널링막(15), 전하 저장 질화물막(16)―을 가지고 -15V의 게이트 전압으로 수행된다. 다양한 곡선들 및 기록 포인트들이 각기 70Å 및 150Å의 두께를 갖는 O3 산화물 블로킹막(17A) 및 고유전율 블로킹 유전막(17B)의 다른 조합들을 위해 도시된다. 40Å/60Å의 O3/Al₂O₃을 갖는 소거 동작은 모의 실험된 곡선 510 및 실험 데이터 기록 포인트 511의 결과로 된다. 50Å/60Å의 O3/Al₂O₃을 갖는 소거 동작은 모의 실험된 곡선 520 및 실험 데이터 기록 포인트들 521의 결과가 된다. 다시, 보다 작은 크기의 게이트 전압들을 위한 상기 곡선들 및 기록 포인트들은 너무 느린 소거를 보여준다.

O3 상부의 Al₂O₃ 또는 HfO₂와 같은 고유전율 물질 박막들은 보다 높은 유전율이 O3 내에 작은 전기장을 가져오기 때문에 상부 유전체의 전기장을 감소시키는 데 도움이 될 수 있으며, 이는 결국 상기 소거 포화를 감소시킨다. 그러나, 상기 고유전율 물질의 도입은 보다 악화된 유지 및 초기 유지 유동을 좀더 빠르게 하는 취약성과 같은 상당한 신뢰성 열화를 가져올 수 있다. 예를 들면, 고유전율 물질들은 선형의 정상 상태 유전 상수로부터 변화되는 유전 상수의 지연의 완화 효과들을 가진다.

소거 포화를 극복하기 위한 고유전율 물질에 대한 대체는 상기 메모리 셀 내에 곡률을 도입하는 것이다. 예를 들면, 나노와이어 셀은 중심 몸체; 터널 산화물 링, 실리콘 질화물 링 및 블로킹 산화물 링을 포함하는 증가하는 직경들을 갖는 동심 링들; 및 둘러싸는 게이트를 가진다. 그러나, 전기장을 향상시키는 충분히 작은 곡률은 프로그램 및 판독 장애 효과들을 야기하는 경향이 있다.

BE-SONOS 기술은 종래 기술의 SONOS형 메모리의 많은 소거 속도, 내구성 및 전하 유지 문제들을 극복하는 우수한 성능을 제공하는 것으로 입증되었다. 그러나, 상기 소거 포화의 문제점이 상기 장치의 동작 변수들을 계속적으로 제한하게 된다. 더욱이, 상기 장치 크기들이 축소됨에 따라, 소거 포화 문제들이 심해질 것으로 예상된다.

이에 따라, 고품질로 쉽게 제조되고, 종래 기술들의 소거 포화 문제들을 극복하는 새로운 메모리 기술을 제공하는 것이 요구된다.

본 발명의 기술의 일 측면은 메모리 셀들의 어레이를 포함하는 전하 트래핑 메모리에 관한 것이다. 상기 어레이 내의 각각의 메모리 셀들은, 게이트, 채널 표면을 갖는 채널 물질, 상기 게이트와 상기 채널 표면 사이의 유전체 스택(dielectric stack), 그리고 컨트롤 회로를 포함한다.

상기 유전체 스택은, 상기 채널 표면 상의 다층 터널링 구조, 상기 다층 터널링 구조 상의 제1 전하 저장 질화막, 상기 제1 전하 저장 질화막 상의 제1 블로킹(blocking) 산화막, 상기 제1 블로킹 산화막 상의 제2 전하 저장 질화막, 그리고 제2 전하 저장 질화막 상의 제2 블로킹 산화막을 포함한다.

상기 다층 터널링 구조는, 제1 터널링 산화막, 상기 제1 터널링 산화막 상의 제1 터널링 질화막, 그리고 상기 제1 터널링 질화막 상의 제2 터널링 산화막을 포함한다.

상기 컨트롤 회로는 프로그램 바이어스 배열(program bias arrangement) 및 소거 바이어스 배열(erase bias arrangement)을 포함하는 복수의 바이어스 배열들의 선택된 하나를 인가한다. 상기 프로그램 바이어스 배열은 상기 채널 표면으로부터 상기 제1 터널링 질화막을 포함하는 상기 다층 터널링 구조를 통해 상기 제1 전하 저장 질화막까지 전자를 이동시켜 데이터를 프로그램한다. 상기 소거 바이어스 배열은 상기 채널 표면으로부터 상기 제1 전하 저장 질화막까지 정공들을 이동시키고, 추가적인 전자들이 상기 제1 전하 저장 질화막 내로 이동하는 것을 차단하도록 상기 제2 전하 저장 질화막 내에 저장된 전자들을 이용하여 데이터를 소거한다.

상기 기술의 다른 측면에 있어서, 상기 다층 터널링 구조는 적어도 터널링 가전자대 에지(tunneling valence band edge)를 갖는 제1 터널링 유전막을 포함한다.

상기 컨트롤 회로는 복수의 바이어스 배열들의 선택된 하나를 적용한다. 상기 소거 바이어스 배열에 있어서, 상기 제1 터널링 유전막의 터널링 가전자대 에지의 적어도 일부는 상기 채널 표면에서의 상기 채널 가전자대 에지 보다 큰 밴드 에너지를 가진다. 상기 메모리에 바이어스를 적용하지 않고, 상기 제1 터널링 유전막의 터널링 가전자대 에지는 상기 채널 표면에서의 상기 채널 가전자대 에지 보다 낮은 밴드 에너지를 가진다.

상기 기술의 또 다른 측면은 메모리 셀들의 어레이를 포함하는 메모리에 관한 것이다. 상기 어레이 내의 각각의 메모리 셀들은, 게이트, 채널 표면을 갖는 채널 물질, 그리고 상기 게이트와 상기 채널 표면 사이의 유전체 스택을 포함한다. 상기 유전체 스택은, 적어도 터널링 가전자대 에지를 갖는 제1 터널링 유전막을 포함하는 상기 채널 표면 상의 다층 터널링 구조, 상기 다층 터널링 구조 상의 제1 전하 저장 유전막, 상기 제1 전하 저장 유전막 상의 제1 블로킹 유전막, 상기 제1 블로킹 유전막 상의 제2 전하 저장 유전막, 그리고 상기 제2 전하 저장 유전막 상의 제2 블로킹 유전막을 구비한다.

상기 기술의 또 다른 측면은 메모리를 동작시키는 방법에 관한 것이며, 상기 방법은,

메모리 셀의 채널 물질의 채널 표면으로부터 상기 메모리 셀의 제1 터널링 질화물을 통해 상기 메모리 셀의 제1 전하 저장 질화막까지 전자를 이동시켜 데이터를 프로그램하는 프로그램 바이어스 배열을 인가하는 단계; 및

상기 메모리 셀의 채널 물질의 채널 표면으로부터 상기 메모리 셀의 상기 제1 터널링 질화물들 통해 상기 메모리 셀의 제1 전하 저장 질화막까지 정공들을 이동시켜 데이터를 소거하며, 상기 제1 전하 저장 질화막 내로의 추가적인 전자들의 이동을 차단하도록 상기 메모리 셀의 제2 전하 저장 질화막 내의 전자 밀도를 증가시키는 소거 바이어스 배열을 인가하는 단계를 포함한다.

상기 기술의 일 실시예에 있어서, 상기 컨트롤 회로에 의해 인가되는 상기 소거 바이어스 배열은 상기 제2 전하 저장 질화막 내의 전자 밀도를 증가시킨다.

상기 기술의 일 실시예에 있어서, 상기 메모리는 프로그램된 데이터를 갖는 상기 메모리에 대해 트기가 20볼트 내지 24볼트 범위의 게이트 전압으로 소거 바이어스 배열을 인가하는 상기 컨트롤 회로에 반응하여 소거 포화(erase saturation)를 겪지 않는다.

상기 기술의 다양한 실시예들에 있어서, 상기 제1 터널링 질화막은 20옹스트롬 또는 그 이하의 두께를 가지고, 상기 제2 전하 저장 질화막은 적어도 35옹스트롬의 두께를 가지며, 상기 제1 전하 저장 질화막은 상기 제2 전하 저장 질화막보다 큰 두께를 가진다.

상기 기술의 다양한 실시예들에 있어서, 상기 게이트는 n형으로 도핑된 폴리실리콘 또는 p형으로 도핑된 폴리실리콘과 같은 폴리실리콘을 포함한다.

다른 본 발명의 다른 특징들 및 기타 이점들은 첨부된 도면들을 참조하여 바람직한 실시예들의 상세한 설명을 통해 보다 명확해질 것이다.

본 발명의 실시예들에 따르면, 고품질로 쉽게 제조할 수 있고, 종래 기술들의 소거 포화 문제들을 극복할 수 있는 메모리 기술이 제공된다.

도 1은 BE-SONOS 메모리 셀의 간략화된 도면이다.
도 2는 고유전율 블로킹 유전체를 갖는 BE-SONOS 메모리 셀의 간략화된 도면이다.
도 3은 도 1의 메모리 셀에 대한 소거 시간에 대한 플랫 밴드 전압의 그래프이다.
도 4는 도 2의 메모리 셀의 변화에 대한 소거 시간에 대한 플랫 밴드 전압의 그래프이다.
도 5는 도 2의 메모리 셀에 대한 소거 시간에 대한 플랫 밴드 전압의 그래프이다.
도 6은 다층 터널링 구조 내의 질화막뿐만 아니라 전하를 저장하는 다중 질화막들을 포함하도록 변형된 BE-SONOS 메모리 셀의 간략화된 도면이다.
도 7은 도 6의 메모리 셀에 대하여 및 밴드갭 조절된 터널링막 없이 전하를 저장하는 다중 질화막들을 갖는 메모리 셀에 대한 소거 전압에 대한 플랫 밴드 전압의 그래프이다.
도 8은 도 6의 변형된 BE-SONOS 메모리 셀의 간략화된 도면이며, 채널 표면으로부터 전하를 저장하는 제1 질화막 내로의 정공 터널링 및 게이트로부터 전하를 저장하는 제2 질화막 내로의 전자 주입으로 전하를 저장하는 제1 질화막 내에 저장된 전하를 감소시키는 소거 동작을 나타낸다.
도 9는 도 8의 변형된 BE-SONOS 메모리 셀의 밴드 도표이며, 밴드 도표가 어떻게 전하를 저장하는 제2 질화막 내의 전자 밀도로 변화되는 가를 나타낸다.
도 10 내지 도 12는 다양한 질화물 두께들의 전하 트래핑 효율을 나타낸다.
도 13은 심지어 감소된 두께를 갖는 전하를 저장하는 제1 질화막의 전하 트래핑 효율을 나타낸다.
도 14는 도 6의 메모리 셀에 대한 소거 시간에 대한 플랫 밴드 전압의 그래프이다.
도 15는 도 6의 메모리 셀의 전하 저장을 위하여 다른 질화막들에 대한 소거 시간에 대한 트랩된 전하 밀도의 그래프이다.
도 16은 도 6의 메모리 셀의 전하 저장을 위하여 다른 질화막들에 대한 소거 시간에 대한 전기장의 그래프이다.
도 17은 도 6의 메모리 셀에 대한 다른 게이트 물질들로의 소거 시간에 대한 플랫 밴드 전압의 그래프이다.
도 18은 도 6의 메모리 셀의 다른 게이트 물질들로 전하 저장을 위하여 다른 질화막들에 대한 소거 시간에 대한 트랩된 전하 밀도의 그래프이다.
도 19는 도 6의 메모리 셀의 다른 게이트 물질들로 전하 저장을 위하여 다른 질화막들에 대한 소거 시간에 대한 전기장의 그래프이다.
도 20은 도 6의 메모리 셀에 대한 프로그래밍 시간에 대한 플랫 밴드 전압의 그래프이다.
도 21은 도 6의 메모리 셀의 전하 저장을 위하여 다른 질화막들에 대한 프로그래밍 시간에 대한 트랩된 전하 밀도의 그래프이다.
도 22는 도 6의 메모리 셀의 전하 저장을 위하여 다른 질화막들에 대한 프로그래밍 시간에 대한 전기장의 그래프이다.
도 23은 도 6의 메모리 셀의 다른 소거 시간들 및 프로그램 시간들에 대한 소거 전압 및 프로그래밍 전압에 대한 플랫 밴드 전압의 그래프이다.
도 24는 도 6의 메모리 셀의 다른 막 두께들의 세트들에 대한 소거 전압 및 프로그래밍 전압에 대한 플랫 밴드 전압의 그래프이다.
도 25는 비이상적인 행동을 보이는 도 6의 메모리 셀의 다른 막 두께들의 세트들에 대한 소거 전압 및 프로그래밍 전압에 대한 플랫 밴드 전압의 그래프이다.
도 26은 낮은 전기장들에서 밴드 오프셋 기술을 포함하는 터널링 유전막에 대한 밴드 도표이다.
도 27은 높은 전기장들에서 밴드 오프셋 기술을 포함하는 터널링 유전막에 대한 밴드 도표이다.
도 28은 다층 터널링 구조 내의 질화막뿐만 아니라 전하를 저장하는 다중 질화막들을 포함하도록 변형된 BE-SONOS 메모리 셀들의 2차원 NAND 어레이의 간략화된 도면이다.
도 29는 다층 터널링 구조 내의 질화막뿐만 아니라 전하를 저장하는 다중 질화막들을 포함하도록 변형된 BE-SONOS 메모리 셀들의 3차원 수직 게이트 어레이의 간략화된 도면이다.
도 30은 다층 터널링 구조 내의 질화막뿐만 아니라 전하를 저장하는 다중 질화막들을 포함하도록 변형된 BE-SONOS 메모리 셀들의 3차원 이중 게이트 수직 채널 어레이의 간략화된 도면이다.
도 31은 파이프 형상의 이중 게이트 배열 내의 다층 터널링 구조 내의 질화막뿐만 아니라 전하를 저장하는 다중 질화막들을 포함하도록 변형된 BE-SONOS 메모리 셀의 간략화된 도면이다.
도 32는 "게이트 올 어라운드" 배열 내의 다층 터널링 구조 내의 질화막뿐만 아니라 전하를 저장하는 다중 질화막들을 포함하도록 변형된 BE-SONOS 메모리 셀의 간략화된 도면이다.
도 33은 본 기술의 실시예들에 따른 메모리 셀들 및 바이어스 회로부를 채용하는 집적 회로의 블록도이다.
도 34는 도 29와 같은 3차원 수직 게이트 어레이 내의 다층 터널링 구조 내의 질화막뿐만 아니라 전하를 저장하는 다중 질화막들을 포함하도록 변형된 BE-SONOS 메모리 셀의 사진이다.
도 35는 다른 막 두께들을 갖는 도 29와 같은 3차원 수직 게이트 어레이 내의 다층 터널링 구조 내의 질화막뿐만 아니라 전하를 저장하는 다중 질화막들을 포함하도록 변형된 BE-SONOS 메모리 셀의 사진이다.
도 36은 도 34의 메모리 셀들에 대한 프로그래밍 전압에 대한 문턱 전압의 그래프이다.
도 37은 도 34의 메모리 셀들에 대한 소거 전압에 대한 문턱 전압의 그래프이다.
도 38은 도 34의 메모리 셀들에 대한 메모리 셀 계수에 대한 문턱 전압의 그래프이다.
도 39는 유지 시간들을 나타내는 도 34의 메모리 셀들에 대한 메모리 셀 카운트에 대한 문턱 전압의 그래프이다.
도 40은 도 6의 메모리 셀의 실시예에 대한 소거 전압 및 프로그래밍 전압에 대한 플랫 밴드 전압의 실험 그래프이다.
도 41은 도 6의 메모리 셀의 실시예에 대한 소거 시간에 대한 플랫 밴드 전압의 실험 그래프이다.
도 42는 도 6의 메모리 셀의 실시예에 대한 소거 시간에 대한 플랫 밴드 전압의 모의 실험된 그래프이다.
도 43은 도 6의 메모리 셀의 실시예의 전하 저장을 위하여 다른 질화막들에 대한 소거 시간에 대한 트랩된 전하 밀도의 모의 실험된 그래프이다.
도 44는 도 6의 메모리 셀의 실시예 상의 제1 프로그래밍 동안의 프로그래밍 시간에 대한 플랫 밴드 전압 이동의 실험 그래프이다.
도 45는 도 6의 메모리 셀의 실시예 상의 제1 프로그래밍을 동안의 전하 저장을 위하여 다른 질화막들에 대한 프로그래밍 시간에 대한 전하 밀도의 실험 그래프이다.
도 46은 도 6의 메모리 셀의 실시예 상의 제1 프로그래밍 후의 제1 소거 동안의 프로그래밍 시간에 대한 플랫 밴드 전압 이동의 실험 그래프이다.
도 47은 도 6의 메모리 셀의 실시예 상의 제1 프로그래밍 후의 제1 소거 동안의 전하 저장을 위하여 다른 질화막들에 대한 프로그래밍 시간에 대한 전하 밀도의 실험 그래프이다.
도 48은 도 6의 메모리 셀의 실시예 상의 제1 소거 후의 제1 프로그래밍 동안의 프로그래밍 시간에 대한 플랫 밴드 전압 이동의 실험 그래프이다.
도 49는 도 6의 메모리 셀의 실시예 상의 제1 소거 후의 제2 프로그래밍 동안의 전하 저장을 위하여 다른 질화막들에 대한 프로그래밍 시간에 대하 전하 밀도의 실험 그래프이다.
도 50은 도 6의 메모리 셀의 3차원 수직 에이트 어레이 내의 메모리 셀들을 위한 프로그래밍 전압에 대한 문턱 전압의 그래프이다.
도 51은 도 6의 메모리 셀의 스플릿-페이지 3차원 수직 게이트 어레이의 개략적인 도면이다.
도 52는 도 51의 어레이 내의 메모리 셀들의 단일 레벨의 셀 메모리 원도우의 그래프이다.
도 53은 도 51의 어레이 내의 메모리 셀들의 다중 레벨의 셀 메모리 원도우의 그래프이다.
도 54는 도 51의 어레이 내의 메모리 셀들의 프로그램 검증 분포의 그래프이다.
도 55는 프로그램 및 소거 사이클들의 숫자에 대한 프로그램 및 소거 문턱 전압들을 나타내는 그래프이다.
도 56은 프로그램 및 소거 사이클들의 숫자에 대한 IV 특성의 문턱 전압 이하의 기울기의 그래프이다.
도 57은 프로그램 및 소거 사이클들의 다른 숫자들에서 프로그램되고 소거된 메모리에 대한 IV 특성들의 그래프이다.
도 58은 도 6에서와 같이 전하는 저장하는 다중 질화막들을 포함하도록 변형된 메모리 셀 내의 전기장의 간략화된 도면이다.
도 59는 열적 스트레스 후의 메모리 셀들의 플랫 밴드 전압 유지 결과들을 나타낸다.
도 60 및 도 61은 열적 스트레스 후의 메모리 셀들의 전하 밀도 유지 결과들을 나타낸다.
도 62는 열적 스트레스 후의 메모리 셀들의 메모리 윈도우 유지 결과들을 나타낸다.
도 63은 다양한 온도들에서 메모리 셀들의 전하 손실률을 나타낸다.
도 64는 다른 게이트 도핑 또는 일함수와 O2 두께의 소거 비교를 나타낸다.
도 65는 판독 장애 테스트를 나타낸다.
도 66은 수직 채널 실시예의 개략적인 사진이다.

본 발명의 기술의 실시예들의 상세한 설명은 도면들을 참조하여 제공될 것이다.

도 6은 다층 터널링 구조 내의 질화막뿐만 아니라 전하를 저장하는 다중 질화막들을 포함하도록 변경된 BE-SONOS 메모리 셀(memory cell)의 간략화된 도면이다.

상기 메모리 셀은 채널 물질 내의 채널(10), 그리고 상기 채널(10)에 인접하는 소스(11) 및 드레인(12)을 포함한다. 이러한 실시예에서 게이트(18)는 p형 폴리실리콘을 포함한다. n형 폴리실리콘도 사용될 수 있다. 다른 실시예들은 게이트(18)를 위하여 백금, 탄탈륨 질화물, 금속 실리사이드, 알루미늄 또는 다른 물질 혹은 금속 화합물 게이트 물질들과 같은 금속들, 금속 화합물들 또는 금속들 및 금속 화합물들의 조합을 채용한다. 이러한 물질들은 통상적으로 스퍼터링(sputtering) 및 물리 기상 증착(PVD) 기술들을 이용하여 증착되며, 반응성 이온 식각을 이용하여 패터닝될 수 있다.

상기 유전 터널링막은 물질들의 합성물들을 포함하며, 실리콘 산화물의 제1 터널링막(13), 실리콘 질화물의 터널링막(14) 그리고 실리콘 산화물의 제2 터널링막(15)을 포함하는 다중 막들을 구비한다.

상기 채널(10)의 표면(10a) 상의 이산화실리콘의 상기 제1 터널링막(13)은, 예를 들면 증착 후 NO 어닐(anneal)에 의하거나 증착 동안에 분위기에 NO의 추가에 의한 선택적인 질화로 인-시튜(in-situ) 스팀 제너레이션(ISSG)을 이용하여 형성된다. 상기 이산화실리콘의 제1 막(13)의 두께는 20Å 이하이며, 바람직하게는 7―15Å이다. 상기 제1 터널링막(13)은 향상된 내구성을 위한 질화된 산화물 및/또는 향상된 계면 상태 품질을 위한 불소 처리들과 같은 선택 사항으로 조절될 수 있다.

실리콘 질화물의 터널링 질화막으로도 언급되는 상기 실리콘 질화물의 터널링막(14)은 상기 실리콘 산화물의 제1 막(13) 상에 놓이며, 저압 화학 기상 증착(LPCVD)을 이용하고, 예를 들면 680℃에서 디클로로실란(dichlorosilane: DCS) 및 NH₃ 전구체들을 사용하여 형성된다. 선택적인 공정들에 있어서, 상기 터널링 질화막은 N₂O 전구체로 유사한 공정을 이용하여 만들어진 산질화물을 포함한다. 상기 실리콘 질화물의 막(14)의 두께는 30Å 이하이며, 예를 들면 20Å을 포함하여 바람직하게는 10―30Å이다. 이의 두께로 인하여, 막(14)은 전하 저장에 취약하다.

막(14)은 FN 소거를 위한 정공 주입을 용이하게 하도록 낮은 정공 장벽(hole barrier) 높이를 제공한다. 그러나, 막(14)은 낮은 전하 트래핑 효율을 가진다. 막(14)을 위한 다양한 물질들은 실리콘과 함께 이들의 원자가 가전자대 오프셋들과 더불어 SiO₂ 4.4eV, Si₃N₄ 1.8eV, Ta₂O₅ 3.0eV, BaTiO₃ 2.3eV, BaZrO₃ 3.4eV, ZrO₂ 3.3eV, HfO₂ 3.4eV, Al₂O₃ 4.9eV, Y₂O₃ 3.6eV, ZrSiO₄ 3.4eV 등이다. 비록 다른 물질들이 가능하지만, Si₃N₄가 1.8eV로 가장 낮은 정공 장벽 높이를 가진다.

이산화실리콘의 상기 제2 터널링막(15)은 상기 실리콘 질화물의 터널링막(14) 상에 놓이며, 예를 들면 저압 화학 기상 증착(LPCVD) 고온 산화물(HTO) 증착을 이용하여 형성된다. 상기 이산화실리콘의 제2 터널링막(15)의 두께는 45Å 이하이며, 바람직하게는 15―45Å이고, 예를 들면 30Å이다. 상기 제2 터널링막(15)은 향상된 전하 유지를 위해 전하 손실을 차단하는 충분한 장벽 두께를 제공한다. 상기 제2 터널링막(15)은 직접 터널링 누설(tunneling leakage)을 차단한다. Al₂O₃과 같은 다른 낮은 누설 산화물들도 가능하다.

제1 전하 저장막(16)은 이러한 실시예에서 45Å 이상이고, 예를 들면 약 55Å를 포함하여 바람직하게는 45―80Å인 두께를 갖는 실리콘 질화물을 포함하며, 이러한 실시예에서, 예를 들면 LPCVD를 이용하여 형성된다. 다른 전하 트래핑 물질들 및 구조들이, 예를 들면 실리콘 산질화물(SixOyNz), 실리콘-리치(rich) 질화물, 실리콘-리치 산화물, 내장된 나노 입자들을 함유하는 트래핑막들 등을 포함하여 채용될 수 있다. 다양한 전하 트래핑 물질들이 앞서 언급한 2006년 11월 23일에 공개된 Bhattacharyya의 미국 특허 출원 공개 제2006/0261401호(A1)(발명의 명칭: "새로운 저전력 비휘발성 메모리 및 게이트 스택(Novel Low Power Non-Volatile Memory and Gate Stack)")에 기재되어 있다. 높은 전하 트래핑 효율의 대체물들은 산질화물, 실리콘-리치 질화물, 내장된 나노 입자들 및 HfO₂이다.

이산화실리콘의 제1 블로킹막(blocking layer)(17)은 상기 제1 전하 저장막(16) 상에 놓이며, 예를 들면 LPCVD 고온 산화물(HTO) 증착을 이용하여 형성된다. 상기 이산화실리콘의 제1 블로킹막(17)의 두께는 70Å 이하이고, 예를 들면 50Å를 포함하여 예를 들면 35―70Å의 범위이다. 상기 제1 블로킹막(17)은 상기 전하 저장막들(16, 19) 사이의 전하 혼합과 전하 이동을 차단하는 충분한 장벽 두께를 제공한다. Al₂O₃과 같은 다른 낮은 누설 산화물들로 가능하다.

제2 전하 저장막(19)은 이러한 실시예에서 30Å 이상, 예를 들면 약 40Å를 포함하여 예를 들면 30―60Å의 범위의 두께를 갖는 실리콘 질화물을 포함하며, 이러한 실시예에서, 예를 들면 LPCVD를 이용하여 형성된다. 다른 실시예들은 상기 제1 전하 트래핑막과 유사하다. 상기 제2 전하 저장막(19)은 게이트 전자 주입을 정지시키도록 FN 소거 동안에 전자들을 트랩하여, 채널 정공 주입에 의해 제1 전하 저장막(16)의 연속적인 소거를 가능하게 한다. 높은 전하 트래핑 효율의 대체물들은 산질화물, 실리콘-리치 질화물, 매립된 나노 입자들 및 HfO₂이다.

이산화실리콘의 제2 블로킹막(20)은 상기 제2 전하 저장막(19) 상에 놓이고, 예를 들면 LPCVD 고온 산화물(HTO) 증착을 이용하여 형성된다. 상기 이산화실리콘의 제2 블로킹막(20)의 두께는 60Å 이하이며, 예를 들면 35Å를 포함하여, 예를 들면 30―60Å의 범위이다.

상기 게이트(18)는 상기 블로킹 유전막을 위해 충분한 전자 장벽 높이를 제공하도록 선택된 물질을 포함한다. 상기 게이트(18)를 위해 사용될 수 있는 물질들은 n형 폴리실리콘, p형 폴리실리콘, Ti, TiN, Ta, TaN, Ru, Pt, Ir, RuO₂, IrO₂, W, WN 및 이와 유사한 물질들을 포함한다. p형 폴리실리콘은 쉬운 제조 가능성 및 공정 통합과 p형 폴리실리콘의 일함수가 n형 폴리실리콘의 일함수 보다 크기 때문에 유리하다.

일 실시예에 있어서, 단지 두 개의 질화막들이 상기 터널링 질화막에 추가적으로 존재한다. 도 6에 있어서, 상기 터널링 질화막에 추가적인 단지 두 개의 질화막들은 상기 두 개의 전하 저장막들이다.

도 7은 도 6의 메모리 셀을 위한 그리고 밴드갭 조절된(bandgap-engineered) 터널링막 없이 전하를 저장하는 다중 질화막들을 갖는 메모리 셀에 대한 소거 시간에 대한 플랫 밴드 전압의 그래프이다.

11Å/20Å/25Å/55Å/50Å/40Å/35Å의 O1/N1/O2/N2/O3/N3/O4의 막 두께들을 갖는 다중 전하 저장 질화막들을 포함하도록 변형된 BE-SONOS 메모리 셀 상에서 -22V의 게이트 전압으로의 소거 동작은 모의 실험된 곡선 710의 결과가 된다. 밴드갭 조절된 터널링막이 없고, 30Å/55Å/50Å/40Å/35Å의 O1/N1/O2/N2/O3의 막 두께들을 갖는 다중 전하 저장 질화막들을 포함하도록 변형된 SONOS 메모리 셀 상에서 -22V의 게이트 전압으로의 소거 동작은 모의 실험된 곡선 720의 결과로 된다. 곡선 710은 -4V 약 2밀리초 내에 -4V의 타겟 전압(target voltage) 730에 도달한다. 그러나, 곡선 720은 심지어 1초 후에 단지 약 4V에 도달한다. 상기 곡선들 사이의 차이들은 다층 터널링 구조 없이는 소거 동작이 느리다는 점을 보여준다.

도 8은 도 6의 변형된 BE-SONOS 메모리 셀의 간략화된 도면이며, 상기 채널로부터 상기 전하를 저장하는 제1 질화막 내로의 정공 터널링 및 상기 게이트로부터 상기 전하를 저장하는 제2 질화막 내로의 전자 주입으로 상기 전하를 저장하는 제1 질화막 내에 저장되는 전하를 감소시키는 소거 동작을 나타낸다.

전자 주입은 상기 게이트(18)로부터 상부 블로킹 유전체(20)를 통해 상부 전하 저장막(19) 내로 일어난다. 정공 터널링은 상기 채널 물질(10)로부터 터널링막들(13―15)을 통해 하부 전하 저장막(16)까지 일어난다.

도 9는 도 8의 변형된 BE-SONOS 메모리 셀의 밴드 도표이며, 밴드 도표가 어떻게 전하를 저장하는 상기 제2 질화막 내의 전자 밀도로 변화되는 가를 나타낸다.

곡선들 910 및 913은 각기 N3인 제2 질화물 전하 저장막(19) 내에 트랩된 전자들이 없는 제2 질화물 전하 저장막(19)의 전도대 및 가전자대 에지들(edges)을 나타낸다. 곡선들 920 및 923은 각기 N3인 제2 질화물 전하 저장막(19) 내에 6×10¹²㎝^-2의 트랩된 전자 밀도를 갖는 제2 질화물 전하 저장막(19)의 전도대 및 가전자대 에지들을 나타낸다. 곡선들 930 및 933은 각기 N3인 제2 질화물 전하 저장막(19) 내에 1.2×10¹³㎝^-2의 트랩된 전자 밀도를 갖는 제2 질화물 전하 저장막(19)의 전도대 및 가전자대 에지들을 나타낸다.

N3 내에 트랩된 전자 밀도가 증가함에 따라, 상기 N3의 전도대 에지의 크기가 증가한다. O4의 근접하는 부분들의 전도대 에지 및 O3 또한 크기가 증가한다. 이러한 전도대의 이동은 O4내의 전도대 에지의 기울기를 감소시키며, 소거 포화를 억제하는 상기 O4 내의 전기 크기의 감소를 나타낸다.

상기 터널링막 O1/N1/O2를 통한 정공 주입은 N1의 밴드 에지 오프셋에 의해 보조된다. 상기 터널링막을 통한 정공 주입은 도 26 및 도 27과 관련하여 더 논의된다.

도 10―도 12는 다양한 질화물 두께들의 전하 트래핑 효율들을 나타낸다.

도 10에 있어서, 소거 동작들은 54Å/70Å/90Å의 두께의 O/N/O를 갖는 SONOS 메모리 셀 상에서 수행된다.

18V의 게이트 전압으로의 소거 동작은 모의 실험된 곡선 1010과 실험 데이터 기록 포인트들 1011의 결과가 된다. 19V의 게이트 전압으로의 소거 동작은 모의 실험된 곡선 1020과 실험 데이터 기록 포인트들 1021의 결과로 된다. 20V의 게이트 전압으로의 소거 동작은 모의 실험된 곡선 1030과 실험 데이터 기록 포인트들 1031의 결과로 된다. 충분히 두꺼운 SiN(＞70Å)은 이상적인 완전 포획에 가까운 높은 포획 비율을 가진다. 10¹³㎝^-2 이상의 전자 트래핑 밀도는 문제를 일으키지 않는다.

도 11에 있어서, 소거 동작은 54Å/35Å/90Å의 두께의 O/N/O를 갖는 SONOS 메모리 셀 상에서 수행된다.

16V의 게이트 전압으로의 소거 동작은 모의 실험된 곡선 1110과 실험 데이터 기록 포인트들 1111의 결과가 된다. 17V의 게이트 전압으로의 소거 동작은 모의 실험된 곡선 1120과 실험 데이터 기록 포인트들 1121의 결과로 된다. 18V의 게이트 전압으로의 소거 동작은 모의 실험된 곡선 1130과 실험 데이터 기록 포인트들 1131의 결과가 된다. 보다 얇은 SiN(＜35Å)의 경우, 포획 효율은 상당히 떨어진다. 상기 그래프는 상기 SONOS 메모리 셀의 중간의 SiN막을 위한 결과들을 보여준다. 상기 결과들은 다른 구조들 내의 상기 SiN의 두께를 알려줄 수 있다. 예를 들면, 도 6의 상기 제2 전하 저장 질화막(19)은 상기 게이트로부터의 전자 주입을 차단하는 충분한 전하를 저장하기에 충분한 두께이다. 적어도 5×10¹²㎝^-2의 전자 전하 밀도는 상기 게이트로부터의 전자 주입을 차단할 수 있다.

도 12에 있어서, 소거 동작들은 54Å/20Å/90Å의 두께의 O/N/O를 갖는 SONOS 메모리 셀 상에서 수행된다.

14V의 게이트 전압으로의 소거 동작은 모의 실험된 곡선 1210과 실험 데이터 기록 포인트들 1211의 결과로 된다. 15V의 게이트 전압으로의 소거 동작은 모의 실험된 곡선 1220과 실험 데이터 기록 포인트들 1221의 결과가 된다. 매우 얇은 SiN(＜20Å) 질화물은 낮거나 효과적이지 않은 전하 트래핑을 제공한다. 이와 같은 이유로, 이러한 얇은 막들이 전하 저장 없이 밴드 오프셋 효과를 제공하도록 상기 다층 터널링 구조 내에 사용된다.

도 13은 심지어는 감소된 두께를 갖는 전하를 저장하는 제1 질화막의 전하 트래핑 효율을 나타낸다.

소거 동작들은 13Å/20Å/25Å 두께의 O1/N1/O2의 밴드갭 조절된 터널링막을 갖는 BE-SONOS 메모리 셀 상에서 x-축 상의 게이트 전압으로부터 20㎲의 소거 펄스(pulse)에 반응하여 y-축 상의 플랫 밴드 전압의 변화, ΔV_FB를 가져온다. 70Å/90Å의 두께의 N2/O3으로의 소거 동작은 곡선 1310의 결과가 된다. 50Å/90Å의 두께의 N2/O3으로의 소거 동작은 곡선 1320의 결과로 된다. 상기 결과들은 심지어 N2의 두께가 단지 50Å까지 감소되는 반면에 O3의 두께가 90Å일 때, 상기 결과가 N2의 두께가 70Å인 경우와 유사한 우수한 ISPP 기울기가 되는 점을 나타낸다. 따라서 N2는 50Å까지 크기가 작아질 수 있지만, 여전히 우수한 트래핑 효율을 유지한다.

도 14―도 16애서, 소거 동작들은 11Å/20Å/25Å/55Å/50Å/40Å/35Å 두께의 O1/N1/O2/N2/O3/N3/O4를 갖는 다중 전하 저장 질화막들 및 p형 폴리실리콘 게이트를 포함하도록 변형된 SONOS 메모리 셀 상에서 수행된다.

도 14는 도 6의 메모리 셀을 위한 소거 시간에 대한 플랫 밴드 전압의 그래프이다. -20V의 게이트 전압으로의 소거 동작은 모의 실험된 곡선 1410의 결과가 된다. -21V의 게이트 전압으로의 소거 동작은 모의 실험된 곡선 1420의 결과로 된다. -22V의 게이트 전압으로의 소거 동작은 모의 실험된 곡선 1430의 결과가 된다. -23V의 게이트 전압으로의 소거 동작은 모의 실험된 곡선 1440의 결과가 된다. -24V의 게이트 전압으로의 소거 동작은 모의 실험된 곡선 1450의 결과로 된다. -4V의 타겟 전압(1460)은 상기 게이트 전압이 더욱 음의 값이 됨에 따라 보다 빠르게 도달된다. -23V 또는 -24V의 게이트 전압으로, 상기 타겟 전압이 1밀리초 이내에 도달된다. V_FB＜-8V의 경우에는 소거 포화가 관찰되지 않기 때문에, 보다 큰 크기의 소거 바이어스들이 보다 빠른 소거 시간을 얻을 수 있다.

도 6의 메모리 셀의 전하 저장을 위하여 다른 질화막들을 위한 소거 시간에 대한 트랩된 전하 밀도의 그래프이다.

-24V의 게이트 전압으로의 소거 동작은 N2 내의 트랩된 전하 밀도를 위해 모의 실험된 곡선 1510의 결과가 된다. -24V의 게이트 전압으로의 소거 동작은 N3 내에 트랩된 전하 밀도를 위해 모의 실험된 곡선 1520의 결과로 된다. 트랩된 전자 면적의 밀도는 V_FB ~-4V일 때에 N3 내에 ~5×10¹²㎝^-2에 접근한다.

모의 실험들은 N3 내로의 전자들의 -FN 게이트 주입이 발생되고, N3이 전자들을 트랩하는 점을 나타낸다. N3 내에 트랩된 전자들의 밀도가 증가함에 따라, N3 내에 트랩된 전자들은 상기 게이트로부터의 전자 주입을 점점 더 지연시킨다. N3이 전자들을 트랩하면서, N2는 채널 물질로부터 주입되는 정공의 트래핑을 계속한다. 전체적인 효과는 N3 내에 상기 트랩된 전자 밀도가 게이트 주입을 정지시키는 데 도움이 되며, 소거 포화 없이 N2 내로의 계속적인 정공 주입을 가능하게 하고 N2가 계속적으로 소거되는 점이다.

도 16은 도 6의 메모리 셀의 전하 저장을 위하여 다른 질화막들을 위한 소거 시간에 대한 전기장의 그래프이다. -24V의 게이트 전압으로의 소거 동작은 N2 내의 전기장을 위해 모의 실험된 곡선 1610의 결과가 된다. -24V의 게이트 전압으로의 소거 동작은 N3 내의 전기장을 위해 모의 실험된 곡선 1620의 결과로 된다.

상기 모의 실험들은 하부 01 전기장이 감소하는 반면 상부 O3 전기장이 FN 터널링 동안에 크게 증가하는 점을 나타낸다. O3 내의 큰 전기장으로 인하여, O3의 높은 산화물 품질이 중요하다.

도 17―도 19에서, 소거 동작들은 11Å/20Å/25Å/55Å/50Å/40Å/35Å의 두께의 O1/N1/O2/N2/O3/N3/O4를 갖는 다중 전하 저장 질화막들을 포함하도록 변형된 SONOS 메모리 셀 상에서 수행된다.

도 17은 도 6의 메모리 셀을 위한 다른 게이트 물질들로의 소거 시간에 대한 플랫 밴드 전압의 그래프이다.

p형 폴리실리콘 게이트를 갖는 -24V의 게이트 전압으로의 소거 동작은 모의 실험된 곡선 1710의 결과로 된다. n형 폴리실리콘 게이트를 갖는 -24V의 게이트 전압으로의 소거 동작은 모의 실험된 곡선 1720의 결과가 된다. 상기 게이트가 n형 또는 p형으로 도핑될 때, 결과적인 곡선은 소거 포화를 타나내지 않는다.

도 18은 도 6의 메모리 셀의 다른 게이트 물질들을 갖는 전하 저장을 위한 다른 질화막들에 대한 소거 시간에 대한 트랩된 전하 밀도의 그래프이다.

p형 폴리실리콘 게이트를 갖는 -24V의 게이트 전압으로의 소거 동작은 N2 내에 트랩된 전하를 위해 모의 실험된 곡선 1810의 결과가 된다. p형 폴리실리콘 게이트를 갖는 -24V의 게이트 전압으로의 소거 동작은 N3 내에 트랩된 전하를 위해 모의 실험된 곡선 1820의 결과로 된다. n형 폴리실리콘 게이트를 갖는 -24V의 게이트 전압으로의 소거 동작은 N2 내에 트랩된 전하를 위해 모의 실험된 곡선 1830의 결과로 된다. n형 폴리실리콘 게이트를 갖는 -24V의 게이트 전압으로의 소거 동작은 N3 내에 트랩된 전하를 위해 모의 실험된 곡선 1840의 결과가 된다.

상기 모의 실험들은 상기 N3의 트랩된 전자들이 상기 n형 게이트로 인해 감소된 밀도를 가지며, 전자들의 보다 큰 게이트 주입의 효과들을 보상하는 점을 나타낸다. 이러한 증가된 전자 밀도는 N2가 상기 채널로부터의 정공 주입에 의해 계속적으로 소거되게 한다.

도 19는 도 6의 메모리 셀의 다른 게이트 물질들로의 전하 저장을 위한 다른 질화막들에 대한 소거 시간에 대한 전기장의 그래프이다.

n형 폴리실리콘 게이트를 갖는 -24V의 게이트 전압으로의 소거 동작은 O1 내의 전기장을 위해 모의 실험된 곡선 1910의 결과로 된다. n형 폴리실리콘 게이트를 갖는 -24V의 게이트 전압으로의 소거 동작은 O3의 전기장을 위해 모의 실험된 곡선 1920의 결과로 된다. p형 폴리실리콘 게이트를 갖는 -24V의 게이트 전압으로의 소거 동작은 O1의 전기장을 위해 모의 실험된 곡선 1930의 결과로 된다. p형 폴리실리콘 게이트를 갖는 -24V의 게이트 전압으로의 소거 동작은 O3의 전기장을 위해 모의 실험된 곡선 1940의 결과로 된다.

상기 다중 전하 저장 질화막 BE-SONOS 장치는 게이트 주입 변화에 대해 높은 면역을 가진다. 전자들의 게이트 주입이 보다 높을 때(폴리 게이트 도핑 변화 또는 필드 증강 효과에 의해)는 언제든지, N3이 전자들의 보다 높은 트랩된 전하 밀도로 보다 높은 전자들의 게이트 주입을 수용할 수 있다. N3 내의 전자들의 증가된 전하 밀도는 N2가 상기 채널로부터의 정공 주입으로 소거를 계속하게 한다.

도 20―도 22에 있어서, 프로그램 동작들은 11Å/20Å/25Å/55Å/50Å/40Å/35Å의 두께의 O1/N1/O2/N2/O3/N3/O4를 갖는 다중 전하 저장 질화막들을 가지도록 변형된 SONOS 메모리 셀 상에서 수행된다.

도 20은 도 6의 메모리 셀에 대한 프로그래밍 시간에 대한 플랫 밴드 전압의 그래프이다.

+24V의 게이트 전압으로의 프로그램 동작은 모의 실험된 곡선 2010의 결과가 된다. +23V의 게이트 전압으로의 프로그램 동작은 모의 실험된 곡선 2020의 결과로 된다. +22V의 게이트 전압으로의 프로그램 동작은 모의 실험된 곡선 2030의 결과가 된다. +21V의 게이트 전압으로의 프로그램 동작은 모의 실험된 곡선 2040의 결과로 된다.

도 21은 도 6의 메모리 셀의 전하 저장을 위한 다른 질화막들에 대한 프로그래밍 시간에 대한 트랩된 전하 밀도의 그래프이다.

+24V의 게이트 전압으로의 프로그램 동작은 N2 내에 트랩된 전하의 모의 실험된 곡선 2110의 결과로 된다. +24V의 게이트 전압으로의 프로그램 동작은 N3 내에 트랩된 전하의 모의 실험된 곡선 2110의 결과가 된다.

도 22는 도 6의 메모리 셀의 전하 저장을 위한 다른 질화막들에 대한 프로그래밍 시간에 대한 전기장의 그래프이다.

+24V의 게이트 전압으로의 프로그램 동작은 O1 내의 전기장의 모의 실험된 곡선 2210의 결과로 된다. +24V의 게이트 전압으로의 프로그램 동작은 O3 내의 전기장의 모의 실험된 곡선 2220의 결과로 된다. +24V의 게이트 전압으로의 프로그램 동작은 O4 내의 전기장의 모의 실험된 곡선 2230의 결과로 된다.

N2 내로 보다 많은 전자들이 주입됨에 따라, O3 내의 전기장이 증가한다. O3 내의 증가하는 전기장은 N3을 항해 N2 내의 전자들의 디트래핑(de-trapping)을 점차 증가시킨다. 따라서 전자들의 보다 높은 주입 레벨들(V_FB＞6V)에서, 보다 많은 전자들이 N3 내에 트랩된다. 프로그래밍 포화(programming saturation)는 여전히 관찰되지 않으며, 상기 메모리 셀은 V_FB＞8V까지 계속하여 프로그램될 수 있고, 이는 MLC(멀티 레벨 셀) 동작 윈도우를 위해 보다 충분하게 된다.

도 23은 도 6의 메모리 셀의 다른 소거 시간들 및 프로그래밍 시간들에 대한 소거 전압 및 프로그래밍 전압에 대한 플랫 밴드 전압의 그래프이다.

프로그램 및 소거 동작들은 p형 폴리실리콘 게이트 및 11Å/20Å/25Å/55Å/50Å/40Å/35Å의 두께의 O1/N1/O2/N2/O3/N3/O4를 갖는 다중 전하 저장 질화막들을 가지도록 변형된 SONOS 메모리 셀 상에서 수행된다.

ISPP 및 ISPE 동작들은 Vt 산포를 좁아지게 한다. ISPP는 프로그래밍 전압을 점차 증가시키도록 상기 메모리를 단계적으로 프로그램하는 점진적 계단형 펄스 프로그램이다. ISPE는 소거 전압을 점차 증가시켜 상기 장치를 단계적으로 소거하는 점진적 계단형 소거이다.

20㎲의 펄스 시간의 점진적 계단형 펄스 프로그램으로의 프로그램 동작은 모의 실험된 곡선 2310의 결과로 된다. 200㎲의 펄스 시간의 점진적 계단형 펄스 프로그램으로의 프로그램 동작은 모의 실험된 곡선 2320의 결과가 된다. 2밀리초의 점진적 계단형 펄스 프로그램으로의 프로그램 동작은 모의 실험된 곡선 2330의 결과로 된다.

20㎲의 펄스 시간의 점진적 계단형 펄스 소거로의 소거 동작은 모의 실험된 곡선 2340의 결과로 된다. 200㎲의 펄스 시간의 점진적 계단형 펄스 소거로의 소거 동작은 모의 실험된 곡선 2350의 결과가 된다. 2밀리초의 펄스 시간의 점진적 계단형 펄스 소거로의 소거 동작은 모의 실험된 곡선 2360의 결과가 된다.

상기 곡선들은 V_FB=+/-8V 이전에 포화 없이 큰 ISPP/ISPE 윈도우를 보여준다. 상기 ISPP 및 ISPE 곡선들의 기울기들은 1의 이상적인 기울기에 가깝다.

작은 메모리 셀들을 위하여, 3차원 부가 전계 효과(fringe field effect)는 전하 저장 효율의 열화를 야기한다. 이에 따라, 상기 3차원 메모리 셀의 Vt 또는 플랫 밴드 전압(VFB) 1차원 메모리 셀의 Vt 또는 플랫 밴드 전압(VFB) 보다 낮다. 3차원 메모리 셀에 있어서, 프로그래밍 및 소거는 실제 장치/트랜지스터 윈도우를 모의 실험하도록 오버드라이브(overdrive)된다.

일 실시예에 있어서, 20㎲ 동안 대략 +23V가 V_FB＝+5V에 도달하고, 2밀리초 동안 -23V가 V_FB＝-4V에 도달한다. 문턱 전압 Vt는 프로그래밍을 위해 약 +3V 내지 +4V이고, 문턱 전압 Vt는 소거를 위해 약 -2V 내지 -3V이다. 이들 프로그램 및 소거 문턱 전압들은 멀티 레벨 셀(MLC) 메모리 윈도우를 위해 적합하다. 4개의 로직 레벨들을 갖는 MLC 메모리 셀은 2개의 레벨 메모리 셀 보다 넓은 메모리 윈도우를 요구한다.

도 24는 도 6의 메모리 셀의 막 두께들의 다른 세트들에 대한 소거 전압 및 프로그래밍 전압에 대한 플랫 밴드 전압의 그래프이다.

프로그램 및 소거 동작들은 p형 폴리실리콘 게이트를 갖고 다중 전하 저장 질화막들을 가지도록 변형된 SONOS 메모리 셀 상에서 수행된다.

11Å/20Å/25Å/55Å/50Å/40Å/35Å의 두께의 O1/N1/O2/N2/O3/N3/O4를 가지고 20㎲의 프로그램 펄스로의 ISPP 프로그램 동작은 모의 실험된 곡선2410의 결과가 된다. 11Å/20Å/25Å/50Å/45Å/35Å/30Å의 두께의 O1/N1/O2/N2/O3/N3/O4를 가지고 20㎲의 프로그램 펄스로의 ISPP 프로그램 동작은 모의 실험된 곡선 2420의 결과로 된다.

11Å/20Å/25Å/55Å/50Å/40Å/35Å의 두께의 O1/N1/O2/N2/O3/N3/O4를 가지고 2밀리초의 소거 펄스로의 ISPE 소거 동작은 모의 실험된 곡선 2430의 결과가 된다. 11Å/20Å/25Å/50Å/45Å/35Å/30Å의 두께의 O1/N1/O2/N2/O3/N3/O4를 가지고 2밀리초의 소거 펄스로의 ISPE 소거 동작은 모의 실험된 곡선 2440의 결과로 된다.

상기 막 두께의 약간의 감소는 약 1―2V 내지 Vpgm＝21V의 프로그래밍 전압을 감소시킨다.

도 25는 도 6의 메모리 셀의 막 두께들의 다른 세트들에 대한 소거 전압 및 프로그래밍 전압에 대한 플랫 밴드 전압의 그래프이며, 비이상적인 행동을 보여준다. 비이상적인 행동은 다음과 같이 기술된다. 터널링에 의해 주입되는 전하가 질화물 내에 100% 포획되고 트랩되지 않을 경우, 상기 주입 효율은 이상적인 경우 보다 낮아지며, 상기 ISPP/ISPE 기울기는 1과 같아지지 않을 수 있다. 이는 N2 및 N3의 두께들이 불충분할 때(예를 들면, N2＜4㎚)에 일어날 수 있다. 프로그래밍/소거 동안에 N2와 N3 사이에 전하 혼합이나 이동이 있을 경우, 그러면 상기 ISPP/ISPE 기울기도 저하될 수 있다. 이는 O3의 두께가 충분하지 않을 때(예를 들면, O3＜3㎚)에 일어날 수 있다.

도 25는 도 24에서와 같은 유사한 곡선들 2410 및 2430을 나타낸다. 그러나, 도 25에서 전하 저장 질화막들 N2 및/또는 N3의 두께들은 너무 얇아 ISPP 및 ISPE의 이상적인 기울기를 나타낼 수 없다. 물리적 모델에 있어서, 상기 전하 포집 과정은 산란되는 평균 자유 이동 행로(mean free path)를 가지며, 상기 두께가 상기 평균 자유 행로 보다 얇을 경우에는 포집 효율이 기하급수적으로 저하된다. 선택적으로는, 블로킹 산화막 O3은 상기 제1 질화물 전하 저장막 내로의 너무 많은 전자들의 터널링을 허용한다. 이러한 비이상적인 행동으로 인하여, 곡선 2410이 곡선 2510 내로 저하되고, 곡선 2420이 곡선 2520으로 저하된다.

곡선 2510에서, 점진적인 포화가 VFB＞+8V에서 일어나며, 비이상적인 ISPP 기울기＜0.95가 오히려 1과 같아진다. 블로킹 산화막들이 너무 얇기 때문에, 표면상의 터널링은 향상된다. 전하 교환이 고전압 +FN 터널링 동안에 N2/N3 사이에 일어난다.

곡선 2520에서, 점진적인 포화가 V_FB＜-8V에서 일어나며, 비이상적인 ISPE 기울기＜0.95가 오히려 1과 같아진다.

N3 내의 불충분한 전하 트래핑이 도 18과 관련하여 도시한 바와 같이 다른 전자들의 게이트 주입을 정지시키도록 존재한다. 다른 전자들의 게이트 주입을 정지시키는 N3 내의 트랩된 전자들의 충분한 밀도가 없을 경우, 상기 게이트 주입된 전자들이 N2에 도달하고, 약간의 소거 포화를 야기한다. 높은 전계의 -FN 터널링 동안에 N2/N3 사이의 전하 교환이 일어난다.

O3의 두께가 너무 얇을 경우, 그러면 N2/N3 사이의 전하 교환이 일어날 수 있다. 예를 들면, FN 소거 동안에, 전자들은 N3 내에 트랩되는 반면, 정공들은 N2 내에 트랩된다. 전하 교환이 일어날 경우, 상기 트랩된 전자들이 N2로 갈 수 있고, 저하된 소거 윈도우를 가져온다.

N2와 N3 사이의 상기 블로킹 산화물 O3은 상기 소거 성능을 유지하며, N2와 N3 사이의 너무 많은 비이상적인 전하 이동을 방지한다. 우수한 전하 포집 효율이 N2 및 N3의 충분한 두께에 의해 유지된다. 도 10―도 13으로 나타낸 바와 같이, 적어도 50Å의 N2 두께는 메모리 윈도우를 위해 충분한 전하 저장의 결과가 되며, 적어도 30Å의 N3 두께는 다른 전자들의 게이트 주입을 저지하는 충분한 전하 저장의 결과로 된다.

도 26은 낮은 전기장 하에서 도 1의 막들(13―15)의 스택을 포함하는 유전체 터널링 구조의 전도대 및 가전자대의 에너지 레벨들의 도표이며, "U자 형상"의 전도대 및 "반전된 U자 형상"의 가전자대를 나타낸다. 우측으로부터, 반도체 몸체를 위한 밴드갭이 영역 2630에 도시되고, 상기 정공 터널링막을 위한 가전자대 및 전도대가 영역 2631에 도시되며, 상기 터널링 질화막을 위한 밴드갭이 영역 2632에 도시되고, 소자 분리막을 위한 가전자대 및 전도대가 영역 2633에 도시되며, 상기 전하 트래핑막을 위한 가전자대 및 전도대가 영역 2634에 도시된다. 음의 표식을 갖는 원들로 나타낸 상기 전하 트래핑 영역 2634 내에 트랩된 전자들은 모든 세 영역들 2631, 2632 및 2633 내의 상기 터널링 유전막의 전도대가 상기 트랩의 에너지 레벨에 대해 높게 남아 있기 때문에 상기 채널 내의 전도대로 터널링될 수 없다. 전자 터널링의 가능성은 상기 터널링 유전막 내의 "U자 형상"의 전도대 아래 및 상기 트랩의 에너지 레벨에서 상기 채널까지의 수평 라인 상부의 면적과 연관성이 있다. 따라서, 전자 터널링은 낮은 전계 조건들에서는 매우 가능성이 없다. 마찬가지로, 영역 2630 내의 상기 채널의 가전자대 내의 정공들은 터널링으로부터 상기 전하 트래핑막(2634)까지의 영역들 2631, 2632 및 2633의 전체 두께, 그리고 상기 채널 계면에서의 상기 높은 정공 터널링 장벽 높이에 의해 차단된다. 정공 터널링의 가능성은 상기 터널링 유전막 내의 "반전된 U자 형상"의 가전자대 상부 및 상기 채널의 에너지 레벨에서 상기 전하 트래핑막까지의 수평 라인 아래의 면적과 연관성이 있다. 따라서, 정공 터널링은 낮은 전계 조건들에서는 매우 가능성이 없다. 상기 정공 터널막이 이산화 실리콘을 포함하는 대표적인 실시예의 경우, 약 4.5eV의 정공 터널링 장벽 높이가 정공 터널링을 방지한다. 상기 실리콘 질화물 내의 가전자대는 상기 채널 내의 가전자대의 경우 보다 아래인 1.9eV로 남는다. 그러므로, 상기 유전체 터널링 구조의 모든 3개의 막들(2631, 2632, 2633) 내의 가전자대는 상기 채널(2630) 내의 가전자대 보다 상당히 아래에 남게 되고, 모든 막들(2632)의 가전자대는 상기 채널(2630) 내의 가전자대 보다 낮은 밴드 에너지를 가진다. 그러므로 여기에 기술되는 상기 터널링막은, 상기 반도체 몸체와의 계면에서 얇은 영역(막(2631)) 내에 상대적으로 큰 정공 터널링 장벽 높이 및 상기 채널 표면으로부터 2㎚ 보다 작은 제1 오프셋에서 가전자대 에너지 레벨의 증가(2637)를 포함하는 밴드 오프셋 특성들에 의해 특징지어진다. 상기 밴드 오프셋 특성들은 또한 상대적으로 높은 터널랑 장벽 높이의 물질의 얇은 막(2633)을 제공함에 의해 상기 채널로부터의 제2 오프셋에서 가전자대 에너지 레벨의 감소(2638)를 포함하며, 상기 반전된 U자 형상의 가전자대 형상의 결과를 가져온다. 마찬가지로, 상기 전도대는 물질들의 동일한 선택에 의해 야기되는 U자의 형상을 가진다.

도 27은 정공 터널링을 유도하는 목적(도 3에서, 상기 01 막이 약 15Å의 두께이다)을 위한 상기 터널링막(2731) 내의 약 -12MV/㎝의 전기장의 조건들 하에서 상기 유전체 터널링 구조의 밴드 도표이다. 전기장 하에서, 상기 가전자대는 상기 채널 표면으로부터 상방으로 기울어진다. 그러므로, 상기 채널 표면으로부터의 오프셋 거리에서, 상기 터널링 유전체 구조 내의 가전자대는 실질적으로 밴드 에너지 레벨이 증가하며, 예시한 바에서 상기 채널 영역 내의 가전자대 내의 밴드 에너지 상부로 상승되고, 상기 막(2632)의 가전자대의 에지는 상기 채널(2630) 내의 가전자대 보다 높은 밴드 에너지를 가진다. 그러므로, 상기 채널 내의 가전자대의 레벨과 상기 터널링 스택 내의 상부의 경사진 반전된 U자 형상의 가전자대 사이의 면적(도 27에서 빗금 부분)이 감소됨에 따라 상기 정공 터널링 가능성이 실질적으로 증가된다. 상기 밴드 오프셋은 상대적으로 작은 전기장들(예를 들면 E＜14 MV/cm) 하에서 큰 정공 터널링 전류를 허용하는 큰 전기장 동안에 상기 터널링 유전체로부터 영역 2732 내의 상기 터널링 질화막 및 영역 2733 내의 소자 분리막의 차단 기능을 효과적으로 제거한다.

상기 소자 분리막(2733)은 상기 터널링 질화막(2732)을 전하 트래핑막(2734)으로부터 분리시킨다. 이는 전자들 및 정공들 모두를 위해 낮은 전기장 동안에 효과적인 차단 능력을 증가시켜, 전하 유지를 향상시킨다.

상기 터널링 질화막(2732)은 이러한 실시예에서 무시할 수 있는 전하 트래핑 효율을 가지도록 충분히 얇아야 한다. 또한, 상기 터널링 질화막은 절연성이며 도전성이 아니다. 따라서, 실리콘 질화물을 채용하는 실시예의 경우, 상기 터널링 질화막은 30Å이하의 두께가 되어야 하며, 보다 바람직하게는 약 25Å 또는 그 이하의 두께가 되어야 한다.

상기 정공 터널링막(2731)은, 이산화 실리콘을 채용하는 실시예의 경우, 20Å 이하의 두께가 되어야 하고, 보다 바람직하게는 15Å 이하의 두께가 되어야 한다. 예를 들면, 바람직한 실시예에서, 상기 정공 터널링막(2731)은 약 13Å의 두께의 이산화 실리콘이며, 상술한 바와 같이 극히 얇은 실리콘 산질화물의 결과가 되도록 질화 공정에 노출된다.

상기 터널링 유전막은 본 발명의 기술의 실시예들에서, 복합물이 효과적인 정공 터널링을 위해 필요한 상기 채널 표면으로부터의 오프셋 거리에서 가전자대 에너지 레벨을 갖는 요구되는 반전된 U자 형상의 가전자대를 가져오기만 하면 막들 사이의 정확한 전환들이 없이 실리콘 산화물, 실리콘 산질화물 및 실리콘 질화물의 복합물을 사용하여 구현될 수 있다. 또한, 물질들의 다른 조합들이 밴드 오프셋 기술을 제공하는 데 사용될 수 있다.

상기 유전 터널링막의 기술은 상기 기술이 SONOS형 메모리 내의 정공 터널링에 의존하는 필요성과 관련된 문제들을 해결하였기 때문에 전자 터널링보다는 "정공 터널링"에 초점을 맞춘다. 예를 들면, 실제 속도들에서 정공 터널링을 지지하기에 충분히 얇은 이산화 실리콘으로 구성된 터널 유전체는 너무 얇아서 전자 터널링에 의해 누설을 차단할 수 없을 것이다. 그러나, 조작 처리의 효과들이 전자 터널링의 성능을 향상시킨다. 이에 따라, 전차 터널링에 의해 프로그래밍과 정공 터널링에 의한 소거 모두가 밴드갭 조절을 이용하여 실질적으로 향상된다.

도 28은 다층 터널링 구조 내의 질화막뿐만 아니라 전하를 저장하는 다중 질화막들을 포함하도록 변형된 BE-SONOS 메모리 셀들의 2차원 NAND 어레이의 간략화된 도면이다.

전하를 저장하는 다중 질화막들을 포함하도록 변형된 BE-SONOS 메모리 셀들의 NAND 스트링들의 일부가 도시된다. 메모리 셀들(2810, 2820)은 도 6에 도시한 메모리 셀의 예들이다. 상기 메모리 셀들(2810, 2820)은 채널 물질(2830) 상에 있다. 인접하는 메모리 셀들(2810, 2820) 사이의 유전체는 인접하는 워드 라인들 사이의 누설을 억제하도록 산화물과 같은 절연 유전체 또는 에어 갭(air gap)으로 채워질 수 있다. 상기 ONONONO 막들은 각 폴리실리콘(2810, 2820)과 별개로 될 수 있거나, 인접하는 메모리 셀들(2810, 2820) 사이에 연속될 수 있다. 인접하는 메모리 셀들(2810, 2820) 사이의 상기 채널 물질은 다양한 도핑 레벨들로의 접합(junction)을 가질 수 있거나, 접합이 없을 수 있다.

도 29는 다층 터널링 구조 내의 질화막뿐만 아니라 전하를 저장하는 다중 질화막들을 포함하도록 변형된 BE-SONOS 메모리 셀들의 3차원 수직 게이트 어레이의 간략화된 도면이다. 도 29는 NAND 플래시 메모리의 사시도이며, 반도체 물질 스트립들이 하나의 디코딩(decoding) 구조 내에 함께 연결되는 방식을 나타내며, 하드 마스크들과 선택적인 주입(implant) 단계를 예시한다. 도 29의 사시도는 Y-축 및 Z-축이 용지의 평면 내에 놓이도록 회전된다.

반도체 물질 스트립들 사이의 리지(ridge) 형상의 스택들 내의 상기 절연막들은 추가적인 두고를 노출시키기 위해 도면에서 제거되어 있다.

상기 다층 어레이는 절연층(610) 상에 형성되고, and includes a 상기 복수의 리지 형상의 스택들에 컨포멀(cnformal)한 복수의 도전성 라인들(625-1,…, 625-n)을 포함하며, 이들은 워드 라인들(WL_n, WL_n-1,…, WL₁)로 기능한다. 상기 복수의 리지 형상의 스택들은 반도체 물질 스트립들(612, 613, 614)을 포함하며, 이들은 연장부들(612A, 613A, 614A)에 의해 리지 형상의 스택들에 평행한 동일 평면 내의 상기 반도체 물질 스트립들에 연결된다. 상기 반도체 물질 스트립들의 이들 연장부들(612A, 613A, 614A)은 X-축 방향을 따라 배향되고, 상기 반도체 물질 스트립들의 복수의 리지 형상의 스택들에 연결된다. 또한, 다음에 예시하는 바와 같이, 이들 연장부들(612A, 613A, 614A)은 상기 어레이의 에지를 지나 연장되며, 상기 어레이 내의 평면들을 선택하도록 디코딩 회로부에의 연결들 위해 배열된다. 이들 연장부들(612A, 613A, 614A)은 상기 복수의 리지 형상의 스택들이 정의되는 시간 또는 반도체 물질 및 절연체 물질아 교번하는 막들이 형성되는 때와 동시에 패터닝될 수 있다.

일부 실시예들에 있어서, 상기 연장부들(612A, 613A, 614A)은 상기 반도체 물질 스트립들(612, 613, 614)을 종료시키는 계단형 구조를 형성한다. 이들 연장부들(612A, 613A, 614A)은 상기 복수의 리지 형상의 스택들이 정의되는 때와 동시에 패터닝될 수 있다.

다층 전하 트래핑 구조 ONONONO를 포함하는 메모리 물질의 막(615)은 앞서 상세히 설명한 바와 같이 상기 도전성 라인들(625-1 내지 625-n)을 상기 반도체 물질 스트립들(612―614)로부터 분리시킨다.

트랜지스터들, 예를 들면 트랜지스터(650)는 상기 연장부들(612A, 613A, 614A)과 상기 도전성 라인(625-1) 사이에 형성된다. 또한, 트랜지스터들은, 예를 들면 트랜지스터(651)는 공통 소스 라인(도시되지 않음)에 대한 상기 어레이의 섹터들(sectors)의 연결을 조절하기 위하여 상기 반도체 물질 스트립들의 대향하는 단부들에 형성된다. 상기 트랜지스터들(650, 651)에 있어서, 상기 반도체 물질 스트립(예를 들면, 612)은 상기 장치의 채널 영역으로 기능한다. 게이트 구조들(예를 들면, 629, 649)은 상기 도전성 라인들(625-1 내지 625-n)이 정의되는 동일한 단계 동안에 패터닝된다. 상기 GSL 선택 라인(649)은 로우(row)를 따라 상기 반도체 물질 스트립들의 복수의 리지 형상의 스택들을 가로질러 배향될 수 있다. 실리사이드의 막(626)은 상기 도전선 라인들의 상부 표면을 따라 상기 게이트 구조들(629, 649) 상부에 형성될 수 있다. 상기 메모리 물질의 막(615)은 상기 트랜지스터들을 위한 게이트 유전체로 기능할 수 있다. 이들 트랜지스터들(650, 651)은 상기 어레이 내의 상기 리지 형상의 스택들을 따라 섹터들 및 칼럼들을 선택하기 위해 디코딩 회로부에 연결되는 선택 게이트들로 기능한다.

선택적인 제조 단계는 상기 복수의 도전성 라인들 상부에 하드 마스크들(601-1 내지 601-n)을 형성하고, GSL 선택 라인(649) 상부에 하드 마스크(648)를 형성하며, 상기 게이트 구조(629) 상부에 하드 마스크들(602, 603)을 형성하는 단계를 포함한다. 상기 하드 마스크들은 실리콘 질화물의 상대적으로 두꺼운 막들 또는 이온 주입 공정들을 차단할 수 있는 다른 물질을 사용하여 형성될 수 있다. 상기 하드 마스크들이 형성된 후, 선택되는 주입에 따라 n형 또는 p형 도펀트들의 주입(600)이 상기 반도체 물질 스트립들(612―614) 내와 상기 연장부들(612A―614A) 내의 도핑 농도를 증가시키도록 적용될 수 있고, 이에 따라 상기 반도체 물질 스트립들을 따른 전류 통로의 저항을 감소시킨다. 또한, 벌크(bulk) 반도체 물질 스트립의 경우와 반대되는 도전형을 갖는 도펀트들(예를 들면, p-형 반도체 물질 스트립이라고 가정할 경우에 n-형 임플란트들)이 원하는 경우에 상기 반도체 물질 스트립들을 따라 도핑된 소스/드레인 접합을 형성하도록 적용될 수 있다. 조절된 주입 에너지들을 활용함에 의해, 상기 임플란트들이 하부 반도체 물질 스트립(612) 및 상기 스택들 내의 각각의 상부에 놓인 반도체 물질 스트립을 통과하게 될 수 있다.

선택된 메모리 셀들 프로그램하기 위하여, 이러한 실시예에서, 선택된 워드 라인은 +20볼트로 바이어스될 수 있고, 선택되지 않은 워드 라인들은 +10볼트에 세트될 수 있으며, 선택된 비트 라인은 0볼트에 세트될 수 있고, 선택되지 않은 비트 라인들은 0볼트에서 세트될 수 있으며, 선택된 SSL 라인은 3.3볼트에 세트될 수 있고, 선택되지 않은 SSL 라인들 및 GSL 라인은 0볼트에 세트될 수 있다. 선택될 셀들 독취하기 위하여, 이러한 실시예에서, 선택된 워드 라인은 독취 기준 전압으로 바이어스될 수 있고, 선택되지 않은 워드 라인들은 6볼트에 세트될 수 있으며, 선택된 비트 라인은 1볼트에 세트될 수 있고, 선택되지 않은 비트 라인들은 0볼트에 세트될 수 있으며, 선택된 SSL 라인은 3.3볼트에 세트될 수 있고, 선택되지 않은 SSL 라인들은 0볼트에 세트될 수 있다.

도 30은 3차원(3D) 메모리 장치(100)의 개략적인 도면이다. 상기 메모리 장치(100)는 메모리 셀들의 NAND 스트링들의 어레이를 포함하며, 이중 게이트 수직 채널 메모리 어레이(DGVC)가 될 수 있다. 상기 메모리 장치(100)는 집적 회로 기판, 그리고 적어도 도전성 스트립들의 하부 평면(GSL), 도전성 스트립들의 복수의 중간 평면들(WL) 및 도전성 스트립들의 상부 평면(SSL)을 포함하며, 절연 물질에 의해 분리되는 복수의 도전성 스트립들의 스택들을 구비한다. 도 1에 도시한 실시예에 있어서, 스택(110)은 도전성 스트립들의 하부 평면(GSL), WL₀부터 WL_N-1까지 범위의 복수의 도전성 스트립들의 중간 평면들(WL), 그리고 도전성 스트립들의 상부 평면(SSL)을 포함하며, 여기서 N은 8, 16, 32, 64 등이 될 수 있다.

상기 복수의 비트 라인 구조들은 상기 복수의 스택들 상부에 직교하게 배열되고 이들에 컨포멀한 표면들을 가지며, 스택간 반도체 몸체 요소들(120)을 연결하는 상기 스택들 상부의 상기 스택들과 연결 요소들(130) 사이에 스택간 반도체 몸체 요소들(120)을 포함한다. 상기 연결 요소들(130)은 이러한 실시예에서 상대적으로 높은 도핑 농도를 가지는 폴리실리콘과 같은 반도체를 포함하므로 이들은 상기 스택간 반도체 몸체 요소들(120) 보다 높은 전도성을 가지며, 이들은 상기 스택들 내의 셀들을 위한 채널 영역들을 제공하도록 구성된다.

상기 메모리 장치는 상기 복수의 중간 평면들(WL) 내의 도전성 스트립들의 측부 표면들과 상기 복수의 비트 라인 구조물들의 스택간 반도체 몸체 요소들(120) 사이의 교차점들(180)에서 계면 영역들 내에 ONONONO 구조들을 구비한다. 예시한 실시예에 있어서, 상기 교차점들(180) 내의 메모리 셀들은 수직한 이중 게이트 NAND 스트링들 내에 구성되며, 여기서 단일 스택간 반도체 몸체 요소의 양 측부들 상의 상기 도전성 스트립들은 이중 게이트들로 행동하며, 독취, 소거 및 프로그램 동작들을 위해 협력하여 동작할 수 있다.

기준 도전체(reference conductor)(160)는 상기 도전성 스트립들의 하부 평면(GSL)과 집적 회로 기판(도시되지 않음) 사이에 배치된다. 적어도 하나의 기준 라인 구조는 상기 복수의 스택들 상부에 직교하게 배치되며, 상기 기준 도전체(160)와 전기적으로 연통되는 상기 스택들과 스택간 수직 도전성 요소들(140)을 연결하는 상기 스택들(150) 상부의 연결 요소들(150) 사이의 스택간 수직 도전성 요소들(140)을 포함한다. 상기 스택간 수직 도전성 요소들(140)은 상기 스택간 반도체 몸체 요소들(120) 보다 높은 도전성을 가질 수 있다.

상기 메모리 장치는 상기 도전성 스트립들의 상부 평면과의 계면 영역에서의 스트링 선택 스위치들(190) 및 상기 도전성 스트립들의 하부 평면(GSL)과의 계면에서의 기준 선택 스위치들(170)을 구비한다. 상기 전하 저장 구조의 유전막들은 일부 실시예들에서 상기 스위치들(170, 190)을 위한 게이트 유전막들로 기능할 수 있다.

상기 메모리 장치는 상기 복수의 비트 라인 구조들에 연결되는 제1 상부의 패터닝된 도전막(도시되지 않음)을 포함하며, 센싱 회로들에 연결되는 복수의 글로벌 비트 라인들을 포함한다. 상기 메모리 장치는 또한 패터닝될 수 있고, 상기 제1 패터닝된 도전막 상부 또는 하부에 위치할 수 있는 제2 상부의 도전막(도시되지 않음)을 포함한다. 상기 제2 상부의 도전막은 상기 연결 요소(150)와의 접촉에 의한 것과 같이 상기 적어도 하나의 기준 라인 구조에 연결된다. 상기 제2 패터닝된 도전막은 상기 적어도 하나의 기준 라인 구조를 기준 전압 소스에 연결하거나, 기준 전압을 제공하는 회로부에 연결한다.

도 30에 도시한 실시예에 있어서, 상기 비트 라인 구조들의 연결 요소들(130)은 n형으로 도핑된 반도체 물질을 포함한다. 상기 비트 라인 구조들의 스택간 반도체 몸체 요소들(120)은 저농도로 도핑된 반도체 물질을 포함한다. 도 30에 도시한 실시예에 있어서, 상기 기준 도전체(160)는 n형으로 도핑된 반도체 물질을 포함하고, 상기 적어도 하나의 기준 라인 구조의 연결 요소(150)는 n형으로 도핑된 반도체 물질을 포함한다. 상기 적어도 하나의 기준 라인 구조의 스택간 수직 도전성 요소들(140)도 n형으로 도핑된 반도체 물질을 포함한다. 선택적인 구현예들에 있어서, 금속 또는 금속 화합물이 상기 도핑된 반도체 물질들을 대신하여 사용될 수 있다.

일 실시예에 있어서, 상기 기준 도전체(160)의 저항을 감소시키기 위하여, 상기 메모리 장치는 상기 기준 도전체9160) 근처에 하부 게이트(101)를 포함할 수 있다. 독취 동작들 동안, 상기 하부 게이트(101)는 상기 기준 도전체(160)의 전도성을 증가시키도록 하부의 도핑된 웰 또는 상기 기판 내의 웰들, 혹은 다른 하부의 패터닝된 도전체 구조들에 인가되는 적절한 패스 전압(pass voltage)에 의해 턴 온될 수 있다.

도 31은 파이프(pipe) 형상의 이중 게이트 배열 내에 ONONONO 구조를 형성하는 다층 터널링 구조 내의 질화막뿐만 아니라 전하를 저장하는 다중 질화막들을 포함하도록 변형된 BE-SONOS 메모리 셀의 간략화된 도면이다. 상기 실시예의 수평 단면에 있어서, 상기 실리콘 산화막(3124)의 외측 표면은 이러한 실시예에서 제1 아치형 에지(3141)를 따라 짝수 워드 라인(3125)과 접촉하며, 제2 아치형 에지(3142)를 따라 홀수 워드 라인(3126)과 접촉한다. 상기 제1 및 제2 아치형 에지들(3141, 3142)의 곡률의 증가된 평균 반경은 상기 워드 라인들 및 근접하는 반도체 물질 사이의 전계 강화를 실질적으로 감소시킬 수 있고, 상기 장치를 위한 독취 및 프로그램 장애 동작을 실질적으로 향상시킬 수 있다.

독립된 이중 게이트 메모리 구조의 실시예들은 워드 라인층들의 하나 또는 그 이상에서 정사각형, 직사각형, 원형 및/또는 다른 형상들이 되는 단면을 구비할 수 있다.

도 32는 "게이트 올 어라운드(gate all around)" 배열 내에 다중 터널링 구조 내의 질화막뿐만 아니라 전하를 저장하는 다층 질화막들을 포함하도록 변형된 BE-SONOS 메모리 셀의 간략화된 도면이다.

도 32의 폴리실리콘은 도 31의 폴리실리콘과 유사하다. 그러나, 상기 워드 라인들이 산화물들에 의해 홀수 및 짝수 워드 라인들로 나누어지지 않는다.

미국 특허 출원 제14/284,306호가 참조로 포함되어 있다. 여기에 기재되는 상기 다중 전하 저장막 셀들은 미국 특허 출원 제14/284,306호에 개시된 메모리 장치들과 함께 사용될 수 있다.

도 33은 여기에 기재되는 바와 같은 다중 전하 저장 질화막들 및 밴드갭 조절된 터널링 유전막을 가지는 블로킹 유전체가 조작 처리된 BE-SONOS 메모리 셀들을 채용하는 집적 회로의 간략화된 블록도이다. 상기 집적 회로(3310)는 여기에 기재되는 바와 같이 반도체 기판 상의 블로킹 유전체 조작 처리된 BE-SONOS 메모리 셀들을 이용하여 구현되는 메모리 어레이(3312)를 포함한다. 워드 라인(또는 로우(row)) 및 블록 선택 디코더(decoder)(3314)는 복수의 워드 라인들(3316) 및 블록 선택 라인들에 연결되고 전기적으로 연통되며, 상기 메모리 어레이(3312) 내의 로우들을 따라 배열된다. 비트 라인(칼럼(column)) 디코더 및 드라이버들(3318)은 상기 메모리 어레이(3312) 내의 상기 메모리 셀들로부터 데이터를 읽고 데이터를 쓰기 위한 상기 메모리 어레이(3312) 내의 칼럼들을 따라 배열되는 복수의 비트 라인들(3320)에 연결되고 전기적으로 연통된다. 어드레스들(addresses)은 버스(3322) 상에서 상기 워드 라인 디코더 및 드라이버들(3314)로 및 상기 비트 라인 디코더(3318)로 공급된다. 독취, 프로그램 및 소거 모드들을 위한 전류 소소들을 포함하는 블록(3324) 내의 감지 증폭기들 및 데이터 입력 구조들은 데이터 버스(3326)를 통해 성기 비트 라인 디코더(3318)에 연결된다. 데이터는 상기 데이터 입력 라인(3328)을 통해 상기 집적 회로(3310) 상의 입력/출력 포트들로부터 또는 상기 집적 회로(3310) 내부나 외부의 다른 데이터 소스들로부터 블록(3324) 내의 상기 데이터 입력 구조들에 제공된다. 예시한 실시예에 있어서, 범용 프로세서나 전용 어플리케이션 회로부, 또는 상기 메모리 셀 어레이에 의해 지지되는 시스템-온-칩(system-on-a-chip) 기능성을 제공하는 모듈들의 조합들과 같은 다른 회로부(3330)가 상기 집적 회로(3310) 상에 포함된다. 데이터는 데이터 출력 라인(3332)을 통해 블록(3324) 내의 상기 감지 증폭기로부터 상기 집적 회로(3310) 상의 입력/출력 포트들로, 또는 상기 집적 회로(3310) 내부 또는 외부의 다른 데이터 수신지들로 제공된다.

상기 어레이(3312)는 특정한 응용예에 따라 NAND 어레이, AND 어레이 또는 NOR 어레이가 될 수 있다. 이용 가능한 매우 큰 메모리 윈도우는 셀 당 다중 비트들의 저장을 유지하며, 이에 따라 다중 비트 감지 증폭기들이 상기 장치 상에 포함될 수 있다.

이러한 실시예에서 바이어스 배열 상태 기계(3334)를 이용하여 구현되는 컨트롤러는 독취, 프로그램, 소거, 소거 인증, 프로그램 인증 전압들 또는 상기 워드 라인들 및 비트 라인들을 위한 다른 전류들과 같은 바이어스 배열 공급 전압 및 전류 소스들(3336)을 제어하며, 접근 제어 과정(access control process)을 이용하여 상기 워드 라인/소스 라인의 동작을 제어한다. 상기 컨트롤러는 다중 바이어스 배열들의 선택된 하나를 적용한다. 상기 프로그램 바이어스 배열은 상기 제1 터널링 질화막을 포함하는 상기 다층 터널링 구조를 통해 상기 채널 표면으로부터 상기 제1 전하 저장 질화막까지 전자를 이동시킴에 의해 데이터를 프로그램한다. 상기 소거 바이어스 배열은 상기 채널 표면으로부터 상기 제1 전하 저장 질화막까지 정공들을 이동시킴에 의해 데이터를 소거하며, 상기 제1 전하 저장 질화막 내로의 추가적인 전자들의 이동을 차단하도록 상기 제2 전하 저장 질화막 내의 저장된 전자들을 이용한다.

상기 컨트롤러(3334)는 해당 기술 분야에서 알려진 전용 로직 회로부를 이용하여 구현될 수 있다. 선택적인 실시예들에 있어서, 상기 컨트롤러(3334)는 범용 프로세서를 포함하고, 이는 동일한 집적 회로 상에 구현될 수 있으며, 이는 상기 장치의 동작들을 제어하는 컴퓨터 프로그램을 수행한다. 또 다른 실시예들에 있어서, 전용 로직 회로부 및 범용 프로세서의 조합이 상기 컨트롤러(3334)의 구현을 위해 활용될 수 있다.

도 34는 도 29와 같은 3차원 수직 게이트 어레이 내에 다층 터널링 구조 내의 질화막뿐만 아니라 전하를 저장하는 다중 질화막들을 포함하도록 변형된 BE-SONOS 메모리 셀의 사진이다.

O1/N1/O2/N2/O3/N3/O4의 두께들은 10Å/17Å/18Å/69Å/49Å/49Å/34Å이다. 전체적인 두께는 약 24㎚이다.

도 35는 다른 막 두께들을 갖는 도 29의 3차원 수직 게이트 어레이 내에 다층 터널링 구조 내의 질화막뿐만 아니라 전하를 저장하는 다중 질화막들을 포함하도록 변형된 BE-SONOS 메모리 셀의 사진이다.

O1/N1/O2/N2/O3/N3/O4의 두께들은 10Å/16Å/18Å/57Å/52Å/30Å/34Å이다. 전체적인 두께는 약 22㎚이다.

도 36은 도 34의 메모리 셀들에 대한 프로그래밍 전압에 대한 문턱 전압의 그래프이다. 메모리 셀(3612)은 0.75의 ISPP 기울기로 프로그램된다. 프로그램 금지 선택되지 않은 남아 있는 메모리 셀들(3602, 3604, 3606, 3608, 3610, 3614, 3616, 3618, 3620)이 문턱 전압의 작은 변화를 나타내는 경우에 나타난다. 상기 프로그램 금지 승압 채널 전압은 9V였다.

도 37은 도 34의 메모리 셀들에 대한 소거 시간에 대한 문턱 전압의 그래프이다. 도 37에 있어서, 메모리 셀은 -18V(3710), -20V(3720) 및 -22V(3730)의 게이트 전압들로 소거된다. 도 37에 있어서, 메모리 셀은 6V와 -6V 사이에서 약 12V의 메모리 윈도우를 나타낸다. 소거 포화는 약 -6V의 과소거(deep erase)로 일어났다. 3DVG NAND 소거는 채널 정공 생성 속도를 제한하는 게이트 유도 드레인 누설(GIDL)-유도 소거에 의해 느렸다.

도 38은 도 34의 메모리 셀들에 대한 메모리 셀 카운트(count)에 대한 문턱 전압 윈도우의 그래프이다.

체커보드 프로그래밍(checkerboard programming(3810) 및 소거된 상태(3820)를 위한 비트 분포들이 도시된다. 상기 체커보드 프로그래밍 셀들은 소거 전압 분포(3812) 및 프로그램 전압 분포(3811)에 있다. 또한, 소거된 비트들(3820)이 도시된다.

도 39는 도 34의 메모리 셀들에 대한 메모리 셀 카운트에 대한 문턱 전압의 그래프이고, 유지 시간을 나타낸다.

초기 산포(3910) 후에, 다양한 시간들에서 유지를 나타내는 상기 비트 카운트 분포들은 2.5V의 프로그램 전압으로의 프로그램 및 소거 분포들, 그리고 10분, 300분, 600분, 960분, 1,600분 및 2,700분에서의 유지 시간 분포들과 실질적으로 동일하다.

도 40은 도 6의 메모리 셀의 실시예에 대한 소거 전압 및 프로그래밍 전압에 대한 플랫 밴드 전압의 그래프이다.

프로그램 및 소거 동작들은 다중 전하 저장 질화막들을 가지고, p+형 폴리실리콘 게이트 및 약 1㎚/1.5㎚/2㎚/5.5㎚/5.5㎚/4㎚/4㎚의 두께의 O1/N1/O2/N2/O3/N3/O4를 가지도록 변형된 SONOS 메모리 셀 상에서 수행된다.

200㎲의 프로그램 펄스로의 ISPP 프로그램 동작은 약 0.9의 기울기를 가지는 실험 곡선 4020의 결과로 된다. 200㎲의 소거 펄스로의 ISPE 소거 동작은 실험 곡선 4010의 결과가 된다. 상기 ISPP 프로그램 동작 및 상기 ISPE 소거 동작 모두는 소거 또는 프로그램 이전의 프레쉬 상태(fresh state)의 메모리 셀로부터이다.

도 41은 도 6의 메모리 셀의 실시예에 대한 소거 시간에 대한 플랫 밴드 전압의 그래프이다.

소거 동작들은 다중 전하 저장 질화막들을 가지고, p+형 폴리실리콘 게이트 및 약 1㎚/1.5㎚/2㎚/5.5㎚/5.5㎚/4㎚/4㎚의 두께의 O1/N1/O2/N2/O3/N3/O4를 가지도록 변형된 SONOS 메모리 셀 상에서 수행된다. -18V의 게이트 전압으로의 소거 동작은 실험 곡선 4110의 결과가 된다. -20V의 게이트 전압으로의 소거 동작은 실험 곡선 4120의 결과로 된다. -22V의 게이트 전압으로의 소거 동작은 실험 곡선 4130의 결과로 된다. -4V 이하의 플랫 밴드 전압이 -22V의 게이트 전압으로 1밀리초 이내에 도달된다. 소거 포화는 V_FB＜-5V 동안 관찰된다. 다중 전하 저장 질화막들이 없는 종래의 기술과 비교할 경우, 상기 소거 포화는 3V 이상으로 향상된다(낮아진다).

도 42는 도 6의 메모리 셀의 실시예에 대한 소거 시간에 대한 플랫 밴드 전압의 모의 실험된 그래프이다.

소거 동작들은 다중 전하 저장 질화막들을 가지고, p+형 폴리실리콘 게이트 및 약 1㎚/1.5㎚/2㎚/5.5㎚/5.5㎚/4㎚/4㎚의 두께의 O1/N1/O2/N2/O3/N3/O4를 가지는 변형된 SONOS 메모리 셀 상에서 수행된다. -18V의 게이트 전압으로의 소거 동작은 실험 곡선 4210 및 모의 실험된 곡선 4240의 결과로 된다. -20V의 게이트 전압으로의 소거 동작은 실험 곡선 4220 및 모의 실험된 곡선 4250의 결과가 된다. -22V의 게이트 전압으로의 소거 동작은 실험 곡선 4230 및 모의 실험된 곡선 4260의 결과로 된다. 모의 실험은 이론적인 WKB 모델로 수행된다.

도 43은 도 6의 메모리 셀의 전하 저장을 위하여 다른 질화막들에 대한 소거 시간에 대한 트랩된 전하 밀도의 그래프이다.

곡선들은 N2 내에 트랩된 전하 밀도를 모의 실험한 곡선 4310 및 N3 내에 트랩된 전하 밀도를 모의 실험한 곡선 4320이다. 충분하게 긴 소거 시간 후에, N3이 전자들은 트랩하기 시작하는 반면, N2는 1E13㎝^-2를 초과하는 정공 밀도로 기판 정공 주입에 의해 계속적으로 소거된다. 게이트 주입은 N3 내에 트랩된 전자 밀도가 5E12㎝^-2를 초과한 후에 정지된다. 비록 N3이 정공들이 N2 내로 주입되면서 전자들을 트랩하지만, N2가 상기 채널에 보다 가깝고 보다 큰 문턱 전압 이동을 위한 무게 계수(weighting factor)를 가지기 때문에 문턱 전압은 계속적으로 낮아진다.

도 44 및 도 45에 있어서, 게이트-센싱 및 채널-센싱 기술들이 저장된 전하 분포를 실험적으로 측정하도록 적용된다. 채널 센싱은 고농도로 도핑된 p+형 게이트 및 저농도로 도핑된 p형 웰을 가진다. 게이트 센싱은 저농도로 도핑된 p-형 게이트 및 고농도로 도핑된 p형 웰을 가진다. 다음의 식들로서, 각 전하 저장 질화막들 N2 및 N3의 전하 밀도들 QN2 및 QN3이 추출된다.

＋

도 44는 도 6의 메모리 셀의 실시예에 대한 프로그래밍 시간에 대한 플랫 밴드 전압 이동의 실험 그래프이다.

플랫 밴드 전압 이동은 프로그램 또는 소거 이전의 프레쉬 상태의 메모리 셀 상에서 +20V로의 제1 +FN 프로그래밍 동안에 측정된다. 곡선 4410은 상기 채널-센싱 기술을 이용한 것이다. 곡선 4420은 상기 게이트-센싱 기술을 이용한 것이다.

도 45는 도 6의 메모리 셀의 실시예의 전하 저장을 위하여 다른 질화막들을 위한 프로그래밍 시간에 대한 전하 밀도의 실험 그래프이다.

곡선 4510은 프로그램 또는 소거 이전의 프레쉬 상태의 메모리 셀 상에서 +20V로의 제1 +FN 프로그래밍 동안의 N2 내의 전하 밀도 QN2를 나타낸다. 곡선 4520은 프로그램 또는 소거 이전의 프레쉬 상태의 메모리 셀 상에서 +20V로의 제1 +FN 프로그래밍 동안의 N3 내의 전하 밀도 QN3을 나타낸다.

상기 +FN 주입된 전자들은 대부분 N2 내에 저장되며, N3은 훨씬 적은 저장된 전자들을 포함한다. N2는 우수한 포집 효율을 가지며 O3은 N2로부터 N3을 향하는 대부분의 외측 터널링을 차단할 수 있다.

도 46은 도 6의 메모리 셀의 실시예 상의 제1 프로그래밍 후의 제1 소거 동안에 프로그래밍 시간에 대한 플랫 밴드 전압 이동의 실험 그래프이다.

곡선 4610은 소거 동안에 상기 채널-센싱 기술을 이용하여 측정된 플랫 밴드 전압 이동을 나타낸다. 곡선 4620은 소거 동안에 상기 게이트-센싱 기술을 이용하여 측정된 플랫 밴드 전압 이동을 나타낸다.

상기 채널-센싱 및 게이트-센싱 기술들은 상기 채널로부터의 거리 또는 상기 게이트로부터의 거리에 따라 상기 N2 및 N3의 다른 플랫 밴드 전압 무게 계수로 인하여 다른 결과들을 가진다.

도 47은 도 6의 메모리 셀의 실시예 상의 제1 프로그래밍 후의 제1 소거 동안의 전하 저장을 위하여 다른 질화막들에 대한 프로그래밍 시간에 대한 전하 밀도의 실험 그래프이다.

곡선 4710은 제1 소거 동안에 N2 내의 전하 밀도 QN2를 나타낸다. 곡선 4720은 제1 소거 동안에 N3 내의 전하 밀도 QN3을 나타낸다. 곡선 4720은 N3이 보다 긴 소거 시간들에서 증가하는 숫자들의 전자들을 트랩하는 점을 나타낸다. 곡선 4710은 N2가 정공 주입에 의해 소거되고, 정공들의 트랩을 계속하여 상기 채널-센싱 장치를 위한 많은 소거를 가능하게 하는 점을 나타낸다.

도 48은 도 6의 메모리 셀의 실시예 상의 제1 소거 후에 제2 프로그래밍 동안의 프로그래밍 시간에 대한 플랫 밴드 전압 이동의 실험 그래프이다.

곡선 4810은 상기 채널-센싱 기술을 이용하여 소거 동안에 측정된 플랫 밴드 전압 이동을 나타낸다. 곡선 4820은 상기 게이트-센싱 기술을 이용하여 소거 동안에 측정된 플랫 밴드 전압 이동을 나타낸다.

도 49는 도 6의 메모리 셀의 실시예 상의 제1 소거 후에 제2 프로그래밍 동안의 전하 저장들 위하여 다른 질화막들에 대한 프로그래밍 시간에 대한 전하 밀도의 실험 그래프이다.

곡선 4910은 제2 프로그래밍 동안의 N2 내의 전하 밀도 QN2를 나타낸다. 곡선 4920은 제2 프로그래밍 동안의 N3 내의 전하 밀도 QN3을 나타낸다. 곡선 4920은 N3 내의 이전에 주입된 전자들(소거로부터)이 제2 +FN 프로그래밍 동안에 실질적으로 일정하게 유지되는 점을 나타낸다. 곡선 4910은 상기 제1 프로그래밍 동안에 N2 내의 트랩된 정공들이 상기 기판으로부터 주입되는 전자들과 다시 결합하는 점을 나타낸다.

도 50은 도 6의 메모리 셀의 3차원 수직 게이트 어레이 내의 메모리 셀들을 위한 프로그래밍 전압에 대한 문턱 전압의 그래프이다.

곡선 5010은 ISPP를 겪는 메모리 셀의 문턱 전압을 나타낸다. 3DVG TFT 장치의 ISPP 기울기는 ~0.75이며, 이는 이상적인 경우 보다 작다. 감소된 ISPP 기울기들은 FN 터널링 ISPP 행동을 변경하는 터널 산화물 및 블로킹 산화물 전기장을 조절하는 작은 3차원 트랜지스터 내의 부가 전계 효과에서 온다. 곡선 5020은 프로그래밍을 겪지 않았던 Z-방향으로의 다른 메모리 셀들의 방해 효과들을 나타낸다. 곡선 5030은 프로그래밍을 겪지 않았던 다른 워드 라인들의 다른 메모리 셀들의 방해 효과들을 나타낸다.

도 51은 도 6의 메모리 셀의 스플릿-페이지(split-page) 3차원 수직 게이트 어레이의 개략적인 도면이다. 테스트 칩은 체커보드(CKB) 프로그래밍을 겪는 메모리 셀들의 64개의 워드 라인들의 전체 블록을 포함한다. 상기 어레이는 G0으로부터 G63까지 부호가 붙여진 64개의 워드 라인들(5110)을 포함한다. 상기 워드 라인들에 인접하여(5110), 짝수 접지 선택 라인(5160)이 상부에 있고, 홀수 접지 선택 라인(5170)이 하부에 있다. 상기 접지 선택 라인들에 인접하여, 공통 소스 라인(5140)이 상부에 있고, 공통 소스 라인(5150)이 하부에 있다. 상기 공통 소스 라인들에 인접하여, 1페이지 및 3페이지를 위한 스트링 선택 라인 구조들(5180)이 상부에 있고, 0페이지 및 2페이지를 위한 스트링 선택 라인 구조들(5190)이 하부에 있다. 상부에는 비트 라인들(5120)이 있고, 하부에는 비트 라인들(5130)이 있다. 도 52는 도 51의 어레이 내의 메모리 셀들의 단일 레벨의 셀 메모리 윈도우의 그래프이다.

메모리 셀들은 1, 2, 10, 50 및 100의 변화하는 숫자의 프로그램/소거 사이클들을 겪는다. 그러나, 상기 변화하는 숫자의 프로그램/소거 사이클들에 대응하는 트레이스들(traces)은 실질적으로 동일하다. 각각의 상기 트레이스들은 다중 분포들을 가지며, 블록 소거 분포(5210), 프로그램 장애 분포(5210) 및 프로그램 분포(5230)를 포함한다. 상기 블록 소거 분포(5210)는 상기 전하를 저장하는 다중 질화막들로 인하여 과소거된 문턱 전압 분포를 나타낸다. 상기 블록 소거 분포의 소거되는 상한은 블록 소거 후에 -2V 이하일 수 있다. 심지어 상기 프로그램 장애 분포(5210)는 점차 0V 아래로 되어, 큰 설계 윈도우를 가능하게 한다.

도 53은 도 51의 어레이 내의 메모리 셀들의 다중 레벨의 셀 메모리 윈도우의 그래프이다.

메모리 셀들은 초기/프레쉬, 1, 2, 5, 10, 20, 50, 100, 200, 500 및 1,000의 변화하는 숫자의 프로그램/소거 사이클들을 겪는다. 그러나, 상기 변화하는 숫자의 프로그램/소거 사이클들에 대응하는 트레이스들은 분포(5310) 하의 하나의 사이클 트레이스를 제외하면 실질적으로 동일하다. 각각의 상기 트레이스들은 체커보드 소거 검증 분포(5310), 프로그램 검증 1 분포(5320), 프로그램 검증 2 분포(5330) 및 프로그램 검증 3 분포(5340)를 포함하여 다중 분포들을 가진다. 비록 단일 레벨의 셀 윈도우 보다 다중 레벨의 메모리 윈도우로 보다 많은 장애들이 경험되지만, 상기 다중 레벨의 메모리 윈도우는 적절하게 남는다.

도 54는 도 51의 어레이 내의 메모리 셀들의 프로그램 검증 분포의 그래프이다.

포함되는 분포들은 랜덤 텔레그래프 노이즈(RTN) 분포(5410), 단일 워드 라인(5420)을 위한 프로그램 검증 분포 및 전체 블록(5430)을 위한 프로그램 검증 분포이다. 화살표(5440)는 2V의 정의된 프로그램 검증 레벨로부터 개시되며, 상기 분포들의 정점들을 가로지른다.

상기 단일-WL PV 분포(5420)는 협소한 분포이고 상기 센싱 회로 내에 정의되는 PV 레벨로부터 작은 오프셋을 가지며, 작고 빠른 초기 전하 손실을 나타낸다. 상기 분포의 협소는 상기 RTN 분포(5410)에 부합된다. 작은 PV 오프셋은 상기 게이트에 접촉되는 낮은 누설의 04로 인하여 상기 초기 전하 손실이 최소화되는 점을 제시한다.

상기 전체 블록 CKB PV 분포(5430)는 많은 간섭과 백-패턴(back-pattern) 효과들로 인하여 상기 단일-WL PV 분포(5420)보다 넓다. 우측으로의 이동은 상기 간섭 때문이고 전하 손실 때문은 아니다.

도 55는 프로그램 및 소거 사이클들의 숫자에 대한 프로그램 및 소거 문턱 전압들의 그래프이다.

상기 장치의 프로그램 및 소거 사이클 내구성은 1 샷(shot)의 프로그램 및 소거의 조건들, 또는 "덤-모드(dumb-mode)" 하에서 결정된다. 곡선 5520은 10㎲ 동안의 +22V 샷 후의 프로그램 상태이다. 곡선 5510은 10밀리초 동안의 -20V 블록 소거 후의 소거 상태이다. 열화는 프로그램 및 소거 상태들을 위한 높은 사이클 카운트들에서 관찰된다. 상기 소거된 상태(5510)는 높은 사이클 카운트들에서 상기 프로그램된 상태(5520)보다 큰 크기의 문턱 전압 이동을 가진다.

도 56은 프로그램 및 소거 사이클들의 숫자에 대한 IV 특성들의 문턱 전압 이하의 기울기의 그래프이다.

곡선 5620은 상기 프로그램된 상태이다. 곡선 5610은 상기 소거된 상태이다. 상기 문턱 전압 이하의 기울기는 계면 트랩들의 발생으로 인하여 증가한다.

도 57은 프로그램 및 소거 사이클들의 다른 숫자들에서 프로그램되고 소거된 메모리를 위한 IV 특성들의 그래프이다.

다양한 숫자의 프로그램 및 소거 사이클들에서의 상기 소거된 상태 곡선들은 5720에서 합류한다. 상기 각각의 소거된 상태 곡선들은 대체로 상기 그래프의 중앙을 향하는 화살표의 방향으로 프로그램 및 소거 사이클들의 보다 높은 숫자들을 나타낸다. 다양한 숫자의 프로그램 및 소거 사이클들에서의 상기 프로그램된 상태 곡선들은 5710에서 합류한다. 이와 유사하게, 상기 각각의 프로그램된 상태 곡선들은 대체로 상기 그래프의 중앙을 향하는 화살표의 방향으로 프로그램 및 소거 사이클들의 보다 높은 숫자들을 나타낸다. IdV_g 곡선들의 합류 포인트는 소거된 상태(5720) 및 프로그램된 상태(5710)에서 상이하다. 합류 포인트들에서 이러한 차이는 도 58과 관련하여 설명된다.

도 58은 전하를 저장하는 다중 질화막들을 포함하도록 변형된 BE-SONOS 메모리 셀 내의 전기장의 간략화된 도면이다.

교번하는 실리콘과 산화물의 스택은 O1(5842), N1(5844), O2(5846) 및 폴리실리콘 게이트(5848)에 의해 둘러싸인다. 점선의 사각형은 메모리 셀에 대응되는 실리콘의 스트립(5850)의 경계를 나타낸다. 상기 메모리 셀은 양측부들 상의 N1(5844) 상에 저장되는 전자들(5830)로 나타낸 바와 같이 프로그램된다. 이들 저장된 전자들은 전자 밀도 프로파일에 영향을 미치며, 이는 약 10E10㎝^-3으로부터 10E15㎝^-3까지의 범위가 된다. 상기 실리콘의 스트립(5850)의 측부들(5810, 5812) 상에서, 상기 트랩된 전자들에 근접하여, 상기 전자 밀도는 약 10E10㎝^-3이다. 상기 실리콘의 스트립(5850)의 상부(5822) 및 하부(5824) 상에서, 상기 트랩된 전자들로부터 이격되어, 전자 밀도는 약 10E15㎝^-3이다. 상기 실리콘의 스트립(5850)의 나머지는 중간 값들에서 전자 밀도를 가진다.

반전 전자들은 부가 전기장 효과로 인해 PGM 상태에서 측벽 가까이에서 시작되려는 경향이 있다. 문턱 전압 이하의 전류는 상기 프로그램된 상태에서 측벽을 향해 이동한다. 이는 Si/O1 계면에서 덜 민감한 계면 상태 트랩(Dit)의 감도 및 증가된 숫자의 P/E 사이클 후에 상기 프로그램된 상태의 보다 작은 문턱 전압 이동을 가져온다.

이에 따라, 내구성 열화는 상기 이중 트래핑막에 의해서가 아니라, 상기 O1/Si 계면 상태 생성으로부터 야기된다. 내구성은 상기 O1의 후-스트레스 면역을 강화시켜 향상된다.

도 59는 열적 스트레스 후의 메모리 셀들의 플랫 밴드 전압 유지 결과들을 나타낸다.

150℃의 고온 베이킹(baking)이 수행된다. 보다 많이 프로그램되고 과소거된 상태들은 장기간의 베이킹 후에 분명한 전하 손실을 보였다. 유지는 중간 레벨 상태들에 대해 우수하게 남는다.

도 60-도 61은 열적 스트레스 후의 메모리 셀들의 전하 밀도 유지 결과들을 나타낸다. 도 60은 N2 내의 트랩된 전자 면적의 밀도를 나타낸다. 도 61은 N3 내의 트랩된 전자 면적의 밀도를 나타낸다. 게이트-센싱 및 채널-센싱(GSCS) 분석들은 N3 내의 전하가 안정한 점을 나타낸다. 상기 블로킹 산화물 O3 및 O4는 전하 보유를 유지할 수 있고 N2와 N3 사이의 전하의 혼합을 방지할 수 있다.

도 62는 열적 스트레스 후의 메모리 셀들의 메모리 윈도우 유지 결과들을 나타낸다.

테스트 칩의 유지 결과들을 CKB 프로그램(6210), 25℃에서 1,000분의 베이킹 유지(6220) 및 85℃에서 1,000분의 베이킹 유지(6230)에 대해 나타낸다. 전하 손실은 대체로 단체적으로 행동하여 곡선들이 중첩되고 꼬리 분포들 없이 모두 다중 분포들(6240, 6250, 6260, 6270)로 분리된다.

도 63은 섭씨 85도씨 및 섭씨 25도씨의 다양한 온도들에서 메모리 셀들의 전라 손실률을 나타낸다.

곡선 6310은 경계 프로그램 검증 레벨(bound program verify level) 아래의 3V에 대한 것이다. 곡선 6320은 경계 프로그램 검증 레벨 상부의 3V에 대한 것이다. 곡선 6330은 경계 프로그램 검증 레벨 아래의 2V에 대한 것이다. 곡선 6340은 경계 프로그램 검증 레벨 상부의 2V에 대한 것이다.

섭씨 85도씨 아래의 전하 손실률은 30mV/decade 아래이며, 장기간의 저장 후에 충분한 센싱 윈도우를 제공하지만 보다 높은 베이킹 온도들에서는 상당히 증가한다. 보다 높은 온도들에서, 상기 전하 손실률이 상당히 증가되며, 간단한 아레니우스 모델(Arrhenius model)을 따르지 않는다.

도 64는 다른 게이트 도핑 또는 일함수들과 O2 두께의 소거 비교를 나타낸다.

곡선 6410은 p+형 게이트 및 20옹스트롬의 O2 두께로 -20V의 소거에 대한 것이다. 곡선 6420은 n+형 게이트 및 20옹스트롬의 O2 두께로 -20V의 소거에 대한 것이다. 곡선 6430은 p+형 게이트 및 30옹스트롬의 O2 두께로 -21V의 소거에 대한 것이다.

p+형 게이트로부터 n+형 게이트로의 폴리 게이트의 변화는 상기 소거 포화에 영향을 미치지 않는다. 게이트 주입은 높은 일함수의 게이트보다는 N3 내의 트랩된 전자들에 의해 억제된다. 이에 따라, 폴리 게이트 도핑 변화 또는 심지어는 게이트의 불규칙한 날카로운 코너(보다 높은 게이트 주입을 가져온다)가 소거 윈도우를 수용할 수 있다.

BE-SONOS의 유지를 향상시키기 위하여, 보다 두꺼운 O2(＞30Å)가보다 낮은 베이킹 온도들에서 전하 손실을 억제하는 데 효과적이다. 보다 두꺼운 O2는 또한 저전계 손실 전류를 최소화하고 N2로부터의 디트래핑을 방지한다. 반면에, 보다 두꺼운 O2는, 높은 소거 전계들에서 상기 밴드 오프셋 효과가 O2 터널링 장벽의 대부분을 가리기 때문에 상기 소거 윈도우를 열화시키지 않는다. 다양한 실시예들이 소거와 유지 사이의 균형을 해결한다. 얇은 O1 및 N1은 소거 동안에 정공 주입을 용이하게 하지만, 두꺼운 O2는 N2 내에 전하 보유를 유지한다.

도 65는 판독 장애(read disturb) 테스트를 나타낸다.

곡선 6510은 전체 블록이 CKB 프로그래밍을 겪은 이후이다. 곡선 6520은 전체 블록이 1M 판독 장애들을 겪은 이후이다. 양 곡선들은 유사한 행동들을 나타내며, 분포들 6530 및 6540을 가진다. 최적화된 독취 파형은 핫-캐리어 주입을 방지한다. 작은 판독 장애가 1M 전체 블록 독취 스트레스 후에 분명해 진다. 곡선들로부터의 전계 강화 효과 없이 평탄한 토폴로지(topology)로 인하여, 높은 독취 내구성 면역이 얻어지며, 1M 독취 스트레스들에 견딘다. 상기 장치는 게이트 스트레싱(stressing)에 대해 매우 강하다.

도 66은 수직 채널 실시예의 개략적으로 나타낸다. 평탄하고 평면의 토폴로지가 3차원 NAND 플래시의 메모리 밀도를 최대화하도록 최소 디자인 룰의 4F2 셀 크기 내에 구현될 수 있다.

이상, 본 발명의 기술을 상술한 바람직한 실시예들 및 실험예들을 참조하여 개시하였지만, 이들 실시예들이 제한적인 의미가 아니라 예시적으로 의도된 것을 이해할 수 있을 것이다. 변형들과 조합들은 해당 기술 분야에서 통상의 지식을 가진 자에게 용이하게 도출될 수 있을 것으로 고려되며, 이들 변형들과 조합들은 다음 특허청구범위의 범주 내에 속하게 될 것이다.

3：하우징

Claims

메모리 셀들의 어레이를 포함하는 메모리에 있어서, 상기 어레이 내의 각 메모리 셀들은,
게이트를 구비하고,
채널 표면을 갖는 채널 물질을 구비하며,
상기 게이트와 상기 채널 표면 사이의 유전체 스택을 구비하고, 상기 유전체 스택은,
적어도 터널링 가전자대 에지(valence band edge)를 갖는 제1 터널링 유전막을 포함하는 상기 채널 표면 상의 다층 터널링 구조;
상기 다층 터널링 구조 상의 제1 전하 저장 유전막;
상기 제1 전하 저장 유전막 상의 제1 블로킹 유전막;
상기 제1 블로킹 유전막 상의 제2 전하 저장 유전막; 및
상기 제2 전하 저장 유전막 상의 제2 블로킹 유전막을 포함하며,
상기 채널 표면으로부터 제1 터널링 유전막을 포함하는 상기 다층 터널링 구조를 통해 상기 제1 전하 저장 유전막까지 전자들을 이동시켜 데이터를 프로그램하는 프로그램 바이어스 배열(program bias arrangement); 및
상기 채널 표면으로부터 상기 제1 전하 저장 유전막까지 정공들을 이동시켜 데이터를 소거하는 소거 바이어스 배열(erase bias arrangement)을 포함하는 복수의 바이어스 배열들의 선택된 하나를 인가하는 컨트롤 회로를 구비하는 것을 특징으로 하는 메모리.
제 1 항에 있어서, 상기 메모리는 프로그램된 데이터를 갖는 상기 메모리에 대해 크기가 20볼트 내지 24볼트 범위 내의 게이트 전압으로 상기 소거 바이어스 배열을 인가하는 상기 제어 회로에 반응하여 소거 포화(erase saturation)를 겪지 않는 것을 특징으로 하는 메모리.
제 1 항에 있어서, 상기 제1 전하 저장 유전막은 상기 제2 전하 저장 유전막보다 큰 두께를 가지는 것을 특징으로 하는 메모리.
제 1 항에 있어서, 상기 게이트는 폴리실리콘을 포함하는 것을 특징으로 하는 메모리.
제 1 항에 있어서, 상기 게이트는 n형으로 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 메모리.
제 1 항에 있어서, 상기 게이트는 p형으로 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 메모리.
제 1 항에 있어서, 상기 채널 표면상의 상기 다층 터널링 구조는,
제1 터널링 산화막;
상기 제1 터널링 산화막 상의 제1 터널링 질화막을 포함하는 상기 제1 터널링 유전막; 및
상기 제1 터널링 질화막 상의 제2 터널링 산화막을 포함하며,
상기 제1 전하 저장 유전막은 상기 다층 터널링 구조 상의 제1 전하 저장 질화막을 포함하고,
상기 제1 블로킹 유전막은 상기 제1 전하 저장 질화막 상의 제1 블로킹 산화막을 포함하며,
상기 제2 전하 저장 유전막은 상기 제1 블로킹 유전막 상의 제2 전하 저장 질화막을 포함하고,
상기 제2 블로킹 유전막은 상기 제2 전하 저장 질화막 상의 제2 블로킹 산화막을 포함하는 것을 특징으로 하는 메모리.
제 7 항에 있어서, 상기 컨트롤 회로에 의해 인가되는 상기 소거 바이어스 배열은 상기 제2 전하 저장 질화막 내의 전자 밀도를 증가시키는 것을 특징으로 하는 메모리.
제 7 항에 있어서, 상기 제1 터널링 질화막은 20옹스트롬 또는 그 이하의 두께를 가지는 것을 특징으로 하는 메모리.
제 7 항에 있어서, 상기 제2 전하 저장 질화막은 적어도 35옹스트롬의 두께를 가지는 것을 특징으로 하는 메모리.
제 7 항에 있어서, 상기 제1 전하 저장 질화막은 적어도 50옹스트롬의 제1 범위 내의 두께를 가지며, 상기 제2 전하 저장 질화막은 35―50옹스트롬의 제2 범위 내의 두께를 가지는 것을 특징으로 하는 메모리.
제 7 항에 있어서, 상기 메모리는 상기 제1 터널링 질화막, 상기 제1 전하 저장 질화막 및 상기 제2 전하 저장 질화막 이외에 질화막들을 포함하지 않는 것을 특징으로 하는 메모리.
메모리 셀들의 어레이를 포함하는 메모리에 있어서, 상기 어레이 내의 각 메모리 셀들은,
게이트를 구비하고,
채널 표면 및 채널 가전자대 에지를 갖는 채널 물질을 구비하며,
상기 게이트와 상기 채널 표면 사이의 유전체 스택을 구비하고, 상기 유전체 스택은,
적어도 터널링 가전자대 에지를 갖는 제1 터널링 유전막을 포함하는 상기 채널 표면 상의 다층 터널링 구조;
상기 다층 터널링 구조 상의 제1 전하 저장 유전막;
상기 제1 전하 저장 유전막 상의 제1 블로킹 유전막;
상기 제1 블로킹 유전막 상의 제2 전하 저장 유전막; 및
상기 제2 전하 저장 유전막 상의 제2 블로킹 유전막을 포함하며,
상기 제1 터널링 유전막의 터널링 가전자대 에지의 적어도 일부가 상기 채널 표면에서의 상기 채널 가전자대 에지 보다 큰 밴드 에너지(band energy)를 가지는 소거 바이어스 배열을 포함하는 복수의 바이어스 배열들의 선택된 하나를 인가하는 컨트롤 회로를 구비하며,
상기 메모리에 인가되는 바이어스 없이, 상기 제1 터널링 유전막의 터널링 가전자대 에지가 상기 채널 표면에서의 상기 채널 가전자대 에지 보다 작은 밴드 에너지를 가지는 것을 특징으로 하는 메모리.
제 13 항에 있어서, 상기 소거 바이어스 배열을 인가하는 상기 컨트롤 회로는 상기 제2 전하 저장 유전막 내의 전자 밀도의 증가를 가져오는 것을 특징으로 하는 메모리.
제 13 항에 있어서, 상기 메모리는 프로그램된 데이터를 갖는 상기 메모리에 대해 크기가 20볼트 내지 24볼트 범위 내의 게이트 전압으로 소거 바이어스 배열을 인가하는 상기 제어 회로에 반응하여 소거 포화를 겪지 않는 것을 특징으로 하는 메모리.
제 13 항에 있어서, 상기 제1 전하 저장 유전막은 상기 제2 전하 저장 유전막 보다 큰 두께를 가지는 것을 특징으로 하는 메모리.
제 13 항에 있어서, 상기 게이트는 폴리실리콘을 포함하는 것을 특징으로 하는 메모리.
제 13 항에 있어서, 상기 게이트는 n형으로 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 메모리.
제 13 항에 있어서, 상기 게이트는 p형으로 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 메모리.
메모리 셀들의 어레이를 포함하는 메모리에 있어서, 상기 어레이 내의 각 메모리 셀들은,
게이트를 구비하고,
채널 표면을 갖는 채널 물질을 구비하며,
상기 게이트와 상기 채널 표면 사이의 유전체 스택을 구비하고, 상기 유전체 스택은,
적어도 터널링 가전자대 에지를 갖는 제1 터널링 유전막을 포함하는 상기 채널 표면 상의 다층 터널링 구조;
상기 다층 터널링 구조 제1 전하 저장 유전막;
상기 제1 전하 저장 유전막 상의 제1 블로킹 유전막;
상기 제1 블로킹 유전막 상의 제2 전하 저장 유전막; 및
상기 제2 전하 저장 유전막 상의 제2 블로킹 유전막을 포함하는 것을 특징으로 하는 메모리.