KR102471884B1 - 저항 변화형 기억장치 및 이의 제조 방법 - Google Patents

저항 변화형 기억장치 및 이의 제조 방법 Download PDF

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Abstract

[과제] 개량된 3차원 구조를 갖는 저항 변화형 기억장치를 제공한다.
[해결 수단] 본 발명의 저항 변화형 메모리는, 기판의 주면에 대해서 수직방향으로 뻗는 복수의 필러와, 수평 방향으로 뻗는 복수의 비트선과, 복수의 필러와 복수의 비트선의 교차부에 형성된 메모리 셀을 포함하고, 메모리 셀은, 필러의 외주에 형성된 게이트 절연막과, 게이트 절연막의 외주에 형성된 채널 영역을 제공하는 반도체막과, 반도체막의 외주에 형성되어 가변저항소자를 포함한다. 가변저항소자의 외주의 제1 전극영역과 해당 제1 전극영역에 대향하는 제2 전극영역이 인접하는 1쌍의 비트선에 각각 전기적으로 접속된다.

Description

저항 변화형 기억장치 및 이의 제조 방법{RESISTIVE RANDOM-ACCESS MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 저항 변화형의 메모리 셀을 이용한 저항 변화형 기억장치에 관한 것으로, 특히, 저항 변화형의 메모리 셀을 포함하는 어레이의 3차원 구조에 관한 것이다.
저항 변화형 랜덤 액세스 메모리(이하, "저항 변화형 메모리"라 약칭함)는, 행 어드레스 및 열 어드레스를 따라 랜덤하게 메모리 셀을 선택하고, 선택한 메모리 셀로부터 데이터를 판독하고, 혹은 선택한 메모리 셀에 데이터를 기입할 수 있다.
고집적화를 도모하기 위하여 저항 변화형 메모리를 3차원 구조로 제조하는 기술이, 예를 들어, 특허문헌 1에 의해 개시되어 있다. 특허문헌 1(미국 특허 출원 공개 제2017/0330916호 공보)의 저항 변화형 메모리는, 도 1에 나타낸 바와 같이, 비트선으로서 기능하는 수직방향으로 뻗는 도전성 필러(electrically conductive pillar)(10)와, 수평방향으로 연장되는 워드선(30A, 30B)과, 필러(10)와 워드선(30A, 30B)의 교차부에 형성된 상보형의 저항 메모리 소자(20A, 20B)를 포함해서 구성된다. 상보형의 저항 메모리 소자(20A, 20B)의 각각은, 가변저항소자로서 기능하는 제1 반도체 산화막(21), 중간전극으로서의 도전막(22), 가변저항소자로서 기능하는 제2 반도체 산화막(23)을 포함한다. 상보형의 저항 메모리 소자(20A, 20B)를 물리적으로 분리함으로써, 메모리 소자 간에 원치 않는 스니크 전류(sneak current)가 생기는 것을 억제하고 있다. 그러나, 가변저항소자로서의 신뢰성을 유지하기 위해서는, 이들 반도체 산화막을 균질하게 일정한 막 두께로 재현성 양호하게 형성하지 않으면 안된다. 그러나, 이를 위한 제조 공정은 용이하지 않고, 결과로서, 제조 비용의 증가나 수율의 저하를 초래할 우려가 있다.
본 발명은, 이러한 종래의 과제를 해결하는 것이며, 개선된 3차원 구조를 갖는 저항 변화형 기억장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 저항 변화형 기억장치는, 기판의 주면에 대해서 수직방향으로 뻗고, 제1 도전형의 반도체 재료로 구성되는 복수의 수직부재와, 상기 기판의 주면에 대해서 수평방향으로 뻗고, 반도체 재료로 구성되는 복수의 수평부재와, 상기 복수의 수직부재와 상기 복수의 수평부재의 각각의 교차부에 형성된 메모리 셀을 포함하되, 상기 메모리 셀은, 상기 수직부재의 외주에 형성된 게이트 절연막과, 상기 게이트 절연막의 외주에 형성된 제2 도전형의 반도체 재료로 구성되는 반도체막과, 상기 반도체막의 외주에 형성된 가변저항막을 포함하고, 상기 가변저항막의 외주에 형성되는 제1 전극영역과 해당 제1 전극영역과 대향하는 제2 전극영역이 인접하는 1쌍의 수평부재에 각각 전기적으로 접속된다.
본 발명에 따르면, 복수의 수직부재와 복수의 수평부재의 각 교차부에 메모리 셀을 형성하고, 가변저항막의 외주에 형성되는 제1 전극영역과 제2 전극영역이 1쌍의 수평부재에 각각 전기적으로 접속되도록 메모리 셀을 구성함으로써, 메모리 셀 어레이의 3차원 구조를 종래와 비교해서 간이하게 하고 그리고 제조 공정을 용이하게 한 저항 변화형 기억장치를 제공할 수 있다.
도 1은 종래의 3차원 구조의 저항 변화형 메모리의 개략구성을 나타낸 도면이다.
도 2는 본 발명의 실시예에 따른 저항 변화형 메모리의 전기적인 구성을 나타낸 블록도이다.
도 3은 본 발명의 실시예에 따른 저항 변화형 메모리의 메모리 셀 어레이의 일부의 개략구성을 나타낸 도면이며, 도 3(A)는 사시도, 도 3(B)는 평면도를 나타낸다.
도 4(A)는 도 3(B)의 A-A선의 개략 단면도, 도 4(B) 내지 (D)는 본 실시예의 메모리 셀 어레이의 제조 공정을 설명하는 도면이다.
도 5(E) 내지 (H)는 본 실시예의 메모리 셀 어레이의 제조 공정을 설명하는 도면이다.
도 6(I) 내지 (K)는 본 실시예의 메모리 셀 어레이의 제조 공정을 설명하는 도면이다.
도 7은 본 실시예에 있어서 메모리 셀이 선택되었을 때의 액세스용 트랜지스터와 가변저항소자의 접속 관계를 나타낸 도면이다.
도 8은 본 발명의 제2 실시예에 의한 메모리 셀 어레이의 구성을 나타낸 도면이다.
도 9는 본 발명의 제2 실시예에 의한 메모리 셀 어레이의 3차원 구조를 모식적으로 나타낸 도면이다.
도 10은 본 발명의 제2 실시예에 의한 필러와 워드선과의 접속예를 나타낸 도면이다.
도 11은 본 발명의 실시예에 따른 메모리 셀 어레이의 3차원 구조를 기판 상에 적층한 예를 나타낸 개략 단면도이다.
본 발명은, 스택된 메모리 셀 어레이, 즉, 3차원 구조를 갖는 메모리 셀 어레이를 포함하는 저항 변화형 메모리를 제공한다. 본 발명의 저항 변화형 메모리는, 메모리 셀을 랜덤 액세스하는 기능에 부가해서, 복수의 메모리 셀을 동시에 액세스하는 기능을 구비한다. 3차원 구조로 형성되는 메모리 셀은, 1쌍의 비트선 간에 1개의 액세스용 트랜지스터와 그 양측에 형성된 가변저항소자를 포함한다. 행방향의 메모리 셀은, 인접하는 메모리 셀 간에서 비트선을 공유하고, 한쪽 메모리 셀이 선택될 때 다른 쪽 메모리 셀이 비선택이 되도록 메모리 셀의 선택이 행해져서, 선택 메모리 셀에 접속된 선택 비트선에 원치 않는 스니크 패스가 형성되는 것이 방지된다.
또한, 본 발명의 3차원 구조의 메모리 셀 어레이는, 크로스바 어레이 또는 크로스바 메모리에 적용할 수 있다. 크로스바 어레이는, AI하드웨어로서의 신경망을 구성하기 위한 디바이스로서 사용된다.
도 2는 본 실시예의 저항 변화형 메모리의 전기적인 구성을 나타낸 블록도이다. 본 실시예의 저항 변화형 메모리(100)는, 3차원 구조를 갖는 메모리 셀 어레이(110), 행 선택회로(120), 열 선택회로(130), 감지 회로(140), 기입/판독 바이어스 회로(150), 제어 회로(160), 각 부를 접속하는 내부 데이터 버스(170)를 포함해서 구성된다.
도 3(A)는 본 실시예의 메모리 셀 어레이(110)의 일부를 모식적으로 나타낸 사시도, 도 3(B)는 그 개략 평면도이다. 도면은 4개의 메모리 셀을 예시하고 있다. 메모리 셀 어레이(110)는, 도시하지 않은 기판(예를 들어, 실리콘 기판)의 주면에 대해서 수직방향으로 뻗는 복수의 필러(200)(도면에는, 4개의 필러)와, 수평방향으로 뻗고 그리고 복수의 필러(200)와 교차하는 복수의 비트선(210)(도면에는, 6개의 비트선)과, 복수의 필러(200)와 복수의 비트선(210)의 교차부에 형성된 저항 변화형의 메모리 셀(220)을 포함해서 구성된다.
필러(200)는, 예를 들어, N형의 폴리실리콘 재료로 구성되고, 필러(200)는, 대응하는 워드선에 전기적으로 접속된다. 필러(200)의 외주의 전체에는, 도 3(B)에 나타낸 바와 같이, 일정한 막 두께로 게이트 절연막(222)(예를 들어, 실리콘 산화막 등)이 형성되고, 또한 게이트 절연막(222)의 외주의 전체에는 P형의 폴리실리콘 재료로 구성되는 반도체막(224)이 형성된다. 반도체막(224)은, 액세스용 트랜지스터의 채널 영역으로서 기능하고, 필러(200)로부터 전계가 인가되었을 때 반전층을 형성한다. 또 반도체막(224)의 외주의 전체에는 가변저항소자(226)가 형성된다. 가변저항소자(226)는, 내측의 전극층과, 외측의 전극층과, 이들 전극층 사이에 형성된 스위칭층을 포함한다. 스위칭층은, 예를 들어, HFO2와 같은 금속산화물로 구성된다.
비트선(210)은, 예를 들어, N형의 폴리실리콘 재료로 구성되고, 필러(200)와의 교차부에 있어서, 가변저항소자(226)의 외측의 전극층에 전기적으로 접속된다. 도 4(A)에, 도 3(B)의 메모리 셀 어레이의 A-A선 단면도를 나타낸다.
도 3에 나타낸 메모리 셀의 제조 방법의 일례를, 도 4(B) 내지 (D), 도 5(E) 내지 (H), 도 6(I) 내지 (K)를 참조해서 설명한다. 우선, 도 4(B)에 나타낸 바와 같이, 기판(도시 생략) 상에, 층간 절연막(230), 하층측의 비트선(210A), 층간 절연막(232), 상층측의 비트선(210B), 층간 절연막(234)을 순차 형성한다. 비트선(210A, 210B)은 N+의 폴리실리콘층이며, 층간 절연막(230, 232, 234)은, 예를 들어, 실리콘 산화막이나 실리콘 질화막 등이다.
다음에, 포토리소그래피 공정을 이용해서 층간 절연막(234) 상에 에칭용 마스크를 형성한다. 에칭용 마스크의 형상 및 크기는, 필러(200)의 외형을 규정하고, 예를 들어, 필러(200)가 원주 형상이면, 에칭용 마스크는, 원 형상의 도안을 갖는다. 에칭용 마스크를 이용해서, 적층된 층간 절연막(230, 232, 234) 및 비트선(210A, 210B)을 이방성 에칭 등에 의해 에칭하고, 도 4(C)에 나타낸 바와 같은 원통 형상의 개구(240)를 형성한다.
다음에, 에칭용 마스크를 제거하여, 도 4(D)에 나타낸 바와 같이 전체 면에, 가변저항소자의 재료층(250)을 형성한다. 이 재료층(250)은, 외측의 전극층, 스위칭층(예를 들어, 산화하프늄(HfOx)) 및 내측의 전극층의 적층을 포함한다. 다음에, 에칭용 마스크(도시 생략)를 형성하고, 이 마스크를 이용해서 재료층(250)을 이방성 에칭 및/또는 등방성 에칭하고, 도 5(E)에 나타낸 바와 같이, 개구(240)의 측벽에 가변저항소자(226)를 형성한다.
다음에, 에칭용 마스크를 제거하여, 도 5(F)에 나타낸 바와 같이 전체 면에 P+의 폴리실리콘 재료(260)를 형성하고, 이어서 에칭용 마스크(도시 생략)를 형성하고, 이 마스크를 이용해서 폴리실리콘 재료(260)를 이방성 에칭 및/또는 등방성 에칭하고, 도 5(G)에 나타낸 바와 같이, 개구(240)의 측벽과 가변저항소자(226)의 내측에 반도체층(224)을 형성한다.
다음에, 에칭용 마스크를 제거하여, 도 5(H)에 나타낸 바와 같이 전체 면에 SiO2 등의 절연 재료(270)를 형성하고, 이어서 에칭용 마스크(도시 생략)를 형성하고, 이 마스크를 이용해서 절연 재료(270)를 이방성 에칭 및/또는 등방성 에칭하고, 도 6(I)에 나타낸 바와 같이, 개구(240)의 측벽과 반도체층(224)의 내측에 게이트 절연막(222)을 형성한다.
다음에, 에칭용 마스크를 제거하여, 도 6(J)에 나타낸 바와 같이 전체 면에 N+의 폴리실리콘 재료(280)를 형성하고, 폴리실리콘 재료(280)를 에칭 백 또는 평탄화하고, 도 6(K)에 나타낸 필러(200)를 형성한다. 또, 상기의 제조 공정은, 비트선(210A, 210B)을 먼저 형성하고, 그 후에 필러(200)를 형성했지만, 이것에 한하지 않고, 필러(200)와 그 주위의 게이트 절연막(222), 반도체막(224) 및 가변저항소자(226)를 형성한 후에 비트선(210)을 형성하도록 해도 된다. 또한, 본 실시예의 메모리 셀 어레이는, 상기의 제조 방법에 한하지 않고, 다른 제조 공정을 이용해서 제조되는 것이어도 된다.
재차 도 2를 참조한다. 행 선택회로(120)는, 제어 회로(160)로부터의 행 어드레스에 의거해서 워드선을 선택하고, 선택한 워드선에 전압을 인가한다. 행방향으로 뻗는 복수의 워드선은, 대응하는 필러(200)에 전기적으로 접속된다. 열 선택회로(130)는, 제어 회로(160)로부터의 열 어드레스에 의거해서 비트선을 선택한다. 감지 회로(140)는, 판독 동작 시에, 행 선택회로(120) 및 열 선택회로(130)에 의해 선택된 메모리 셀의 비트선쌍을 흐르는 전류 또는 전압을 감지하고, 그 감지 결과를 나타내는 데이터를 내부 데이터 버스(170)를 개재해서 제어 회로(160)로 출력한다. 기입/판독 바이어스 회로(150)는, 판독 동작 시, 선택 메모리 셀의 비트선쌍에 판독 동작을 위한 바이어스를 인가하고, 또한, 기입 동작 시, 제어 회로(160)로부터 수취한 기입 데이터에 의거해서 선택 메모리 셀의 비트선쌍에 세트 또는 리셋의 바이어스를 인가한다.
제어 회로(160)는, 하드웨어 및/또는 소프트웨어에 의해 구성되고, 각 부의 동작을 제어한다. 소정의 실시형태에서는, 제어 회로(160)는, ROM/RAM을 포함하는 마이크로제어기, 마이크로프로세서, 혹은 스테이트 머신 등을 포함하고, 예를 들어, ROM/RAM에 격납된 소프트웨어를 실행함으로써 판독 동작, 기입 동작(세트, 리셋) 등을 제어한다. 또한, 제어 회로(160)는, 각 부와 내부 데이터 버스(170)에 의해 접속되어, 외부로부터 수취한 데이터(어드레스를 포함함)를 각 부에 공급하고, 또 감지 회로(140)로부터 수취한 판독 데이터를 외부에 출력한다.
본 실시예의 저항 변화형 메모리의 상세의 동작에 대해서 설명한다. 도 7(A) 및 도 7(B)는, 소정의 메모리 셀이 선택되었을 때의 액세스용 트랜지스터와 가변저항소자의 접속 관계를 나타내고 있다. 여기에서는, 행 선택회로(120)에 의해 메모리 셀(MC0)의 필러(200)에 접속된 워드선(WL0)이 선택되고, 열 선택회로(130)에 의해 비트선쌍(BL0/BL1)이 선택되는 것으로 한다. 워드선(WL0)에 양의 소정의 전압이 인가되면, 게이트 절연막(222)을 개재해서 반도체층(224)에 전계가 인가되고, 반도체층(224)의 전체가 N형으로 반전되어, 채널 영역이 형성된다. 그 결과, 반도체층(224)은, 가변저항소자(226)의 외측의 제1 전극영역을 개재해서 비트선(BL0)에 전기적으로 접속되고, 또한, 가변저항소자(226)의 외측의 제1 전극영역과 대향하는 제2 전극영역을 개재해서 비트선(BL1)에 전기적으로 접속된다.
비트선(BL0)과 반도체층(224) 사이의 전류경로(K0)에는, 가변저항소자(226)에 의한 저항 성분(R0)이 형성되고, 비트선(BL1)과 반도체층(224) 사이의 전류경로(K1)에는, 가변저항소자(226)에 의한 저항 성분(R1)이 형성된다. 도 7(B)는 도 7(A)의 등가 회로도이며, 선택 메모리 셀(MC0)은 1쌍의 비트선(BL0/BL1) 사이에 1개의 액세스용 트랜지스터와 그 양측의 2개의 가변저항(R0, R1)을 포함하고, 1R1T1R의 메모리 셀이 구성된다.
선택 메모리 셀(MC0)과 행방향에 인접하는 메모리 셀(MC1)은, 선택 메모리 셀(MC0)과 비트선(BL1)을 공유하지만, 워드선(WL1)은 비선택이며(워드선(WL1)에는 GND 전위 또는 역치보다 낮은 전압이 인가됨), 반도체층(224)에는 반전층이 형성되지 않고, 메모리 셀(MC1)의 액세스용 트랜지스터는 오프 상태인 채이다. 따라서, 비트선(BL1)은, 비선택 메모리 셀(MC1)로부터 사실상 격리되어, 스니크 전류 패스의 형성이 회피된다.
또한, 선택 메모리 셀(MC0)과 열방향에 인접하는 메모리 셀(MC2)은, 선택 메모리 셀(MC0)과 비트선쌍(BL0/BL1)을 공유하지만, 워드선(WL2)은 비선택이며, 비트선쌍(BL0/BL1)과 반도체층(224) 사이에는 PN 장벽이 형성되어, 액세스용 트랜지스터는 오프 상태인 채이다. 따라서, 비트선쌍(BL0/BL1)은, 비선택 메모리 셀(MC2)(열방향에서 비트선쌍(BL0/BL1)을 공유하는 다른 비선택 메모리 셀도 마찬가지임)로부터 사실상 격리되어, 스니크 전류 패스의 형성이 회피된다.
선택 메모리 셀(MC0)의 기입 동작에 대해서 설명한다. 기입/판독 바이어스 회로(150)는, 제어 회로(160)로부터의 기입 데이터에 의거해서 선택 메모리 셀(MC0)에 세트 또는 리셋의 기입을 행한다. 세트 기입에서는, 행 선택회로(120)는, 선택 워드선(WL0)에 기입 전압(Vset)을 인가하고, 비선택 워드선에 GND를 인가한다. 기입/판독 바이어스 회로(150)는, 한쪽 선택 비트선(BL0)에 세트 기입 전압(Vs)을 인가하고(Vset>Vs), 다른 쪽 선택 비트선(BL1)에 GND를 인가한다. 이것에 의해, 비트선(BL0)으로부터 비트선(BL1)을 향해서 전압이 인가되고, 가변저항소자(226)의 전류경로(K0, K1) 상의 저항 성분(R0, R1)이 저저항 상태로 프로그래밍된다.
리셋 기입에서는, 세트 기입 때와는 다른 극성의 전압을 비트선쌍(BL0/BL1)에 인가한다. 즉, 행 선택회로(120)는, 선택 워드선(WL0)에 기입 전압(Vrset)을 인가하고, 비선택 워드선에 GND를 인가한다. 기입/판독 바이어스 회로(150)는, 한쪽 선택 비트선(BL0)에 GND를 인가하고, 다른 쪽 선택 비트선(BL1)에 리셋 기입 전압(Vr)을 인가한다(Vrset>Vr). 이것에 의해, 비트선(BL1)으로부터 비트선(BL0)을 향해서 전압이 인가되고, 가변저항소자(226)의 전류경로(K1, K0) 상의 저항 성분(R1, R0)이 고저항 상태로 프로그래밍된다.
선택 메모리 셀(MC0)의 판독 동작에서는, 행 선택회로(120)는, 선택 워드선(WL0)에 판독 전압(Vread)을 인가하고, 비선택 워드선에 GND를 인가한다. 기입/판독 바이어스 회로(150)는, 한쪽 선택 비트선(BL0)에 판독 전압(Vbl)을 인가하고, 다른 쪽 선택 비트선(BL1)에 GND를 인가한다. 가변저항소자가 저저항 상태(세트)이면, 선택 비트선(BL0)으로부터 선택 비트선(BL1)에 큰 전류가 흐르고, 가변저항소자가 고저항 상태(리셋)이면, 선택 비트선(BL0)으로부터 선택 비트선(BL1)에 작은 전류가 흐른다. 감지 회로(140)는, 선택 비트선쌍(BL0/BL1) 사이의 전류 또는 전압을 감지하고, 감지 결과에 따른 데이터 「0」, 「1」을 판독 데이터로서 내부 데이터 버스(170)를 개재해서 제어 회로(160)에 출력한다.
상기 실시예에서는, 가변저항소자(226)의 2개의 저항 성분(R0, R1)을 이용해서 세트 또는 리셋을 행하고, 그리고 그 저항 성분(R0, R1)의 저항 상태를 판독하고 있지만, 저항 성분(R0 또는 R1) 중 어느 한쪽을 저저항 상태로 고정하고, 나머지의 저항 성분을 가변저항소자로서 사용하도록 해도 된다. 예를 들면, 저항 성분(R0)을 저저항 상태(세트)로 고정하고, 저항 성분(R1)을 세트 또는 리셋으로 프로그래밍한다. 예를 들면, 통상의 세트/리셋 시에 사용하는 기입 전압보다도 큰 포밍 전압을 이용해서 저항 성분(R0)을 저저항 상태(세트)로 고정한다. 비트선(BL0)으로부터 포밍 전압을 저항 성분(R0)에 인가했을 때, 저항 성분(R1)에는, 포밍 전압으로부터 저항 성분(R0)만큼 전압 강하된 전압이 인가되므로, 저항 성분(R1)은, 저저항 상태(세트)로 고정되지 않는다. 포밍 후, 저항 성분(R1)은, 포밍 전압보다 낮은 세트 기입 전압 또는 리셋 기입 전압에 의해 세트 또는 리셋하는 것이 가능하게 된다.
본 발명의 제2 실시예에 대해서 설명한다. 상기 실시예는, 1개의 메모리 셀을 랜덤 액세스하는 예를 나타냈지만, 제2 실시예는, 복수의 메모리 셀을 동시에 액세스 가능한 어레이 구성에 관한 것이다. 이러한 어레이 구성은, 소위 크로스바 어레이에 적합하다.
도 8에 제2 실시예의 메모리 셀 어레이의 일부의 회로 구성을 나타낸다. 행방향에 배치된 메모리 셀(MC0 내지 MC3)은, 워드선(WL0, WL1)에 교대로 접속되고, 워드선(WL0)이 선택되었을 때, 도 8(A)에 나타낸 바와 같이, 메모리 셀(MC0, MC2)의 액세스용 트랜지스터가 온 상태로 된다(즉, 반도체층(224)에 반전층이 형성된다). 다른 한편, 워드선(WL1)이 선택되었을 때, 도 8(B)에 나타낸 바와 같이, 메모리 셀(MC1, MC3)의 액세스용 트랜지스터가 온 상태로 된다. 기입/판독 바이어스 회로(150)는, 선택된 비트선쌍의 한쪽 비트선에 판독 전압(Vbl), 세트 기입 전압(Vs), 리셋 기입 전압(Vr)을 인가하고, 다른 쪽 비트선을 가상 접지한다.
행 선택회로(120)에 의해 1개의 워드선이 선택되었을 때, 선택 워드선에 접속된 복수의 메모리 셀의 액세스용 트랜지스터가 동시에 온 상태로 되고, 복수의 메모리 셀에 기억된 복수 데이터를 일괄 판독하거나, 혹은 복수의 메모리 셀에 복수 데이터를 일괄해서 기입할 수 있다. 예를 들면, 이러한 복수 데이터의 입출력은 크로스바 어레이의 행렬 연산에 이용할 수 있다.
행방향에 인접하는 메모리 셀 간에 비트선을 공유해도, 선택 메모리 셀 사이에 비선택 메모리 셀이 존재하고, 비선택 메모리 셀의 액세스용 트랜지스터가 오프되므로, 선택 메모리 셀의 비트선쌍은, 비선택 메모리 셀에 의해서 간섭되지 않고, 소망의 바이어스를 인가할 수 있다. 또한, 여기에는 도시하지 않았지만, 열방향에서 비트선을 공유하는 비선택 메모리의 액세스용 트랜지스터도 오프되므로, 선택 메모리 셀의 선택 비트쌍은, 비선택 메모리 셀에 의해서 간섭되지 않고, 원치 않는 스니크 전류 패스가 형성되는 것이 억제된다.
도 9는 도 8에 나타낸 어레이 구성을 입체적으로 나타낸 것이며, 여기에서는, 스택된 수직방향의 2단계의 비트선이 도시되어 있다. 어레이의 기본적인 동작은, 도 8일 때와 마찬가지이다. 선택 워드선(WL0)에 의해 메모리 셀(MC2_0, MC2_1)이 선택되었을 때, 메모리 셀(MC2_0, MC2_1)의 액세스용 트랜지스터가 온 상태로 되고, 비트선쌍(BL1_0/BL2_0)과 비트선쌍(BL1_1/BL2_1)이 선택된다. 선택 워드선(WL1)에 의해 메모리 셀(MC1_0, MC1_1)이 선택되었을 때, 메모리 셀(MC1_0, MC1_1)의 액세스용 트랜지스터가 온 상태로 되고, 비트선쌍(BL0_0/BL1_0)과 비트선쌍(BL0_1/BL1_1)이 선택된다.
도 10은 메모리 셀 어레이의 필러와 워드선의 바람직한 접속예를 도시한 개략 사시도이다. 워드선(WL0)은 행방향에 배치된 복수의 필러(200)의 상단부에 1개 걸러 접속되고, 워드선(WL1)은 워드선(WL0)에 의해서 접속되어 있지 않은 필러(200)의 하단부에 1개 걸러 접속된다. 워드선(WL0, WL1)은, 도전성의 폴리실리콘 혹은 금속층일 수 있다. 필러(200)의 상하 방향으로부터 필러(200)를 교대로 워드선(WL0, WL1)에 접속함으로써, 워드선(WL0, WL1)을 동일 평면에 배선할 경우와 비교해서, 메모리 셀 어레이의 고집적화를 도모하고, 메모리 셀 어레이의 수평방향의 전유 면적을 삭감할 수 있다.
도 11은 본 실시예의 메모리 셀 어레이를 기판 상에 적층한 예를 나타낸 개략 단면도이다. 기판으로서, 예를 들면, 실리콘 기판(300)을 이용하여, 이 실리콘 기판(300) 상에 3차원 구조의 메모리 셀 어레이(310)를 형성한다. 실리콘 기판(300)의 표면 또는 그 내부에는, 행 선택회로(120), 열 선택회로(130), 감지 회로(140), 기입/판독 바이어스 회로(150) 및 제어 회로(160) 등의 주변회로(320)가 형성된다. 메모리 셀 어레이(310)의 선택된 필러(200), 선택된 비트선(210) 및 선택된 워드선 등은, 다층배선구조를 개재해서 주변회로(320)의 행 선택회로(120), 열 선택회로(130), 감지 회로(140), 기입/판독 바이어스 회로(150) 및 제어 회로(160)에 전기적으로 접속된다. 다층배선구조는, 복수의 도전층(폴리실리콘층 및 금속층), 복수의 층간 절연막, 층간 절연막에 형성된 비아(또는 콘택트 홀), 비아 내에 형성된 플러그 콘택트(contact) 등을 포함하고, 수직방향으로 적층된 비트선이나 워드선과 주변회로(320)의 전기적인 접속을 가능하게 한다.
소정의 하나의 실시형태에서는, 실리콘 기판(300) 상에 절연층(330)이 형성되고, 절연층(330) 상에 도전층(340)이 형성되고, 도전층(340) 상에 메모리 셀 어레이(310)이 형성된다. 도전층(340)은, 메모리 셀 어레이(310)의 공통의 소스(GND 전위) 혹은 전원 라인을 제공한다. 도전층(340)은 n형의 폴리실리콘층, 혹은 금속층과 n형의 폴리실리콘층의 적층으로 구성된다. 이와 같이, 실리콘 기판(300)에 주변회로(320)를 형성하고, 그 위에 메모리 셀 어레이(310)를 적층함으로써, 메모리 칩의 2차원적인 면적을 작게 할 수 있다.
본 발명의 바람직한 실시형태에 대해서 상세히 기술하였지만, 본 발명은, 특정 실시형태로 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 요지의 범위 내에 있어서, 각종 변형·변경이 가능하다.
100: 저항 변화형 메모리 110: 메모리 셀 어레이
120: 행 선택회로 130: 열 선택회로
140: 감지 회로 150: 기입/판독 바이어스 회로
160: 제어 회로 170: 내부 데이터 버스
200: 필러 210: 비트선
220: 메모리 셀 222: 게이트 절연막
224: 반도체층 226: 가변저항소자
300: 실리콘 기판 310: 메모리 셀 어레이
320: 주변회로

Claims (11)

  1. 저항 변화형 기억장치로서,
    기판의 주면에 대해서 수직방향으로 뻗고, 제1 도전형의 반도체 재료로 구성되는 복수의 수직부재;
    상기 기판의 주면에 대해서 수평방향으로 뻗고, 반도체 재료로 구성되는 복수의 수평부재; 및
    상기 복수의 수직부재와 상기 복수의 수평부재의 각각의 교차부에 형성된 메모리 셀을 포함하되,
    상기 메모리 셀은, 상기 수직부재의 외주에 형성된 게이트 절연막과, 상기 게이트 절연막의 외주에 형성된 제2 도전형의 반도체 재료로 구성되는 반도체막과, 상기 반도체막의 외주에 형성된 가변저항막을 포함하고, 상기 가변저항막의 외주에 형성되는 제1 전극영역과 해당 제1 전극영역과 대향하는 제2 전극영역이 인접하는 1쌍의 수평부재에 각각 전기적으로 접속되며,
    상기 복수의 수직부재가 대응하는 워드선에 접속되고, 상기 복수의 수평부재가 대응하는 비트선에 접속되는, 저항 변화형 기억장치.
  2. 제1항에 있어서, 상기 수직부재로부터 상기 게이트 절연막을 개재해서 상기 반도체막에 전압이 인가되었을 때, 상기 반도체막에는 채널이 형성되고, 상기 1쌍의 수평부재는 상기 제1 전극영역, 상기 채널 및 상기 제2 전극영역을 개재해서 전기적으로 접속되는, 저항 변화형 기억장치.
  3. 제1항에 있어서, 상기 복수의 수직부재, 상기 복수의 수평부재 및 상기 반도체막은 폴리실리콘 재료로 구성되는, 저항 변화형 기억장치.
  4. 제1항에 있어서, 상기 복수의 수직부재는 2차원적으로 배치되고, 상기 복수의 수평부재는 수직방향으로 배치되고, 복수의 메모리 셀이 3차원으로 배치되는, 저항 변화형 기억장치.
  5. 제1항에 있어서, 저항 변화형 기억장치는,
    행 어드레스 신호에 의거해서 수직부재를 선택하는 행 선택수단;
    열 어드레스 신호에 의거해서 수평부재를 선택하는 열 선택수단; 및
    상기 행 선택수단 및 상기 열 선택수단에 의해 선택된 메모리 셀의 판독 또는 기입을 제어하는 제어 수단을 더 포함하되,
    상기 제어 수단은, 선택 메모리 셀에 접속된 상기 1쌍의 수평부재의 한쪽에 판독 전압 또는 기입 전압을 인가하고, 다른 쪽에 기준 전압 또는 GND를 인가하는, 저항 변화형 기억장치.
  6. 제5항에 있어서,
    상기 행 선택수단이 워드선을 선택하고, 상기 열 선택수단이 비트선을 선택함으로써 메모리 셀이 선택되고,
    행방향의 홀수번째의 수직부재의 한쪽 단부가, 수평 방향으로 뻗는 제1 워드선에 전기적으로 접속되고, 행방향의 짝수번째의 수직부재의 상기 한쪽 단부와 대향하는 다른 쪽 단부가, 수평 방향으로 뻗는 제2 워드선에 전기적으로 접속되는, 저항 변화형 기억장치.
  7. 제5항에 있어서,
    상기 행 선택수단이 워드선을 선택하고, 상기 열 선택수단이 비트선을 선택함으로써 메모리 셀이 선택되고,
    행방향의 메모리 셀이 비트선을 공유하고, 동일행의 복수의 메모리 셀이 제1조의 메모리 셀과 제2조의 메모리 셀을 포함하되, 제1조의 메모리 셀과 제2조의 메모리 셀이 교대로 위치하고,
    제1조의 메모리 셀이 제1 워드선에 전기적으로 접속되고, 제2조의 메모리 셀이 제2 워드선에 접속되고,
    제1조의 메모리 셀이 선택되었을 때 제2조의 메모리 셀이 비선택이며, 제2조의 메모리 셀이 선택되었을 때 제1조의 메모리 셀이 비선택인, 저항 변화형 기억장치.
  8. 제1항에 있어서, 저항 변화형 기억장치는 기판과, 해당 기판의 표면 또는 기판내에 형성된 주변회로를 더 포함하고,
    상기 주변회로 위에는, 상기 복수의 수직부재 및 상기 복수의 수평부재가 형성되고,
    상기 복수의 수직부재 및 상기 복수의 수평부재는, 다층배선구조를 개재해서 상기 주변회로에 전기적으로 접속되고,
    상기 주변회로는, 행 어드레스 신호에 의거해서 수직부재를 선택하는 행 선택수단 및 열 어드레스 신호에 의거해서 수평부재를 선택하는 열 선택수단을 포함하는, 저항 변화형 기억장치.
  9. 제1항에 있어서, 상기 가변저항막은 상기 제1 전극영역과, 상기 제2 전극영역과, 상기 제1 전극영역과 상기 제2 전극영역 사이에 형성된 스위칭층을 더 포함하되,
    상기 스위칭층은 금속산화물로 구성되는, 저항 변화형 기억장치.
  10. 제1항 내지 제9항 중 어느 한 항에 기재된 저항 변화형 기억장치의 제조 방법으로서,
    상기 복수의 수평부재와 상기 복수의 수평부재를 각각 전기적으로 절연하는 층간 절연막이 형성된 기판을 준비하는 공정;
    상기 수평부재 및 상기 층간 절연막을 관통하는 개구를 형성하는 공정;
    상기 개구의 측벽의 전체 둘레에 상기 가변저항막을 형성하는 공정;
    상기 가변저항막의 개구의 측벽의 전체 둘레에 상기 반도체막을 형성하는 공정; 및
    상기 반도체막의 개구 내에 상기 수직부재를 형성하는 공정을 포함하는, 저항 변화형 기억장치의 제조 방법.
  11. 제10항에 있어서, 상기 기판은 실리콘 기판과 절연층을 포함하고, 상기 실리콘 기판 표면에는, 상기 행 선택수단, 상기 열 선택수단 및 상기 제어 수단의 주변회로가 형성되고, 상기 절연층 상에 상기 복수의 수평부재, 상기 수직부재 및 상기 가변저항막을 포함하는 메모리 셀이 형성되고,
    상기 행 선택수단은 행 어드레스 신호에 의거해서 상기 수직부재를 선택하고,
    상기 열 선택수단은 열 어드레스 신호에 의거해서 상기 수평부재를 선택하고,
    상기 제어 수단은 상기 행 선택수단 및 상기 열 선택수단에 의해 선택된 메모리 셀의 판독 또는 기입을 제어하는, 저항 변화형 기억장치의 제조 방법.
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