CN113488503A - 存储器器件、集成电路器件及其方法 - Google Patents

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Abstract

一种存储器器件，包括至少一个位线、至少一个字线和至少一个存储器单元。存储器单元包括第一晶体管、多个数据存储元件以及与多个数据存储元件相对应的多个第二晶体管。第一晶体管包括电耦合到字线的栅极、第一源极/漏极和第二源极/漏极。多个数据存储元件中的每个数据存储元件与对应的第二晶体管串联电耦合在第一晶体管的第一源极/漏极与位线之间。本发明的实施例还涉及集成电路器件及其方法。

Description

存储器器件、集成电路器件及其方法
技术领域
本发明的实施例涉及存储器器件、集成电路器件及其方法。
背景技术
集成电路(IC)器件包括以IC布局图表示的多个半导体器件。IC布局图是分层级的，并且包括根据半导体器件设计规范执行更高级别功能的模块。模块通常由单元的组合来构建，每个单元代表被配置为执行特定功能的一个或多个半导体结构。具有预先设计的布局图的单元(有时也称为标准单元)存储在标准单元库(为简化起见，以下称为“库”或“单元库”)中，并可以通过各种工具(例如电子设计自动化(EDA)工具)进行存取、生成、优化和验证IC设计。半导体器件和单元的示例相应地包括存储器器件和存储器单元。
发明内容
根据本发明实施例的一个方面，提供了一种存储器器件，包括：至少一个位线；至少一个字线；以及至少一个存储器单元，包括：第一晶体管，包括电耦合到字线的栅极、第一源极/漏极和第二源极/漏极；多个数据存储元件；和多个第二晶体管，对应于多个数据存储元件，其中，多个数据存储元件中的每个数据存储元件与对应的第二晶体管串联电耦合在第一晶体管的第一源极/漏极与位线之间。
根据本发明实施例的另一个方面，提供了一种集成电路(IC)器件，包括：衬底，其上具有第一晶体管；多个数据存储元件，以不同的高度布置在衬底上方；以及多个第二晶体管，位于多个数据存储元件上方，其中，多个数据存储元件中的每个数据存储元件串联电耦合在第一晶体管的第一源极/漏极与多个第二晶体管中的相应第二晶体管的第一源极/漏极之间。
根据本发明实施例的又一个方面，提供了一种形成集成电路(IC)器件的方法，包括：在衬底上方形成第一晶体管；在第一晶体管上方形成互连结构；在互连结构上方形成多个电阻式随机存取存储器(RRAM)元件，互连结构将多个RRAM元件中的每个的第一电极电耦合到第一晶体管的第一源极/漏极；以及在多个RRAM元件上方形成多个第二晶体管，多个RRAM元件中的每个RRAM元件的第二电极电耦合到多个第二晶体管中的相应第二晶体管的第一源极/漏极。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的存储器器件的示意框图。
图2A是根据一些实施例的存储器单元的示意性电路图，图2B是根据一些实施例的在操作中的存储器单元的示意性电路图。
图3是根据一些实施例的存储器器件的示意性电路图。
图4A是根据一些实施例的IC器件的示意性截面图，图4B是根据一些实施例的IC器件的示意性立体图，图4C是根据一些实施例的IC器件的部分的放大示意性立体图。
图4D是根据一些实施例的IC器件的示意性截面图。
图4E是根据一些实施例的IC器件的示意性截面图。
图5是根据一些实施例的IC器件的示意性立体图。
图6A至图6H为示意性截面图，图6I至图6J是根据一些实施例的在制造过程的各个阶段被制造的IC器件的示意性立体图。
图7是根据一些实施例的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
在一些实施例中，存储器单元具有存取晶体管、多个数据存储元件以及与多个数据存储元件相对应的多个选择晶体管。存取晶体管的栅极电连接到字线。每个数据存储元件和对应的选择晶体管串联电耦合在存取晶体管的源极/漏极与位线之间。选择晶体管的栅极电耦合到相应的选择位线。在至少一个实施例中，在所选择的数据存储元件的重置操作中，存取晶体管和与所选择的数据存储元件相对应的选择晶体管被导通，而与其他数据存储元件相对应的选择晶体管被截止。结果，防止了用于重置所选择的数据存储元件的高电压影响存储在其他数据存储元件中的数据。换句话说，在一些实施例中，避免了重置干扰。这是对其他方法的改进。在一个或多个实施例中可实现的其他优点包括但不限于简单且有效的三维(3D)堆叠结构，与后端(BEOL)工艺的兼容性，增加的存储密度。
图1是根据一些实施例的存储器器件100的示意框图。存储器器件是IC器件的一种。在至少一个实施例中，存储器器件是单独的IC器件。在一些实施例中，存储器器件被包括作为较大的IC器件的部分，IC器件包括除用于其他功能的存储器器件之外的电路。
存储器器件100包括至少一个存储器单元MC和电连接到存储器单元MC并被配置为控制存储器单元MC的操作的控制器(也称为“控制电路”)102。在图1的示例配置中，存储器器件100包括布置在存储器阵列104中的多个列和行中的多个存储器单元MC。存储器器件100还包括沿着行延伸的多个字线WL_0至WL_m、沿着这些行延伸的多个源极线SL_0至SL_m、以及沿着存储器单元MC的列延伸的多个位线(也称为“数据线”)BL_0至BL_k。每个存储器单元MC通过字线中的至少一个、源极线中的至少一个、以及位线中的至少一个与控制器102电连接。字线的示例包括但不限于用于传输要从中读的存储器单元MC的地址的读字线，用于传输要写的存储器单元MC的地址的写字线等。在至少一个实施例中，一组字线被配置为既用作读字线又用作写字线。位线的示例包括用于传输从由相应的字线表示的存储器单元MC读的数据的读位线，用于传输要写到由相应的字线表示的存储器单元MC的数据的写位线等。在至少一个实施例中，一组位线被配置为既用作读位线又用作写位线。在一个或多个实施例中，每个存储器单元MC电耦合到被称为位线和位线条的一对位线。字线在本文中通常被称为WL，源极线在本文中通常被称为SL，位线在本文中通常被称为BL。存储器器件100中的各种数量的字线和/或位线和/或源极线在各种实施例的范围内。在至少一个实施例中，源极线SL布置在列中，而不是如图1所示在行中。在至少一个实施例中，省略了源极线SL。
在图1的示例配置中，控制器102包括字线驱动器112、源极线驱动器114、位线驱动器116和感测放大器(SA)118，其被配置为执行一个或多个操作，包括但不限于读操作、写操作(或编程操作)和形成操作。示例性写操作包括但不限于置位操作和重置操作。在至少一个实施例中，控制器102还包括用于为存储器器件100的各个组件提供时钟信号的一个或多个时钟发生器、用于与外部设备进行数据交换的一个或多个输入/输出(I/O)电路和/或用于控制存储器器件100中各种操作的一个或多个控制器。在至少一个实施例中，省略了源极线驱动器114。
字线驱动器112经由字线WL电连接到存储器阵列104。字线驱动器112被配置为对在诸如读操作或写操作的操作中被选择存取的存储器单元MC的行地址进行解码。字线驱动器112被配置为向与解码的行地址相对应的的所选择的字线WL提供电压，并且向其他未选择的字线WL提供不同的电压。源极线驱动器114经由源极线SL电耦合到存储器阵列104。源极线驱动器114被配置为向与所选择的存储器单元MC相对应的所选择的源极线SL提供电压，并且向其他未选择的源极线SL提供不同的电压。位线驱动器116(也称为“写驱动器”)经由位线BL电连接至存储器阵列104。位线驱动器116被配置为对在诸如读操作或写操作的操作中被选择存取的存储器单元MC的列地址进行解码。位线驱动器116被配置为向与解码的列地址相对应的所选择的位线BL提供电压，并且向其他未选择的位线BL提供电压。在写操作中，位线驱动器116被配置为向所选择的位线BL提供写电压(也称为“编程电压”)。在读操作中，位线驱动器116被配置为向所选择的位线BL提供读电压。SA 118经由位线BL耦合到存储器阵列104。在读操作中，SA 118被配置为感测从存取的存储器单元MC读并通过相应的位线BL取回的数据。
在本文描述的一些实施例中，存储器器件100还包括选择位线，控制器102通过选择位线电耦合到存储器单元MC。例如，选择位线耦合到位线驱动器116。
所描述的存储器器件配置是示例，并且其他存储器器件配置在各种实施例的范围内。在至少一个实施例中，存储器器件100是非易失性存储器，并且存储器单元MC是非易失性存储器单元。在至少一个实施例中，存储器器件100是非易失性的、可重编程的存储器，并且存储器单元MC是非易失性的、可重编程的存储器单元。适用于存储器器件100的存储器类型的示例包括但不限于电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM)、相变存储器(PCM)、导电桥接随机存取存储器(CBRAM))等。其他类型的存储器在各种实施例的范围内。在一些实施例中，每个存储器单元MC被配置为存储多个位。在至少一个实施例中，每个存储器单元MC被配置为存储一个位。
图2A是根据一些实施例的存储器单元200的示意性电路图。在至少一个实施例中，存储器单元200对应于存储器器件100中的存储器单元MC中的至少一个。
存储器单元200包括第一晶体管TA，多个数据存储元件R1、R2、R3以及与多个数据存储元件R1、R2、R3相对应的多个第二晶体管T1、T2、T3。在一些实施例中，第一晶体管TA是存取晶体管，并且第二晶体管T1、T2、T3是选择晶体管。
存取晶体管TA具有栅极202、第一源极/漏极204和第二源极/漏极206。存取晶体管TA的栅极202电耦合到字线WL，并且第二源极/漏极206电耦合到源极线SL。
每个数据存储元件R1、R2、R3和相应的选择晶体管T1、T2、T3串联电耦合在存取晶体管TA的第一源极/漏极204和位线BL之间。具体地，每个数据存储元件R1、R2、R3包括第一端子211、221、231和第二端子212、222、232。第一端子在本文中也称为“第一电极”，并且第二端子在本文中也称为“第二电极”。每个选择晶体管T1、T2、T3包括栅极213、223、233，第一源极/漏极214、224、234和第二源极/漏极215、225、235。数据存储元件R1、R2、R3的第一电极211、221、231电耦合到相应的选择晶体管T1、T2、T3的第一源极/漏极214、224、234。数据存储元件R1、R2、R3的第二电极212、222、232电耦合到存取晶体管TA的第一源极/漏极204。选择晶体管T1、T2、T3的第二源极/漏极215、225、235电耦合到位线BL。选择晶体管T1、T2、T3的栅极213、223、233电耦合到相应的选择位线BLT1、BLT2、BLT3。
数据存储元件R1、R2、R3和相应的选择晶体管T1、T2、T3一起形成并联耦合在位线BL和存取晶体管TA的第一源极/漏极204之间的多个数据存储电路(图2A中未编号)。例如，数据存储元件R1和相应的选择晶体管T1一起形成第一数据存储电路，数据存储元件R2和相应的选择晶体管T2一起形成第二数据存储电路，数据存储元件R3和相应的选择晶体管T3一起形成第三数据存储电路。
在至少一个实施例中，字线WL对应于存储器器件100中的字线WL中的至少一个，源极线SL对应于存储器器件100中的源极线SL中的至少一个，并且位线BL对应于存储器器件100中的位线BL中的至少一个。选择位线BLT1、BLT2、BLT3电耦合到控制器，例如存储器器件100中的控制器102。在一个实施例中，省略了源极线SL，并且存取晶体管TA的第二源极/漏极206耦合到预定电压的节点。预定电压的示例包括但不限于接地电压VSS、正电源电压VDD等。
存取晶体管TA和选择晶体管T1、T2、T3中的一个或多个的示例包括但不限于薄膜晶体管(TFT)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、P沟道金属氧化物半导体(PMOS)、N沟道金属氧化物半导体(NMOS)、双极结型晶体管(BJT)、高压晶体管、高频晶体管、P沟道和/或N沟道场效应晶体管(PFET/NFET)、FinFET、具有凸起的源极/漏极的平面MOS晶体管、纳米片FET，纳米线FET等。在关于图2A描述的示例配置中，存取晶体管TA和选择晶体管T1、T2、T3是NMOS晶体管。包括一个或多个PMOS晶体管而不是一个或多个NMOS晶体管的其他配置在各种实施例的范围内。
在本文描述的一些实施例中，数据存储元件R1、R2、R3的示例配置是RRAM元件，尽管其他数据存储或存储器配置也在各种实施例的范围内。RRAM元件包括一对电极以及夹在该对电极之间的介电材料。例如，在数据存储元件R1中，一对电极包括第一电极211和第二电极212。介电材料未在图2A中示出，并且本文相对于图4A至图4B对介电材料的一个或多个示例进行描述。
介电材料被配置为在对应于存储在数据存储元件中的第一逻辑值的第一状态和对应于存储在数据存储元件中的第二逻辑值的第二状态之间电切换。在一些实施例中，例如通过在一对电极之间施加形成电压来执行形成操作以激活介电材料。在介电材料上施加形成电压，并导致至少一个导电丝形成在介电材料中并电耦合一对电极。结果，激活的介电材料具有低电阻。
一旦已经通过形成操作形成了至少一个导电丝，就可以通过在重置操作中在一对电极之间施加重置电压来破坏至少一个导电丝。结果，重置介电材料具有高电阻。
通过在置位操作中在一对电极之间施加置位电压，还可以在重置介电材料中重新形成至少一个导电丝。结果，置位介电材料再次具有低电阻。介电材料的低电阻对应于介电材料的第一状态，也称为低R状态。介电材料的高电阻对应于介电材料的第二状态，也称为高R状态。介电材料的低R状态和高R状态在本文中也称为对应数据存储元件的低R状态和高R状态。
在读操作中，在一对电极之间施加读电压。当介电材料处于低R状态时，高读电流由读电压引起并且例如由诸如SA 118的感测放大器检测到。当介电材料处于高R状态时，低读电流(或无读电流)由读电压引起并例如由SA 118检测到。检测到的高读电流对应于介电材料的低R状态和存储在数据存储元件中的第一逻辑值(例如逻辑“1”)。检测到的低读电流(或没有读电流)对应于介电材料的高R状态和存储在数据存储元件中的第二逻辑值(例如逻辑“0”)。
在至少一个实施例中，在第一次使用存储器器件存储数据之前，对存储器器件中的每个数据存储元件执行一次形成操作。在对数据存储元件执行了形成操作之后，执行一个或多个重置操作和/或一个或多个置位操作以将数据存储元件的介电材料在低R状态和高R状态之间切换以相应地在逻辑“1”和逻辑“0”之间切换存储在数据存储元件中的数据。用于在第一状态和第二状态之间切换数据存储元件的介电材料(即，通过形成/置位至少一个导电丝并通过在介电材料中破坏至少一个导电丝)的所描述的结构、机制或配置是示例。在对应于不同逻辑值的不同状态之间切换数据存储元件的介电材料的其他结构、机制或配置在各种实施例的范围内。
在一些情况下，重置电压是高电压，尽管不如形成电压高。在其他方法中，施加用于重置选定的数据存储元件的高重置电压潜在地影响存储在其他数据存储元件中的数据，从而导致不期望的重置干扰。根据一些实施例的存储器单元和/或存储器器件使得可以避免如本文所述的重置干扰。
图2B是根据一些实施例的在重置操作中的存储器单元200的示意性电路图。在一些实施例中，由诸如存储器器件100的控制器102的控制器来控制存储器单元200的一个或多个操作，包括重置操作。为简单起见，已关于图2A描述的各种元件的附图标记在图2B中省略。
在图2B中的示例配置中，数据存储元件R1当前存储对应于低R状态的逻辑“1”，数据存储元件R2当前存储对应于高R状态的逻辑“0”，数据存储元件R3当前存储与低R状态相对应的逻辑“1”。当前存储逻辑“1”的数据存储元件R1被选择为在重置操作中被重置。在重置操作中未选择其他数据存储元件，即数据存储元件R2和数据存储元件R3。
在所选择的数据存储元件R1的重置操作中，控制器(图2B中未示出)被配置为导通与所选择的数据存储元件R1相对应的存取晶体管TA和选择晶体管T1，并使与未选择的数据存储元件R2、R3相对应的选择晶体管T2、T3截止。具体地，控制器被配置为经由字线WL将导通电压VWL施加到存取晶体管TA的栅极以导通存取晶体管TA，并且经由对应的选择位线BLT1将另外的导通电压VWTr施加到与所选择的数据存储元件R1相对应的选择晶体管T1的栅极。控制器还被配置为经由对应的选择位线BLT2、BLT3向与未选择数据存储元件R2、R3相对应的其他选择晶体管T2，T3的栅极施加截止电压。在图2B的示例配置中，截止电压是在图2B中示意性地用标记“GND”示出的接地电压。当与所选择的数据存储元件R1相对应的存取晶体管TA和选择晶体管T1被导通并且其他选择晶体管T2、T3被截止时，控制器还被配置为向位线BL施加重置电压VW。在至少一个实施例中，控制器还被配置为将接地电压施加到源极线SL。在一或多个实施例中，源极线SL独立于控制器的控制而接地。
当存取晶体管TA和选择晶体管T1导通时，位线BL上的重置电压VW和源极线SL上的接地电压使重置电流Ireset从位线BL流过数据存储元件R1到源极线SL处的地。即使在对应于逻辑“1”的低R状态下，数据存储元件R1中的介电材料的电阻仍远高于导电图案的电阻和将数据存储元件R1电耦合到位线BL和源极线SL的导通的晶体管TA、T1的电阻。结果，重置电压VW的大部分被施加在数据存储元件R1的介电材料上，并且将数据存储元件R1的介电材料从低R状态重置为高R状态。换句话说，存储在数据存储元件R1中的数据从逻辑“1”切换为逻辑“0”。
在所选择的数据存储元件R1的重置操作中，因为与未选择的数据存储元件R2、R3相对应的选择晶体管T2、T3被截止，所以没有电流路径通过未选择的数据存储，即使一个或多个未选择的数据存储元件处于低R状态。例如，即使未选择的数据存储元件R3处于低R状态，由于对应的选择晶体管T3截止，所以不存在通过未选择的数据存储元件R3的电流路径，如在图2B的236处示意性示出的。结果，在所选择的数据存储元件R1的重置操作中，存储在未选择的数据存储元件R2、R3中的数据不受施加到位线BL的高重置电压VW的影响。换句话说，在一个或多个实施例中，避免了重置干扰。这是对其他方法的改进，在其他方法中，由于流过处于低R状态的未选择的数据存储元件的潜在电流路径，因此担心重置干扰。在一些实施例中，存储器单元200和/或包括存储器单元200的存储器器件的其他优点包括但不限于简单且有效的三维(3D)堆叠结构、与BEOL工艺的兼容性、增加的存储器密度，如此处所述。在一些实施例中，可避免置位干扰。
在一些实施例中，以与所描述的重置操作类似的方式执行存储器单元200的一个或多个其他操作。例如，在所选择的数据存储元件R1的置位操作中，控制器被配置为将与所选择的数据存储元件R1相对应的存取晶体管TA和选择晶体管T1导通，将与非选择的数据存储元件R2，R3相对应的选择晶体管T2、T3截止，并将置位电压施加到位线BL，将地电压施加到源极线SL。对于另一个示例，在所选择的数据存储元件R1的读操作中，控制器被配置为使存取晶体管TA和与所选择的数据存储元件R1相对应的选择晶体管T1导通，使与未选择的数据存储元件R2、R3相对应的选择晶体管T2、T3截止，并将读电压施加到位线BL，将地电压施加到源极线SL。读电压小于重置电压和置位电压。在形成操作中，控制器被配置为导通存取晶体管TA和选择晶体管T1、T2、T3中的一个或多个或所有，并且将形成电压施加到位线BL，将地电压施加到源极线SL。形成电压高于重置电压和置位电压。
上述重置操作是在控制器的控制下以单极性模式执行的，其中重置电压的极性与形成电压的极性相同。在一些实施例中，控制器被配置为以双极模式执行重置操作，其中重置电压的极性与形成电压的极性相反。例如，在双极模式下的所选择的数据存储元件R1的重置操作中，类似于单极模式，控制器被配置为使存取晶体管TA和与所选择的数据存储元件R1相对应的选择晶体管T1导通，并且截止与未选择的数据存储元件R2、R3相对应的选择晶体管T2、T3。但是，双极性模式下的重置电压与单极性模式下的极性相反。具体地，控制器被配置为将重置电压VW施加至源极线SL，并且将接地电压施加至位线BL。在至少一个实施例中，在双极性模式下可以避免重置干扰。
在图2A-图2B的示例配置中，在存储器单元200中存在三个数据存储元件R1、R2、R3和三个对应的选择晶体管T1、T2、T3。存储器单元中所描述的数据存储元件和对应的选择晶体管的数量是示例。其他配置在各种实施例的范围内。例如，在至少一个实施例中，存储器单元除存取晶体管外还包括n个数据存储元件和n个对应的选择晶体管，其中n是大于1的自然数。换句话说，在一个或多个实施例中的存储器单元具有(n+1)晶体管-n电阻器配置，在本文中也称为(n+1)TnR。图2A-图2B的示例配置是4T3R配置，其中n为3。在一些实施例中，基于一个或多个设计考虑因素来选择数字n。如本文所述，示例设计考虑是存取晶体管的器件间距。
图3是根据一些实施例的存储器器件300的示意性电路图。存储器器件300包括具有关于图2A-图2B描述的4T3R配置的存储器单元310、320。其中存储器单元310、320具有(n+1)TnR配置，其中n不是3的其他配置在各种实施例的范围内。
在图3的示例配置中，存储器单元310包括电耦合到字线WL1，位线BL1，源极线SL和多个选择位线BLT1_1、BLT1_2、BLT1_3的存取晶体管TA1，多个数据存储元件R1_1、R1_2、R1_3和多个对应的选择晶体管T1_1、T1_2、T1_3，类似于以下模式，其中存取晶体管TA，数据存储元件R1、R2、R3和存储器单元200的选择晶体管T1、T2、T3电耦合到字线WL，位线BL，源极线SL和选择位线BLT1、BLT2、BLT3。存储器单元320包括电连接至字线WL2，位线BL2，源极线SL和多个选择位线BLT2_1，BLT2_2，BLT2_3的存取晶体管TA2，多个数据存储元件R2_1、R2_2、R2_3以及多个对应的选择晶体管T2_1、T2_2、T2_3，类似于以下模式，其中存储器单元200的存取晶体管TA，数据存储元件R1、R2、R3和选择晶体管T1、T2、T3电耦合到字线WL，位线BL，源极线SL和选择位线BLT1、BLT2、BLT3。
在存储器器件300中，存取晶体管TA1的第二源极/漏极和存取晶体管TA2的第二源极/漏极电耦合到公共源极线SL。在至少一个实施例中，存取晶体管TA1的第二源极/漏极是存取晶体管TA2的第二源极/漏极。换句话说，存取晶体管TA1和存取晶体管TA2共享公共的源极/漏极。在至少一个实施例中，在存储器器件300中可实现本文描述的一个或多个优点。
图4A是根据一些实施例的IC器件400的示意性截面图。
IC器件400包括在第一方向(例如，X方向)上并排布置的第一区域410和第二区域420。第一区域410限定在第一边界线424和中心线425之间。第二区域420限定在中心线425和第二边界线426之间。第一边界线424和中心线425之间在X方向上的距离等于中心线425和第二边界线426之间在X方向上的距离，并且在本文中被称为并且在图4A中被示出为器件节距。在至少一个实施例中，第一边界线424和第二边界线426对应于存储在标准单元库中并基于其制造IC器件400的标准存储器单元的边界线。在一个或多个实施例中，第一边界线424和中心线425对应于一个标准存储器单元的边界线，并且中心线425和第二边界线426对应于另一标准存储器单元的边界线。例如，第一区域410对应于存储器器件300的存储器单元310，并且第二区域420对应于存储器器件300的存储器单元320。第一区域410和第二区域420被类似地配置。在至少一个实施例中，第一区域410和第二区域420在中心线425上彼此对称。这里给出第一区域410的特征的详细描述，并且为了简单起见，在适当的地方省略了区域420的相似特征的详细描述。
IC器件400包括其上具有至少一个存取晶体管的衬底430。例如，存取晶体管TA1布置在第一区域410的衬底430上方，存取晶体管TA2布置在第二区域420的衬底430上方。存取晶体管TA1和存取晶体管TA2各自包括栅极结构和源极/漏极。在一些实施例中，衬底430是半导体衬底，并且N型和/或P型掺杂物被添加到衬底430以形成沿X方向彼此间隔开的源极/漏极431、432、433。在图4A的示例配置中，存取晶体管TA1包括源极/漏极431、432，而存取晶体管TA2包括源极/漏极432、433。换句话说，存取晶体管TA1和选择晶体管T2共享公共源极/漏极432。中心线425在X方向上将公共源极/漏极432的宽度二等分。存取晶体管TA1的栅极结构包括栅极介电434和栅极435的堆叠。存取晶体管TA2的栅极结构包括栅极介电436和栅极437的堆叠。栅极介电434、436的示例材料包括HfO2、ZrO2等。栅极435、437的示例材料包括多晶硅，金属等。在图4A的示例配置中，在存取晶体管TA1和存取晶体管TA2的栅极结构的相对侧上布置间隔件(未编号)。
IC器件400还包括衬底430中的隔离结构438、439，用于将存取晶体管TA1和存取晶体管TA2与其他相邻的晶体管或逻辑元件隔离。存取晶体管TA1和存取晶体管TA2沿X方向排列在隔离结构438、439之间。在一个或多个实施例中，IC器件400还包括沿着第二边界线426与第二区域420邻接的第一区域410的另一实例，第二边界线426成为将连接的隔离结构的宽度一分为二的中心线，该隔离结构包括第二区域420的隔离结构439和第一区域410的另一实例的隔离结构(对应于隔离结构438)。类似地，在一个或多个实施例中，IC器件400还包括沿着第一边界线424与第一区域410邻接的第二区域420的另一实例。第一边界线424变成将连接的隔离结构的宽度一分为二的中心线，该隔离结构包括第一区域410的隔离结构438和第二区域420的另一实例的隔离结构(对应于隔离结构439)。在至少一个实施例中，器件节距是公共源极/漏极432的中心线425与连接的隔离结构的中心线426(或424)之间在X方向上的距离。
IC器件400还包括在源极/漏极431、432、433上方并与其电接触的源极/漏极接触结构441、442、443。在至少一个实施例中，IC器件400还包括在相应栅极435、437上方并与之电接触的栅极接触件(未示出)。
IC器件400还包括在衬底430上方的互连结构450。互连结构450包括在衬底430的厚度方向即Z方向上交替布置的多个金属层和多个通孔层。互连结构450中的金属层的示例包括M0层、M1层等。互连结构450中的通孔层的示例包括V0层、V1层等。M0层是互连结构450中的最低金属层。V0层是互连结构450中的最低通孔层，并且将M0层和M1层电耦合。互连结构450还包括其中嵌入有金属层和通孔层的各种层间介电(ILD)层。互连结构450的金属层和通孔层被配置为将IC器件400的各种元件或电路彼此电耦合，并且与外部电路电耦合。在图4A的示例配置中，互连结构450包括电连接至源极/漏极432的源极线SL、电连接至存取晶体管TA1的源极/漏极431的导电图案451、电连接至存取晶体管TA2的源极/漏极433的导电图案452。在至少一个实施例中，互连结构450还包括与栅极435、437相对应地电耦合的字线WL1，WL2(图4A中未示出)。互连结构450还包括位于导电图案451、452上方的ILD层453。
IC器件400进一步包括在互连结构450上的至少一个金属-绝缘体-金属(MIM)结构。例如，MIM结构461在第一区域410中布置在互连结构450上，以及MIM结构462在第二区域420中布置在互连结构450上。每个MIM结构461、462布置为延伸穿过包括多个电极层471的多层结构(未编号)的通孔结构(未编号)，多层结构包括在互连结构450上在Z方向上交替堆叠的471、472、473和ILD层474、475、476。MIM结构461的通孔结构包括导体477、以及位于导体477和多层结构之间的介电层478。MIM结构461、462的通孔结构被类似地配置。这里参考图4A中示意性示出的MIM结构461的区域463的放大图详细描述MIM结构461。MIM结构462的对应区域464被类似地配置。在至少一个实施例中，MIM结构462的区域464是横跨中心线425的MIM结构461的区域463的镜像。IC器件400还包括将MIM结构461、462彼此电隔离的隔离结构465。
如在区域463的放大图中最佳所见，MIM结构461包括多个数据存储元件R1_1、R1_2、R1_3，它们在衬底430的厚度方向上(即，在Z方向上)堆叠在一起方向。换句话说，数据存储元件R1_1、R1_2、R1_3以不同的高度布置在衬底430上。每个数据存储元件R1_1、R1_2、R1_3包括由电极层471、472、473中的一个限定的第一电极、由导体477限定的第二电极和夹在第一电极和第二电极之间的介电材料。例如，数据存储元件R1_1包括由电极层471限定的第一电极，由导体477限定的第二电极以及由介电层478的在X方向上夹在电极层之间的部分限定的介电材料。数据存储元件R1_2包括由电极层472限定的第一电极，由导体477限定的第二电极，以及由介电层478的沿X方向夹在中间的部分限定的介电材料。数据存储元件R1_3包括由电极层473所限定的第一电极，由导体477限定的第二电极以及由沿X方向夹在电极层473和导体477的介电层478的部分所限定的介电材料。介电层478还包括在Z方向上在数据存储元件R1_1、R1_2之间的中间部分479和在X方向上被夹在ILD层476和导体477之间的中间部分480。介电层478的中间部分479在X方向上被夹在ILD层475和导体477之间，介电层478的中间部分480在X方向上被夹在ILD层476和导体477之间。在形成操作、重置操作或置位操作中，施加相应的形成电压、重置电压或置位电压，以将数据存储元件R1_1、R1_2、R1_3中的介电材料在低R状态和高R状态之间切换，如本文所述。然而，介电层478的中间部分479、480被夹在ILD层475、476和导体477之间，不受形成电压、重置电压或置位电压的影响，并保持电绝缘。
定义数据存储元件R1_1、R1_2、R1_3的第二电极的导体477在Z方向上延伸穿过ILD层453，以电耦合到导电图案451，然后电耦合到存取晶体管TA1的源极/漏极431。MIM结构462中的相应导体在Z方向上延伸穿过ILD层453以电耦合到导电图案452，然后电耦合到存取晶体管TA2的源极/漏极433。
限定数据存储元件的第一电极(也称为顶部电极)的电极层471、472、473中的一个或多个的示例材料包括但不限于Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt等。定义数据存储元件的第二电极(也称为底部电极)的导体477的示例材料包括但不限于Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt等。在数据存储元件中限定介电材料的介电层478的示例材料包括但不限于HfO2、Hf1-xZrxO2、ZrO2、TiO2、NiO、TaOx、Cu2O、Nb2O5、Al2O3等。
IC器件400还包括在数据存储元件上方的多个选择晶体管，并且对应地电耦合到数据存储元件。例如，介电层484布置在MIM结构461、462上方，多个选择晶体管T1_1、T1_2、T1_3布置在介电层484的顶表面485上方的第一区域410中，并且多个选择晶体管T2_1、T2_2、T2_3布置在介电层484的顶表面485上方的第二区域420中。选择晶体管T1_1、T1_2、T1_3、T2_1、T2_2、T2_3在图4A中示意性地示出。在第一区域410中，在介电层484中形成通孔结构481、482、483，以将选择晶体管T1_1、T1_2、T1_3的第一源极/漏极电耦合到电极层471、472、473，电极层471、472、473相应地限定了数据存储元件R1_1、R1_2、R1_3的第一电极。在第二区域420中形成类似的通孔结构(未编号)。
在图4A中的示例配置中，为了提供与对应的通孔结构481、482、483的电接触，电极层471、472、473沿Z方向布置在不同的水平或高度上，配置为形成阶梯的结构。例如，在电极层471、472、473中处于最高水平的电极层471在电极层471、472、473中在X方向上具有最小的尺寸。在中间水平的电极层472在X方向上具有中间尺寸。电极层471、472、473中处于最低水平的电极层473在电极层471、472、473中在X方向上具有最大尺寸。相应的通孔结构481、482、483具有不同的高度或在Z方向上的深度。例如，在通孔结构481、482、483中，通孔结构481具有最小的高度，通孔结构482具有中间的高度，并且通孔结构483具有最大的高度。第二区域420包括类似的阶梯状结构。
通过互连结构450和通孔结构481、482、483，第一区域410中的每个数据存储元件Rl_1、R1_2、R1_3串联电耦合在存取晶体管TA1的第一源极/漏极431和对应的选择晶体管T1_1、T1_2、T1_3的第一源极/漏极之间。在第二区域420中，以类似的方式，MIM结构462中的数据存储元件串联电耦合在存取晶体管TA2的第一源极/漏极433和对应的选择晶体管T2_1、T2_2、T2_3的第一源极/漏极之间。
在一些实施例中，以诸如MIM结构461的MIM结构形式，将诸如数据存储元件R1_1、R1_2、R1_3的数据存储元件布置在简单而有效的3D堆叠中。在至少一个实施例中，即使当包括在MIM结构中的数据存储元件的数量n增加时，MIM结构所占据的芯片面积也不会改变。结果，根据一些实施例，可以在给定的芯片面积上增加或改善IC器件400的存储密度。
然而，存储器单元的MIM结构中的数据存储元件的数量n对应于存储器单元中的选择晶体管的数量n。随着MIM结构中包括的数据存储元件的数量n的增加，存储器单元中的选择晶体管的数量n也增加。在图4A的示例配置中，与第一边界线424和中心线425之间的器件间距相对应，存储器单元310的所有选择晶体管T1_1、T1_2、T1_3被布置在第一区域410中。在一个实施例中，这种布置使得可以将各种存储器单元邻接布置以形成存储器阵列，例如存储器阵列104。为了在与存取晶体管的器件节距相对应的区域中物理地装配n个选择晶体管，每个选择的尺寸晶体管和存取晶体管的器件间距是设计考虑因素。这样的设计考虑因素定义了可以适合在与器件节距相对应的区域上的选择晶体管的最大数量，即，可以包括在存储器单元中的数据存储元件的最大数量。
图4B是根据一些实施例的IC器件400的示意性立体图。与图4A相比，图4B更详细地示出了选择晶体管，并且还示出了各种位线和选择位线如何耦合到选择晶体管。
在图4B中的示例配置中，选择晶体管T1_1、T1_2、T1_3、T2_1、T2_2、T2_3布置在介电层484的顶表面485上方。每个选择晶体管均包括在垂直于X方向的第二方向(例如，Y方向)上延伸的源极/漏极区。每个选择晶体管还包括沿X方向在源极/漏极区域上方延伸的栅极。
图4C是根据一些实施例的图4B中的IC器件400的选择晶体管T1_1的放大示意性立体图。为简单起见，在图4C中省略了从选择晶体管T1_1到对应的位线BL1和选择位线BLT1_1的连接。如图4C所示，选择晶体管T1_1包括布置在顶表面485上方并沿Y方向延伸的源极/漏极区或有源沟道层。源极/漏极区包括源极S1和漏极D1。选择晶体管T1_1还包括沿X方向在源极/漏极区上方延伸的栅极G1。栅极介电490布置在源极/漏极区域与栅极G1之间。源极S1布置在相应的通孔结构481的顶端(未示出)上方，并且电连接到通孔结构481。漏极D1电连接到相应的位线BL1，并且栅极G1电连接到相应的选择位线BLT1_1，如本文所描述的。
返回图4B，选择晶体管T1_2、T1_3的源极S2、S3布置在相应的通孔结构482、483的顶端(未示出)上方，并且电耦合到通孔结构482、483。选择晶体管T1_1、T1_2、T1_3的漏极通过相应的通孔结构491、492、493电耦合到位线BL1。选择晶体管T1_1、T1_2、T1_3的栅极通过相应的通孔结构(未编号)电耦合到相应的选择位线BLT1_1、BLT1_2、BLT1_3。选择晶体管T2_1、T2_2、T2_3以类似的方式电耦合到位线BL2和选择位线BLT2_1、BLT2_2、BLT2_3。
在图4B中的示例配置中，位线BL1、BL2在X方向上延伸，而选择位线BLT1_1、BLT1_2、BLT1_3、BLT2_1、BLT2_2、BLT2_3在Y方向上延伸。在至少一个实施例中，位线BL1、BL2在一个金属层中，并且选择位线BLT1_1、BLT1_2、BLT1_3、BLT2_1、BLT2_2、BLT2_3在另一金属层中。导体477在Y方向上是细长的，即导体477在Y方向上的尺寸大于在X方向上的尺寸。换句话说，沉积有导体477的通孔具有在Y方向上拉长的沟槽的形状。导体477的这种配置是示例。其他配置在各种实施例的范围内。在至少一个实施例中，在IC器件400中可实现本文描述的一个或多个优点。
图4D是根据一些实施例的IC器件400D的示意性截面图。IC器件400和IC器件400D中的对应元件由相同的附图标记表示。与在第一区域410中的电极层471、472、473的阶梯状结构和第二区域420中的相应阶梯状结构之间沿X方向布置有MIM结构461、462的IC器件400相比，IC器件400D包括反向布置，其中在MIM结构之间布置阶梯状结构。
IC器件400D包括第一区域410D和第二区域420D。第一区域410D具有与第一区域410的配置相对应的配置，并且第二区域420D具有与第二区域420的配置相对应的配置。与图4A中第一区域410布置在左侧，第二区域420布置在右侧的示例配置相反，在图4D的示例配置中，第一区域410D布置在右侧，第二区域420D布置在左侧。结果，第一区域410D中的电极层471、472、473的阶梯状结构和第二区域420D中的相应阶梯状结构沿X方向布置在MIM结构461、462之间。IC器件400D进一步包括隔离结构465A、465B、465C。隔离结构465B将第一区域410D中的电极层473与第二区域420D中的对应电极层473'电隔离。隔离结构465A、465C将MIM结构461、462与IC器件400D中的其他电路电隔离。在至少一个实施例中，隔离结构465A、465C中的一个或多个被省略。在第一区域410D中，第一源极线SL1电耦合到存取晶体管TA1的源极/漏极432。在第二区域420D中，第二源极线SL2电耦合到存取晶体管TA2的源极/漏极432'。在至少一个实施例中，第一区域410D和第二区域420D在中心线425上彼此对称。在至少一个实施例中，在IC器件400D中可实现本文所述的一个或多个优点。
图4E是根据一些实施例的IC器件400E的示意性截面图。IC器件400和IC器件400E中的对应元件由相同的附图标记表示。与在第一区域410和第二区域420中的每个中的选择晶体管T1_1、T1_2、T1_3在X方向上布置在MIM结构461的同一侧上的IC器件400相比，IC器件400E包括反向布置，其中选择晶体管沿X方向布置在相应MIM结构的相对两侧。
IC器件400E包括第一区域410E。除了选择晶体管T1_1、T1_3布置在MIM结构461的一侧(例如，左侧)而选择晶体管T1_2布置在MIM结构461在X方向上的另一侧(例如，在右侧)之外，第一区域410E具有与第一区域410的配置相对应的配置。所描述的布置是示例配置。在另一示例配置(未示出)中，选择晶体管T1_1、T1_2布置在MIM结构461的一侧，而选择晶体管T1_3布置在MIM结构461的X方向的另一侧。在另一示例配置(未示出)中，选择晶体管T1_1被布置在MIM结构461的一侧上，而选择晶体管T1_2、T1_3被布置在MIM结构461的沿X方向的另一侧上。其他配置在各种实施例的范围内。在一些实施例中，IC器件400E还包括第二区域(未示出)，第二区域跨过中心线425与第一区域410E对称。在一个或多个实施例中，IC器件400E的第二区域布置在第一区域410E的右侧，类似于图4A中布置在第一区域410的右侧上的第二区域420。在至少一个实施例中，IC器件400E的第二区域布置在第一区域410E的左侧上，类似于图4D中布置在第一区域410D的左侧上的第二区域420D。在至少一个实施例中，在IC器件400E中可实现本文所述的一个或多个优点。
图5是根据一些实施例的IC器件500的示意性立体图。与包括具有4T3R配置的存储器单元或区域410、420的IC器件400相比，IC器件500包括具有(n+1)TnR配置的存储器单元或区域，其中n大于3。图5是类似于图4B的示意性立体图。然而，为简单起见，在图5中省略了n个选择晶体管，位线BL1，BL2和介电层484。
IC器件500包括两个存储器单元510、520，每个存储器单元包括n个选择晶体管(未示出)，其栅极电耦合到n个选择位线。例如，电耦合到存储器单元510的n条选择位线包括选择位线BLT1_1、BLT1_2、BLT1_3、...、BLT1_n。电耦合到存储器单元520的n条选择位线包括选择位线BLT2_1，BLT2_2、BLT2_3、...、BLT2_n。每个存储器单元510、520包括n个电极层。例如，存储器单元510中的n个电极层包括电极层471、472、473、...、57n。n个电极层以如图5所示的阶梯状结构布置。n个电极层与导体477和介电层478一起限定了包括n个数据存储元件(未示出)的MIM结构，以类似于IC器件400中的MIM结构461的方式。在至少一个实施例中，在IC器件500中可实现本文所述的一个或多个优点。
图6A至图6H为示意性截面图，图6I至图6J为根据一些实施例的在制造过程的各个阶段被制造的IC器件600的示意性立体图。在至少一个实施例中，IC器件600对应于本文描述的存储器器件300和/或IC器件400中的一个或多个。
在图6A中，制造过程从衬底430开始。在至少一个实施例中，衬底430包括硅衬底。在至少一个实施例中，衬底430包括硅锗(SiGe)、砷化镓或其他合适的半导体材料。
在前端制程(FEOL)工艺中，在衬底430上方形成至少一个存取晶体管。例如，存取晶体管TA1和存取晶体管TA2形成在衬底430上方。具体而言，如本文所述，在衬底430内或上方形成源极/漏极区431、432、433。栅极介电434、436沉积在衬底430上方。栅极介电的示例材料包括但不限于高k介电层、界面层和/或其组合。在一些实施例中，通过原子层沉积(ALD)或其他合适的技术将栅极介电沉积在衬底430上方。栅极435、437沉积在栅极介电上方。栅极的示例材料包括但不限于多晶硅、金属、Al、AlTi、Ti、TiN、TaN、Ta、TaC、TaSiN、W、WN、MoN和/或其他合适的导电材料。在一些实施例中，通过化学气相沉积(CVD)、物理气相沉积(PVD或溅射)、电镀、原子层沉积(ALD)和/或其他合适的工艺来沉积栅极。隔离结构438、439例如通过蚀刻衬底430的相应区域并且用绝缘材料填充蚀刻的区域而形成在衬底430中。
在FEOL工艺之后，执行后端制程(BEOL)工艺以在存取晶体管上方形成互连结构450，以将IC器件600的各个元件或电路彼此并与外部电路电耦合。在至少一个实施例中，互连结构450包括顺序地覆盖金属层和通孔层。上面的金属层和通孔层相应地包括金属层M0、M1等，以及通孔层V0、V1等。在至少一个实施例中，互连结构450从衬底430向上逐层顺序地制造。在图6A的示例配置中，互连结构450包括源极线SL。在一些实施例中，互连结构450包括字线(未示出)。互连结构450形成为包括导电图案451、452，导电图案451、452电耦合到存取晶体管TA1、TA2的相应源极/漏极，ILD层453在导电图案451、452上方。ILD层453被平坦化。如图6A所示，获得了所得的结构600A。
在图6B中，沉积用于形成数据存储元件的第一电极的电极层。例如，多个电极层601、602、603和ILD层(未编号)顺序地沉积在互连结构450上。电极层601、602、603中的一个或多个的示例材料包括但不限于Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt等。如图6B所示，获得了所得的结构600B。
在图6C中，形成隔离结构以将一个存储器单元中的数据存储元件的第一电极与另一存储器单元中的数据存储元件的第一电极电隔离。例如，通孔被蚀刻穿过电极层601、602、603和ILD层，并填充有绝缘材料以形成隔离结构465。隔离结构465将电极层601、602、603中的每一个分成两个电隔离的元件。例如，电极层601分为电极层部分611、621，电极层602分为电极层部分612、622，电极层603分为电极层部分613、623。与一个存储器单元中的数据存储元件的第一电极相对应的电极层部分611、612、613对应于存取晶体管TA1。与另一存储器单元中的数据存储元件的第一电极相对应的电极层部分621、622、623与存取晶体管TA2相对应。在图6C中的示例配置中，隔离结构465延伸到互连结构450中。其他配置在各种实施例的范围内。如图6B所示，获得了所得的结构600C。
在图6D中，形成用于数据存储元件的通孔或沟槽。例如，例如通过蚀刻形成通孔631以延伸穿过电极层部分611、612、613，并且形成通孔632以延伸穿过电极层部分621、622、623。每个通孔631、632具有内壁和底壁。例如，通孔631包括内壁633和底壁634。底壁634在Z方向上位于最低电极层部分613和互连结构450的导电图案451之间。导电图案451仍未通过底壁634暴露。通孔632以类似方式形成。如图6D所示，获得了所得的结构600D。
在图6E中，沉积了用于数据存储元件的介电材料。例如，介电层635沉积在所得结构600D上方。介电层635沉积在每个通孔631、632的内壁和底壁上。介电层635的示例材料包括但不限于HfO2、Hf1-xZrxO2、ZrO2、TiO2、NiO、TaOx、Cu2O、Nb2O5、Al2O3等。如图6E所示，获得了所得的结构600E。
在图6F中，执行数据存储元件的第二电极的形成。从所得结构600E的顶表面(未编号)去除沉积的介电层635，在每个通孔631、632的内壁上留下介电层635的部分。例如，介电层478是保留在通孔631的内壁上的介电层635的部分。在一些实施例中，从所得结构600E的顶表面去除介电层635也去除了在每个通孔631、632的底壁上的介电层635的部分，并进一步暴露出下面的导电图案451、452。在一个或多个实施例中，执行进一步的蚀刻工艺以暴露导电图案451、452。随后，将导电材料填充到孔631、632中。导电材料的示例材料包括但不限于：Al、Ti、TiN、TaN、Co、Ag、Au、Cu、Ni、Cr、Hf、Ru、W、Pt等。结果，在填充的通孔631、632中获得导体，例如导体477。导体477包括数据存储元件的第二电极，并且电耦合到相应的存取晶体管TA1的相应的源极/漏极431。类似地在通孔632中形成相应的导体(未编号)。如图6F所示，获得了所得的结构600F。
在图6G中，数据存储元件的第一电极被图案化为阶梯状结构。例如，电极层部分611、612、613例如通过蚀刻被图案化以在X方向上具有不同的尺寸，从而导致电极层471、472、473以阶梯状结构布置。电极层471、472、473限定数据存储元件的第一电极。电极层部分621、622、623以类似的方式被图案化。数据存储元件的形成已完成。在一些实施例中，获得的数据存储元件是RRAM元件。如图6G所示，获得了所得的结构600G。
在图6H中，执行电耦合到数据存储元件的第一电极的通孔的形成。例如，介电层484沉积在所得结构600G上方。穿过介电层484和保留在电极层471上方的ILD层的ILD部分684形成通孔结构481，并且在介电层484中形成通孔结构的通孔482、483以电耦合到相应的电极层471、472、473。在一些实施例中，在多个蚀刻操作中形成具有不同高度并且对应于通孔结构481、482、483的通孔。例如，在第一蚀刻操作中，第一掩模用于蚀刻穿过介电层484和ILD部分684至电极层471以获得第一通孔。在第二蚀刻操作中，使用第二掩模将介电层484蚀刻至电极层472以获得第二通孔。在第三蚀刻操作中，使用第三掩模将介电层484蚀刻至电极层473，以获得第三通孔。在至少一个实施例中，在蚀刻操作中同时形成具有不同高度的第一至第三通孔。例如，介电层484和ILD部分684的介电材料与电极层471、472、473的导电材料之间的蚀刻选择性高，从而可以通过高选择性蚀刻操作形成第一至第三通孔。在至少一个实施例中，ILD部分684和介电层484由相同的材料制成。结果，可以与高选择性蚀刻同时蚀刻第一至第三通孔，以分别可靠地停止对电极层471、472、473的蚀刻。将导电材料填充在第一至第三通孔中以形成相应的通孔结构481、482、483。执行平坦化工艺，从而形成介电层484的顶表面485。通孔结构的通孔481、482、483具有在顶表面485处暴露的相应的上端641、642、643。如图6H所示，获得了所得的结构600H。
图6I是所得结构600H的示意性立体图。如图6I所示，通孔结构481、482、483的上端641、642、643在介电层484的顶表面485处暴露。为简单起见，在图6I-图6J中省略了ILD部分684。
在图6J中，选择晶体管在通孔结构的暴露的上端上方。有源沟道层被沉积在介电层484的顶表面485上方，并且被图案化以在对应的通孔结构的暴露的上端上方并与之接触的方式形成选择晶体管的第一源极/漏极。例如，选择晶体管T1_1、T1_2、T1_3的第一源极/漏极S1、S2、S3形成在相应通孔结构481的暴露的上端(图6I中的641、642、643)上方并与之电接触。在一些实施例中，在沉积有源沟道层之前，在通孔结构481、482、483的暴露的上端上方形成作为接触件结构的导电材料。在一些实施例中，在有源沟道层上执行掺杂工艺和/或退火工艺。有源沟道层的示例沟道材料包括但不限于ZnO、IGZO、IWO、ITO、多晶硅、非晶硅等。例如，如关于图4C所描述的，在有源沟道层上方形成栅极介电，并且在栅极介电上方形成栅电极。在至少一个实施例中，通过栅极替换工艺形成栅电极。栅极介电的示例材料包括但不限于氧化硅、氮化硅或高k介电材料。示例性的高k介电材料包括但不限于HfO2、HfSiO、HfSiON、HfTiO、HfTaO、HfZrO、氧化钛、氧化铝和氧化锆。栅电极的示例材料包括但不限于金属和多晶硅。如图6J所示，获得了所得的结构600J。
在至少一个实施例中，选择晶体管是在不大于400℃的温度下制造的，该温度与BEOL工艺兼容。根据一些实施例，与BEOL工艺的这种兼容性是可通过存储器器件和/或IC器件获得的另一优点。
在形成选择晶体管之后，在选择晶体管上方形成各种ILD层和金属层，以形成选择位线、位线以及从选择位线和位线到对应的选择晶体管的电连接件。在一些实施例中，所得结构对应于图4B所示的IC器件400。在一些实施例中，在所得结构上形成一个或多个另外的金属层和/或通孔层以完成IC器件600。在示例中描述了制造工艺。其他制造工艺在各种实施例的范围内。在至少一个实施例中，在根据所描述的制造过程制造的IC器件和/或存储器器件中，可以实现本文所述的一个或多个优点。
图7是根据一些实施例的制造IC器件的方法700的流程图。在至少一个实施例中，根据制造方法700制造的IC器件对应于本文所述的存储器器件和/或IC器件中的一个或多个。
在操作705处，在衬底上方形成存取晶体管。例如，如关于图6A所描述的，在衬底430上方形成存取晶体管TA1。
在操作715处，在衬底上方形成互连结构。例如，如关于图6A所描述的，在衬底430上方形成互连结构450。
在操作725处，在互连结构450上形成多个电阻式随机存取存储器(RRAM)元件。互连结构450将每个RRAM元件的第一电极电耦合到存取晶体管的第一源极/漏极。例如，如关于图4A所述，在MIM结构461中形成数据存储元件R1_1、R1_2、R1_3，其在至少一个实施例中是RRAM元件。互连结构450中的导电图案451电耦合每个数据存储元件R1_1、R1_2、R1_3的电极(即导体477)到存取晶体管TA1的第一源极/漏极431。相对于图6B-图6G描述了用于制造数据存储元件R1_1、R1_2、R1_3的示例工艺。
在操作735处，多个选择晶体管形成为RRAM元件上方的选择晶体管。每个RRAM元件的第二电极电耦合到相应选择晶体管的第一源极/漏极。例如，如关于图4A所描述的，在数据存储元件R1_1、R1_2、R1_3上形成选择晶体管T1_1、T1_2、T1_3。数据存储元件R1_1、R1_2、R1_3的另外的电极471、472、473电耦合到相应的选择晶体管T1_1、T1_2、T1_3的第一源极/漏极S1、S2、S3，如关于图4B所描述的。参照图6J描述了用于制造选择晶体管T1_1、T1_2、T1_3的示例工艺。
在操作745处，在选择晶体管上方形成多个位线和选择位线并将其耦合到选择晶体管。例如，如关于图4B所述，位线BL1形成在选择晶体管T1_1、T1_2、T1_3上方，并且通过通孔结构491、492、493电耦合到选择晶体管T1_1、T1_2、T1_3的第二源极/漏极。选择位线BLT1_1、BLT1_2、BLT1_3也形成在选择晶体管T1_1、T1_2、T1_3上，并且电连接到选择晶体管T1_1、T1_2、T1_3的栅极。在一些实施例中，如关于图4A和/或图6A所描述的，字线WL1和源极线SL形成在互连结构450中并且耦合到存取晶体管TA1。结果，存取晶体管TA1，数据存储元件R1_1、R1_2、R1_3和选择晶体管T1_1、T1_2、T1_3彼此电耦合，以形成对应于关于图3描述的存储器单元310的存储器电路。
在一些实施例中，所描述的一个或多个存储器单元、存储器器件、IC器件和方法适用于各种类型的晶体管或器件技术，包括但不限于平面晶体管技术、FINFET技术、纳米片FET技术、纳米线FET技术等。根据一些实施例的一个或多个存储器单元、存储器器件、IC器件和方法也与各种技术节点兼容。
所描述的方法包括示例操作，但是不一定要求以所示顺序执行它们。根据本公开的实施例的精神和范围，可以适当地添加、替换、改变顺序和/或消除操作。组合不同特征和/或不同实施例的实施例在本公开的范围内，并且在回顾本公开后对于本领域普通技术人员将是显而易见的。
在一些实施例中，一种存储器器件包括至少一个位线、至少一个字线和至少一个存储器单元。存储器单元包括第一晶体管、多个数据存储元件以及与多个数据存储元件相对应的多个第二晶体管。第一晶体管包括电耦合到字线的栅极、第一源极/漏极和第二源极/漏极。多个数据存储元件中的每个数据存储元件与对应的第二晶体管串联电耦合在第一晶体管的第一源极/漏极与位线之间。
在上述存储器器件中，多个数据存储元件中的每个数据存储元件是非易失性的、可重新编程的数据存储元件。
在上述存储器器件中，多个数据存储元件中的每个数据存储元件包括：第一电极，第二电极，以及介电材料，夹在第一电极和第二电极之间，并且在以下两种状态之间电可切换：第一状态，与存储在数据存储元件中的第一逻辑值相对应，和第二状态，与存储在数据存储元件中的第二逻辑值相对应。
在上述存储器器件中，多个数据存储元件中的每个数据存储元件是电阻式随机存取存储器(RRAM)元件。
在上述存储器器件中，还包括：多个选择位线，分别电连接至多个第二晶体管中相应的第二晶体管的栅极；以及控制器，通过至少一个字线、至少一个位线和多个选择位线电耦合到至少一个存储器单元，其中，在多个数据存储元件中的所选择的数据存储元件的重置操作中，控制器被配置为：通过至少一个字线向第一晶体管的栅极施加导通电压以导通第一晶体管；通过相应的选择位线向与所选择的数据存储元件相对应的第二晶体管的栅极施加另一个导通电压；通过相应的选择位线向多个第二晶体管中的其他第二晶体管的栅极施加截止电压，并且在对应于所选择的数据存储元件的第一晶体管和第二晶体管导通而其他第二晶体管截止的同时，向至少一个位线施加重置电压，以将存储在所选择的数据存储元件中的数据从第一逻辑值切换至第二逻辑值。
在上述存储器器件中，还包括：至少一个源极线，电耦合到第一晶体管的第二源极/漏极；多个选择位线，分别电耦合到多个第二晶体管中的相应第二晶体管的栅极；以及控制器，通过至少一个源极线、至少一个字线、至少一个源极线、至少一个位线以及多个选择位线电耦合到至少一个存储器单元，其中，在多个数据存储元件中的所选择的数据存储元件的重置操作中，控制器被配置为：通过至少一个字线向第一晶体管的栅极施加导通电压以导通第一晶体管；通过相应的选择位线向与所选择的数据存储元件相对应的第二晶体管的栅极施加另一个导通电压；通过相应的选择位线向多个第二晶体管中的其他第二晶体管的栅极施加截止电压，并且当与所选择的数据存储元件相对应的第一晶体管和第二晶体管导通而其他第二晶体管截止时，在将至少一个位线和至少一个源极线中的一个接地的同时向至少一个位线和至少一个源极线中的另一个施加重置电压，以将存储在所选择的数据存储元件中的数据从第一逻辑值切换至第二逻辑值。
在上述存储器器件中，至少一个位线包括第一位线和第二位线，至少一个字线包括第一字线和第二字线，至少一个存储器单元包括第一存储器单元和第二存储器单元，以及存储器器件还包括：公共源极线，电耦合到第一存储器单元和第二存储器单元的第一晶体管的第二源极/漏极；多个第一选择位线，分别电耦合到第一存储器单元中的多个第二晶体管中的相应第二晶体管的栅极；和多个第二选择位线，分别电耦合到第二存储器单元中的多个第二晶体管中的相应第二晶体管的栅极。
在上述存储器器件中，还包括：衬底，其上具有第一晶体管；互连结构，位于衬底上方；以及金属-绝缘体-金属(MIM)结构，位于互连结构上方，并且包括在衬底的厚度方向上彼此堆叠的多个数据存储元件，互连结构将第一晶体管的第一源极/漏极电耦合到MIM结构，其中，多个第二晶体管位于MIM结构上方，并且对应地电耦合到MIM结构中的多个数据存储元件。
在一些实施例中，一种集成电路(IC)器件包括：衬底，其上具有第一晶体管；多个数据存储元件，以不同的高度布置在衬底上方；以及多个第二晶体管，位于多个数据存储元件上方，其中，多个数据存储元件中的每个数据存储元件串联电耦合在第一晶体管的第一源极/漏极与多个第二晶体管中的相应第二晶体管的第一源极/漏极之间。
在上述IC器件中，还包括：金属-绝缘体-金属(MIM)结构，位于衬底上方，MIM结构包括多个数据存储元件。
在上述IC器件中，多个数据存储元件中的每个数据存储元件是电阻式随机存取存储器(RRAM)元件。
在上述IC器件中，多个数据存储元件在衬底的厚度方向上彼此叠置，多个数据存储元件中的每个数据存储元件包括第一电极、第二电极和夹在第一电极和第二电极之间的介电材料，多个数据存储元件的第一电极在厚度方向上彼此叠置，并且相对应地电耦合到多个第二晶体管的第一源极/漏极，并且多个数据存储元件的第二电极电耦合到第一晶体管的第一源极/漏极。
在上述IC器件中，还包括：多个电极层，在衬底的厚度方向上彼此叠置，并通过层间介电(ILD)层彼此电绝缘；通孔，在厚度方向上延伸穿过多个电极层和ILD层；介电层，位于通孔的内壁上；以及导体，位于通孔中，其中多个电极层相应地包括多个数据存储元件的第一电极，导体包括多个数据存储元件的第二电极，以及介电层包括多个部分，每个部分夹在导体和多个数据存储元件中的相应数据存储元件的第一电极之间，并且介电层限定相应数据存储元件的介电材料。
在上述IC器件中，还包括：多个通孔结构，与对应于多个第二晶体管的第一源极/漏极的多个数据存储元件的第一电极电耦合，其中多个数据存储元件的第一电极呈阶梯状排列，并且多个通孔结构具有不同的高度。
在上述IC器件中，还包括：位线，位于多个第二晶体管上方，并且电耦合到多个第二晶体管的第二源极/漏极；以及多个选择位线，位于多个第二晶体管上方，并且分别电耦合到多个第二晶体管的栅极，其中位线沿第一方向延伸，并且多个选择位线在横向于第一方向的第二方向上延伸。
在上述IC器件中，还包括：另一个第一晶体管，位于衬底上；多个另外的数据存储元件，以不同高度布置在衬底上方；以及多个另外的第二晶体管，位于多个另外的数据存储元件上方；其中多个另外的数据存储元件中的每个另外的数据存储元件串联电耦合在另外的第一晶体管的第一源极/漏极和多个另外的第二晶体管中相应的另外的第二晶体管的第一源极/漏极之间，和第一晶体管的第二源极/漏极是另一第一晶体管的第二源极/漏极。
在上述IC器件中，多个第二晶体管包括薄膜晶体管(TFT)。
在一些实施例中，一种方法包括：在衬底上方形成第一晶体管；在第一晶体管上方形成互连结构；在互连结构上方形成多个电阻式随机存取存储器(RRAM)元件，互连结构将多个RRAM元件中的每个的第一电极电耦合到第一晶体管的第一源极/漏极；以及在多个RRAM元件上方形成多个第二晶体管，多个RRAM元件中的每个RRAM元件的第二电极电耦合到多个第二晶体管中的相应第二晶体管的第一源极/漏极。
在上述方法中，形成多个RRAM元件包括：在互连结构上方交替地沉积多个电极层和层间介电(ILD)层；形成穿过多个电极层和ILD层的通孔；在通孔的内壁和底壁上方沉积介电层；去除通孔的底壁上的介电层，以暴露出互连结构的导电图案，导电图案电耦合到第一晶体管的第一源极/漏极；将导电材料填充到通孔中；以及图案化多个电极层和ILD层以获得阶梯状结构。
在上述方法中，还包括：在阶梯状结构上沉积绝缘层；在阶梯状结构上方的绝缘层中形成多个通孔结构，多个通孔结构具有不同的高度并且对应地电耦合到多个电极层，其中，在形成多个第二晶体管的步骤中，多个第二晶体管中的每个第二晶体管的第一源极/漏极形成在多个通孔结构中的相应通孔结构的上端上方并与相应通孔结构的上端电接触；在多个第二晶体管上方形成位线，位线电耦合到多个第二晶体管的第二源极/漏极；以及在多个第二晶体管上方形成多个选择位线，多个选择位线对应地电耦合到多个第二晶体管的栅极。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

Claims (10)

1.一种存储器器件，包括：
至少一个位线；
至少一个字线；以及
至少一个存储器单元，包括：
第一晶体管，包括电耦合到所述字线的栅极、第一源极/漏极和第二源极/漏极；
多个数据存储元件；和
多个第二晶体管，对应于所述多个数据存储元件，
其中，所述多个数据存储元件中的每个数据存储元件与对应的所述第二晶体管串联电耦合在所述第一晶体管的所述第一源极/漏极与所述位线之间。
2.根据权利要求1所述的存储器器件，其中
所述多个数据存储元件中的每个数据存储元件是非易失性的、可重新编程的数据存储元件。
3.根据权利要求1所述的存储器器件，其中，所述多个数据存储元件中的每个数据存储元件包括：
第一电极，
第二电极，以及
介电材料，夹在所述第一电极和所述第二电极之间，并且在以下两种状态之间电可切换：
第一状态，与存储在所述数据存储元件中的第一逻辑值相对应，和
第二状态，与存储在所述数据存储元件中的第二逻辑值相对应。
4.根据权利要求1所述的存储器器件，其中
所述多个数据存储元件中的每个数据存储元件是电阻式随机存取存储器(RRAM)元件。
5.根据权利要求1所述的存储器器件，还包括：
多个选择位线，分别电连接至所述多个第二晶体管中相应的第二晶体管的栅极；以及
控制器，通过所述至少一个字线、所述至少一个位线和所述多个选择位线电耦合到所述至少一个存储器单元，
其中，在所述多个数据存储元件中的所选择的数据存储元件的重置操作中，所述控制器被配置为：
通过所述至少一个字线向所述第一晶体管的所述栅极施加导通电压以导通所述第一晶体管；
通过相应的所述选择位线向与所选择的所述数据存储元件相对应的所述第二晶体管的所述栅极施加另一个导通电压；
通过相应的所述选择位线向所述多个第二晶体管中的其他第二晶体管的所述栅极施加截止电压，并且
在对应于所选择的所述数据存储元件的所述第一晶体管和所述第二晶体管导通而所述其他第二晶体管截止的同时，向所述至少一个位线施加重置电压，以将存储在所选择的所述数据存储元件中的数据从第一逻辑值切换至第二逻辑值。
6.根据权利要求1所述的存储器器件，还包括：
至少一个源极线，电耦合到所述第一晶体管的所述第二源极/漏极；
多个选择位线，分别电耦合到所述多个第二晶体管中的相应第二晶体管的栅极；以及
控制器，通过所述至少一个源极线、所述至少一个字线、所述至少一个源极线、所述至少一个位线以及所述多个选择位线电耦合到所述至少一个存储器单元，
其中，在所述多个数据存储元件中的所选择的数据存储元件的重置操作中，所述控制器被配置为：
通过所述至少一个字线向所述第一晶体管的所述栅极施加导通电压以导通所述第一晶体管；
通过相应的所述选择位线向与所选择的所述数据存储元件相对应的所述第二晶体管的所述栅极施加另一个导通电压；
通过相应的所述选择位线向所述多个第二晶体管中的其他第二晶体管的所述栅极施加截止电压，并且
当与所选择的所述数据存储元件相对应的所述第一晶体管和所述第二晶体管导通而所述其他第二晶体管截止时，在将所述至少一个位线和所述至少一个源极线中的一个接地的同时向所述至少一个位线和所述至少一个源极线中的另一个施加重置电压，以将存储在所选择的所述数据存储元件中的数据从第一逻辑值切换至第二逻辑值。
7.根据权利要求1所述的存储器器件，其中，
所述至少一个位线包括第一位线和第二位线，
所述至少一个字线包括第一字线和第二字线，
所述至少一个存储器单元包括第一存储器单元和第二存储器单元，以及
所述存储器器件还包括：
公共源极线，电耦合到所述第一存储器单元和所述第二存储器单元的所述第一晶体管的所述第二源极/漏极；
多个第一选择位线，分别电耦合到所述第一存储器单元中的所述多个第二晶体管中的相应第二晶体管的栅极；和
多个第二选择位线，分别电耦合到所述第二存储器单元中的所述多个第二晶体管中的相应第二晶体管的栅极。
8.根据权利要求1所述的存储器器件，还包括：
衬底，所述衬底上具有第一晶体管；
互连结构，位于所述衬底上方；以及
金属-绝缘体-金属(MIM)结构，位于所述互连结构上方，并且包括在所述衬底的厚度方向上彼此堆叠的多个数据存储元件，所述互连结构将所述第一晶体管的所述第一源极/漏极电耦合到所述MIM结构，
其中，所述多个第二晶体管位于所述MIM结构上方并且对应地电耦合到所述MIM结构中的所述多个数据存储元件。
9.一种集成电路(IC)器件，包括：
衬底，其上具有第一晶体管；
多个数据存储元件，以不同的高度布置在所述衬底上方；以及
多个第二晶体管，位于所述多个数据存储元件上方，
其中，所述多个数据存储元件中的每个数据存储元件串联电耦合在所述第一晶体管的第一源极/漏极与所述多个第二晶体管中的相应第二晶体管的第一源极/漏极之间。
10.一种形成集成电路(IC)器件的方法，包括：
在衬底上方形成第一晶体管；
在所述第一晶体管上方形成互连结构；
在所述互连结构上方形成多个电阻式随机存取存储器(RRAM)元件，所述互连结构将所述多个RRAM元件中的每个的第一电极电耦合到所述第一晶体管的第一源极/漏极；以及
在所述多个RRAM元件上方形成多个第二晶体管，所述多个RRAM元件中的每个RRAM元件的第二电极电耦合到所述多个第二晶体管中的相应第二晶体管的第一源极/漏极。
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