KR101667857B1 - 개선된 rram 신뢰성을 위한 금속 라인 커넥션, 이를 포함하는 반도체 장치, 및 이의 제조 - Google Patents

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Abstract

집적 회로 디바이스는 RRAM 셀들의 어레이, RRAM 셀들의 어레이에 대한 비트 라인들의 어레이, 및 RRAM 셀들의 어레이에 대한 소스 라인들의 어레이를 포함한다. 소스 라인들 및 비트 라인들은 RRAM 셀들 위의 금속 상호 접속층들에 있다. 이에 의해, 종래의 와이어 크기보다 큰 소스 라인들이 제공되고, 이는 대략 10배만큼 리셋 속도를 증가시킨다. 따라서, RRAM 트랜지스터들의 수명 및 RRAM 디바이스의 내구성이 유사한 정도로 개선된다.

Description

개선된 RRAM 신뢰성을 위한 금속 라인 커넥션, 이를 포함하는 반도체 장치, 및 이의 제조{METAL LINE CONNECTION FOR IMPROVED RRAM RELIABILITY, SEMICONDUCTOR ARRANGEMENT COMPRISING THE SAME, AND MANUFACTURE THEREOF}
우선권 주장 및 상호 참조
본 출원은 2013년 12월 27일자에 출원된 미국 가특허 출원 제61/921,148호의 우선권을 주장한다.
기술 분야
본 발명개시는 저항성 랜덤 액세스 메모리를 갖는 집적 회로 디바이스, 이와 같은 디바이스를 만드는 방법, 및 이와 같은 디바이스를 동작시키는 방법에 관한 것이다.
저항성 랜덤 액세스 메모리(resistive random access memory; RRAM)는 단순한 구조물, 낮은 동작 전압, 높은 속도, 양호한 내구성, 및 CMOS 공정 호환성을 갖는다. RRAM은 종래의 플래시 메모리에 축소형 교체를 제공하기 위한 가장 유망한 대안으로, 광 디스크 및 비휘발성 메모리 어레이와 같은 디바이스에서의 폭넓은 적용이 발견되고 있다.
RRAM 셀은 위상 변화를 겪도록 유도될 수 있는 물질층 내에 데이터를 저장한다. 위상 변화는 높은 저항 상태와 낮은 저항 상태 사이를 스위칭하기 위해 층의 일부 또는 전체 내에 유도될 수 있다. 저항 상태는 "0" 또는 "1" 중 어느 하나를 나타내는 것으로 질의 및 해석될 수 있다.
통상적인 RRAM 셀에서, 데이터 저장층은 비결정질 금속 산화물을 포함한다. 충분한 전압의 인가 시에, 금속성 브리지가 데이터 저장층에 걸쳐 형성되도록 유도되어 낮은 저항 상태를 야기한다. 금속성 브리지는 분열될 수 있고, 높은 저항 상태가 금속성 구조물의 일부 또는 전체를 녹이거나 다른 식으로 붕괴시키는 짧은 고 전류 밀도 펄스를 인가함으로써 복원된다. 데이터 저장층은 빠르게 냉각되어 낮은 저항 상태가 다시 유도될 때까지 높은 저항 상태로 남아 있다. RRAM 셀은 통상적으로 FEOL(front-end-of line) 처리 이후에 형성된다. 통상적인 설계에서, RRAM 셀의 어레이는 한 쌍의 금속 상호 접속층들 사이에 형성된다.
본 발명의 목적은 금속 라인 커넥션, 이를 포함하는 반도체 장치, 및 이의 제조 방법을 제공하는 것이다.
집적 회로 디바이스는 RRAM 셀들의 어레이, RRAM 셀들의 어레이에 대한 비트 라인들의 어레이, 및 RRAM 셀들의 어레이에 대한 소스 라인들의 어레이를 포함한다. 소스 라인들 및 비트 라인들은 RRAM 셀들 위의 금속 상호 접속층들에 있다. 이에 의해, 종래의 와이어 크기보다 큰 소스 라인들이 제공되고, 이는 대략 10배만큼 리셋 속도를 증가시킨다. 따라서, RRAM 트랜지스터들의 수명 및 RRAM 디바이스의 내구성이 유사한 정도로 개선된다.
본 발명에 따르면, 금속 라인 커넥션, 이를 포함하는 반도체 장치, 및 이의 제조 방법을 제공하는 것이 가능하다.
본 발명개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 일부 실시예들에 따라 RRAM 디바이스를 나타낸다.
도 2a 내지 도 2c는 본 발명개시의 일부 실시예들에 따라 RRAM 디바이스에 적합한 일부 예시적인 와이어 크기를 나타낸다.
도 3은 본 발명개시의 일부 실시예들 따라 RRAM 셀을 셋팅하는 방법을 나타내는 흐름도이다.
도 4는 본 발명개시의 일부 실시예들에 따라 RRAM 셀이 RRAM 셀 셋팅 프로세스를 겪을 때 RRAM 셀에 걸친 전압 및 RRAM 셀을 통한 전류를 도시하는 그래프이다.
도 5는 본 발명개시의 일부 실시예들 따라 RRAM 셀을 리셋하는 방법을 나타내는 흐름도이다.
도 6은 본 발명개시의 일부 실시예들에 따라 RRAM 셀이 RRAM 셀 리셋 프로세스를 겪을 때 RRAM 셀에 걸친 전압 및 RRAM 셀을 통한 전류를 도시하는 그래프이다.
도 7은 본 발명개시의 일부 실시예들 따라 RRAM 디바이스 제조 방법을 나타내는 흐름도이다.
도 8 내지 도 10은 본 발명개시의 일부 실시예들에 따라 RRAM 디바이스를 제조하는 다양한 중간 단계들에서의 횡단면도를 나타낸다.
도 11 내지 도 15는 본 발명개시의 일부 실시예들에 따라 RRAM 셀을 제조하는 다양한 중간 단계들에서의 횡단면도를 나타낸다.
도 16 및 도 17은 본 발명의 일부 다른 실시예들에 따라 RRAM 디바이스를 제조하는 다양한 중간 단계들에서의 횡단면도를 나타낸다.
다음의 발명개시는 제공된 주제의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 장치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 부가적인 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
집적 회로의 밀도가 증가함에 따라, 금속 상호 접속층에서 와이어의 저항-용량(resistance-capacitance; RC) 지연은 집적 회로 성능에 상당한 영향을 미치기 시작했다. 최신의 집적 회로(IC)는 알루미늄 대신에 구리를 이용하고 SiO2 대신에 로우-k(low-k) 유전체를 이용함으로써 금속 상호 접속층의 RC 지연을 감소시킨다. RC 지연은 또한 더욱 두꺼운 와이어를 이용하여 더욱 긴 커넥션을 만들도록 크기 조정함으로써 감소된다.
크기 조정은 금속 상호 접속층의 와이어 두께 및 폭을 변경함으로써 이루어진다. 기판에 가장 가까운 가장 낮은 금속 상호 접속층은 가장 얇고 가장 좁은 와이어를 갖는다. 가장 낮은 층의 와이어는 가장 큰 RC 지연을 갖고, 로컬 상호 접속을 만드는데 이용된다. 추가적인 금속 상호 접속층이 추가됨에 따라, 와이어 두께, 폭 및 분리는 점점 증가한다. 가장 높은 금속 상호 접속층은 가장 두껍고, 가장 넓고, 가장 넓게 이격된 와이어를 갖는다. 가장 위의 층은 가장 낮은 RC 지연을 갖고, 전력 및 클록 분배에 이용되며 글로벌 신호 라우팅에 이용된다.
최신의 집적 회로는 통상적으로 복잡한 상호 관계를 갖는 수천 개의 컴포넌트를 포함한다. 이러한 복잡성으로 인해, 금속 상호 접속층에서 와이어의 배치 및 라우팅은 일반적으로 전자 설계 자동화(electronic design automation; EDA)의 프로세스에서 컴퓨터에 의해 결정된다. 통상적으로, 매우 많은 수의 상이한 회로 설계가 EDA 프로그램에 제공된 기능적 사양을 충족할 수 있다. 기본 설계 제약 외에도, 성능, 전력, 신호 무결성, 신뢰성 및 수율과 같은 문제에 관련된 다양한 상이한 성능 목표가 존재한다. 제약 및 목표 기능을 평가는 다수의 가능성 및 계산적 요구 사항으로 인해, 최적 설계를 지정하는 문제는 수학적으로 아주 다루기 어렵다. 수학적 난제는 최적이 존재하지만 실현 가능한 시간 기간 내에 알아낼 수 없다는 것을 의미한다. 따라서, EDA가 최적의 해결책을 찾지만, 해결책에 대한 검색은 실제적인 제한 시간 내에 도달하도록 해결책에 대한 설계 규칙에 의해 제한되어야 한다.
RRAM 셀마다 하나의 트랜지스터를 제공하는 1T1R 아키텍처를 갖는 RRAM 디바이스의 내구성은 대개 트랜지스터의 수명에 의해 제한되는 것이 결정되었다. 트랜지스터는 리셋 동작 동안에 주로 노화된다는 것이 또한 결정되었다. 몸체 효과로 인해, 리셋 동작은 셋팅 동작보다 트랜지스터 게이트 상에 상당히 높은 전압을 요구한다. 소스 라인의 시트 저항을 감소시키는 것은 리셋 속도에 대단히 큰 증가를 제공한다는 것이 발견되었다. 예를 들어, 제 2 금속 상호 접속층(M2)에서의 와이어의 크기인 종래의 와이어 크기로부터, 제 6 금속 상호 접속층(M6)에서의 와이어의 크기로, 소스 라인을 증가시킴으로써, 리셋 동작에 요구되는 시간은 대략 10배만큼 감소될 수 있다. 결과적으로, RRAM 트랜지스터의 수명 및 RRAM 디바이스의 내구성은 대략 10배만큼 증가될 수 있다.
도 1은 본 발명개시의 일부 실시예들에 따라 집적 회로 디바이스(100)의 예시를 제공한다. 집적 회로 디바이스(100)는 반도체 기판(101) 및 기판(101) 위에 형성된 복수의 금속 상호 접속층들(131)(M1 내지 M6)을 포함한다. RRAM 셀(125)은 이러한 금속 상호 접속층들(131) 중 하나에, 이러한 금속 상호 접속층들 중 2개의 상호 접속층들 사이에, 또는 상위 층에 형성될 수 있다. 대부분의 실시예들에서, RRAM 셀(125)은 열 예산에 대한 제약을 충족시키기 위해 제 4 (M4) 금속 상호 접속층(131) 위에 형성된다. 일부 실시예들에서, RRAM 셀(125)은 도 1에 도시된 바와 같이 제 4 (M4) 상호 접속층(131)과 제 5(M5) 상호 접속층(131) 사이에 형성된다.
RRAM 셀(125)은 메모리 블록을 형성하는 RRAM 셀들(125)의 어레이의 하나이다. 메모리 블록에서 RRAM 셀(125)을 어드레싱하기 위한 비트 라인(133)이 RRAM 셀(125) 위의 금속 상호 접속층(131)에 형성된다. 도 1의 실시예에서, 비트 라인(133)은 제 5 (M5) 금속 상호 접속층(131)에 형성된다. 대부분의 실시예들에서, 비트 라인(133)은 비아(129)에 의해 RRAM 셀(125)의 상부 전극(127)에 접속된다.
RRAM 셀(125)을 선택하기 위한 스위칭 디바이스가 기판(101) 상에 형성된다. 도 1의 실시예에서, 스위칭 디바이스는 트랜지스터(105)이다. 이것은 1T1R 아키텍처를 갖는 실시예를 나타낸다. 일부 실시예들에서, 스위칭 디바이스는 다이오드이고, 아키텍처는 ID1R이다. 일부 실시예들에서, 스위칭 디바이스는 양극성 접합 트랜지스터이고, 아키텍처는 1BJT1R이다. 일부 실시예들에서, 스위칭 디바이스는 양극성 스위치이고, 아키텍처는 IS1R이다.
도 1의 실시예에서, 트랜지스터(105)는 분리 영역(103)에 의해 분리된 트랜지스터들(105)의 어레이의 하나이다. 트랜지스터(105)는 소스 영역(107), 드레인 영역(113), 게이트(111), 및 게이트 유전체(109)를 포함한다. 드레인 영역(113)은 콘택 플러그(115), 제 1 내지 제 4 (M1 내지 M4) 금속 상호 접속층들(131)에 형성된 비아들(119), 및 이러한 금속 상호 접속층들(131) 사이에 형성된 비아들(117)을 통해 RRAM 셀(125)의 하부 전극(123)에 접속된다. 트랜지스터(105)를 스위칭하기 위한 워드 라인(135)이 제 3 (M3) 금속 상호 접속층(131)에 형성된다.
소스 라인(137)이 RRAM 셀(125)을 리셋하기 위해 전류 펄스를 공급한다. 디바이스(100)에서, 소스 라인(137)은 콘택 플러그(145), 제 1 내지 제 5 (M1 내지 M5) 금속 상호 접속층들(131)에 형성된 비아들(143), 및 이러한 금속 상호 접속층들(131) 사이에 형성된 비아들(141)을 통해 소스 영역(107)에 접속된다. 종래의 설계 규칙에 의해, 소스 라인(137)은 제 2 (M2) 금속 상호 접속층(131)에 위치하고, 비트 라인(133)보다 낮은 단면적을 갖는다. 본 발명개시의 일부 실시예들에 따라, 소스 라인(137)은 비트 라인(133)의 단면적보다 크거나 같은 단면적을 갖는다. 대부분의 실시예들에서, 소스 라인(137)은 비트 라인(133)의 단면적보다 큰 단면적을 갖는다. 대부분의 실시예들에서, 소스 라인(137)은 RRAM 셀(125) 위의 금속 상호 접속층(131)에 형성된다. 대부분의 실시예들에서, 소스 라인(137)은 비트 라인(133)이 형성된 금속 상호 접속층(131) 위의 금속 상호 접속층(131)에 형성된다. 도 1의 실시예에서, 소스 라인(137)은 제 6 (M6) 금속 상호 접속층(131)에 형성된다.
대부분의 실시예들에서, 금속 상호 접속층(131)은 크기 조정된 장치에 있다. 크기 조정된 장치에서, 각각의 금속 상호 접속층(131) 내의 전도성 라인의 평균, 최빈, 또는 최대 단면적은 기판(101) 위에서 높이가 증가함에 따라 증가한다. 전도성 라인 폭은 일반적으로 금속 상호 접속층(131) 내에서 균일하고, 이에 의해 대부분의 실시예들에서, 특정한 금속 상호 접속층(131) 내의 전도성 라인에 대한 평균, 최빈, 또는 최대 단면적은 대략 모두 동일하다.
일부 실시예들에서, 일부 인접한 금속 상호 접속층들(131)의 전도성 라인의 평균, 최빈, 또는 최대 단면적은 동일할 수 있다. 대부분의 실시예들에서, 일부 금속 상호 접속층들(131)의 전도성 라인의 평균, 최빈, 또는 최대 단면적은 다른 금속 상호 접속층(들131)의 것보다 크고, 평균, 최빈, 또는 최대 단면적에 대해 더욱 큰 값을 갖는 금속 상호 접속층(131)은 작은 값을 갖는 금속 상호 접속층 위에 있다. 일부 실시예들에서, 전도성 라인은 횡단면도에서 대략 직사각형이어서, 이에 의해 단면적은 두께 및 폭의 곱이다. 두께는 기판(101)에 수직인, 또는 실질적으로 수직인 치수를 나타낸다. 폭은 기판(101)에 평행한, 또는 실질적으로 평행한 치수를 나타내고, 일부 실시예들에서, 길이는 전도성 라인으로 언급되는 구조물에서 폭보다 훨씬 크다는 점에서, 폭은 길이와 구별된다. 단면적의 증가는 폭의 증가, 두께의 증가, 또는 이들 양자 모두의 증가를 통해 실현될 수 있다. 대부분의 실시예들에서, 시트 저항은 대략 단면적에 반비례한다.
도 2a 내지 도 2c는 본 발명개시의 일부 실시예들에 따라 전도성 라인(153, 155, 및 157)을 나타낸다. 전도성 라인(153, 155, 및 157)은 각각 폭(153W, 155W, 및 157W) 및 두께(153T, 155T, 및 157T)를 갖는다. 일부 실시예들에서, 전도성 라인(153)은 제 2 (M2) 금속 상호 접속층(131)에 형성된다. 종래 기술의 EDA 프로그램은 M2에 소스 라인을 배치할 것으로 예상된다. 일부 실시예들에서, 전도성 라인(153)은 제 3 (M3) 금속 상호 접속층(131)에 형성된다. 일부 실시예들에서, 전도성 라인(153)은 워드 라인(word line; WL)(135)이다. 일부 실시예들에서, 전도성 라인(155)은 제 5 (M5) 금속 상호 접속층(131)에 형성된다. 일부 실시예들에서, 전도성 라인(155)은 비트 라인(bit line; BL)(133)이다. 일부 실시예들에서, 전도성 라인(157)은 제 6 (M6) 금속 상호 접속층(131)에 형성된다. 일부 실시예들에서, 전도성 라인(157)은 소스 라인(source line; SL)(137)이다. 다음 표는 본 발명개시의 일부 실시예들에 따라 이러한 전도성 라인들의 상대 치수 및 단면적에 대한 범위를 제공한다.
비교 레벨 비교 라인 비교 치수 비율 범위
M5 대 M2 BL 대 WL 두께 1.4 내지 2.5
M5 대 M2 BL 대 WL 폭 1.5 내지 3.0
M5 대 M2 BL 대 WL 단면적 2.0 내지 6.0
M6 대 M5 SL 대 BL 두께 1.1 내지 1.4
M6 대 M5 SL 대 BL 폭 1.0 내지 1.3
M6 대 M5 SL 대 BL 단면적 1.1 내지 1.8
M6 대 M2 SL 대 WL 두께 1.5 내지 3.0
M6 대 M2 SL 대 WL 폭 1.5 내지 4.0
M6 대 M2 SL 대 WL 단면적 2.2 내지 10.0
본 발명개시의 일부 실시예들에 따라, 제 4 (M4) 금속 상호 접속층(131) 위에 소스 라인(137)의 배치는, 종래 설계 규칙에 따라 구성되거나 배치되는 소스 라인(137)의 단면적 및 시트 저항과 비교하면, 2개 이상의 요인에 의해 그 단면적을 증가시키고 그 시트 저항을 감소시킨다. 일부 실시예들에서, 소스 라인(137)의 단면적은 비트 라인(133)의 단면적과 동일하다. 대부분의 실시예들에서, 소스 라인(137)의 단면적은 비트 라인(133)의 단면적보다 크다. 일부 실시예들에서, 비트 라인(133) 및 RRAM 셀(125)은 소스 라인(137) 및 워드 라인(135)을 포함하는 금속 상호 접속층들(131) 사이에 위치하는 층들에 위치하거나 형성된다. 대부분의 실시예들에서, 워드 라인(135)은 비트 라인(133) 및 RRAM 셀(125) 밑에 위치한다.
비트 라인(133), 워드 라인(135) 및 소스 라인(137)은 RRAM 셀(125)을 셋팅 및 리셋하는데 이용된다. 도 3은 RRAM 셀(125)을 세팅하기 위한 프로세스(300)의 예를 제공한다. 프로세스(300)는 통상적으로 접지인 기준 전압으로 소스 라인(137)을 세팅하는 액션(301), 트랜지스터(105)를 턴온시키기 위해 충분한 바이어스로 워드 라인(135)을 세팅하는 액션(303), 및 도 4에 도시된 바와 같이 전압-전류 사이클을 제공하기 위해 비트 라인(133)을 펄싱하는 액션(305)을 포함한다. 대부분의 실시예들에서, 1.4 V의 바이어스는 셋팅 동작(300) 동안 트랜지스터(105)를 턴온시키기에 충분하다.
도 5는 RRAM 셀(125)을 리세하기 위한 프로세스(310)의 예를 제공한다. 프로세스(310)는 통상적으로 접지인 기준 전압으로 비트 라인(133)을 세팅하는 액션(311), 트랜지스터(105)를 턴온시키기 위해 충분한 바이어스로 워드 라인(135)을 세팅하는 액션(313), 및 도 6에 도시된 바와 같이 전압-전류 사이클을 제공하기 위해 소스 라인(137)을 펄싱하는 액션(315)을 포함한다. 대부분의 실시예들에서, 2 V이상, 예컨대, 2.4 V의 바이어스가 리셋 동작(310)동안 트랜지스터(105)를 턴온시키기 위해 요구된다. 도 4 및 도 6에 도시된 바와 같이, 리셋 동작(310)은 셋팅 동작(300)보다 높은 진폭 펄스를 요구한다. 도시된 전압은 셀(125)에 걸친 전압이다. 액션(303 및 313)은 다소 높은 전압으로 비트 라인(133) 또는 소스 라인(137)을 펄싱하여 이러한 라인들의 기생 저항을 극복한다. 비트 라인(133)보다 낮은 시트 저항을 소스 라인(137)에 제공하는 것은, 셋팅 동작 및 리셋 동작의 펄스 요구 사항을 거의 동일하게 만든다.
도 7은 RRAM 셀(125)을 형성하는 프로세스(200)의 흐름도를 제공하고, 이는 본 발명개시의 다른 실시에에 따른 예이다. 프로세스(200)는 본 발명개시의 일부 실시예들에 따라 RRAM 디바이스(100)를 형성할 수 있다. 도 8 내지 도 10, 및 도 16 및 도 17은 본 발명개시의 일부 실시예들에 따라, 이의 중간 제조 단계에서의 RRAM 디바이스(100)를 나타낸다. 도 11 내지 도 15는 본 발명개시의 일부 실시예들에 따라, 도 16에서 식별된 영역(126) 내에 구조물 및 RRAM 셀(125)을 형성하는 다양한 단계들의 횡단면도를 나타낸다.
프로세스(200)는 FEOL(front-end-of-line) 처리(210)로 시작한다. FEOL 처리(210)는 RRAM 셀(125)을 선택하기 위해 스위칭 디바이스를 형성하는 액션을 포함할 수 있다. 도 7의 예에서, FEOL 처리(210)는 기판(101)에 분리 영역(103)을 형성하는 액션(211), 기판(101) 상에 트랜지스터(105)를 형성하는 액션(213), 트랜지스터(105)의 소스 영역(107) 및 드레인 영역(113)을 살리시드하는 액션(215), 및 소스 콘택(145) 및 드레인 콘택(115)을 형성하는 액션(217)을 포함한다. 도 8은 FEOL 처리(210) 바로 다음의 디바이스(100)를 나타낸다.
프로세스(200)는 디바이스(100)에 도 9에 도시된 바와 같은 제 1 내지 제 4 (M1 내지 M4) 금속 상호 접속층들(131)을 형성하는 액션(220)으로 계속된다. 액션(220)은 워드 라인(135)을 형성하는 액션(221)을 포함한다. 대부분의 실시예들에서, 워드 라인(135)은 제 1 (M3) 내지 제 3 (M3) 금속 상호 접속층들(131) 중 하나에 형성된다. 일부 실시예들에서, 워드 라인(135)은 도 9에 도시된 바와 같이 제 3 (M3) 금속 상호 접속층(131)에 형성된다.
금속 상호 접속층(131)은 유전체(139)의 매트릭스에 전도성 라인 및 비아를 포함한다. 전도성 라인 및 비아는 임의의 전도성 물질로 형성될 수 있다. 일부 실시예들에서, 전도성 물질은 제 1 (M1) 금속 상호 접속층 위의 모든 금속 상호 접속층에 대해 구리일 수 있다. 유전체(139)는 임의의 적합한 유전체일 수 있고, 상이한 유전체들의 다수의 층들을 포함할 수 있다. 대부분의 실시예들에서, 유전체(139)는 로우-k 유전체이다. 일부 실시예들에서, 유전체(139)는 익스트림 로우-k 유전체이다. 익스트림 로우-k 유전체는 대략 2.1 이하의 유전 상수를 갖는 물질이다. 익스트림 로우-k 유전체는 일반적으로 20 % 이상의 공동(구멍 또는 에어 갭)을 갖는 낮은 유전체 물질로 형성된다. 대부분의 실시예들에서, 유전체 에칭 정지층(121)이 제 1 (M1) 내지 제 4 (M4) 금속 상호 접속층들(131) 각각 위에 형성된다. 대부분의 실시예들에서, 금속 상호 접속층(131)은 다마신 공정 또는 이중 다마신 공정으로 형성된다.
프로세스(200)는 RRAM 셀(125)을 형성하는 일련의 액션들(230)로 계속된다. 이러한 액션들 중 제 1 액션은 홀(124)을 형성하는 것이고, 이러한 홀을 통해 RRAM 셀(125)은 도 10 및 도 11에 도시된 바와 같이, 밑에 있는 금속 상호 접속층(131)의 비아(119)와의 접촉을 형성할 수 있다. 홀(124)은 도면들에 도시된 바와 같이, 유전체(139)를 통해 또는 단지 에칭 정지층(121)을 통해 형성될 수 있다.
일련의 액션들(230)은 RRAM 스택(160)을 형성하는 액션(233)으로 계속되고, RRAM 스택(160)에서 RRAM 셀(125)이 형성된다. 일부 실시예들에서, 액션(233) 전에, 홀(124)은 하부 전극 비아를 만들기 위해 전도성 물질로 충전된다. 다른 실시예들에서, RRAM 스택(160)은 홀(124) 위에 형성되어 도 12에 도시된 바와 같이 홀(124)을 충전한다. 대부분의 실시예들에서, RRAM 스택(160)은 도 12에 도시된 바와 같이, 확산 장벽층(161), 하부 전극층(163), RRAM 유전체층(165), 캡핑층(167), 및 상부 전극층(169)을 포함한다. 이러한 층들의 순서는 비트 라인(133)이 상부 전극층(169)에 결합되는 경우에 대한 것이다. 캡핑층(167)이 포함되는 경우, 비트 라인은 캡핑층(167)과 같은 측면의 RRAM 유전체층(165)에 결합되는 어드레싱 라인으로 식별될 수 있다.
확산 장벽층(161)은 선택적 층이다. 이것은 비아(119)와 같은 하부 콘택으로부터의 물질에 의한 하부 전극층(163)의 오염을 방지하기 위해 포함될 수 있다. 확산 장벽층(161)이 포함되는 일부 실시예들에서, 하부 콘택은 구리이고, 하부 전극(163)은 구리에 의한 오염에 민감한 물질이다. 이러한 실시예들 중 일부에서, 하부 전극층(163)은 TiN이다. 확산 장벽층(161)은 임의의 적합한 조성을 가질 수 있고, 임의의 적합한 프로세스로 형성될 수 있다. 대부분의 실시예들에서, 확산 장벽층(161)은 Al, Mn, Co, Ti, Ta, W, Ni, Sn, Mg로 구성된 그룹으로부터 선택된 금속의 전도성 산화물, 질화물, 또는 산화질화물이다. 일부 실시예들에서, 확산 장벽층(161)은 TaN이다. 확산 장벽층(161)은 임의의 적합한 두께를 가질 수 있다. 적합한 두께는 과도한 저항을 일으킬 정도로 크지 않으면서 효과적인 확산 장벽을 제공하기에 충분히 크다. 대부분의 실시예들에서, 확산 장벽층(161)의 두께는 20 Å 내지 300 Å의 범위에 있다. 일부 실시예들에서, 확산 장벽층(161)의 두께는 100 Å 내지 300 Å의 범위에 있고, 예를 들어, 200 Å이다.
하부 전극층(163)은 임의의 적합한 조성을 가질 수 있고, 임의의 적합한 프로세스로 형성될 수 있다. 적합한 조성의 예에는, 제한 없이, 금속, 금속 질화물, 및 도핑된 폴리실리콘을 포함한다. 일부 실시예들에서, 하부 전극층(163)은 금속이다. 금속은, 예를 들어, Al, Ti, Ta, Au, Pt, W, Ni, Ir, 또는 Cu일 수 있다. 일부 실시예들에서, 하부 전극층(163)은 금속 질화물이다. 금속 질화물은, 예를 들어, TaN일 수 있다. 일부 실시예들에서, 하부 전극층(163)은 도핑된 폴리실리콘이다. 도핑된 폴리실리콘은 p+ 도핑된 폴리실리콘 또는 n+ 도핑된 폴리실리콘 중 어느 하나일 수 있다. 대부분의 실시예들에서, 하부 전극층(163)의 두께는 20 Å 내지 200 Å의 범위에 있다. 일부 실시예들에서, 하부 전극층(163)의 두께는 50 Å 내지 150 Å의 범위에 있고, 예를 들어, 100 Å이다.
RRAM 유전체(165)는 RRAM 셀의 데이터 저장층에 적합한 임의의 물질일 수 있다. RRAM 셀의 데이터 저장층에 적합한 물질은 높은 저항 상태와 낮은 저항 상태 사이에서 가역적 위상 변화를 겪도록 유도될 수 있는 물질이다. 일부 실시예들에서, 위상 변화는 비결정질 상태와 금속성 상태 사이이다. 위상 변화는 화학적 조성의 변화와 연관되거나 이러한 변화에 동반될 수 있다. 예를 들어, 비결정질 금속 산화물은 금속성 상태로 위상 변화를 겪을 때 산소를 잃을 수 있다. 이 산소는 비결정질 상태로 남아 있는 RRAM 유전체(165)의 일부분에 또는 인접한 층에 저장될 수 있다. 유전체로서 설명되었지만, 오직 낮은 저항 상태만이 유전체에 있어야 한다. 대부분의 실시예들에서, RRAM 유전체(165)는 낮은 저항 상태 동안 하이-k 유전체이다. 일부 실시예들에서, RRAM 유전체(165)는 전이 금속 산화물이다. RRAM 유전체(165)에 적합할 수 있는 물질들의 예에는, NiOX, TayOX, TiOX, HfOX, TayOX, WOX, ZrOX, AlyOX, 및 SrTiOX를 포함한다. 대부분의 실시예들에서, RRAM 유전체(165)의 두께는 20 Å 내지 100 Å의 범위에 있다. 일부 실시예들에서, RRAM 유전체(165)의 두께는 30 Å 내지 70 Å의 범위에 있고, 예를 들어, 50 Å이다.
캡핑층(167)은 선택적이다. 일부 실시예들에서, 캡핑층(167)은 RRAM 유전체(165) 내의 위상 변화를 용이하게 하는 산소 저장 기능을 제공한다. 일부 실시예들에서, 캡핑층(167)은 산소 농도가 비교적 낮은 금속 산화물 또는 금속이다. 캡핑층(167)에 적합할 수 있는 금속의 예에는, Ti, Hf, Pt 및 Al을 포함한다. 캡핑층(167)에 적합할 수 있는 금속 산화물의 예에는, TiOX, HfOX, ZrOX, GeOX, CeOX을 포함한다. 캡핑층(167)은 임의의 적합한 두께를 가질 수 있다. 대부분의 실시예들에서, 캡핑층(167)의 두께는 20 Å 내지 100 Å의 범위에 있다. 일부 실시예들에서, 캡핑층(167)의 두께는 30 Å 내지 70 Å의 범위에 있고, 예를 들어, 50 Å이다. 캡핑층(167)이 제공되는 경우, 캡핑층(167)은 비트 라인(133)이 접속되는 측과 같은 측의 RRAM 유전체(165) 상에 있다.
상부 전극층(169)은 하부 전극층(163)에 적합한 것으로 식별된 조성들 중 임의의 조성을 가질 수 있다. 상부 전극층(169)은 임의의 적합한 두께를 가질 수 있다. 대부분의 실시예들에서, 상부 전극층(169)은 100 Å 내지 400 Å의 범위의 두께를 갖는다. 통상적인 실시예들에서, 상부 전극층(169)은 150 Å 내지 300 Å의 범위의 두께를 갖고, 예를 들어, 250 Å의 두께를 갖는다.
RRAM 셀(125)을 형성하는 일련의 액션들(230)은, 도 13에 도시된 바와 같이, 상부 전극층(169)을 패턴화하는 액션(235), 및 스페이서(171)를 형성하는 액션(237)으로 계속될 수 있다. 대부분의 실시예들에서, 상부 전극층(169)을 패턴화하는 액션(235)은, 캡핑층(167)을 관통하여 계속되는 에칭을 포함한다. 대부분의 실시예들에서, RRAM 유전체(165)는 상부 전극층(169)을 패턴화하는 것에 에칭 정지를 제공한다. 스페이서(171)를 형성하는 액션(237)은 스페이서(171)를 형성하기 위해, 스페이서 물질층을 퇴적하는 것과, 에칭하는 것을 포함한다. 스페이서(171)는 임의의 적합한 스페이서 물질로 형성될 수 있다. 스페이서(171)에 적합한 물질의 예에는, 제한 없이, SiN, SiON 및 SiO2를 포함한다.
일련의 액션들(230)은 액션(239)으로 계속되고, 액션(239)은 도 14에 도시된 바와 같은 구조물을 형성하기 위해 하부 전극층(163)을 패턴화하는 것이다. 도 14에 도시된 바와 같이, 하부 전극층(163)의 패턴화는 캡핑층(161)의 패턴화를 포함할 수 있다.
프로세스(200)는 도 15 및 도 16에 도시된 바와 같은 구조물을 형성하기 위해 상부 전극 비아(129)를 형성하는 액션(240)으로 계속된다. 대부분의 실시예들에서, 상부 전극 비아(129)를 형성하는 것은, 유전체층(139)을 형성하는 것, 상부 전극 비아(129)를 위해 유전체층(139)을 통해 홀을 패턴화하는 것, 및 도 15 및 도 16에 도시된 바와 같은 상부 전극 비아(129)를 형성하기 위해 금속으로 홀을 충전하는 것을 포함한다.
프로세스(200)는 도 17에 도시된 바와 같은 구조물을 형성하기 위해 제 5 (M5) 금속 상호 접속층(131)을 형성하는 액션(250)으로 계속된다. 이 예에서, 제 5 (M5) 금속 상호 접속층(131)을 형성하는 것은, 비트 라인(133)을 형성하는 액션(251)을 포함한다. 프로세스(200)의 이 순서는 RRAM 셀(125) 위에 비트 라인(133)을 배치한다.
프로세스(200)는 도 1에 도시된 바와 같은 구조물을 형성하기 위해 제 6 (M6) 금속 상호 접속층(131)을 형성하는 액션(260)으로 계속된다. 이 예에서, 제 6 (M6) 금속 상호 접속층(131)을 형성하는 것은, 소스 라인(137)을 형성하는 액션(261)을 포함한다. 프로세스(200)의 이 순서는 RRAM 셀(125) 위에 그리고 비트 라인(133) 위에 소스 라인(137)을 배치한다. 금속 상호 접속층(131)의 종래의 스케일링으로, 이것은 RRAM 셀(125) 이전에 형성된 소스 라인의 단면적보다 크고, 비트 라인(133)의 단면적보다 큰 소스 라인(137)의 단면적을 만든다.
본 발명개시의 일 실시예는 집적 회로 디바이스로서, 집적 회로 디바이스는 RRAM 셀들의 어레이, 어레이의 RRAM 셀들에 접속된 비트 라인들의 어레이, 및 어레이의 RRAM 셀들을 위한 소스 라인들의 어레이를 포함한다. 소스 라인들 및 비트 라인들은 RRAM 셀들을 셋팅 및 리셋하기 위해 전류를 운반하도록 구성된다. 소스 라인들은 비트 라인들보다 큰 단면적을 갖는다.
본 발명개시의 다른 실시예는 집적 회로 디바이스로서, 집적 회로 디바이스는 반도체 기판, 반도체 기판 위에 형성된 복수의 금속 상호 접속층들, 복수의 금속 상호 접속층들 중 2개의 금속 상호 접속층들 사이에 위치하는 RRAM 셀, RRAM 셀에 결합된 비트 라이, 및 RRAM 셀에 선택적으로 결합되도록 구성된 소스 라인을 포함한다. 소스 라인 및 비트 라인 양자 모두는 반도체 기판 위에서 RRAM 셀보다 더욱 높은 금속 상호 접속층에 위치한다.
본 발명개시의 다른 실시예는 RRAM 셀을 리셋하는 방법이다. 방법은, RRAM 셀의 상부 전극을 비트 라인에 결합하는 단계, RRAM 셀의 하부 전극을 비트 라인보다 낮은 시트 저항을 갖는 소스 라인에 결합하는 단계, 및 RRAM 셀을 통해 전류 펄스를 보내기 위해 소스 라인의 전압을 구동하는 단계를 포함한다. 전류 펄스는 RRAM 셀을 리셋한다.
본 발명개시의 다른 실시예는 RRAM 셀을 갖는 집적 회로 디바이스를 작동하는 방법이다. RRAM 셀은 상부 전극 및 하부 전극 및 높은 저항 상태 및 낮은 저항 상태를 갖는다. 방법은 RRAM 셀을 높은 저항 상태로 셋팅하는 단계, 및 RRAM 셀을 낮은 저항 상태로 리셋하는 단계를 포함한다. RRAM 셀을 낮은 저항 상태로 리셋하는 단계는, RRAM 셀의 하부 전극을 소스 라인을 통해 소스 전위에 접속시키고, RRAM 셀의 상부 전극을 비트 라인을 통해 기준 전위에 접속시키는 단계를 포함한다. 소스 라인은 비트 라인보다 큰 단면적을 갖는다.
본 발명개시의 다른 실시예는 집적 회로 디바이스를 제조하는 방법이다. 방법은 FEOL(front-end-of-line) 처리를 통해 반도체 기판을 놓는 단계, 기판 위에 제 1 세트의 금속 상호 접속층들을 형성하는 단계, 제 1 세트의 금속 상호 접속층들 위에 RRAM 셀을 형성하는 단계, 및 제 1 세트의 금속 상호 접속층들 및 RRAM 셀 위에 제 2 세트의 금속 상호 접속층들을 형성하는 단계를 포함한다. 제 2 세트의 금속 상호 접속층들을 형성하는 단계는, RRAM 셀을 셋팅 및 리셋하기 위해 비트 라인 및 소스 라인을 형성하는 단계를 포함한다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조물 및 다른 프로세스를 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 집적 회로 디바이스에 있어서,
    RRAM 셀들의 어레이;
    상기 어레이의 상기 RRAM 셀들에 접속된 비트 라인들의 어레이 - 상기 비트 라인들 각각은 제 1 단면적을 가짐 - ; 및
    상기 어레이의 상기 RRAM 셀들을 위한 소스 라인들의 어레이 - 상기 소스 라인들 각각은 제 2 단면적을 가짐 - 를 포함하고,
    상기 제 2 단면적은 상기 제 1 단면적보다 크며;
    상기 소스 라인들 및 상기 비트 라인들은 상기 RRAM 셀들을 셋팅 및 리셋하기 위해 전류를 운반하도록 구성되고;
    상기 소스 라인들 각각은 상기 비트 라인들 각각보다 작은 시트 저항을 갖는 것인, 집적 회로 디바이스.
  2. 제 1 항에 있어서,
    상기 RRAM 셀들과 일대일 대응하는 트랜지스터들의 어레이 - 상기 트랜지스터들은 소스 영역들, 드레인 영역들, 및 게이트 전극들을 포함함 - 를 더 포함하고,
    상기 소스 영역들은 상기 소스 라인들에 접속되며;
    상기 드레인 영역들은 상기 RRAM 셀들에 접속되는 것인, 집적 회로 디바이스.
  3. 제 2 항에 있어서,
    상기 RRAM 셀들을 어드레싱하도록 구성된 워드 라인들의 어레이를 더 포함하고,
    상기 워드 라인들은 상기 게이트 전극들에 접속되는 것인, 집적 회로 디바이스.
  4. 제 3 항에 있어서,
    기판; 및
    상기 기판 위의 다양한 높이에 있는 복수의 금속 상호 접속층들을 더 포함하고,
    상기 RRAM 셀들의 어레이는 상기 금속 상호 접속층들 중 2개의 금속 상호 접속층들 사이에 위치하고;
    상기 소스 라인들은 상기 RRAM 셀들의 어레이보다 상기 기판 위에서 더 높이 있는 금속 상호 접속층 내에 위치하고;
    상기 비트 라인들은 상기 RRAM 셀들의 어레이보다 상기 기판 위에서 더 높이 있는 금속 상호 접속층 내에 위치하며;
    상기 워드 라인들은 상기 RRAM 셀들의 어레이만큼 상기 기판 위에서 높지 않은 금속 상호 접속층 내에 위치하는 것인, 집적 회로 디바이스.
  5. 제 1 항에 있어서,
    기판; 및
    상기 기판 위의 다양한 높이에 있는 복수의 금속 상호 접속층들을 더 포함하고,
    상기 RRAM 셀들의 어레이는 상기 금속 상호 접속층들 중 2개의 금속 상호 접속층들 사이에 위치하고;
    상기 소스 라인들은 상기 RRAM 셀들의 어레이보다 상기 기판 위에서 더 높이 있는 금속 상호 접속층 내에 위치하는 것인, 집적 회로 디바이스.
  6. 제 1 항에 있어서,
    표면을 갖는 기판; 및
    상기 기판 표면 위의 복수의 금속 상호 접속층들을 더 포함하고,
    상기 RRAM 셀들의 어레이는 상기 금속 상호 접속층들 중 2개의 금속 상호 접속층들 사이에 위치하고;
    상기 RRAM 셀들은 상부 전극들, 하부 전극들, 및 상기 상부 전극들과 상기 하부 전극들 사이의 RRAM 유전체층들을 포함하고;
    상기 비트 라인들은 상기 상부 전극들에 접속되고;
    상기 하부 전극들은 상기 기판 표면 상의 제 1 콘택들에 접속되며;
    상기 소스 라인들은 상기 기판 표면 상의 제 2 콘택들에 접속되는 것인, 집적 회로 디바이스.
  7. 상부 전극 및 하부 전극을 갖는 RRAM 셀을 리셋하는 방법에 있어서,
    상기 상부 전극을 비트 라인에 결합하는 단계;
    상기 하부 전극을 상기 비트 라인보다 큰 단면적을 갖는 소스 라인에 결합하는 단계; 및
    상기 RRAM 셀을 통해 전류 펄스를 보내기 위해 상기 소스 라인의 전압을 구동하는 단계를 포함하고,
    상기 전류 펄스는 상기 RRAM 셀을 리셋하고,
    상기 소스 라인은 상기 비트 라인보다 작은 시트 저항을 갖는 것인, RRAM 셀을 리셋하는 방법.
  8. 제 7 항에 있어서,
    상기 하부 전극은 게이트를 갖는 트랜지스터를 통해 상기 소스 라인에 결합되고;
    상기 하부 전극을 소스 라인에 결합하는 단계는, 상기 게이트의 전압을 구동하는 단계를 포함하는 것인, RRAM 셀을 리셋하는 방법.
  9. 집적 회로 디바이스를 제조하는 방법에 있어서,
    FEOL(front-end-of-line) 처리를 통해 반도체 기판을 놓는 단계;
    상기 반도체 기판 위에 제 1 세트의 금속 상호 접속층들을 형성하는 단계;
    상기 제 1 세트의 금속 상호 접속층들 위에 RRAM 셀을 형성하는 단계; 및
    상기 제 1 세트의 금속 상호 접속층들 및 상기 RRAM 셀 위에 제 2 세트의 금속 상호 접속층들을 형성하는 단계를 포함하고,
    상기 제 2 세트의 금속 상호 접속층들을 형성하는 단계는, 상기 RRAM 셀을 셋팅 및 리셋하기 위해 비트 라인 및 소스 라인을 형성하는 단계를 포함하고,
    상기 소스 라인의 단면적은 상기 비트 라인의 단면적보다 크고,
    상기 소스 라인은 상기 비트 라인보다 작은 시트 저항을 갖는 것인, 집적 회로 디바이스를 제조하는 방법.
  10. 제 9 항에 있어서, 상기 제 1 세트의 금속 상호 접속층들 중의 금속 상호 접속층은 소스 라인들이 형성되는 금속 상호 접속층들보다 낮은 두께를 갖는 것인, 집적 회로 디바이스를 제조하는 방법.
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