TW202114160A - 具有更小面積的非揮發性記憶體裝置 - Google Patents

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黃家恩
楊耀仁
王奕
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Abstract

本發明一些實施例揭露一種記憶體裝置，其包含：一基板；一半導體鰭片，其在該基板上方且在一第一方向上延伸；及一第一閘極電極及一第二閘極電極，其等在該基板上方且在一第二方向上延伸。該半導體鰭片延伸通過該第二閘極電極且在該第一閘極電極上終止。該記憶體裝置進一步包含在該第一閘極電極上方且電耦合至該第一閘極電極之一第一導電通路。

Description

具有更小面積的非揮發性記憶體裝置
本發明實施例係有關具有更小面積的非揮發性記憶體裝置。
非揮發性記憶體裝置係用於在現代積體電路中儲存資料且在各種電子裝置中找到廣泛應用。單次可程式化(OTP)記憶體係可經一次程式化以儲存隨後不會改變之資訊之一種非揮發性記憶體類型。現代記憶體製造商已採用金屬氧化物半導體(MOS)技術來實施OTP記憶體，該等MOS技術提供與製造於相同晶片上之其他邏輯電路之高度整合。隨著技術演進，鑑於半導體裝置之更小尺寸及提供更大功能性之電路之數目增加，製造半導體裝置變得更加複雜。在對現有OTP記憶體技術的多年開發之後，仍存在不令人滿意之方面，諸如功率要求及佔用面積之最小化。因此，期望製造一種具有更緊湊結構之高效能非揮發性記憶體(諸如OTP記憶體)。
本發明的實施例係關於一種記憶體裝置，其包括：一基板；一半導體鰭片，其在該基板上方且在一第一方向上延伸；一第一閘極電極及一第二閘極電極，其等在該基板上方且在一第二方向上延伸，該半導體鰭片延伸通過該第二閘極電極且在該第一閘極電極上終止；及一第一導電通路，其在該第一閘極電極上方且電耦合至該第一閘極電極。
本發明的實施例係關於一種記憶體裝置，其包括：一基板；一半導體鰭片，其在該基板上方，該半導體鰭片包括一第一側及與該第一側相對之一第二側；一第一閘極電極、一第二閘極電極、一第三閘極電極及一第四閘極電極，其等在該基板上方且與該半導體鰭片相交，該第二閘極電極及該第三閘極電極在該第一側與該第二側之間，且該第一閘極電極及該第四閘極電極分別與該第一側及該第二側重疊；一第一導電通路，其在該第一閘極電極上方且電耦合至該第一閘極電極；及一第二導電通路，其在該第四閘極電極上方且電耦合至該第四閘極電極。
本發明的實施例係關於一種形成一記憶體裝置之方法，其包括：形成位於一基板上方且在一第一方向上延伸之一半導體鰭片；形成位於該基板上方且在一第二方向上延伸之一第一閘極電極及一第二閘極電極，該半導體鰭片延伸通過該第二閘極電極且在該第一閘極電極上終止；及在該第一閘極電極上方沉積一第一導電通路且將該第一導電通路電耦合至該第一閘極電極。
在以下詳細描述中，闡述諸多特定細節以便提供本揭露之透徹理解。然而，熟習此項技術者應理解，可在不具有此等特定細節之情況下實踐本揭露。在其他例項中，未詳細描述熟知方法、程序、組件及電路以免模糊本揭露。
此外，本揭露提供用於實施所提供標的物之不同特徵之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅供例示且不旨在限制。例如，在下列描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間，使得該第一構件與該第二構件可不直接接觸之實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的，且本身不指定所論述之各項實施例及/或組態之間的一關係。
此外，為便於描述，可在本文中使用諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語來描述一個元件或構件與另一(些)元件或構件之關係，如圖中所繪示。空間相對術語旨在涵蓋除在圖中描繪之定向以外之使用或操作中之裝置之不同定向。設備可以其他方式定向(旋轉90度或按其他定向)且本文中使用之空間相對描述符同樣可相應地解釋。
儘管闡述本揭露之寬廣範疇之數字範圍及參數係近似值，然特定實例中所闡述之數值係儘可能精確地報告。然而，任何數值本質上含有必然由各自測試量測中通常發現之偏差所引起之特定誤差。又，如本文中所使用，術語「大約」、「實質」或「實質上」一般意謂在一給定值或範圍之10%、5%、1%或0.5%內。替代性地，在由一般技術者考量時術語「大約」、「實質」或「實質上」意謂在平均值之一可接受標準誤差內。除了在操作/工作實例中，或除非另有明確指定，否則所有數字範圍、量、值及百分比(諸如用於本文中所揭露之材料數量、持續時間、溫度、操作條件、量之比率及其類似者之該等數字範圍、量、值及百分比)應理解為在所有例項中藉由術語「大約」、「實質」或「實質上」修改。因此，除非有相反說明，否則本揭露及隨附發明申請專利範圍中所闡述之數字參數係可視需要改變之近似值。起碼，各數字參數應至少鑒於所報告之有效數字之數目及藉由應用普通捨入技術而理解。範圍在本文中可表示為自一端點至另一端點或介於兩個端點之間。除非另有指定，否則本文中所揭露之所有範圍包含端點。
本揭露論述以單次可程式化(OTP)非揮發性記憶體之一結構及一形成方法。所提出之OTP記憶體結構係關於將一虛設OD邊緣上多邊形(PODE)閘極電極組態為記憶體之一位元胞中之一功能程式化電晶體。換言之，該PODE閘極電極具有雙重功能，即保護主動區之邊緣附近之功能電晶體，同時充當用於各自位元胞之一程式化電晶體。因此，歸因於減小一個程式化電晶體而顯著減小所提出之記憶體陣列之位元胞面積，同時維持PODE閘極電極附近之功能電晶體之效能。
圖1係繪示根據一些實施例之一記憶體陣列10之一示意圖。記憶體陣列10係一非揮發性記憶體類型，諸如一OTP記憶體；然而，其他類型之非揮發性記憶體亦可行。記憶體陣列10係藉由配置成列及行之一位元胞陣列構成。在所描繪之實施例中，記憶體陣列10包含兩列及兩行位元胞。一第一列100包含一第一位元胞101A及一第二位元胞101B，且一第二列200包含一第一位元胞201A及一第二位元胞201B。各位元胞經組態以儲存表示一資料位元之一邏輯狀態「0」或「1」。
第一行之位元胞共用一程式化字線(或更簡單而言，一字線) WL0及一讀取字線(亦稱為一第一源極線) SL0。同樣地，第二行之位元胞共用一程式化字線(或簡而言之，一字線) WL1及一讀取字線(亦稱為一第二源極線) SL1。第一列之位元胞101A與101B共用一位元線BL0，且第二列之位元胞201A與201B共用一位元線BL1。
在一些實施例中，記憶體陣列10之位元胞係藉由一雙電晶體(2T)胞構成。換言之，位元胞101A、101B、201A及201B之各者包含至少兩個電晶體。然而，在其他實施例中，位元胞101A、101B、201A及201B之各者可藉由少於兩個電晶體形成。在所描繪之實施例中，第一位元胞101A包含一程式化電晶體T1及一讀取電晶體T2，且第二位元胞101B係由一程式化電晶體T3及一讀取電晶體T4形成。程式化字線WL0電耦合至第一行中之位元胞之程式化電晶體T1之閘極電極，且源極線SL0電耦合至第一行中之位元胞之讀取電晶體T2之閘極電極。同樣地，程式化字線WL1電耦合至第二行中之位元胞之程式化電晶體T3之閘極電極，且源極線SL1電耦合至第二行中之位元胞之讀取電晶體T4之閘極電極。
位元胞101A及101B彼此鄰接且共用一源極/汲極區SD-1，位元胞101A及101B透過源極/汲極區SD-1電耦合至位元線BL0。同樣地，位元胞201A及201B彼此鄰接且共用一源極/汲極區SD-2，位元胞201A及201B透過源極/汲極區SD-2電耦合至位元線BL1。
在一程式化操作期間，一位元胞(例如，第一位元胞101A)係由列及行選擇信號選擇以接通第一位元胞101A之讀取電晶體T2。在一N型電晶體之一實例中，列選擇信號係經由源極線SL0施加至讀取電晶體T2之閘極電極之一正電壓且一接地參考電壓係經由位元線BL0施加至讀取電晶體T2之源極/汲極區SD-1。一程式電壓係經由字線WL0施加至程式化電晶體T1之閘極電極。在一些實施例中，取決於程式化電晶體T1之結構，程式電壓高於選擇信號之電壓，且可在約3伏特與約7伏特之間。程式電壓引起程式化電晶體T1中之閘極介電質層之一電崩潰，從而引起程式化電晶體T1傳導通過其之一電流。與其中未損壞之閘極介電質層阻擋電流流動通過之非程式化狀態中之一可忽略電流位準相比，在程式化電晶體T1之程式化狀態中，約數十µA與約數百µA之間的一傳導電流可流動通過閘極介電質層。此程式化機制改變閘極介電質層之電絕緣特性且使位元胞成為一單次可程式化記憶體裝置，因為經損壞之閘極介電質層在其經程式化之後無法返回至其原始狀態。
在一讀取操作期間，對於一N型電晶體，一列選擇信號係透過源極線(例如，SL0)施加至讀取電晶體T2之閘極電極且一接地參考電壓係經由位元線BL0施加至讀取電晶體T2之源極/汲極區SD-1。一讀取電壓係經由字線WL0施加至程式化電晶體T1之閘極電極。在一些實施例中，該讀取電壓係實質上等於選擇信號之電壓，且可在約0.5伏特與約1.5伏特之間。所產生電流經發送至一感測放大器(未單獨展示)以偵測儲存於第一位元胞101A中之邏輯狀態。取決於說明書，一程式化位元胞及一非程式化位元胞可分別表示邏輯「1」及邏輯「0」或反之亦然。
在一些實施例中，在記憶體陣列10中亦可採用具有不同於2T結構之結構之其他胞類型(例如，三電晶體(3T)胞類型)。用於位元胞中之電晶體可為一金屬氧化物半導體(MOS)場效電晶體(MOSFET)。在一些實施例中，電晶體係鰭式FET (FinFET)、平面MOSFET或其他類型之電晶體裝置。在一些實施例中，FinFET裝置係歸因於其等相較於平面電晶體之效能優點(諸如較低功率消耗、較少電路雜訊及較高增益)而用於實施記憶體陣列10。
圖2係根據本揭露之一些實施例之圖1之記憶體陣列之一示意性佈局20。為清楚起見展示圖1中之記憶體陣列之選定構件(尤其與圖1之構件直接相關之構件)。佈局20係由覆疊層形成，其中不同層中之構件係用不同影線圖案繪示。圖2繪示具有三列及兩行之一位元胞陣列，其中各位元胞係至少藉由一程式化電晶體及讀取電晶體構成。如先前所論述，該程式化電晶體及讀取電晶體可藉由任何類型之電晶體製造。在參考圖3A至圖3D之後續段落中提供電晶體T1至T4之透視及剖面細節。
佈局20包含沿著X軸延伸之三個主動區OD0、OD1及OD2，及沿著Y軸延伸之四個閘極電極WLP0、WLR0、WLP1及WLR1。閘極電極WLP0、WLR0、WLP1及WLR1在主動區OD0、OD1及OD2上方且跨主動區OD0、OD1及OD2延伸。在一些實施例中，閘極電極WLP0及WLP1係在圖2中標記為程式閘(PG)且閘極電極WLR0及WLR1被稱為金屬閘(MG)。主動區OD0經組態以分別結合閘極電極WLP0及WLR0形成圖1中之第一位元胞101A之程式化電晶體T1及讀取電晶體T2。同樣地，主動區OD0經組態以分別結合閘極電極WLP1及WLR1形成圖1中之第二位元胞101B之程式化電晶體T3及讀取電晶體T4。此外，主動區OD1 (或OD2)經組態以分別結合閘極電極WLP0及WLR0形成第二(或第三)列中之第一位元胞之各自程式化電晶體及讀取電晶體。同樣地，主動區OD1 (或OD2)經組態以分別結合閘極電極WLP1及WLR1形成第二(或第三)列中之第二位元胞之各自程式化電晶體及讀取電晶體。
在一些實施例中，源極/汲極區係形成在主動區OD0、OD1及OD2中閘極電極WLP0、WLR0、WLP1及WLR1之間。將第一列視為一實例，主動區OD0之介於閘極電極WLP0與WLR0之間的一第一源極/汲極區SD1係由程式化電晶體T1與讀取電晶體T2共用，主動區OD0之介於閘極電極WLR0與WLR1之間的一第二源極/汲極區SD2係由讀取電晶體T2與T4共用，且主動區OD0之介於閘極電極WLR1與WLP1之間的一第三源極/汲極區SD3係由程式化電晶體T3與讀取電晶體T4共用。主動區OD0、OD1及OD2之各者沿著X軸延伸且具有擱置於程式化電晶體T1及T3上之兩端。在一些實施例中，主動區OD0、OD1及OD2之各者具有平行於閘極電極WLP0及WLP1延伸所沿之方向且擱置於程式化電晶體T1及T3上之兩個橫向側S1及S2。在一些實施例中，閘極電極WLP0及WLP1之各者具有與主動區OD0、OD1或OD2交叉之一第一橫向側GS1，且一第二橫向側GS2面向主動區OD0、OD1或OD2之橫向側S1或S2。
導電線(諸如位元線BL0、BL1及BL2)經形成於上述主動區及閘極電極上方之一第一上覆層M0中。位元線BL0、BL1及BL2沿著X軸延伸且實質上平行於主動區OD0、OD1及OD2。在一些實施例中，位元線BL0、BL1及BL2在相同列之不同位元胞上方延伸且與閘極電極WLP0、WLR0、WLP1及WLR1交叉。導電通路VD經形成於另一上覆層中以將各列中之第二源極/汲極區SD2電耦合至各自位元線BL0、BL1及BL2。
導電線(諸如字線WL0及WL1)經形成於上述主動區及閘極電極上方不同於層M0之一上覆層M1中。字線WL0及WL1沿著Y軸延伸且實質上平行於閘極電極WLP0、WLR0、WLP1及WLR1。在一些實施例中，位元線BL0、BL1及BL2在相同行之不同位元胞上方延伸且與不同主動區OD0、OD1及OD2交叉。導電通路VG及V0經形成以將程式化電晶體T1及T3之閘極電極WLP0及WLP1垂直耦合至各自字線WL0及WL1。在一些實施例中，另一導電線Lx經形成於層M0中以將下伏導電通路VG電耦合至上覆導電通路V0。導電線Lx可在相鄰位元線BL0與BL1之間且可沿著X軸延伸。
源極線(諸如圖1中之SL0及SL1，但在圖2中未單獨展示) 經形成於上述主動區及閘極電極上方之層M1中。在一些實施例中，源極線SL0及SL1經形成於不同於層M1之一層中。一導電通路VG經形成以透過層M0中之一導電線Lv將第一行中之讀取電晶體T2之閘極電極WLR0電耦合至各自源極線SL0。同樣地，一導電通路VG (未單獨展示)經形成以將第二行中之讀取電晶體T4之閘極電極WLR1電耦合至各自源極線SL1。用於閘極電極WLR1之導電通路VG可形成於與耦合至閘極電極WLR0之導電通路VG相同之層中。
在本實施例中，採用FinFET裝置以實施圖1及圖2中之位元胞之電晶體T1至T4。圖3A展示記憶體陣列10之第一列100中之一虛線區100A之一簡化透視圖100P。四個FinFET裝置T1至T4經展示於圖3A中且對應於圖1之第一列100中之電晶體。為清楚起見，在圖3A中僅繪示FinFET裝置T1至T4之選定構件，且在圖3B至圖3D中提供FinFET裝置T1至T4之更多細節。
在本揭露中，閘極電極WLP0及WLP1具有一PODE類型。一PODE通常用作用於實施FinFET電路之現有技術中之一虛設閘極電極且不同於一普通電晶體，並不提供任何功能，但可幫助增強非PODE閘極電極(諸如閘極電極WLR0及WLR1)之效能。在本揭露中，PODE型閘極電極WLP0及WLP1不僅用於PODE之原始目的而且用作OTP記憶體之程式化電晶體，且因此不應僅被視為虛設閘極電極。
參考圖2及圖3A，透視圖100P包含一基板102、在基板102上方之一鰭片105，及四個閘極電極WLP0、WLR0、WLR1及WLP1。基板102可為一半導體基板，諸如一塊體矽基板、一絕緣體上半導體(SOI)基板或類似者，且可經摻雜(例如，用一p型或一n型摻雜物)或無摻雜。其他基板(諸如一多層或梯度基板)亦可用作基板102。在一些實施例中，基板102之半導體材料可包含：鍺；一化合物半導體，其包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其等之組合。
鰭片105可藉由圖案化基板102形成。一例示性圖案化操作可包含光微影及蝕刻操作以蝕刻基板102且形成一基底部分及自該基底部分突出之平行條帶。隨後，隔離區114經沉積於基板102之基底部分上方相鄰條帶之間。隔離區114可包含絕緣材料，諸如一介電質材料，例如，氧化矽、氮化矽、氮氧化矽、其等之一組合或類似者。隔離區114可藉由物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)、高密度電漿化學氣相沉積(HDP-CVD)、可流動CVD (FCVD)、其等之一組合或類似者形成。隔離區114經平坦化及凹陷以處於條帶下方。在一些實施例中，凹陷的隔離區114被稱為淺溝槽隔離(STI)區。半導體條帶之自相鄰隔離區114之間突出之上部分被稱為鰭片105，如圖3A中所展示。在一些實施例中，鰭片105亦被稱為一半導體鰭片。
在一些實施例中，阱區(未展示)亦可形成於鰭片105中。鰭片105可包含p型阱(p阱)、n型阱(n阱)或兩者。在一些實施例中，p型摻雜物係植入至鰭片105中以形成p阱。p型摻雜物可為硼、BF2 或類似者。在一些實施例中，n型摻雜物經植入至鰭片105中以形成n阱。n型摻雜物可為磷、砷或類似者。在一些實施例中，可在鰭片105上執行一退火操作以活化經植入之p型及n型摻雜物以改良阱效能。
閘極電極WLP0、WLR0、WLP1及WLR1經形成於鰭片105上方。電晶體T1至T4之各者進一步包含介於上述閘極電極與鰭片105之間的一閘極介電質層122 (例如，122A及122B)。閘極介電質層122經放置於鰭片105之側壁上及鰭片105之一上表面上方。另外，源極/汲極區SD1、SD2及SD3經形成於鰭片105中閘極電極WLP0、WLR0、WLP1及WLR1之間。在一些實施例中，形成磊晶源極/汲極區來代替鰭片105之材料。在一些實施例中，磊晶源極/汲極區可經生長以具有沿著Y軸大於鰭片105之原始寬度之寬度。電晶體T1至T4之各者之通道區(未展示)經建立在鰭片105內閘極介電質層122下面相鄰閘極電極WLP0、WLR0、WLP1及WLR1之間。
第一列100進一步包含在隔離區114上方且圍繞閘極電極WLP0、WLR0、WLP1及WLR1以及鰭片105之一介電質層116。該介電質層可被稱為一層間介電質(ILD)層。ILD層116可填充鰭片105與閘極電極WLP0、WLR0、WLP1及WLR1之間的空間。
圖3B、圖3C及圖3D係根據本揭露之一些實施例之參考圖3A之分別沿著剖面B-B、C-C及D-D之佈局20之記憶體陣列的示意性剖面圖。剖面B-B係沿著第一列100之位元線BL0獲取。剖面C-C係在沿著導電線Lx之一方向上獲取。剖面D-D係沿著導電線Lv獲取。
參考圖2、圖3A及圖3B，鰭片105經放置於基板102上方。如先前所論述，鰭片105係藉由以下步驟形成：將基板102之一塊體材料蝕刻成平行條帶，接著沉積隔離區114以橫向圍繞平行條帶之各者之一下部分103。基板102之下部分103連接至鰭片105且貫穿本揭露被稱為基板102之一突部。條帶之自隔離區114突出之上部分被視為鰭片(包含鰭片105)。在一些實施例中，鰭片105之邊界係藉由隔離區114界定。圖3B展示在鰭片105下方且藉由隔離區114圍繞之突部103。在一些實施例中，隔離區114具有用作突部103與鰭片105之間的一邊界線之一上表面。此外，鰭片105具有跨越程式化電晶體T1及T4之閘極電極WLP0及WLP1之間的一有限長度。鰭片105之兩個相對側(包含兩個相對側壁)分別藉由閘極電極WLP0及WLP1覆蓋。在一些實施例中，鰭片105在閘極電極WLP0及WLP1上終止且閘極電極WLP0及WLP1之底表面之部分與隔離區114重疊。
記憶體陣列10包含在鰭片105中介於閘極電極WLP0與WLR0之間、介於閘極電極WLR0與WLR1之間及介於閘極電極WLR1與WLP1之間的輕度摻雜之源極/汲極(LDD)區112。該LDD可藉由離子植入操作形成。P型摻雜物(諸如硼或BF2 )經植入以形成p型LDD區112。N型摻雜物(諸如砷、磷或類似者)經植入以形成n型LDD區112。在植入程序期間，閘極電極可充當一遮罩以防止(或至少減少)摻雜物植入至鰭片105之通道區中。
源極/汲極區SD1係在閘極電極WLP0與WLR0之間，源極/汲極區SD2係在閘極電極WLR0與WLR1之間，且源極/汲極區SD3係在閘極電極WLR1與WLP1之間。在一些實施例中，源極/汲極區SD1、SD2及SD3係藉由一離子植入操作形成於鰭片105中之經摻雜區域，或源極/汲極區SD1、SD2及SD3可藉由蝕刻鰭片105中之溝槽及使用(例如)金屬有機CVD (MOCVD)、分子束磊晶(MBE)、液相磊晶(LPE)、氣相磊晶(VPE)、選擇性磊晶生長(SEG)、其等之一組合或類似者執行沉積操作而形成為磊晶生長區來代替鰭片105之材料。在一些實施例中，磊晶源極/汲極區SD1、SD2及SD3可包含SiGe、SiGeB、Ge、GeSn或類似者。在一些實施例中，源極/汲極區SD1、SD2及SD3之表面可自鰭片105之上表面凸起且可包含琢面。
在一些實施例中，摻雜區142係形成於各自源極/汲極區SD1、SD2及SD3上方。摻雜區142具有大於下伏源極/汲極區SD1、SD2及SD3之摻雜濃度之一摻雜濃度以便減小電阻。摻雜區142可覆蓋各自源極/汲極區SD1、SD2及SD3之整個上表面。在一些實施例中，摻雜區142具有在約5E17個原子/cm3 與約1E19個原子/cm3 之間的一摻雜濃度。在一些實施例中，源極/汲極區SD1及SD3未透過一導電通路電耦合至上覆層，而源極/汲極區SD2經耦合至一導電通路125，且摻雜區142可自源極/汲極區SD1及SD3省略。在一些實施例中，ILD層116覆蓋整個源極/汲極區SD1及SD3或在源極/汲極區SD1及SD3上之摻雜區142。
閘極介電質層122經形成於鰭片105與閘極電極WLP0、WLR0、WLP1及WLR1之間。例如，閘極介電質層122A經形成於鰭片105與程式化電晶體T1及T3之閘極電極WLP0及WLP1之間，且閘極介電質層122B經形成於鰭片105與讀取電晶體T2及T4之閘極電極WLR0及WLR1之間。在一些實施例中，閘極介電質層122A及122B係由相同材料(諸如氧化矽)形成。在一些實施例中，閘極介電質層122A及122B可具有不同厚度。例如，一較薄閘極介電質層122A可減小程式化操作所需之電壓及電流。閘極介電質層122A與閘極介電質層122B之一厚度比可在約70%與100%之間，或在約80%與90%之間。在一些實施例中，閘極介電質層122A之一部分沿著鰭片105之一側壁延伸且到達隔離區114。在一些實施例中，閘極介電質層122A之一水平部分在隔離區114上方延伸且接觸隔離區114。在一些實施例中，閘極介電質層122A之該水平部分沿著隔離區114之一上表面在閘極電極WLP0或WLP1下方延伸。
在一些實施例中，鰭片105與閘極電極WLP0重疊達一寬度W2。寬度W2與閘極電極WLP0之一寬度W1之一比率係在約5%與約80%之間，且可在約10%與約50%之間，或在約25%與約40%之間。
閘極間隔件132係沿著閘極電極WLP0、WLP1、WLR0及WLR1之側壁形成。閘極間隔件132可以一保形方式沿著上述閘極電極之側壁沉積。在一些實施例中，閘極間隔件132可包括氮化矽(SiN)、氮氧化矽(SiON)、碳氧化矽(SiOC)、碳氮化矽(SiCN)、碳氮氧化矽(SiOCN)、其等之一組合或類似者。在一些實施例中，閘極間隔件132具有一多層結構。在一些實施例中，閘極電極WLP0或WLP1具有未與鰭片105交叉之一外側壁，且閘極間隔件132經形成以覆蓋該外側壁。在一些實施例中，外側壁係藉由隔離區114覆蓋。
可藉由使用PVD、CVD、ALD、其等之一組合或類似者在閘極電極WLP0、WLP1、WLR0及WLR1之頂表面及側壁上方沉積一毯覆式介電質層來形成閘極間隔件132。在該毯覆式介電質層上執行一蝕刻操作，從而沿著各自閘極電極WLP0、WLP1、WLR0及WLR1之側壁留下閘極間隔件132。該蝕刻可為非等向性的，諸如一乾式蝕刻或使用一定向離子轟擊以選擇性地蝕刻毯覆式介電質層之水平部分同時保持垂直部分實質上完整之一RIE程序。
ILD層116可經沉積以填充鰭片105與閘極電極WLP0、WLP1、WLR0及WLR1之間的空間。ILD層116具有與閘極電極WLP0、WLP1、WLR0及WLR1以及閘極間隔件132齊平之一上表面。在一些實施例中，ILD層116係由一介電質材料形成，諸如氧化矽、SiOC、ZrO2 、HfO2 、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻雜硼之磷矽酸鹽玻璃(BPSG)、無摻雜之矽酸鹽玻璃(USG)、低介電係數材料、極低介電係數材料、高介電係數材料、其等之一組合或類似者，且可藉由任何合適方法(諸如CVD、PECVD、旋塗、其等之一組合或類似者)沉積。在一些實施例中，ILD層116面向閘極電極WLP0及WLP1之整個第二橫向側GS2且覆蓋整個第二橫向側GS2。
閘極電極WLP0及WLP1可包含相同或不同於閘極電極WLR0及WLR1之導電材料之導電材料。在一些實施例中，閘極電極WLR0或WLR1係包括一金屬層堆疊之一金屬閘極。閘極電極WLP0或WLP1可形成為類似於閘極電極WLR0或WLR1之一金屬閘極。在一些實施例中，閘極電極WLP0或WLP1包括由多晶矽形成之一導電層124。
閘極電極WLR0或WLR1之一例示性金屬閘極可包含一罩蓋層134、一功函數層144及一填充層154。最初，在閘極介電質層122B上方形成包括多晶矽之犧牲閘極。在鰭片105與閘極電極WLP0、WLP1、WLR0及WLR1之間沉積ILD層116，且接著移除犧牲閘極，從而留下藉由閘極間隔件132界定之一開口。
在一些實施例中，罩蓋層134經形成於閘極介電質層122B上方之開口中。罩蓋層134可包括鈦、氮化鈦、鉭、氮化鉭、其他合適材料或其等之組合。罩蓋層134可藉由沉積技術(諸如PVD、CVD、ALD或其他合適程序)形成。
功函數層144經形成於罩蓋層134上方。在一n型FinFET裝置之一些實施例中，功函數層144包括Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaC、TaCN、TaSiN、TaAlC、Mn、Zr、其等之一組合或類似者，且可使用ALD、CVD、PVD、其等之組合或類似者沿著罩蓋層134之側壁及底部部分形成。在一p型FinFET裝置之一些實施例中，功函數層144包括TiN、WN、TaN、Ru、Co、其等之一組合或類似者，且可使用ALD、CVD、PVD、其等之組合或類似者沿著罩蓋層134之側壁及底部部分形成。在形成功函數層144之後，用一導電層154填充開口。在一些實施例中，導電層154包括Co、Ru、Al、Ag、Au、W、Ni、Ti、Cu、Mn、Pd、Re、Ir、Pt、Zr、其等之合金、其等之組合或類似者，且可使用ALD、CVD、PVD、其等之組合或類似者形成。
記憶體陣列10可進一步包含在電晶體T1至T4上方之一重佈層(RDL) 140。RDL 140經組態以使下伏構件電互連或將下伏構件耦合至外部電路。RDL 140通常包含經堆疊之金屬化層，且該等金屬化層之各者包含導電線或通路，其中導電線透過中介導電通路電耦合至一相鄰上覆或下伏導電線。
金屬線及金屬通路係藉由介電質材料(通常稱為金屬間介電質(IMD))電絕緣。在一些實施例中，導電線及通路可由導電材料形成，諸如鈦、氮化鈦、鉭、氮化鉭、銅、銀、鋁、金、鎢、其等之組合或類似者。例如，在一些實施例中，鈦係用作一黏著層且氮化鈦係用作鈦層上方之一填充層。在一些實施例中，IMD包括氧化矽、氮化矽、氮氧化矽、碳化矽、無摻雜之矽酸鹽玻璃(USG)、氟化矽酸鹽玻璃(FSG)、硼磷矽酸鹽玻璃(BPSG)、四乙矽氧烷(TEOS)、旋塗玻璃(SOG)、高密度電漿(HDP)氧化物、電漿輔助TEOS (PETEOS)或類似者。
如圖3B中所展示，RDL 140包含由一IMD 126及一導電通路125形成之一第一金屬化層、由一IMD 136及一導電線135形成之一第二金屬化層、由一IMD 146及一導電通路145形成之一第三金屬化層及由一IMD156及位元線BL0形成之一第四金屬化層。導電通路125及145以及金屬線135統稱為圖2中之導電通路VD且將位元線BL0電耦合至源極/汲極區SD2。
參考圖2及圖3C，剖面C-C係沿著主動區OD0與OD1之間的一假想線獲取，且可見閘極電極WLP0、WLP1、WLR0及WLR1在隔離區114上方延伸。另外，閘極介電質層122A及122B經放置於隔離區114上方而非鰭片105上方，如圖3A中所展示。ILD層116覆蓋閘極電極WLP0、WLP1、WLR0及WLR1之閘極間隔件132之相對側壁。參考圖2及圖3B，關於RDL 140，第一金屬化層進一步包含電耦合至各自閘極電極WLP0及WLP1之兩個導電通路127 (即，圖2中之金屬通路VG)，第二金屬化層進一步包含兩個導電線Lx，第三金屬化層進一步包含兩個導電通路147 (即，圖2中之金屬通路V0)，且第四金屬化層進一步包含兩個導電線M0 (即，WL0及WL1)。由導電通路127、導電線Lx及導電通路147構成之一導電路徑將圖2中之字線WL0或WL1分別電耦合至閘極電極WLP0或WLP1。
參考圖2及圖3D，剖面D-D係沿著主動區OD1與OD2之間的一假想線獲取，且可見閘極電極WLP0、WLP1、WLR0及WLR1在隔離區114上方延伸。在一些實施例中，閘極介電質層122A及122B經放置於隔離區114上方而非鰭片105上方，如圖3A中所展示。ILD層116覆蓋閘極電極WLP0、WLP1、WLR0及WLR1之閘極間隔件132之相對側壁。參考RDL 140，形成一傳導路徑，其中第一金屬化層進一步包含電耦合至閘極電極WLR0之一導電通路129 (即，圖2中之金屬通路VG)，且第二金屬化層進一步包含一導電線Lv。RDL 140可進一步包含在第三金屬化層中之一導電通路149及在第四金屬化層中之源極線SL0。由導電通路129、導電線Lv及導電通路149構成之導電路徑將源極線SL0電耦合至閘極電極WLR0。同樣地，儘管圖中未展示，但ILD層116可包含將一源極線SL1電耦合至閘極電極WLR1之另一傳導路徑。
如先前所提及，程式化電晶體T1及T3之閘極電極WLP0及WLP1經放置於鰭片105之兩端上。換言之，閘極電極WLP0及WLP1係分別配置於位元胞101A及101B之主動區OD0之相對橫向側或側壁上，且係PODE型閘極電極。因此，記憶體陣列10之雙電晶體(2T)結構可僅使用兩個FinFET裝置來實施具有所要效能之一位元胞。相比而言，現有技術用至少三個FinFET裝置實施2T結構，因為通常需要再多一個FinFET裝置以配置為先進技術節點中之PODE，其中PODE可幫助改良PODE附近之非PODE閘極電極之效能，而PODE不具有FinFET之任何功能。在此等情境中，PODE僅為一虛設閘極電極。
透過所提出之2T結構，閘極電極WLP0及WLP1係配置為程式化閘極電極。閘極電極WLP0及WLP1係位於主動區OD1之邊緣處，如圖2及圖3中所展示，且提供改良非PODE (即，閘極電極WLR0及WLR1)之效能之功能。同時，閘極電極WLP0及WLP1之結構足以充當程式化電晶體。換言之，閘極介電質層122A之崩潰狀態及絕緣狀態中之全異電流值可成功地表示二進位邏輯狀態「1」及「0」。因此，相較於現有方法，用於一列(例如，圖1中之第一列100)之2T結構之佔用面積減小達至少25%，而不會損及位元胞效能。
圖4係根據本揭露之一些實施例之圖1之記憶體陣列10的一透視圖400P。圖4中所繪示之透視圖400P中所展示之結構係類似於圖3A中之記憶體陣列10之結構，惟程式化電晶體T1及T3之閘極電極WLP0-E及WLP1-E具有不同於閘極電極WLP0及WLP1之組態之一組態除外。閘極電極WLP0-E係自閘極電極WLP0蝕刻以形成可包含比圖3A中之原始未蝕刻之立方體形狀閘極電極WLP0更多表面、頂點及邊緣之一多面體。透過非立方體多面體WLP0-E或WLP1-E之塑形，可透過多面體之經增加邊緣及頂點藉由放大點放電或電暈放電效應來增強程式化效能。可在閘極電極WLP0-E或WLP1-E上小於其立方體對應物之電壓之一電壓下進行程式化操作。
在一些實施例中，經蝕刻之閘極電極WLP0-E包含在整個閘極電極WLP0-E內之一非平坦上表面。在一些實施例中，一些PODE型閘極電極可經蝕刻而另一些PODE型閘極電極可未蝕刻。閘極電極WLP0-E之一部分經移除，且經蝕刻之閘極電極WLP0-E之上表面包含至少兩個不同層級SF1及SF2，其中第一層級SF1與ILD層116之上表面齊平且第二層級SF2低於第一層級SF1。ILD層116可覆蓋第二層級SF2。
在一些實施例中，閘極電極WLP0之非平坦上表面進一步包含在兩個層級SF1與SF2之間且與鰭片105之橫向側壁相接之一第三層級SF3。在一些實施例中，第三層級SF3實質上與第二層級SF2共面或低於第二層級SF2。在一些實施例中，表面層級SF1、SF2及SF3可為平坦或彎曲表面，諸如向上凹或向下凹表面。在一些實施例中，表面層級SF2係圍繞鰭片105局部形成且遠離鰭片105之表面層級保持於層級SF1處。因此，與導電通路127之接觸係保持平坦的且電效能未受影響。
在一些實施例中，閘極介電質層122A在蝕刻閘極電極WLP0-E期間保留於鰭片105上。閘極介電質層122A之一第一側壁SW1係透過經蝕刻之閘極電極WLP0-E暴露。在一些實施例中，閘極介電質層122A之一第二側壁SW2之與第一側壁SW1相接之部分係透過經蝕刻之閘極電極WLP0-E暴露。閘極介電質層122A之上隅角處之至少兩個頂點係透過閘極電極WLP0-E暴露且接觸ILD層116。在一些實施例中，閘極介電質層122A之一上表面FS之與側壁SW1相接之部分係透過經蝕刻之閘極電極WLP0-E暴露。在一些實施例中，溝槽或凹槽經形成於上表面層級SF1、SF2或SF3上以產生閘極電極WLP0-E之更不均勻上表面。
在一些實施例中，閘極介電質層122A係在蝕刻閘極電極WLP0-E期間自鰭片105移除且鰭片105經暴露。在此情境中，鰭片105之經暴露表面係類似於未蝕刻之閘極介電質層122A之經暴露表面。用於閘極介電質層122A之經暴露表面之標記係用於指示經暴露鰭片105之經暴露表面。例如，鰭片105之一第一側壁SW1係透過經蝕刻之閘極電極WLP0-E暴露。鰭片105之與第一側壁SW1相接之一第二側壁SW2係透過經蝕刻之閘極電極WLP0-E暴露。鰭片105之與側壁SW1相接之一上表面FS係透過經蝕刻之閘極電極WLP0-E暴露。在一些實施例中，溝槽或凹槽經形成於上表面層級SF1、SF2或SF3上以產生閘極電極WLP0-E之更不均勻上表面。
所提出之PODE程式化電晶體架構可應用於由兩個以上FinFET裝置構成之位元胞。圖5係展示根據本揭露之一些實施例之另一記憶體陣列之一平面視圖的一示意性佈局50。佈局50係類似於佈局20，惟佈局50中之各位元胞係由一程式化電晶體及兩個讀取電晶體構成除外，其中額外讀取電晶體之閘極電極針對第一位元胞或第二位元胞標記為WLR2或WLR3。用於額外閘極電極WLR2或WLR3之組態、材料及形成方法(包含形成閘極介電質層122B)係類似於閘極電極WLR0之組態、材料及形成方法。另外，閘極電極WLR0或WLR2係透過電耦合至導電線Lv (如藉由虛線圓標記)之平行導電通路VG電連接至源極線SL0。此外，一源極/汲極區SD4 (或SD5)係形成於用於第一(或第二)位元胞之閘極電極WLR0 (或WLR1)與WLR2 (或WLR3)之間的主動區OD0中。在一程式化或一讀取操作期間，列選擇信號透過源極線SL0傳輸且到達第一位元胞中之兩個讀取電晶體之閘極電極WLR0及WLR2。一傳導路徑透過第一位元胞之兩個讀取電晶體之通道區建立，因此可成功地執行程式化或讀取操作。
圖6係根據本揭露之一些實施例之用於又另一記憶體陣列之一示意性佈局60。佈局60與佈局50相似之處在於，各位元胞係由三個FinFET裝置構成，惟佈局60中之各位元胞係由兩個程式化電晶體及一個讀取電晶體構成除外，其中額外程式化電晶體之閘極電極係針對第一位元胞或第二位元胞標記為WLP2或WLP3。額外閘極電極WLP2或WLP3可並非為一PODE閘極電極。用於額外閘極電極WLP2或WLP3之組態、材料及形成方法(包含形成閘極介電質層122A)係類似於閘極電極WLP0之組態、材料及形成方法。閘極電極WLP0及WLP2或閘極電極WLP1及WLP3係透過電耦合至導電線Lx (如藉由虛線圓標記)之兩個平行導電通路VG分別連接至字線WL0或WL1。此外，一源極/汲極區SD4 (或SD5)係形成於用於第一(或第二)位元胞之閘極電極WLR0 (或WLR1)與WLR2 (或WLR3)之間的主動區OD0中。在一程式化操作期間，程式化電壓係透過字線WL0 (或WL1)傳輸且到達第一(或第二)位元胞中之兩個程式化電晶體之閘極電極WLP0及WLP2 (或WLP1及WLP3)之兩者。一傳導路徑係透過第一(或第二)位元胞之兩個程式化電晶體之至少一者建立，因此可完成閘極介電質層122A之崩潰。在一讀取操作期間，列選擇信號係透過源字線WL0 (或WL1)傳輸且到達第一(或第二)位元胞中之兩個程式化電晶體之閘極電極WLP0及WLP2 (或WLP1及WLP3)之兩者。因為建立用於經程式化位元胞之至少一傳導路徑，所以可成功地進行讀取操作。
圖7係根據本揭露之一些實施例之製造一記憶體裝置之一方法70的一流程圖。該記憶體裝置可包含記憶體陣列10，且可使用如先前所論述之佈局20、50及60實施。
在步驟702，形成位於一基板上方且在一第一方向上延伸之一半導體鰭片。在步驟704，在該半導體鰭片上方沉積一介電質層。
在步驟706，形成位於基板上方且在一第二方向上延伸之一第一閘極電極及一第二閘極電極。在一些實施例中，半導體鰭片延伸通過該第二閘極電極且在該第一閘極電極上終止。在一些實施例中，第一閘極電極及第二閘極電極經形成於介電質層上方使得介電質層係在半導體鰭片與第一及第二閘極電極之間。在一些實施例中，第一閘極電極係一PODE閘極電極。
在步驟708，形成位於基板上方且在第二方向上延伸之一第三閘極電極及一第四閘極電極。在一些實施例中，該第三閘極電極係在第二閘極電極與該第四閘極電極之間。在一些實施例中，半導體鰭片延伸通過第三閘極電極且在第四閘極電極上終止。在一些實施例中，第三閘極電極及第四閘極電極經形成於介電質層上方使得介電質層係在半導體鰭片與第三及第四閘極電極之間。在一些實施例中，第四閘極電極係一PODE閘極電極。
在步驟710，在第一閘極電極上方沉積一第一導電通路且將該第一導電通路電耦合至第一閘極電極。在一些實施例中，第一導電通路可操作以接收一第一電壓以引起第一閘極電極與半導體鰭片之間的介電質層之一電崩潰。
在步驟712，在第四閘極電極上方沉積一第二導電通路且將該第二導電通路電耦合至第四閘極電極。在一些實施例中，第二導電通路可操作以接收第一電壓以引起第四閘極電極與半導體鰭片之間的介電質層之一電崩潰。
根據本揭露之一項實施例，一種記憶體裝置包含：一基板；一半導體鰭片，其在該基板上方且在一第一方向上延伸；及一第一閘極電極及一第二閘極電極，其等在該基板上方且在一第二方向上延伸。該半導體鰭片延伸通過該第二閘極電極且在該第一閘極電極上終止。該記憶體裝置進一步包含一第一導電通路，其在該第一閘極電極上方且電耦合至該第一閘極電極。
根據本揭露之另一實施例，一種記憶體裝置包含：一基板；及一半導體鰭片，其在該基板上方，其中該半導體鰭片包括一第一側及與該第一側相對之一第二側；及一第一閘極電極、一第二閘極電極、一第三閘極電極及一第四閘極電極，其等在該基板上方且與該半導體鰭片相交。該第二閘極電極及該第三閘極電極係在該第一側與該第二側之間，且該第一閘極電極及該第四閘極電極分別與該第一側及該第二側重疊。該記憶體裝置進一步包含：一第一導電通路，其在該第一閘極電極上方且電耦合至該第一閘極電極；及一第二導電通路，其在該第四閘極電極上方且電耦合至該第四閘極電極。
根據本揭露之另一實施例，一種製造一記憶體裝置之方法包含：形成位於一基板上方且在一第一方向上延伸之一半導體鰭片；形成位於該基板上方且在一第二方向上延伸之一第一閘極電極及一第二閘極電極，其中該半導體鰭片延伸通過該第二閘極電極且在該第一閘極電極上終止；及在該第一閘極電極上方沉積一第一導電通路且將該第一導電通路電耦合至該第一閘極電極。
前述內容概述若干實施例之特徵，使得熟習此項技術者可更佳理解本揭露之態樣。熟習此項技術者應瞭解，其等可易於使用本揭露作為用於設計或修改用於實行相同目的及/或達成本文中介紹之實施例之相同優點之其他程序及結構之一基礎。熟習此項技術者亦應認識到此等等效構造不脫離本揭露之精神及範疇，且其等可在本文中做出各種改變、替代及更改而不脫離本揭露之精神及範疇。
10:記憶體陣列 20:示意性佈局/佈局 50:示意性佈局/佈局 60:示意性佈局/佈局 70:方法 100:第一列 100A:虛線區 100P:簡化透視圖/透視圖 101A:第一位元胞/位元胞 101B:第二位元胞/位元胞 102:基板 103:下部分/突部 105:鰭片 112:輕度摻雜之源極/汲極(LDD)區 114:隔離區 116:介電質層/層間介電質(ILD)層 122A:閘極介電質層 122B:閘極介電質層 124:導電層 125:導電通路 126:金屬間介電質(IMD) 127:導電通路 129:導電通路 132:閘極間隔件 134:罩蓋層 135:導電線/金屬線 136:金屬間介電質(IMD) 140:重佈層(RDL) 142:摻雜區 144:功函數層 145:導電通路 146:金屬間介電質(IMD) 147:導電通路 149:導電通路 154:填充層/導電層 156:金屬間介電質(IMD) 200:第二列 201A:第一位元胞/位元胞 201B:第二位元胞/位元胞 400P:透視圖 702:步驟 704:步驟 706:步驟 708:步驟 710:步驟 712:步驟 BL0:位元線 BL1:位元線 BL2:位元線 FS:上表面 GS1:第一橫向側 GS2:第二橫向側 Lx:導電線 Lv:導電線 M0:第一上覆層/層/導電線 M1:上覆層/層 MG:金屬閘 OD0:主動區 OD1:主動區 PG:程式閘 S1:橫向側 S2:橫向側 SD-1:源極/汲極區 SD-2:源極/汲極區 SD1:第一源極/汲極區/源極/汲極區 SD2:第二源極/汲極區/源極/汲極區 SD3:第三源極/汲極區/源極/汲極區 SD4:源極/汲極區 SD5:源極/汲極區 SF1:層級/第一層級/表面層級/上表面層級 SF2:層級/第二層級/表面層級/上表面層級 SF3:層級/第三層級/表面層級/上表面層級 SL0:第一源極線/源極線 SL1:第二源極線/源極線 SW1:第一側壁 SW2:第二側壁 T1:程式化電晶體/電晶體/鰭式場效電晶體(FinFET)裝置 T2:讀取電晶體/電晶體/鰭式場效電晶體(FinFET)裝置 T3:程式化電晶體/電晶體/鰭式場效電晶體(FinFET)裝置 T4:讀取電晶體/電晶體/鰭式場效電晶體(FinFET)裝置 V0:導電通路/上覆導電通路/金屬通路 VD:導電通路 VG:導電通路/下伏導電通路/金屬通路 W1:寬度 W2:寬度 WL0:程式化字線/字線 WL1:程式化字線/字線 WLP0:閘極電極 WLP0-E:閘極電極 WLP1:閘極電極 WLP1-E:閘極電極 WLP2:閘極電極 WLP3:閘極電極 WLR0:閘極電極 WLR1:閘極電極 WLR2:閘極電極 WLR3:閘極電極
當結合附圖閱讀時自以下詳細描述最佳理解本揭露之態樣。應注意，根據業界中之標準實踐，各種構件未按比例繪製。事實上，為了清楚論述起見，可任意增大或減小各種構件之尺寸。
圖1係根據本揭露之一些實施例之一記憶體陣列之一示意性電路圖。
圖2係根據本揭露之一些實施例之圖1之記憶體陣列之一示意性佈局。
圖3A係根據本揭露之一些實施例之圖1之記憶體陣列之一透視圖。
圖3B至圖3D係根據本揭露之一些實施例之圖1之記憶體陣列之示意性剖面圖。
圖4係根據本揭露之一些實施例之圖1之記憶體陣列之一透視圖。
圖5係根據本揭露之一些實施例之一記憶體陣列之一示意性佈局。
圖6係根據本揭露之一些實施例之一記憶體陣列之一示意性佈局。
圖7係根據本揭露之一些實施例之製造一記憶體裝置之一方法的一流程圖。
10:記憶體陣列
100:第一列
101A:第一位元胞/位元胞
101B:第二位元胞/位元胞
200:第二列
201A:第一位元胞/位元胞
201B:第二位元胞/位元胞
BL0:位元線
BL1:位元線
SD-1:源極/汲極區
SD-2:源極/汲極區
SL0:第一源極線/源極線
SL1:第二源極線/源極線
T1:程式化電晶體/電晶體/鰭式場效電晶體(FinFET)裝置
T2:讀取電晶體/電晶體/鰭式場效電晶體(FinFET)裝置
T3:程式化電晶體/電晶體/鰭式場效電晶體(FinFET)裝置
T4:讀取電晶體/電晶體/鰭式場效電晶體(FinFET)裝置
WL0:程式化字線/字線
WL1:程式化字線/字線

Claims (1)

  1. 一種記憶體裝置，其包括： 一基板； 一半導體鰭片，其在該基板上方且在一第一方向上延伸； 一第一閘極電極及一第二閘極電極，其等在該基板上方且在一第二方向上延伸，該半導體鰭片延伸通過該第二閘極電極且在該第一閘極電極上終止；及 一第一導電通路，其在該第一閘極電極上方且電耦合至該第一閘極電極。
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* Cited by examiner, † Cited by third party
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TWI799240B (zh) * 2021-08-13 2023-04-11 力旺電子股份有限公司 熔絲型一次編程記憶胞

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11444201B2 (en) * 2020-03-26 2022-09-13 Qualcomm Incorporated Leakage current reduction in polysilicon-on-active-edge structures
US11462282B2 (en) * 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
US11723218B2 (en) * 2020-06-29 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
US20220181341A1 (en) * 2020-12-03 2022-06-09 Micron Technology, Inc. Transistors with raised extension regions and semiconductor fins

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160031327A (ko) * 2014-09-12 2016-03-22 삼성전자주식회사 블로킹 절연막을 포함하는 집적회로 소자
US9634013B2 (en) * 2014-10-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Contact for semiconductor fabrication
US9806070B2 (en) * 2015-01-16 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device layout, memory device layout, and method of manufacturing semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799240B (zh) * 2021-08-13 2023-04-11 力旺電子股份有限公司 熔絲型一次編程記憶胞

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