KR101989273B1 - 단일 게이트 비휘발성 메모리 장치의 구조 및 방법 - Google Patents

단일 게이트 비휘발성 메모리 장치의 구조 및 방법 Download PDF

Info

Publication number
KR101989273B1
KR101989273B1 KR1020180023120A KR20180023120A KR101989273B1 KR 101989273 B1 KR101989273 B1 KR 101989273B1 KR 1020180023120 A KR1020180023120 A KR 1020180023120A KR 20180023120 A KR20180023120 A KR 20180023120A KR 101989273 B1 KR101989273 B1 KR 101989273B1
Authority
KR
South Korea
Prior art keywords
region
source
drain
floating gate
memory device
Prior art date
Application number
KR1020180023120A
Other languages
English (en)
Other versions
KR20180026686A (ko
Inventor
잉킷 추이
황웬 챙
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20180026686A publication Critical patent/KR20180026686A/ko
Application granted granted Critical
Publication of KR101989273B1 publication Critical patent/KR101989273B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H01L27/11531—
    • H01L21/28273—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H01L27/11519—
    • H01L27/11558—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/60—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the control gate being a doped region, e.g. single-poly memory cell
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/1435—Random access memory [RAM]
    • H01L2924/1443—Non-volatile random-access memory [NVRAM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 개시는 집적 회로를 제공한다. 집적 회로는 주변 영역 및 메모리 영역을 갖는 반도체 기판; 상기 주변 영역에 배치되고 실리사이드 피처를 갖는 전계 효과 트랜지스터; 및 상기 메모리 영역에 배치되고 실리사이드가 없으며, 서로 좌우로 이격된 제1 게이트 전극 및 제2 게이트 전극을 갖는 단일 부동 게이트 비휘발성 메모리 장치를 포함한다.

Description

단일 게이트 비휘발성 메모리 장치의 구조 및 방법{STRUCTURE AND METHOD FOR SINGLE GATE NON-VOLATILE MEMORY DEVICE}
본원은 단일 게이트 비휘발성 메모리 장치에 관한 것이다.
초미세 집적 회로 기술에서, 비휘발성 메모리 장치는 다양한 이점으로 인해 대중적인 저장 유닛이 되었다. 특히, 비휘발성 메모리 장치에 저장되는 데이터는 전력이 꺼질 때에 손실되지 않는다. 비휘발성 메모리 장치의 한가지 특정한 예는, 저장된 데이터와 연관된 전하를 유지하기 위해 단일 부동 게이트를 포함한다. 상보형 금속 산화막 반도체 전계 효과 트랜지스터(CMOSFET) 기술이 구현될 때, 살리시드(salicide)는 접촉 저항을 줄이기 위해서, 게이트, 소스 및 드레인과 같은 다양한 접촉 영역 상에 형성된다. 비휘발성 메모리 장치를 포함하는 집적 회로가 다양한 기술 노드를 통해 크기를 줄일 때, 메모리 장치의 설계는 큰 메모리 셀 크기 및 낮은 패킹 밀도로 이어지는, 얼라인먼트 마진(alignment margin)과 같은 공정 통합 및 다른 요소들을 고려한다.
그러므로, 단일 비휘발성 메모리 장치의 구조 및 단일 비휘발성 메모리 장치를 만드는 방법은 상기한 문제를 다룰 필요가 있다.
본 개시는 집적 회로를 제공한다. 집적 회로는 주변 영역 및 메모리 영역을 갖는 반도체 기판; 상기 주변 영역에 배치되고 실리사이드 피처를 갖는 전계 효과 트랜지스터; 및 상기 메모리 영역에 배치되고 실리사이드가 없으며, 서로 좌우로 이격된 제1 게이트 전극 및 제2 게이트 전극을 갖는 단일 부동 게이트 비휘발성 메모리 장치를 포함한다.
본 발명에 따르면, 단일 게이트 비휘발성 메모리 장치의 구조 및 방법을 제공하는 것이 가능하다.
첨부되는 도면과 함께 읽을 때 이하의 상세한 설명으로부터 본 개시의 양태를 아주 잘 이해할 수 있다. 업계의 표준 관행에 따라, 다양한 특징들은 일정한 비율로 도시된 것이 아님을 강조하였다. 사실, 다양한 특징들의 크기는 설명의 명료함을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시의 다양한 양태에 따라 구성되는 금속 게이트 스택 및 폴리실리콘 구조를 갖는 반도체 장치를 만드는 방법의 흐름도이다.
도 2 내지 6은 본 개시의 다양한 양태에 따라 구성되는 다양한 제조 단계에서 단일 부동 게이트 비휘발성 메모리 장치를 갖는 반도체 구조의 일 실시예의 단면도이다.
도 7 내지 10은 본 개시의 다양한 실시예에 따라 구성되는 단일 부동 게이트 비휘발성 메모리 장치를 갖는 반도체 구조의 단면도이다.
도 11 및 12는 다른 실시예들에 따라 구성되는 단일 부동 게이트 비휘발성 메모리 장치를 갖는 반도체 구조의 평면도이다.
도 13은 다른 실시예들에 따라 구성되는 단일 부동 게이트 비휘발성 메모리 장치를 갖는 반도체 구조의 평면도이다.
도 14는 다른 실시예들에 따라 구성되는 도 13의 반도체 구조의 단면도이다.
다음의 개시 내용은 다양한 실시예들의 상이한 특징들을 구현하는 다수의 상이한 실시예들 또는 예들을 제공함을 이해하는 것이다. 구성 요소 및 배치에 대한 특정한 예들이 본 개시를 간단하게 하기 위해서 이하에 기술된다. 이들은 물론 단지 예시적인 것으로 제한적인 것을 의도하지 않는다. 게다가, 본 개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순하고 명확함을 목적으로 하고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 간의 관계를 지시하지 않는다. 더욱이, 이어지는 설명에서 제2 특징부 위에서 제1 특징부의 형성은 제1 특징부 및 제2 특징부가 직접적으로 형성되는 실시예를 포함하고, 제1 특징부 및 제2 특징부가 직접적으로 형성되지 않도록 제1 특징부와 제2 특징부 사이에 부가적인 특징부들이 형성되는 실시예들을 또한 포함할 수 있다.
도 1은 본 개시의 다양한 양태에 따라 구성되는 단일 부동 게이트 비휘발성 메모리 장치를 갖는 반도체 장치를 만드는 방법(100)의 실시예의 흐름도이다. 도 2 내지 6은 하나 이상의 실시예들에 따라 구성되는 다양한 제조 단계에서의 반도체 구조(200)의 단면도이다. 반도체 구조(200) 및 반도체 구조(200)를 만드는 방법(100)은 도 1 내지 6을 참조하여 총체적으로 기술된다.
도 1 과 2를 참조하면, 방법(100)은 반도체 기판(210)을 제공함으로써 단계(102)에서 시작한다. 반도체 기판(210)은 실리콘을 포함한다. 대안적으로 또는 부가적으로, 기판은 게르마늄, 실리콘 게르마늄, 또는 기타 적절한 반도체 재료를 포함한다. 반도체 기판(210)은 또한 다양한 장치를 분리시키기 위해 기판에 형성된 쉘로우 트렌치 분리(shallow trench isolation, "STI")와 같은 다양한 분리 피처들을 포함한다. 반도체 기판은 또한 n-웰 및 p-웰과 같은 다양한 도핑 영역을 포함한다. 일 실시예에서, 반도체 기판(210)은 주변 장치들을 위한 주변 영역(212) 및 단일 부동 게이트 비휘발성 메모리 장치를 위한 메모리 영역(214)을 포함한다. 다양한 쉘로우 트렌치 분리 피처(216)가 반도체 기판(210)에 형성되고, 적절한 전기적 분리를 위해 주변 영역(212)과 메모리 영역(214)에 구성된다. STI의 형성은 기판에서 트렌치를 식각하고, 실리콘 옥사이드, 실리콘 나이트라이드, 또는 실리콘 옥시나이트라이드와 같은 절연 물질에 의해 트렌치를 충진(fill)하는 것을 포함할 수 있다. 충진된 트렌치는 그 트렌치를 충진하는 실리콘 나이트라이드를 갖는 열 산화물 라이너 층과 같은 다층 구조를 가질 수 있다. 일 실시예에서, STI 구조는 다음과 같은 공정 순서를 이용하여 생성될 수 있다: 패드 산화물 성장, 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 질화층 형성, 감광액 및 마스킹을 이용하여 STI 개구부를 패턴화, 기판에서 트렌치를 식각, 트렌치 인터페이스를 향상시키기 위해 열 산화물 트렌치 라이너를 선택적으로 성장, CVD 산화물로 트렌치를 충진, 식각을 되돌리기 위해서 화학 기계적 연마(chemical mechanical planarization; CMP)를 이용, 및 STI 구조를 남기기 위해서 질화물 스트립을 이용. 다른 실시예에서, 메모리 영역(214)에 있는 반도체 기판(210)은 일례로 n형 도핑 웰(n-type doped well)과 같은 도핑 웰(218)을 포함한다.
방법(100)은 주변 영역(212)에 제1 게이트 스택(220)을 형성하고 메모리 영역(214)에 제2 게이트 스택(222) 및 제3 게이트 스택(224)을 형성함으로써 단계(104)로 진행한다. 일 실시예에서, 제1 게이트 스택(220), 제2 게이트 스택(222), 및 제3 게이트 스택(224)은 동일한 처리 절차에서 동시에 형성될 수 있다. 제1 게이트 스택(220)은 제1 게이트 유전체 피처(226a) 및 이 제1 게이트 유전체 피처 상에 적층된 제1 게이트 전극(228a)을 포함한다. 유사하게, 제2 게이트 스택(222)은 제2 게이트 유전체 피처(226b) 및 이 제2 게이트 유전체 피처(226b) 상에 적층된 제2 게이트 전극(228b)을 포함하고, 제3 게이트 스택(224)은 제3 게이트 유전체 피처(226c) 및 이 제3 게이트 유전체 피처(226c) 상에 적층된 제3 게이트 전극(228c)을 포함한다.
본 실시예에서, 게이트 유전층(226) 및 게이트 전극층(228)을 비롯한, 다양한 물질층들은 다양한 증착 기법에 의해 기판(210) 상에 형성된다. 그리고 나서, 리소그라피 패턴화 공정이 다양한 물질층에 적용되어 이 물질 층들을 패턴화하면, 게이트 유전체 피처들(226a, 226b 및 226c) 및 게이트 전극들(228a, 228b 및 228c)을 각각 포함하는 제1 게이트 스택(220), 제2 게이트 스택(222), 및 제3 게이트 스택(224)을 형성한다. 일례에서, 게이트 유전층(226)은 실리콘 산화물을 포함하고, 게이트 전극층(228)은 도핑된 폴리실리콘을 포함한다. 다른 예에서, 실리콘 산화물의 게이트 유전층(226)은 열 산화 공정에 의해 형성되고, 폴리실리콘의 게이트 전극층(228)은 화학 기상 증착(chemical vapor deposition; CVD) 방법에 의해 형성된다. 예시적인 리소그라피 패턴화 공정은 포토레지스트 패턴화, 식각, 및 포토레지스트 스트립을 포함할 수 있다. 포토레지스트 패턴화는 포토레지스트 코팅, 소프트 베이킹, 마스크 정렬, 패턴 노출, 노광 후 베이킹, 포토레지스트 현상, 및 하드 베이킹의 처리 단계를 더 포함할 수 있다. 리소그라피 패턴화는 또한 마스크리스 포토리소그라피(maskless photolithography), 전자 빔 기록, 이온 빔 기록, 및 분자 압인과 같은 다른 적절한 방법에 의해 구현되거나 교체될 수 있다.
일 실시예에서, 다양한 게이트 스택들은 대응하는 게이트 전극들의 측벽에 배치된 게이트 스페이서(또는 측벽 스페이서)(230)를 더 포함할 수 있고, 이것은 다음 단계에서 형성된다.
대안적인 실시예에서, 제1 게이트 스택(220)은 다른 절차에서 별도로 형성되어 이 제1 게이트 스택(220)은 제2 게이트 스택(222) 및 제3 게이트 스택(224)과는 상이하게 구성될 수 있다. 예를 들어, 제1 게이트 유전체 피처는 제2 게이트 유전체 피처 및 제3 게이트 유전체 피처와는 상이한 유전체 및/또는 상이한 두께를 가질 수 있다.
다른 대안적인 실시예에서, 게이트 유전층(226)은 고유전율(high-k dielectric) 유전층을 포함할 수 있다. 고유전율 유전층은 열 실리콘 산화물의 유전 상수(대략 3.9)보다 높은 유전 상수를 갖는 유전체를 포함할 수 있다. 일례에서, 고유전율 유전층은 하프늄 산화물(hafnium oxide; HfO)을 포함한다. 다양한 예에서, 고유전율 유전층은 금속 산화물, 금속 질화물, 또는 이들의 조합물을 포함한다. 일 실시예에서, 게이트 전극층(228)은 구리, 알루미늄, 또는 기타 적합한 금속과 같은 금속을 포함할 수 있다. 다른 실시예에서, 게이트 스택들(예컨대, 220, 222 및 224)은 고유전율 유전층 및 게이트 전극층 사이에 개재된 도전층(conductive layer)을 더 포함할 수 있다. 일례에서, 도전층은 질화 티탄(titanium nitride; TiN)을 포함한다.
일 실시예에서, 게이트 스택(220)은 전계 효과 트랜지스터(FET)와 같은, 제1 트랜지스터(232)를 위해 구성된다. 일례에서, 제1 트랜지스터(232)는 n형 MOSFET 또는 p형 MOSFET와 같은, 금속 산화막 반도체 FET(MOSFET)를 포함한다. 제2 게이트 스택(222)은 제2 트랜지스터(234)를 위해 형성된다. 다른 실시예에서, 제3 게이트 스택(224)은 커패시터(236)를 위해 형성된다. 제2 트랜지스터(234)와 커패시터(236)는 전기적으로 결합되어 단일 부동 게이트 비휘발성 메모리 셀(또는 장치)를 형성하도록 구성된다. 특히, 제2 게이트 스택(222)에서 제2 게이트 전극(228b)은 전기적으로 부동하도록 구성된다. 부동 게이트(228b) 상에 직접적으로 적층된 제어 게이트가 없다. 커패시터(236)는 이 부동 게이트(228b)와 결합되어 메모리 셀에 대한 다양한 동작들을 제어하도록 또한 기능 한다. 도 2에 예시된 바와 같이, 제2 게이트 스택(222) 및 제3 게이트 스택(224)은 반도체 기판(210)의 상이한 영역들에 배치되고, 좌우로 서로 떨어져 있다. 이 특정한 예에서, 제2 게이트 스택(222) 및 제3 게이트 스택(224)은 STI 피처(216)에 의해 옆으로 분리된다.
방법(100)은 주변 영역(212) 및 메모리 영역(214)에서의 소스 및 드레인을 비롯한, 반도체 기판(210)에 다양하게 도핑 피처를 형성함으로써 단계(106)로 진행한다. 소스 및 드레인(238)은 하나 이상의 이온 주입법(ion implantation)들과 같은 적절한 기법에 의해 제1 트랜지스터(232)를 위해 형성된다. 유사하게, 제2 트랜지스터(234)에서 소스 및 드레인(240)은 이들 모두 동일한 유형(n형 또는 p형)의 MOSFET일 경우, 소스 및 드레인(238)을 형성하는 공정과 동일한 공정에 의해 형성된다. 대안적으로, 제2 트랜지스터(234)에서 소스 및 드레인(240)은 소스/드레인(238 및 240)이 상이한 유형(하나는 n형이고 다른 하나는 p형)의 MOSFET일 경우, 유사한 기법에 의해 별도로 형성된다. 일 실시예에서, 소스 및 드레인 피처(238 및 240)는 연관된 게이트 스택을 갖고 실질적으로 정렬되는 경도핑 소스/드레인(light doped source/drain; LDD) 피처 및 연관된 측벽 스페이서(230)를 갖고 실질적으로 정렬되는 중도핑 소스/드레인(S/D) 피처를 더 포함한다. 이 실시예를 증진하기 위해, 예로서 부동 게이트 트랜지스터(234)를 취하였기 때문에, LDD 피처는 우선 경도핑 도즈를 이용하는 이온 주입에 의해 형성된다. 그 후에, 스페이서(232)는 유전체 증착 및 플라즈마 식각에 의해 형성된다. 그 다음에, 중도핑 S/D 피처가 중도핑 도즈를 이용하는 이온 주입에 의해 형성된다. nFET와 pFET의 다양한 소스 및 드레인 피처들이 유사한 절차지만 상반된 도핑 유형으로 형성될 수 있다.
소스/드레인(238)의 도핑 유형은 제1 트랜지스터(232)가 적절히 구성되도록 반도체 기판(210)의 도핑 유형과는 상반된다. 부동 게이트 트랜지스터(234)에 관해서는, 도핑 웰(218)의 도핑 유형은 제1 유형의 도펀트를 포함하고, 소스/드레인(240)은 제1 유형의 도펀트와는 상반되는 제2 유형의 도펀트를 포함한다. 본 실시예에서, 도핑 웰(218)은 p형 도펀트(p 웰)를 포함하고, 소스/드레인(240)은 n형 도펀트를 포함하며, 대응하는 부동 게이트 트랜지스터(234)는 n형 트랜지스터(nFET)이다.
특히, 도핑 영역(241)은 또한 커패시터(236)에 형성된다. 본 실시예에서, 도핑 영역(241)은 소스/드레인(240)과 유사하고, 도핑 웰(218)의 제1 유형의 도펀트와는 상이한 제2 유형의 도펀트를 포함한다. 도핑 영역(241)은 한 측면에서 게이트 스택(224)의 에지에 배치된다. 도핑 영역(241)은 도핑 웰(218)을 접촉하거나 도핑 웰(218)에 배치된다. 대안적으로, 도핑 영역(241)은 게이트 스택(224)의 양측에 배치된다. 다른 대안적인 실시예에서, 도핑 영역(241)은 도핑 웰의 제1 유형의 도펀트를 포함한다. 역시 또 다른 실시예에서, 도핑 영역(241)은 소스/드레인(240)을 형성하기 위해 동일한 이온 주입 절차로 동시에 형성된다. 예를 들어, 도핑 영역(241)은 LDD 및 중도핑 소스/드레인(240)과 유사하게, 동일한 유형의 도펀트의 경도핑 피처 및 중도핑 피처를 포함할 수 있다. 도핑 웰(218)은 하나의 커패시터 전극의 역할을 하고, 제3 게이트 전극(228c)은 다른 커패시터 전극이다. 게이트 유전체 피처(226c)는 두 개의 커패시터 전극들 사이에 끼어있는 커패시터 유전체이다.
도 3을 참조하면, 방법(100)은 주변 영역(212)이 이후 실리사이드 형성에 노출되는 동안 메모리 영역(214)을 실질적으로 커버하도록 패턴화되는 하드 마스크층(244)을 형성함으로써 단계(108)로 진행한다. 특히, 소스 및 드레인(238)이 실리사이드 형성에 노출된다. 부가적으로, 제1 게이트 전극(228a)이 또한 실리사이드 형성에 노출될 수 있다. 하드 마스크층(244)은 다양한 개구부를 포함하고, 이것은 이후의 실리사이드 형성에 이용된다. 일 실시예에서, 하드 마스크층(244)은 주변 영역(212)의 게이트 스택(222) 및 소스/드레인(238)을 노출하기 위해 도 3에 예시된 바와 같은 개구부를 포함한다. 하드 마스크층(244)의 형성은 증착 및 리소그라피 패턴화를 포함한다. 리소그라피 패턴화는 하드 마스크층 위에 패턴화된 포토레지스트층을 형성하고, 이 패턴화된 포토레지스트층의 개구부를 통해 하드 마스크층을 식각하는 것을 포함한다. 일례에서, 하드 마스크층(244)은 플라즈마 촉진 CVD(plasma enhanced CVD; PECVD)와 같은, CVD에 의해 형성된 실리콘 산화물을 포함한다. 다른 실시예에서, 하드 마스크층에 적용되는 식각 공정은 패턴화된 포토레지스트층의 개구부 내의 하드 마스크층을 선택적으로 제거하기 위해서 에천트(etchant)로서 플루오르화 수소산을 포함한다. 패턴화된 포토레지스트층은 습식 스트립(wet stripping) 또는 플라즈마 애싱(plasma ashing)에 의해 그 후에 제거될 수 있다. 하드 마스크층(244)은 다른 실시예에 따라 실리콘 질화물과 같은 다른 적절한 재료를 포함할 수 있다. 일례에서, 실리콘 질화물 하드 마스크층은 PECVD와 같은 적절한 기법에 의해 형성될 수 있다. 일례에서, 하드 마스크층(244)의 두께는 대략 200 옹스트롬에서 대략 1200 옹스트롬 사이이다.
여전히 도 3을 참조하면, 방법(100)은 메모리 영역(214)이 하드 마스크에 의해 실리사이드를 형성하는 것으로부터 보호되는 동안 주변 영역(212)에 다양한 실리사이드 피처(246)를 형성함으로써 단계(110)로 진행한다. 실리사이드 피처(246)는 자기 정렬 실리사이드(살리시드)(self-aligned silicide; salicide)와 같은 당해 기술에 공지된 공정에 의해서 형성되고, 이것은 또한 살리시드 피처(246)라고도 한다. 일 실시예에서, 실리사이드 피처(246)는 니켈 실리사이드를 포함한다. 대안적인 실시예에서, 실리사이드 피처(246)는 코발트 실리사이드, 텅스텐 실리사이드, 탄탈륨 실리사이드, 티타늄 실리사이드, 플래티넘 실리사이드, 에르븀 실리사이드, 팔라듐 실리사이드, 또는 이들의 조합물과 같은 기타 적합한 실리사이드를 포함할 수 있다. 일례에서, 실리사이드는 대략 200 옹스트롬에서 대략 800 옹스트롬 사이의 두께를 갖는다.
실리사이드 피처(246)는 소스/드레인(238) 상에 형성되고, 제1 게이트 전극(228a)이 폴리실리콘을 포함하면 제1 게이트 전극(228a) 상에 부가적으로 형성될 수 있다. 본 실시예에서, 실리사이드 피처(246)는 메모리 영역(214)을 커버하기 위해 패턴화된 하드 마스크층(244)을 이용함으로써 주변 영역에 선택적으로 형성된다. 일례에서, 금속 층은 하드 마스크층(244) 상에 그리고 이 하드 마스크층(244)의 개구부를 갖고 정렬된 주변 영역(212)에서의 반도체 기판(210)의 다양한 접촉 영역(소스/드레인(238) 및 게이트 전극(228a)) 상에 증착된다. 고온 열처리(high temperature annealing)가 반도체 기판(210) 및 금속층에 적용되어 이 금속 층이 실리사이드를 형성하도록 반도체 기판(210)의 실리콘과 반응하도록 한다. 그 다음에, 비반응성 금속층이 식각 공정에 의해 제거되어 그 결과 도 3에 예시된 바와 같은 실리사이드 피처(246)가 생긴다. 실리사이드 피처(246)가 낮은 저항의 위상으로 바뀌도록 더 높은 열처리 온도를 이용하는 다른 열처리 공정이 추가로 구현될 수 있다. 하드 마스크층(244)은 실리사이드 피처(244)의 형성 이후에 그대로 남아 있을 수 있다.
방법(100)은 하드 마스크층(244) 및 실리사이드 피처(246) 상에 식각 정지층(도 3에 도시되지 않음)을 형성함으로써 단계(112)로 진행할 수 있다. 식각 정지층은 후속 단계에서 적절한 식각 공정에 대해 식각 선택비(etch selectivity)를 갖도록 선택된 유전체를 포함한다. 식각 정지층이 반도체 기판 상의 다양한 피처들을 실질적으로 커버하도록 식각 정지층은 반도체 기판(210)의 표면 프로파일에 등각일 수 있다.
도 4를 참조하면, 방법(100)은 게이트 스택들(220/222/224) 및 반도체 기판(210) 상에 층간 절연(inter-level dielectric; ILD) 층(248)을 형성함으로써 단계(114)로 진행한다. ILD 층(248)은 화학 기상 증착(CVD)과 같은, 적합한 기법에 의해 형성된다. 예를 들어, 고밀도 플라즈마 CVD는 ILD 층(248)을 형성하도록 구현될 수 있다. ILD 층(248)은 게이트 스택들(220/222/224)이 내장(embed)되도록 이 게이트 스택들(220/222/224)의 상단 표면 위의 레벨로 기판 상에 형성된다. 다양한 실시예들에서, ILD 층(248)은 실리콘 산화물, 저유전율(low-k dielectric) 유전체(열 실리콘 산화물의 유전 상수인 대략 3.9 보다 낮은 유전 상수를 갖는 유전체)를 포함한다. 다양한 실시예들에서, 저유전율 유전체는 불소함유된 실리카 유리(fluorinated silica glass; FSG), 탄소 도핑된 실리콘 산화물, 블랙 다이아몬드(캘리포나아주 산타 클라라에 소재하는 어플라이드 머티어리얼즈), 크세로겔(Xerogel), 에어로겔(Aerogel), 비정질 불화 탄소, 패럴린, 벤조사이클로부텐(benzocyclobutenes; BCB), SiLK(미시간주 미들랜드 다우 케미컬), 폴리이미드, 및/또는 이용 가능하거나 미래에 개발될 기타 적합한 재료를 포함한다.
일 실시예에서, 화학적 기계적 연마(chemical mechanical polishing; CMP) 공정이 ILD 층(248)의 상단 표면을 평탄화하기 위해 ILD 층(248)에 추가로 적용된다. 다른 실시예에서, CMP 공정은 게이트 스택들(220/222/224)이 상단 표면으로부터 노출되도록 ILD 층(248)의 두께를 더욱 줄일 수 있다. 화학적 슬러리 및 연마 압력을 비롯한, CMP 공정의 처리 조건 및 파라미터들은 ILD 층(248)을 부분적으로 제거하고 평탄화하도록 조정될 수 있다.
도 5를 참조하면, 방법(100)은 ILD 층(248)에 다수의 콘택 홀(contact hole)(250)을 형성함으로써 단계(116)로 진행하고, 이 다수의 콘택 홀들은 주변 영역(212)의 실리사이드 피처(246) 및 메모리 영역(214)의 소스/드레인(240) 및 도핑 영역(241)을 비롯한 다양한 접촉 영역들에 맞춰 정렬되어, 이러한 접촉 영역들이 노출되도록 한다. 다른 예에서, 콘택 홀(250)의 서브세트가 형성되고 게이트 스택들(예컨대, 220, 222 및 224)을 갖고 정렬될 수 있다. 콘택 홀(250)은 하나 이상의 식각 단계들을 포함하는 식각 공정 및 리소그라피 공정에 의해 형성된다. ILD 층(248) 및 하드 마스크층(244)을 식각하기 위해 식각 공정이 적용되어 접촉 영역이 노출된다. 일 실시예에서, 식각 공정은 주변 영역(212)의 실리사이드 피처를 손상시키지 않고 ILD 층(248) 및 하드 마스크층(244)을 선택적으로 식각하기 위해서, 불소 함유 에천트와 같은 적합한 에천트를 갖는 플라즈마 식각을 이용하는 식각 단계를 포함한다. 일례에서, 식각 공정은 C5F8, CH2F2 및 Ar을 포함하는 플라즈마 식각을 이용한다. 이 예를 증진하기 위해, C5F8, CH2F2 및 Ar에 대한 가스 공급은 대략 2 sccm ~ 30 sccm, 5 sccm ~ 40 sccm, 및 100 sccm ~ 600 sccm의 범위로 각각 조정된다. 다른 실시예에서, 식각 공정은 ILD 층(248)을 식각하기 위한 제1 식각 단계 및 주변 영역(212)의 실리사이드 피처(246)를 손상시키지 않고 메모리 영역(214)의 하드 마스크층(244)을 선택적으로 제거하기 위해서, HF와 같은 적합한 에천트를 갖는 습식 식각을 이용하는 제2 식각 단계를 포함한다.
대안적으로, 식각 정지층이 존재하면, 제2 식각 단계는 실리사이드 피처(246)를 손상시키지 않고 식각 정지층 및 하드 마스크층 모두를 선택적으로 제거하기 위해서 조정된다. 특정한 예에서, 제2 식각 단계는 하드 마스크층(244) 및 식각 정지층에 대한 식각 속도가 실질적으로 동일하게 되도록 조정된다. 다른 실시예에서, 식각 정지층은 ILD 층(248)과 상이하게 되도록 그리고 하드 마스크층(244)과 상이하게 되도록 선택된다. 예를 들어, ILD 층(248)은 실리콘 산화물 또는 저유전율 유전체를 포함하고, 하드 마스크층(244)은 식각 정치층이 실리콘 질화물 또는 실리콘 카바이드를 포함하는 동안 실리콘 산화물을 포함한다.
도 6을 참조하면, 방법(100)은 하나 이상의 금속으로 콘택 홀(250)을 충진함으로써 단계(118)로 진행하고, 그 결과 접촉 피처 또는 금속 플러그가 생긴다. 일 실시예에서, 텅스텐이 콘택 홀을 충진하는데 이용되어 텅스텐 플러그(252)를 형성한다. 구리 또는 알루미늄과 같은 다른 금속이 금속 플러그(252)를 형성하는데 이용될 수 있다. 금속 증착은 물리 기상 증착(physical vapor deposition; PVD), 도금 또는 이들의 조합을 이용한다. 다른 CMP 공정은 ILD 층 상에 형성된 과도한 금속층을 제거하기 위해 적용되고, 반도체 구조(200)의 상단 표면을 더욱 평탄화하기 위해서 적용될 수 있다.
도 7은 다른 실시예에 따라 구성되는 부동 게이트 비휘발성 메모리 장치를 갖는 반도체 구조(200)의 단면도를 나타낸다. 부동 게이트 비휘발성 메모리 장치는 전기적으로 함께 결합된 부동 게이트 트랜지스터(234)와 커패시터(236)를 포함한다. 커패시터(236)의 제3 게이트 전극(228c)은 부동 게이트 트랜지스터(234)의 제2 게이트 전극(228b)과 전기적으로 접속된다. 특히, 상호접속 구조(256)는 주변 영역(212)과 메모리 영역(214) 모두에서 반도체 기판(210) 상에 형성된다. 다층 상호접속은 종래의 비아 또는 콘택과 같은 수직 상호접속, 및 금속 라인과 같은 수평 상호접속을 포함한다. 다양한 상호접속 피처는 구리, 텅스텐, 및 실리사이드를 포함하는 다양한 도전 재료로 구현할 수 있다. 일례로, 다마신(damascene) 공정은 구리 관련된 다층 상호접속 구조를 형성하는데 이용된다. 다른 실시예에서, 텅스텐은 콘택 홀에 텅스텐 플러그를 형성하는데 이용된다. 다양한 콘택 홀은 단순화를 위해 도 7에 도시되지 않았다. 상호접속 구조(256)는 게이트 전극(228b 및 228c)을 전기적으로 접속하도록 구성되고, 게이트 전극(228b 및 228c)이 전기적으로 부동이 되도록(전압 바이어스에 동작 가능하지 않고 액세스 가능하지 않음) 더욱 구성되는 다양한 피처(258)를 포함한다. 대안적으로, 실리사이드 피처(246)는 주변 영역(212)에서의 제1 게이트 전극(228a) 상에 존재하지 않을 수 있다.
반도체 구조(200) 및 방법(100)이 기술되었지만, 다른 대안들 및 실시예들이 본 개시의 범위를 벗어나지 않고 존재할 수 있다. 예를 들어, 메모리 영역(214)에서 단일 부동 게이트 비휘발성 메모리 장치는 다양한 다른 실시예에 따라 다른 적합한 구조를 가질 수 있고, 이것은 이하에 추가로 기술된다.
도 8은 단일 부동 게이트 비휘발성 메모리 장치(302)를 갖는 반도체 구조(300)의 단면도의 다른 실시예를 나타낸다. 메모리 영역(214)에서 단일 부동 게이트 비휘발성 메모리 장치(302)는 실리사이드가 없기 때문에, 반도체 구조(300)는 반도체 구조(200)와 유사하다. 실리사이드 피처(246)는 향상된 장치 성능을 위해 주변 영역(212)에서 제1 트랜지스터(232) 상에 형성된다. 그러나, 반도체 구조(300)는 커패시터(236)의 하나의 커패시터 전극으로서 도핑 웰(304)을 포함한다. 도핑 영역(241) 및 도핑 웰(304)은 모두 n형이거나 모두 p형인 동일한 유형의 도펀트를 포함한다. 본 실시예에서, 반도체 기판(210)는 p형으로 도핑된다. 도핑 웰(304)은 n형으로 도핑된다. 소스/드레인(240) 및 도핑 영역(241)은 n형으로 도핑된다. 특히, 도핑 영역(241)의 도핑 농도는 도핑 웰(304)의 도핑 농도보다 높아서, 도핑 영역(241)에 바이어스가 인가될 때 이들 사이의 전압 강하를 줄인다.
도 9는 단일 부동 게이트 비휘발성 메모리 장치(312)를 갖는 반도체 구조(310)의 단면도의 다른 실시예를 나타낸다. 메모리 영역(214)에서 단일 부동 게이트 비휘발성 메모리 장치(302)는 실리사이드가 없기 때문에, 반도체 구조(310)는 반도체 구조(200)와 유사하다. 실리사이드 피처(246)는 향상된 장치 성능을 위해 주변 영역(212)에서 제1 트랜지스터(232) 상에 형성된다. 그러나, 단일 부동 게이트 비휘발성 메모리 장치(312)는 함께 집적되는 부동 게이트 트랜지스터(324) 및 다른 트랜지스터(314)를 포함한다. 트랜지스터(314)는 게이트 스택(224)의 양측에 배치된 소스(315) 및 드레인(316)을 포함한다. 특히, 부동 게이트 트랜지스터(324) 및 트랜지스터(314)는 게이트 스택(222 및 224) 사이에 개재된 공통 드레인(316)을 공유함으로써 전기적으로 결합된다. 공통 드레인(316) 및 소스(240 및 315)는 동일 절차로 동시에 형성될 수 있다. 본 실시예에서, 반도체 기판(210)은 소스(240/315) 및 공통 드레인(316)의 도펀트 유형과는 반대의 도펀트 유형을 포함한다. 더욱이, 상호접속 구조(256)는 트랜지스터(314)의 게이트 전극(228c)을 적절한 전압 바이어스를 위한 입력에 결합하도록 구성된 다양한 도전 피처(318)를 포함한다. 이에 비해, 게이트 전극(228b)이 전기적으로 부동이 되도록 구성되지만, 게이트 전극(228c)은 전기적으로 바이어스 되도록 구성된다. 다른 예에서, 단일 부동 게이트 비휘발성 메모리 장치(312)는 소스(240 및 315)와 공통 드레인(316)과는 반대 유형의 도펀트를 갖는 도핑 웰에 형성될 수 있다.
도 10은 단일 부동 게이트 비휘발성 메모리 장치(322)를 갖는 반도체 구조(320)의 단면도의 다른 실시예를 나타낸다. 메모리 영역(214)에서 단일 부동 게이트 비휘발성 메모리 장치(322)는 실리사이드가 없기 때문에, 반도체 구조(320)는 반도체 구조(310)와 유사하다. 실리사이드 피처(246)는 향상된 장치 성능을 위해 주변 영역(212)에서 제1 트랜지스터(232) 상에 형성된다. 그러나, 단일 부동 게이트 비휘발성 메모리 장치(322)는 함께 집적되는 부동 게이트 트랜지스터(234) 및 다른 트랜지스터(324)를 포함한다. 트랜지스터(324)는 게이트 스택(224)의 양측에 배치된 소스(315) 및 드레인(316)을 포함한다. 특히, 부동 게이트 트랜지스터(234) 및 트랜지스터(324)는 게이트 스택(222 및 224) 사이에 개재된 공통 드레인(316)을 공유한다. 공통 드레인(316) 및 소스(240 및 315)는 동일 절차 동안에 동시에 형성될 수 있다. 본 실시예에서, 반도체 기판(210)은 소스(240/315) 및 공통 드레인(316)의 도펀트 유형과는 반대의 도펀트 유형을 포함한다. 더욱이, 상호접속 구조(256)는 트랜지스터(324)의 게이트 전극(228c)과 부동 게이트 트랜지스터(234)의 게이트 전극(228c)을 접속하도록 구성된 다양한 도전 피처(326)를 포함한다. 일 실시예에서, 게이트 전극(228b 및 228c)은 다른 게이트 전극(228d)에 의해 직접적으로 접속된다. 게이트 전극(228d)은 적합한 구성으로, 각각 게이트 전극(228b 및 228c)으로 확장되고 공통 드레인(316)에 부분적으로 배치된다.
단일 부동 게이트 비휘발성 메모리 장치(322)의 평면도로서 도 11에 도시된 일례에서, 단일 부동 게이트 비휘발성 메모리 장치(322)는 소스(240), 소스(315) 및 공통 드레인(316)을 포함한다. 단일 부동 게이트 비휘발성 메모리 장치(322)는 부동 게이트 트랜지스터(234) 및 트랜지스터(324)로 확장된 게이트 전극(228)(및 도시되지 않은 게이트 유전체(226)도 또한 포함함)을 더 포함한다. 게이트 전극(228)은 부동 게이트 트랜지스터(234)의 채널 상에 배치된 제1 부분(228b), 트랜지스터(324)의 채널 상에 배치된 제3 부분(228c), 및 게이트 전극(228b 및 228c)이 접속되도록 구성된 공통 드레인(316)에 배치된 제2 부분(228d)을 포함한다. 단일 부동 게이트 비휘발성 메모리 장치(322)는 다양한 바이어스 및 전기 입력을 위해 구성되고 배치된 다양한 접촉부(328)를 더 포함한다.
다른 예에서, 단일 부동 게이트 비휘발성 메모리 장치(312)는 소스(240 및 315)와 공통 드레인(316)과는 반대 유형의 도펀트를 갖는 도핑 웰에 형성될 수 있다.
도 12는 다른 실시예들에 따라 구성되는 단일 부동 게이트 비휘발성 메모리 장치(350)의 평면도를 나타낸다. 단일 부동 게이트 비휘발성 메모리 장치(350)는 도 8의 단일 부동 게이트 비휘발성 메모리 장치(302)와 유사하다. 단일 부동 게이트 비휘발성 메모리 장치(350)는 함께 집적되는 부동 게이트 트랜지스터(234) 및 커패시터(236)를 포함한다. 본 실시예에서, 단일 부동 게이트 비휘발성 메모리 장치(350)는 두 개의 부동 게이트 비휘발성 메모리 셀(352 및 354)을 포함한다. 부동 게이트 전극(228)은 부동 게이트 트랜지스터(234)의 채널 상에 배치되고, 커패시터(236)로 확장되므로, 트랜지스터(234)의 채널 상에서의 게이트 스택은 커패시터(236)의 게이트 스택과 직접적으로 접속되는데, 하나의 부동 게이트 전극(228)이 이들 모두로 확장되기 때문이다. 트랜지스터(234)는 다양한 소스 및 드레인(240)을 포함하고, 커패시터(236)는 다양한 도핑 영역(241)을 포함한다. 더욱이, 도핑 웰(304)은 커패시터 영역에 형성되고, 하나의 커패시터 전극의 역할을 한다. 도핑 영역(241) 및 도핑 웰(304)은 동일한 유형의 도펀트를 포함한다. 일례로, 도핑 웰(304)은 n형 도핑 웰(Nwell)이다. 단일 부동 게이트 비휘발성 메모리 장치(350)에서 다양한 접촉 영역은 실리사이드가 없다.
단일 부동 게이트 비휘발성 메모리 장치를 갖는 반도체 구조가 도 2의 반도체 구조(200)와 같은, 다양한 실시예로 나타난다. 반도체 구조(200)는 주변 영역 및 메모리 영역을 포함한다. 메모리 영역은 실리사이드가 없고, 하나 이상의 단일 부동 게이트 비휘발성 메모리 장치를 포함한다. 단일 부동 게이트 비휘발성 메모리 장치는 도 13 및 도 14에 도시된 구조와 같은, 상이한 구조를 포함할 수 있다. 도 13은 하나 이상의 실시예들에 따른 단일 부동 게이트 비휘발성 메모리 장치(360)의 평면도를 나타낸다. 도 14는 한 실시예들에 따른 라인(AA')을 따라 단일 부동 게이트 비휘발성 메모리 장치(360)의 단면도를 나타낸다. 단일 부동 게이트 비휘발성 메모리 장치(360)는 반도체 구조(200)에 통합될 수 있다. 단일 부동 게이트 비휘발성 메모리 장치(360)는 도 2, 도 13, 및 도 14를 참조하여 기술된다.
대안적으로 또는 부가적으로, 단일 부동 게이트 비휘발성 메모리 장치(360)는 실리사이드가 없는 메모리 영역(214)에 배치된다. 단일 부동 게이트 비휘발성 메모리 장치(360)는 예를 들어 제1 셀(362) 및 제2 셀(364)을 포함한다. 단일 부동 게이트 비휘발성 메모리 장치(360)에서, 각각의 셀(362 또는 364)은 함께 집적되는 주입 트랜지스터(또는 제1 트랜지스터)(234) 및 부동 게이트 트랜지스터(또는 제2 트랜지스터)(324)를 포함한다. 예로서, 제2 셀(364)을 취하면, 제1 트랜지스터(234)는 게이트 스택(222)의 양측에 배치된 소스(240) 및 드레인(316)을 포함한다. 제2 트랜지스터(324)는 게이트 스택(224)의 양측에 배치된 소스(315) 및 드레인(316)을 포함한다. 특히, 제1 트랜지스터(234) 및 제2 트랜지스터(324)는 제1 게이트 스택(222)과 제2 게이트스택(224) 사이에 개재된 공통 드레인(316)을 공유한다. 공통 드레인(316) 및 소스(240/315)는 동일 절차 동안에 동시에 형성될 수 있다. 각각의 게이트 스택(222 또는 224)은 기판(210) 상에 게이트 유전체 피처(226) 및 대응하는 게이트 유전체 피처(226) 상에 배치된 게이트 전극(228)을 포함한다. 본 실시예에서, 각각의 셀에서 게이트 스택(222 및 224)은 도 13에 도시된 바와 같은 이어지는 게이트 스택을 형성한다. 따라서, 게이트 전극(228b 및 228c)은 이어지는 게이트 전극(228)의 두 부분이고, 전기적으로 부동이다.
단일 부동 게이트 비휘발성 메모리 장치(360)는 ILD 층(248)에 내장된 다양한 접촉 피처(328)를 더 포함한다. 접촉 피처(328)는 다양한 바이어스 및 전기 입력을 위해 각각의 소스 및 드레인을 결합하도록 구성된다. 소스(240/315) 및 드레인(316) 각각은 하나, 및 두 개 이상의 접촉 피처(328)와 결합된다. 일례로, 각각의 공통 드레인(316)은 두 개의 접촉 피처(328)와 결합되도록 구성된다. 본 실시예에서, 소스(240)는 주입 소스이고, 소스(315)는 판독 소스이다. 본 실시예를 증진하기 위해, 접촉 피처(328a)는 판독 소스(315)에 결합되고, 판독 비트 라인에 더욱 결합된다. 접촉 피처(328b)는 드레인(316)에 결합되고, 워드 라인에 더욱 결합된다. 접촉 피처(328c)는 주입 소스(240)에 결합되고, 주입 비트 라인에 더욱 결합된다.
반도체 구조의 다양한 실시예들에서, 메모리 영역에서의 단일 부동 게이트 비휘발성 메모리 장치는 실리사이드가 없지만, 주변 영역에서의 트랜지스터(및 다른 장치)는 소스/드레인 및/또는 게이트 전극과 같은 다양한 접촉 피처에서 실리사이드 피처를 포함한다. 다양한 이점들이 본 개시의 하나 이상의 실시예들에 존재할 수 있다. 실리사이드 없는 접촉 피처가 전체 반도체 구조에 적용되면, 주변 회로는 높은 접촉 저항 및 높은 게이트 저항으로 인해서 저하된 성능을 갖는다. 실리사이드 피처가 부동 게이트 상에 형성되면(단일 부동 게이트 비휘발성 메모리 장치에서 부동 게이트를 오버레이하는 제어 게이트 없음), 이것은 부동 게이트 데이터 보유의 무결성을 저하시킬 것이다. 실리사이드 피처가 단일 부동 게이트 비휘발성 메모리 장치의 소스/드레인 영역 상에 형성될 때, 게이트 전극과 실리사이드 피처 사이의 얼라인먼트 마진을 강요하는 규칙과, 콘택 플러그와 실리사이드 피처 사이의 얼라인먼트 마진을 강요하는 규칙을 포함하는 설계 규칙은 증가된 셀 크기 및 감소된 패킹 밀도로 이어질 것이다. 다양한 실시예들에서 논의된 반도체 구조는 주변 회로 성능의 희생 없이 그리고 부동 게이트 데이터 보유의 무결성을 저하시킴 없이, 증가된 패킹 밀도를 달성한다.
다른 처리 단계들이 반도체 구조의 형성 이전, 형성 동안 및/또는 형성 이후에 구현될 수 있다. 예를 들어, 다층 상호접속은 단계(118) 이후에 추가로 형성된다. 다층 상호접속은 종래의 비아와 같은 수직 상호접속, 및 금속 라인과 같은 수평 상호접속을 포함한다. 다양한 상호접속 피처는 구리 또는 알루미늄을 포함하는 다양한 도전 재료로 구현할 수 있다. 일례로, 다마신 공정은 구리 관련 다층 상호접속 구조를 형성하는데 이용된다.
본 개시는 반도체 구조가 메모리 영역에 단일 부동 게이트 비휘발성 메모리 장치를 포함하는 애플리케이션으로 제한되지 않는다. 본 개시의 실시예들이 상세하게 기술되었지만, 당업자는 본 개시의 사상 및 범위로부터 벗어나지 않고 본 명세서 내에서 다양한 변경, 대체 및 대안을 행할 수 있음을 이해해야 한다. 예를 들어, 반도체 구조는 다이나믹 랜덤 액세스 메모리(dynamic random access memory; DRAM) 셀, 단전자 트랜지스터(single electron transistor; SET), 필드 프로그램 가능 게이트 어레이(field programmable gate array; FPGA) 및/또는 다른 마이크로 전자 장치(총괄하여 본 명세서에서 마이크로 장치로서 지칭함)와 같은 다른 구조를 추가적으로 포함할 수 있다. 다른 실시예들에서, 반도체 구조는 FinFET 트랜지스터를 포함한다. 물론, 본 개시의 양태들은 단일 게이트 트랜지스터, 더블 게이트 트랜지스터 및 다른 다중 게이트 트랜지스터를 포함하는 다른 유형의 트랜지스터에 또한 적용 가능하고/또는 용이하게 적응 가능하며, 센서 셀, 로직 셀, 및 기타 셀을 포함하는 다수의 상이한 애플리케이션에서 이용될 수 있다.
따라서, 본 개시는 집적 회로를 제공한다. 집적 회로는 주변 영역 및 메모리 영역을 갖는 반도체 기판; 주변 영역에 배치되고 실리사이드 피처를 갖는 전계 효과 트랜지스터; 및 메모리 영역에 배치되고 실리사이드가 없으며, 서로 좌우로 이격된 제1 게이트 전극 및 제2 게이트 전극을 갖는 단일 부동 게이트 비휘발성 메모리 장치를 포함한다.
일 실시예에서, 메모리 영역에 있는 단일 부동 게이트 비휘발성 메모리 장치는 제1 영역 및 제1 영역에 가까운 제2 영역을 포함하고, 여기서 제1 영역은 제1 구조를 포함하고 제2 영역은 제2 구조를 포함한다. 제1 구조는 전하를 저장하도록 동작 가능하게 설계되고 반도체 기판 위의 제1 게이트 유전체 피처; 제1 게이트 유전체 피처 위에 배치되고 부동이 되도록 구성된 제1 게이트 전극; 및 반도체 기판에 형성되며, 제1 게이트 전극의 양측에 배치된 소스 및 드레인을 포함한다. 제2 구조는 데이터 동작을 위해 제1 구조와 결합되고, 반도체 기판 위의 제2 게이트 유전체 피처; 및 제2 게이트 유전체 피처 상에 배치된 제2 게이트 전극을 포함한다.
다른 실시예들에서, 제1 구조는 제2 게이트 전극과 결합된 부동 게이트를 갖는 트랜지스터로서 구성되고, 제2 구조는 커패시터로서 구성된다. 또 다른 실시예들에서, 제2 구조는 반도체 기판에 형성되고 제2 게이트 전극 밑에 있는 제1 유형의 도펀트의 도핑 웰; 및 반도체 기판에 형성되고 도핑 웰에 접촉하는 제1 유형 도펀트의 도핑 접촉부를 더 포함하고, 여기서 커패시터는 제1 커패시터 전극으로서의 도핑 웰, 제2 커패시터 전극으로서의 제2 게이트 전극, 및 제1 커패시터 전극 및 제2 커패시터 전극 사이에 끼인 커패시터 유전체로서 제2 게이트 유전체 피처를 포함한다. 또 다른 실시예에서, 제2 구조는 반도체 기판에 형성되고 제2 게이트 전극 밑에 있는 제1 유형 도펀트의 도핑 웰; 및 반도체 기판에 형성되고 도핑 웰에 접촉하는 제2 유형 도펀트의 도핑 접촉부를 더 포함하고, 제2 유형 도펀트는 제1 유형 도펀트와 반대이고, 여기서 커패시터는 제1 커패시터 전극으로서의 도핑 웰, 제2 커패시터 전극으로서의 제2 게이트 전극, 및 제1 커패시터 전극 및 제2 커패시터 전극 사이에 끼인 커패시터 유전체로서 제2 게이트 유전체 피처를 포함한다.
다른 실시예에서, 제1 구조는 부동 게이트 트랜지스터로서 구성되고, 제2 구조는 부동 게이트 트랜지스터와 직렬로 접속된 선택 트랜지스터로서 구성되며; 선택 트랜지스터 및 부동 게이트 트랜지스터는 드레인을 공유한다. 또 다른 실시예에서, 제1 구조는 부동 게이트 트랜지스터로서 구성되고, 제2 구조는 주입 트랜지스터로서 구성되며, 주입 트랜지스터 및 부동 게이트 트랜지스터는 드레인을 공유하고, 제2 게이트 전극은 제1 게이트 전극과 전기적으로 접속된다. 주변 영역에서의 전계 효과 트랜지스터는 제3 게이트 유전체 피처 상에 배치된 제3 게이트; 반도체 기판에 형성되고 제3 게이트에 의해 개재된 소스 및 드레인; 및 주변 영역에서의 전계 효과 트랜지스터의 소스, 드레인 및 제3 게이트 상에 형성되고, 각각의 전기 바이어스를 위해 상호접속 구조에 더욱 결합되는 실리사이드 피처를 포함할 수 있다. 제2 게이트는 제1 게이트에 전기적으로 접속될 수 있고, 전기적으로 부동일 수도 있다.
본 개시는 또한 집적 회로의 다른 실시예를 제공한다. 집적 회로는 주변 영역 및 메모리 영역을 갖는 반도체 기판, 및 메모리 영역에 배치된 복수의 단일 부동 게이트 비휘발성 메모리 셀을 포함하고, 여기서 주변 영역은 다양한 접촉 영역 상에 배치된 실리사이드 피처를 포함하고, 메모리 영역은 실리사이드가 없다. 단일 부동 게이트 비휘발성 메모리 셀의 각각은 반도체 기판에 배치된 제1 게이트 전극(제1 게이트 유전체 피처에 의해 반도체 기판으로부터 분리되고 전하를 저장하기 위해 부동이 되도록 구성됨); 반도체 기판에 형성되고 제1 게이트의 양측에 각각 배치된 소스 및 드레인; 및 반도체 기판에 배치된 제2 게이트 전극(제2 게이트 유전체 피처에 의해 반도체 기판으로부터 분리되고 제1 게이트 전극으로부터 좌우로 서로 떨어짐)을 포함한다.
일 실시예에서, 제2 게이트 전극은 전기적 바이어스를 위해 상호접속 구조와 전기적으로 접속된다. 집적 회로는 반도체 기판에 있고 제2 게이트 전극의 에지에 배치된 소스를 더 포함하고, 여기서 제2 게이트 전극은 제1 게이트 전극과 전기적으로 접속되고 제2 게이트 전극의 에지에서 소스는 제1 게이트 전극을 충전하도록 동작 가능하게 구성된다. 집적 회로는 반도체 기판에 있고 제2 게이트 전극 바로 밑에 있는 제1 유형 도펀트의 제1 도핑 영역; 반도체 기판에 있고 제1 도핑 영역에 접촉하는 제1 유형 도펀트의 제2 도핑 영역을 더 포함할 수 있고, 여기서 제2 게이트 전극은 제1 게이트 전극과 전기적으로 접속되고, 제2 도핑 영역은 제1 게이트 전극을 충전하도록 동작 가능하게 구성된다. 다른 실시예에서, 메모리 영역에서의 단일 부동 게이트 메모리 장치는 제1 영역 및 제1 영역에 가까운 제2 영역을 포함하고, 여기서 제1 영역은 트랜지스터로서 구성된 소스 및 드레인, 제1 게이트 유전체 피처, 및 제1 게이트 전극을 포함하고, 제2 영역은 반도체 기판에 있고 제2 게이트 유전체 피처 바로 밑에 있는 도핑 웰을 포함하고, 제2 게이트 유전체 피처 및 제2 게이트 전극은 커패시터로서 구성되며, 제2 게이트 전극은 제1 게이트 전극과 전기적으로 접속된다. 또 다른 실시예에서, 집적 회로는 반도체 기판에 있고 트랜지스터의 드레인과 도핑 웰 사이에 개재된 쉘로우 트렌치 분리(STI)를 더 포함한다.
또 다른 실시예에서, 집적 회로는 메모리 영역 내에서 반도체 기판 상에 제1 유전체 물질의 하드 마스크층; 반도체 기판 상에 있고 하드 마스크층 상에 부분적으로 있는 제2 유전체 물질의 식각 정지층; 식각 정지층 상의 제3 유전체 물질의 층간 절연(ILD) 층; 메모리 영역에서 있고 하드 마스크층, 식각 정지층, 및 ILD 층에 내장된 제1 복수의 접촉 피처; 주변 영역에 있고 하드 마스크층, 식각 정지층, ILD 층에 내장되고, 실리사이드 피처에 접촉하는 제2 복수의 접촉 피처를 더 포함한다. 제2 유전체 물질은 제1 유전체 물질 및 제3 유전체 물질과는 상이하다.
본 개시는 또한 집적 회로를 제조하는 방법의 실시예를 제공한다. 방법은 메모리 영역 및 주변 영역을 갖는 실리콘 기판을 제공하는 단계; 실리콘 기판 상에 게이트 유전층을 형성하고 게이트 유전층 상에 게이트 전극층을 형성하는 단계; 게이트 전극층 및 게이트 유전층을 패턴화하는 단계로서, 그 결과 메모리 영역에 제1 게이트 스택 및 제2 게이트 스택이 형성되고 주변 영역에 제3 게이트 스택이 형성되며, 제2 게이트 스택은 제1 게이트 스택과 좌우로 떨어진 것인, 패턴화 단계; 실리콘 기판에 다양한 주입을 수행하는 단계로서, 제1 게이트 스택의 양측에 제1 소스 및 제1 드레인을 형성하고, 제3 게이트 스택의 양측에 제2 소스 및 제2 드레인을 형성하는 것인, 주입 수행 단계; 실리콘 기판 상에 하드 마스크층을 형성하는 단계로서, 여기서 하드 마스크층은 메모리 영역을 커버하고 주변 영역에 있는 제2 소스 및 제2 드레인, 및 제3 게이트 스택을 노출하는 것인, 하드 마스크층 형성 단계; 및 메모리 영역이 하드 마스크층에 의해 실리사이드의 형성으로부터 보호되는 동안 주변 영역에 있는 제2 소스 및 제2 드레인, 및 제3 게이트 스택에 실리사이드를 형성하는 단계를 포함한다.
일 실시예에서, 실리사이드를 형성하는 단계는, 하드 마스크층을 통해 실리콘 기판 상에 금속층을 증착하는 단계; 실리콘 기판과 금속층이 반응하도록 실리콘 기판에 어닐링(annealing) 공정을 수행하는 단계; 및 금속층의 비 반응성 부분을 제거하기 위해 식각하는 단계를 포함한다. 다른 실시예에서, 실리사이드를 형성한 이후에, 방법은 실리콘 기판 상에 층간 절연(ILD) 층을 형성하는 단계; 콘택 홀을 형성하기 위해 ILD 층을 식각하는 단계로서, 이로써 메모리 영역에서의 제1 소스와 제1 드레인, 및 주변 영역에서의 제2 소스와 제2 드레인으로 각각 정렬되는 것인, 식각 단계; 메모리 영역의 콘택 홀 내의 하드 마스크층을 식각하는 단계; 및 콘택 홀에 도전 플러그를 형성하는 단계를 더 포함한다. 다른 실시예에서, 하드 마스크층을 식각하는 단계는 주변 영역의 콘택 홀 내의 실리사이드에 상당한 손상 없이 하드 마스크층을 선택적으로 식각하도록 조정된 식각 공정을 구현하는 단계를 포함한다. 또 다른 실시예에서, 도전 플러그를 형성하기 이전에, 방법은 식각 정지층이 하드 마스크층 및 실리사이드를 오버레이하고 ILD 층 밑에 있도록 ILD 층을 형성하기 이전에, 실리콘 기판 상에 식각 정치층을 형성하는 단계; ILD 층을 식각한 이후에 식각 정지층을 식각하는 단계; 및 그 이후에 하드 마스크층을 식각하는 단계를 더 포함한다.
또 다른 실시예에서, 도전 플러그를 형성하기 이전에, 방법은 식각 정지층이 하드 마스크층 및 실리사이드를 오버레이하고 ILD 층 밑에 있도록 ILD 층을 형성하기 이전에 실리콘 기판 상에 식각 정지층을 형성하는 단계; 및 ILD 층의 식각 이후에 식각 정지층 및 하드 마스크층에 식각 공정을 수행하는 단계를 더 포함하고, 여기서, 식각 공정은 실리사이드 피처에 손상 없이 하드 마스크층 및 식각 정지층을 실질적으로 제거하도록 조정된다.
앞서 말한 것은 몇 가지 실시예들의 특징을 요약한 것이다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점을 달성하고/또는 동일한 목적을 수행하기 위한 다른 공정 및 구조를 설계 또는 수정하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있음을 인식해야 한다. 당업자는 또한 등가 구성물이 본 개시의 사상과 범위로부터 벗어나지 않도록 구현해야 하고, 본 개시의 사상과 범위로부터 벗어나지 않고 본 명세서에서 다양한 변경, 대체 및 대안을 행할 수 있음을 있다.
210: 기판 212: 주변 영역
214: 메모리 영역 216: STI
218: 도핑 웰 220, 222, 224: 게이트 스택
226: 게이트 유전층 228: 게이트 전극층
230: 게이트 스페이서 232: 제1 트랜지스터
234: 제2 트랜지스터 236: 커패시터
238, 240: 소스 및 드레인 241: 도핑 영역
244: 하드 마스크층 246: 실리사이드 피처
248: ILD 층 250: 콘택 홀
252: 금속 플러그

Claims (10)

  1. 집적 회로에 있어서,
    주변 영역 및 메모리 영역을 갖는 반도체 기판;
    상기 주변 영역에 배치되고, 게이트 전극, 제1 소스 및 제1 드레인을 포함하는 전계 효과 트랜지스터;
    상기 메모리 영역에 배치되고, 제2 소스, 제3 소스 및 제2 드레인을 포함하는 부동 게이트 비휘발성 메모리 장치로서, 상기 제2 소스, 상기 제3 소스 및 상기 제2 드레인은 일축을 따라 배열되어 있고, 상기 제2 드레인은 상기 제2 소스 및 상기 제3 소스 사이에 배치되는 것인, 상기 부동 게이트 비휘발성 메모리 장치; 및
    제1 부분, 제2 부분 및 제3 부분을 포함하는 상기 메모리 영역 내의 부동 게이트 전극을 포함하고,
    상기 제1 부분, 상기 제2 부분 및 상기 제3 부분은 전기적으로 커플링되고,
    상기 제1 부분, 상기 제2 부분 및 상기 제3 부분은 상기 일축에 수직하게 연장하고,
    상기 제1 부분은, 상기 제2 소스 및 상기 제2 드레인 사이에서 연장하는 제1 채널 상에 배치되고,
    상기 제2 부분은 제1 측면 및 이 제1 측면의 반대편에 있는 제2 측면을 포함하고,
    상기 제1 측면 및 상기 제2 측면 각각은 상기 제2 드레인 바로 위에 배치되고,
    상기 제3 부분은 상기 제3 소스 및 상기 제2 드레인 사이에서 연장하는 제2 채널 상에 배치되고,
    상기 제2 드레인은, 바닥 표면을 포함하고 미리 결정된 도핑 농도를 갖는 소스/드레인 피처를 포함하고, 상기 바닥 표면은 상기 반도체 기판의 상단 표면으로부터 일정 거리를 두고 상기 제1 측면으로부터 상기 제2 측면으로 연장하며 떨어져 있는 것인, 집적 회로.
  2. 제1항에 있어서,
    상기 주변 영역에 배치되는 제1 트렌치 격리 피처; 및
    상기 주변 영역에 배치되는 제2 트렌치 격리 피처를 더 포함하고,
    상기 전계 효과 트랜지스터는 상기 제1 트렌치 격리 피처 및 상기 제2 트렌치 격리 피처 사이에 배치되는 것인, 집적 회로.
  3. 제2항에 있어서, 상기 제1 소스는 상기 게이트 전극 및 상기 제1 트렌치 격리 피처 사이에 배치되고, 상기 제1 드레인은 상기 게이트 전극 및 상기 제2 트렌치 격리 피처 사이에 배치되는 것인, 집적 회로.
  4. 제1항에 있어서, 상기 반도체 기판은 상기 주변 영역에서 제1 유형의 도펀트를 포함하고, 상기 제1 소스 및 상기 제1 드레인은 제2 유형의 도펀트를 포함하는 것인, 집적 회로.
  5. 제1항에 있어서, 상기 게이트 전극은 제1 게이트 유전체와 접촉하고, 상기 제1 게이트 유전체는 상기 제1 소스 및 상기 제1 드레인 사이의 채널과 접촉하는 것인, 집적 회로.
  6. 제1항에 있어서,
    상기 제1 부분은 제2 게이트 유전체와 접촉하고, 상기 제2 게이트 유전체는 상기 제1 채널과 접촉하며,
    상기 제3 부분은 제3 게이트 유전체와 접촉하고, 상기 제3 게이트 유전체는 상기 제2 채널과 접촉하며,
    상기 반도체 기판은 상기 메모리 영역에서 제1 유형의 도펀트를 포함하고,
    상기 제1 채널 및 상기 제2 채널은 상기 제1 유형의 도펀트를 포함하는 것인, 집적 회로.
  7. 제1항에 있어서,
    상기 일축을 따라 연장하는 제1 영역, 및 상기 일축에 수직한 방향으로 상기 제1 영역으로부터 연장하는 제2 영역을 포함하는 활성 영역;
    상기 제1 영역의 제1 단부에 형성되는 상기 제2 소스;
    상기 제1 영역의 제2 단부에 형성되는 상기 제3 소스; 및
    상기 제1 영역 및 상기 제2 영역의 교차 지점에서 형성되는 상기 제2 드레인을 더 포함하는 것인, 집적 회로.
  8. 제1항에 있어서, 상기 반도체 기판은 상기 메모리 영역에서 제1 유형의 도펀트를 포함하고, 상기 제2 소스, 상기 제3 소스 및 상기 제2 드레인은 상기 제1 유형의 도펀트와는 상이한 제2 유형의 도펀트를 포함하는 것인, 집적 회로.
  9. 집적 회로에 있어서,
    주변 영역 및 메모리 영역을 구비하는 반도체 기판;
    상기 주변 영역에 배치되는 전계 효과 트랜지스터; 및
    상기 메모리 영역에 배치되는 부동 게이트 비휘발성 메모리 장치를 포함하고,
    상기 부동 게이트 비휘발성 메모리 장치는, 제1 축을 따라 연장되는 제1 장형 영역, 및 상기 제1 축에 수직한 제2 축을 따라 연장되되 상기 제1 장형 영역과 연결되는 제2 장형 영역을 구비하는 활성 영역을 포함하고,
    상기 부동 게이트 비휘발성 메모리 장치는, 상기 제1 축을 따라 연장되는 제1 장형 부분, 상기 제2 축을 따라 연장되는 제2 장형 부분, 상기 제2 축을 따라 연장되는 제3 장형 부분, 및 상기 제2 축을 따라 연장되는 제4 장형 부분을 구비하는 부동 게이트를 포함하고,
    상기 제2 장형 부분, 상기 제3 장형 부분 및 상기 제4 장형 부분은 상기 제1 장형 부분과 접촉하고,
    상기 부동 게이트 비휘발성 메모리 장치는 상기 제2 장형 부분, 상기 제3 장형 부분, 및 상기 제4 장형 부분의 측벽들 상의 스페이서 피처들을 포함하고,
    상기 부동 게이트 비휘발성 메모리 장치는 상기 제1 장형 영역의 제1 단부에 형성되는 제1 소스를 포함하고,
    상기 부동 게이트 비휘발성 메모리 장치는 상기 제1 장형 영역의 제2 단부에 형성되는 제2 소스를 포함하고,
    상기 메모리 영역의 상기 부동 게이트 비휘발성 메모리 장치는 상기 제1 장형 영역의 중심부에 형성되는 드레인을 포함하고, 상기 드레인은 상기 제2 장형 영역을 통해 연장하고, 상기 드레인은, 바닥 표면을 포함하고 미리 결정된 도핑 농도를 갖는 드레인 피처를 포함하고, 상기 바닥 표면은 상기 제3 장형 부분의 측벽들 사이에서 상기 반도체 기판의 상단 표면으로부터 일정 거리를 두고 떨어져 있는 것인, 집적 회로.
  10. 집적 회로에 있어서,
    기판;
    상기 기판의 주변 영역에 배치되고, 게이트 전극, 제1 소스 및 제1 드레인을 포함하는 전계 효과 트랜지스터;
    상기 기판의 메모리 영역에 배치되고, 제2 소스, 제3 소스 및 제2 드레인을 포함하는 부동 게이트 비휘발성 메모리 장치로서, 상기 제2 소스, 상기 제3 소스 및 상기 제2 드레인은 일축을 따라 배치되는 것인, 상기 부동 게이트 비휘발성 메모리 장치; 및
    제1 부분, 제2 부분 및 제3 부분을 포함하는 상기 메모리 영역 내의 부동 게이트 전극을 포함하고,
    상기 제1 부분, 상기 제2 부분 및 상기 제3 부분은 전기적으로 연결되고, 상기 제1 부분, 상기 제2 부분 및 상기 제3 부분은 상기 축에 수직하게 연장하며,
    상기 제2 부분은 상기 축을 따라 상기 제1 부분 및 상기 제3 부분 사이에 배치되고, 상기 제2 부분은 제1 측면 및 이 제1 측면의 반대편에 있는 제2 측면을 포함하고, 상기 제2 드레인은, 바닥 표면을 포함하고 미리 결정된 도핑 농도를 갖는 소스/드레인 피처를 포함하고, 상기 바닥 표면은 상기 기판의 상단 표면으로부터 일정 거리를 두고 상기 제1 측면으로부터 상기 제2 측면으로 연장하며 떨어져 있는 것인, 집적 회로.
KR1020180023120A 2011-07-18 2018-02-26 단일 게이트 비휘발성 메모리 장치의 구조 및 방법 KR101989273B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/184,823 US20130020623A1 (en) 2011-07-18 2011-07-18 Structure and method for single gate non-volatile memory device
US13/184,823 2011-07-18

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020160109880A Division KR20160106529A (ko) 2011-07-18 2016-08-29 단일 게이트 비휘발성 메모리 장치의 구조 및 방법

Publications (2)

Publication Number Publication Date
KR20180026686A KR20180026686A (ko) 2018-03-13
KR101989273B1 true KR101989273B1 (ko) 2019-06-13

Family

ID=47534608

Family Applications (4)

Application Number Title Priority Date Filing Date
KR1020120012880A KR20130010427A (ko) 2011-07-18 2012-02-08 단일 게이트 비휘발성 메모리 장치의 구조 및 방법
KR1020150100396A KR20150088230A (ko) 2011-07-18 2015-07-15 단일 게이트 비휘발성 메모리 장치의 구조 및 방법
KR1020160109880A KR20160106529A (ko) 2011-07-18 2016-08-29 단일 게이트 비휘발성 메모리 장치의 구조 및 방법
KR1020180023120A KR101989273B1 (ko) 2011-07-18 2018-02-26 단일 게이트 비휘발성 메모리 장치의 구조 및 방법

Family Applications Before (3)

Application Number Title Priority Date Filing Date
KR1020120012880A KR20130010427A (ko) 2011-07-18 2012-02-08 단일 게이트 비휘발성 메모리 장치의 구조 및 방법
KR1020150100396A KR20150088230A (ko) 2011-07-18 2015-07-15 단일 게이트 비휘발성 메모리 장치의 구조 및 방법
KR1020160109880A KR20160106529A (ko) 2011-07-18 2016-08-29 단일 게이트 비휘발성 메모리 장치의 구조 및 방법

Country Status (3)

Country Link
US (4) US20130020623A1 (ko)
KR (4) KR20130010427A (ko)
CN (1) CN102891148B (ko)

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB201021112D0 (en) 2010-12-13 2011-01-26 Ntnu Technology Transfer As Nanowires
US20130020623A1 (en) 2011-07-18 2013-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for single gate non-volatile memory device
GB201200355D0 (en) * 2012-01-10 2012-02-22 Norwegian Univ Sci & Tech Ntnu Nanowires
GB201211038D0 (en) 2012-06-21 2012-08-01 Norwegian Univ Sci & Tech Ntnu Solar cells
TWI485811B (zh) * 2012-07-18 2015-05-21 Maxchip Electronics Corp 半導體結構的製造方法
GB201311101D0 (en) 2013-06-21 2013-08-07 Norwegian Univ Sci & Tech Ntnu Semiconducting Films
US9153483B2 (en) 2013-10-30 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9224841B2 (en) * 2014-01-23 2015-12-29 Globalfoundries Inc. Semiconductor fins on a trench isolation region in a bulk semiconductor substrate and a method of forming the semiconductor fins
US9768181B2 (en) * 2014-04-28 2017-09-19 Micron Technology, Inc. Ferroelectric memory and methods of forming the same
US10079283B2 (en) 2014-07-17 2018-09-18 E Ink Holdings Inc. Manufacturing method of a transistor
US9478626B2 (en) * 2014-12-19 2016-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with an interconnect structure and method for forming the same
BR112018000612A2 (pt) 2015-07-13 2018-09-18 Crayonano As nanofios ou nanopirâmides cultivados sobre um substrato grafítico
EA201890167A1 (ru) 2015-07-13 2018-07-31 Крайонано Ас Светодиоды и фотодетекторы, сформированные из нанопроводников/нанопирамид
US9502466B1 (en) * 2015-07-28 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy bottom electrode in interconnect to reduce CMP dishing
EP3329509A1 (en) 2015-07-31 2018-06-06 Crayonano AS Process for growing nanowires or nanopyramids on graphitic substrates
US10147719B2 (en) * 2016-11-17 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor field effect transistors and manufacturing method thereof
US20180266567A1 (en) * 2017-03-14 2018-09-20 Nor-Cal Products, Inc. Energized ptfe seal for butterfly valve
GB201705755D0 (en) 2017-04-10 2017-05-24 Norwegian Univ Of Science And Tech (Ntnu) Nanostructure
US10186456B2 (en) * 2017-04-20 2019-01-22 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming contact plugs with reduced corrosion
US10276794B1 (en) 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
KR102362622B1 (ko) * 2018-02-23 2022-02-14 삼성전자주식회사 서로 다른 종류의 메모리 셀들을 갖는 반도체 소자
US10720513B2 (en) * 2018-03-09 2020-07-21 Globalfoundries Singapore Pte. Ltd. OTP-MTP on FDSOI architecture and method for producing the same
US10804140B2 (en) * 2018-03-29 2020-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect formation and structure
CN108735752B (zh) * 2018-05-07 2021-03-12 上海华力微电子有限公司 一种闪存单元结构的制备方法
US10741748B2 (en) 2018-06-25 2020-08-11 International Business Machines Corporation Back end of line metallization structures
CN110739351A (zh) * 2018-07-18 2020-01-31 帅群微电子股份有限公司 半导体功率元件及其制造方法
TWI666681B (zh) * 2018-07-18 2019-07-21 帥群微電子股份有限公司 半導體功率元件及其製造方法
CN109390367A (zh) * 2018-12-07 2019-02-26 德淮半导体有限公司 像素电路及其制造方法
JP7449697B2 (ja) * 2019-02-06 2024-03-14 ローム株式会社 半導体集積回路装置
CN110190058A (zh) * 2019-05-27 2019-08-30 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN113539805A (zh) * 2020-04-13 2021-10-22 华邦电子股份有限公司 半导体结构及其形成方法
US11605566B2 (en) * 2021-01-19 2023-03-14 Taiwan Semiconductor Manufacturing Company Ltd. Method and structure for metal gates
CN113097131A (zh) * 2021-03-27 2021-07-09 长江存储科技有限责任公司 半导体器件及其制造方法
US12027520B2 (en) 2021-05-10 2024-07-02 Sandisk Technologies Llc Transistor circuits including fringeless transistors and method of making the same
US11837601B2 (en) * 2021-05-10 2023-12-05 Sandisk Technologies Llc Transistor circuits including fringeless transistors and method of making the same
US12094944B2 (en) 2021-05-10 2024-09-17 Sandisk Technologies Llc Transistor circuits including fringeless transistors and method of making the same
CN115458670A (zh) * 2021-06-09 2022-12-09 澜起科技股份有限公司 片上帕尔贴制冷器件及其制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070241383A1 (en) 2006-04-14 2007-10-18 Hsin-Chang Lin Single-gate non-volatile memory and operation method thereof
US20090213660A1 (en) * 2008-02-25 2009-08-27 Tower Semiconductor Ltd. Three-Terminal Single Poly NMOS Non-Volatile Memory Cell
US20110121379A1 (en) 2008-02-25 2011-05-26 Tower Semiconductor Ltd. Three-Terminal Single Poly NMOS Non-Volatile Memory Cell With Shorter Program/Erase Times

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100359601C (zh) * 1999-02-01 2008-01-02 株式会社日立制作所 半导体集成电路和非易失性存储器元件
US6294811B1 (en) * 1999-02-05 2001-09-25 Vantis Corporation Two transistor EEPROM cell
US6678190B2 (en) 2002-01-25 2004-01-13 Ememory Technology Inc. Single poly embedded eprom
US6974989B1 (en) 2004-05-06 2005-12-13 Spansion Llc Structure and method for protecting memory cells from UV radiation damage and UV radiation-induced charging during backend processing
US7099192B2 (en) * 2004-06-07 2006-08-29 Yield Microelectronics Corp. Nonvolatile flash memory and method of operating the same
US7098114B1 (en) * 2004-06-22 2006-08-29 Integrated Device Technology, Inc. Method for forming cmos device with self-aligned contacts and region formed using salicide process
JP2006196758A (ja) * 2005-01-14 2006-07-27 Renesas Technology Corp 半導体装置
JP4619190B2 (ja) 2005-04-28 2011-01-26 ルネサスエレクトロニクス株式会社 プログラム可能な不揮発性メモリ
US20070170489A1 (en) * 2006-01-26 2007-07-26 Fang Gang-Feng Method to increase charge retention of non-volatile memory manufactured in a single-gate logic process
US7626864B2 (en) * 2006-04-26 2009-12-01 Chih-Hsin Wang Electrically alterable non-volatile memory cells and arrays
US7983081B2 (en) * 2008-12-14 2011-07-19 Chip.Memory Technology, Inc. Non-volatile memory apparatus and method with deep N-well
US8304309B2 (en) * 2009-11-05 2012-11-06 Micron Technology, Inc. Select gates for memory
US20130020623A1 (en) 2011-07-18 2013-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for single gate non-volatile memory device

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070241383A1 (en) 2006-04-14 2007-10-18 Hsin-Chang Lin Single-gate non-volatile memory and operation method thereof
US20090213660A1 (en) * 2008-02-25 2009-08-27 Tower Semiconductor Ltd. Three-Terminal Single Poly NMOS Non-Volatile Memory Cell
US20110121379A1 (en) 2008-02-25 2011-05-26 Tower Semiconductor Ltd. Three-Terminal Single Poly NMOS Non-Volatile Memory Cell With Shorter Program/Erase Times

Also Published As

Publication number Publication date
KR20180026686A (ko) 2018-03-13
KR20160106529A (ko) 2016-09-12
KR20130010427A (ko) 2013-01-28
US20130020623A1 (en) 2013-01-24
KR20150088230A (ko) 2015-07-31
US10153290B2 (en) 2018-12-11
US20220367494A1 (en) 2022-11-17
CN102891148B (zh) 2016-08-03
US20160005751A1 (en) 2016-01-07
US11417670B2 (en) 2022-08-16
CN102891148A (zh) 2013-01-23
US20190088666A1 (en) 2019-03-21

Similar Documents

Publication Publication Date Title
KR101989273B1 (ko) 단일 게이트 비휘발성 메모리 장치의 구조 및 방법
CN108962994B (zh) 用于形成不同晶体管的源极/漏极区的注入
US9640535B2 (en) Method for forming source/drain contacts during CMOS integration using confined epitaxial growth techniques and the resulting semiconductor devices
KR101656136B1 (ko) 콘택 에칭 정지층을 포함하는 전계 효과 트랜지스터와 그 제조방법
CN109273428B (zh) 集成电路的预金属化电介质或层间电介质层中的接触结构
US11552083B2 (en) Integrated circuits with contacting gate structures
CN102376538B (zh) 形成多晶硅电阻装置的方法以及半导体装置
CN110896075B (zh) 集成电路存储器及其制备方法
TW202004999A (zh) 半導體裝置及其製造方法
CN106373924B (zh) 半导体结构的形成方法
CN102315109B (zh) 半导体装置及其制造方法
US8377720B2 (en) Method of manufacturing a semiconductor device including an insulating film beside an element isolation film
US9159741B2 (en) Structure and method for single gate non-volatile memory device having a capacitor well doping design with improved coupling efficiency
KR102293884B1 (ko) 반도체 소자의 제조 방법
JP2009170857A (ja) 半導体装置及びその製造方法
US20220285373A1 (en) Integrated circuit structure and method of forming the same
US20080096358A1 (en) Method of fabricating semiconductor device having reduced contact resistance
KR100576464B1 (ko) 반도체소자의 도전배선 형성방법
TWI780713B (zh) 具有圖案化閘極的半導電金屬氧化物電晶體及其形成方法
US11610907B2 (en) Memory device and manufacturing method thereof
KR100945870B1 (ko) 반도체 소자의 다층 배선 형성 방법
JP2009141260A (ja) 半導体装置、及びその製造方法
TW202431545A (zh) 半導體裝置及其製造方法
JP2012099530A (ja) 半導体装置およびその製造方法
JP2009076609A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A107 Divisional application of patent
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right