CN102315109B - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法，该方法包括提供一具有第一表面的基板、形成一隔离结构，其部分设置于基板中且具有高于第一表面一阶梯高度的一第二表面、移除隔离结构的一部分以在其中形成一具有一底部表面，且以低于阶梯高度的距离与第一基板间隔开的凹槽、形成一栅极结构及形成一接点，其于该凹槽上方衔接该栅极结构。本发明的另一层面包括一半导体装。置。本发明可在降低尺寸的同时降低装置工艺的困难度。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种半导体装置及其制造方法。
背景技术
半导体集成电路经历了急速的成长，而在集成电路的材料与设计方面的科技进展，也造就出数个世代的集成电路，其中每个新世代都比上个世代具有更小并且更复杂的集成电路。但是这些进展也提高了集成电路工艺的复杂度，因此需要在集成电路工艺有相似程度的进展才得以实现。在集成电路革命中，通常功能密度(每个芯片面积的内连接装置数目)会增加，而几何尺寸(一工艺中所能制造出的最小元件或线)会缩小。尺寸降低通常能提升生产效率及降低相关花费而提供优点。
在改变尺寸的趋势中，各类材料已被用于场效晶体管中的栅极电极与栅极介电质。方法之一是将金属材料用于栅极电极，及将一高介电常数介电质用于栅极介电质来制造这些装置。然而，高介电常数金属栅极(high-k metalgate，HKMG)装置经常需要在栅极结构之中有额外的层。举例来说，可用功函数层来调整金属栅极的功函数值。虽然这些方法一般都对意欲达到的用途来说为合适，却无法在各方面都有令人满意的表现。例如在HKMG栅极堆叠中，每个多出的层皆可能降低堆叠中最上方金属层的厚度，而增加装置工艺的困难度。这个问题对于可能具有较厚的栅极介电层的模拟HKMG装置来说特别相关。
发明内容
为克服上述现有技术的缺陷，本发明有关一种半导体装置的制造方法，包括：提供一基板，其具有一朝上的第一表面以及一沟槽，其中该沟槽从该第一表面向下延伸进入该基板；形成一隔离结构，其部分设置于沟槽内且具有一朝上的第二表面，该隔离结构具有两个个别设置于该第一表面之上及之下的部分，其中该第二表面在垂直方向上比该第一表面高出一阶梯高度；移除该隔离结构的一顶部部分以在其中形成一凹槽，其中该凹槽具有一朝上且低于该第二表面的底部表面，其中该底部表面及该第一表面在垂直方向上以一小于该第一阶梯高度的第二阶梯高度被间隔开；形成一栅极结构于该基板及凹槽之上；及形成一栅极接点，其与该栅极结构衔接。
本发明还有关一种半导体装置的制造方法，包括：提供一基板，其具有一朝上的第一表面、第一及第二区域及从该第一表面往下延伸进入该基板的第一及第二沟槽，其中该第一、第二沟槽分别位于该第一、第二区域中；形成第一及第二隔离结构，其中该些结构分别有部分设置于该些第一、第二沟槽之中，及各自具有朝上且高于该第一表面的第二及第三表面，其中该第二表面在垂直方向上比该第一表面高出一阶梯高度；移除该第一隔离结构的一顶部部分以在其中形成一凹槽，其中该凹槽具有一朝上且低于该第二表面的底部表面，其中该底部表面及该第一表面在垂直方向上以一小于该第一阶梯高度的第二阶梯高度间隔开；沉积一第一介电层，其具有一第一厚度于该第一、第二区域上方；移除该第二区域上方的该第一介电层，及移除该第二隔离结构一位于该第一表面上的部分，以使该第一表面及该第三表面大约共平面；沉积一第二介电层，其在该第二区域及该第二隔离区域上方具有一小于该第一厚度的第二厚度；分别形成一第一及第二栅极结构于该第一及第二介电层之上，其中该第一栅极结构在该第一区域及该凹槽上方，而该第二栅极结构在该第二区域及该第二隔离结构上方；以及形成第一及第二栅极接点，其中该第一栅极接点于该凹槽上方衔接该第一栅极结构，而该第二栅极接点衔接该第二栅极结构。
本发明更有关一种半导体装置，包括：一基板，其包括一朝上的第一表面及一从该第一表面向下延伸穿过该基板的沟槽；一隔离结构，其部分设置于该沟槽中且具有一朝上且高于该第一表面的第二表面，该隔离结构具有两个分别置于该第一表面之上及之下的部分，其中该第二表面在垂直方向上比该第一表面高出一阶梯高度，且其中该隔离结构具有一凹槽，其中该凹槽从该第二表面向下延伸且具有一朝上的底部表面，其中该底部表面及该第一表面在垂直方向以一小于该第一阶梯高度的第二阶梯高度被间隔开；一栅极结构，设置于该基板及该凹槽上方；以及一栅极接点，其于该凹槽上方衔接该栅极结构。
本发明可在降低尺寸的同时降低装置工艺的困难度。
附图说明
图1为半导体装置10的部分俯视示意图。
图2为从图1中切线2-2剖开的部分剖面示意图
图3-图10为部分剖面示意图，虽然类似于图2，却显示出图1-图2中半导体装置10在工艺中各个连续的阶段。
图11显示一前文所述且与图3-图10相关的工艺110的高阶流程图。
其中，附图标记说明如下：
2-2～切线
10～半导体装置
12～模拟装置
14～数字装置
16～基板
18～表面
20、30～隔离结构
21、31～沟槽
22～阶梯高度
24、26～凹槽
28～凹槽26的底部表面
32、36～源极区
34、38～漏极区
40、42～沟道区域
44、48～介电层
46、50、61、62、85、86～厚度
52、54～阻挡层
56、58～功函数层
60、63～金属填充层
64、66～栅极间隔物
68、70～栅极结构
68a～虚线
72～层间介电层
74、78～源极接点
76、80～漏极接点
82、84～栅极接点
87～垫层
88～掩模层
90～光致抗蚀剂层
92、94～暂时性栅极结构
96、98～虚设栅极层
100、102～开口
110～工艺
112、114、116、118、120、122、124、126、128～步骤
具体实施方式
应能理解的是，以下的揭露提供许多不同的实施例或举例以实施本发明的不同特征。为简化本揭露，元件与设置的特定实施例描述如下。这些(实施例)仅为举例，而非具有限制性。另外，本揭露可能在不同例子中重复元件标号，这仅是为了简洁明了，而非限定各样实施例和/或结构之间的关系。再者，在接下来的叙述里，第一特征在一第二特征之上方或之上的形成，可包括第一及第二特征直接接触形成的实施例，并可还包括在第一及第二特征之间额外形成特征，使得第一及第二特征可不直接接触的实施例。
图1为半导体装置10的部分俯视示意图，而图2为从图1中切线2-2剖开的部分剖面示意图。半导体装置10为一包括模拟装置12及数字装置14的集成电路。在图1、图2中的实施例中，模拟装置12及数字装置14为金属氧化物半导体场效晶体管(metal-oxide-semiconductor field effect transistors，MOSFET)。更特定地说，这些为利用高介电常数金属栅极(HKMG)技术的p沟道MOSFET。模拟装置可被用在一例如射频装置、输入/输出装置或放大器的模拟系统。数字装置可被用于一例如记忆存储装置(也就是静态随机存取存储器)数字(或核心)系统。或者，模拟及数字装置可为一已知类型的其他半导体装置，例如N沟道MOSFET。模拟装置12及数字装置14在半导体装置10中彼此被间隔开，但这些装置也可以邻接彼此，或在集成电路中的其他任何区域。
半导体装置10形成于一半导体硅基板16上。基板16有一上表面18。或者，半导体基板可为：一元素半导体，包括锗；一化合物半导体，包括碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)和/或锑化铟(indiumantimonide)；一合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或以上任意组合。
隔离结构20为一介电材料区，且形成于一蚀刻进入基板16的沟槽21之中。在图1、图2中所示的实施例中，隔离结构20为环状且延伸于模拟装置12四周以避免此装置与设置于基板上的其他装置之间的电性干扰或串音。隔离结构20利用浅沟槽定义及电性隔离模拟装置12。隔离结构20为氧化硅材料。然而，在其他替代实施例中，介电材料可为氮化硅、氮氧化硅、其他合适材料和/或以上任意组合。或者，隔离结构20可有一多层结构，例如具有氮化硅或氧化硅填入其中的热氧化衬层。
隔离结构20有一些部分设置于基板16的表面18的之上及之下。阶梯高度22代表隔离结构20延伸于表面18之上的距离。阶梯高度22大约为100-200埃，但视工艺而定可比上述范围更大或更小。凹槽24及26被定义于在隔离结构20延伸超过基板表面18的部分。凹槽24及26是在工艺中移除部分的隔离结构20所形成。在图1、图2实施例中，隔离结构20被描绘成具有两个相对形成的凹槽。然而，可省略凹槽24，或隔离结构20可有额外的凹槽。凹槽26有一朝上、且与基板表面18共平面的底部表面28。这也就是说，在基板表面18与凹槽26的底部表面28之间的阶梯高度为零。或者，可将底部表面28在基板表面18之上垂直地与基板表面18间隔开，使得底部表面28及基板表面18之间存在一不为零的阶梯高度。不管如何，在上述两个情况中，基板表面18及底部表面28之间的阶梯高度将小于阶梯高度22。
一隔离结构30延伸于数字装置14的四周，且与隔离结构20类似。隔离结构30也利用浅沟槽定义且电性隔离数字装置14。在图1、图2的实施例中，隔离结构30的所有部分为与基板表面18共平面或设置于基板表面18之下。然而视工艺而定，隔离结构30也可延伸至基板表面18之上，以产生在两者之间的一阶梯高度。
基板16包括水平间隔、且构成部分的模拟装置12的源极区32及漏极区34，及水平间隔、且构成部分的模拟装置14的源极区36及漏极区38。绝缘区20定义出源极区32与漏极区34各自的一外边界，而绝缘区30定义出源极区36与漏极区38各自的一外边界。这些源/漏极区为具有一植入掺质的掺杂阱，其中该掺质符合相关装置的设计规定。因为源/漏极区32、34、36、38在此为pMOS晶体管的一部分，该些区为掺有p型掺质(例如硼、BF2或以上任意组合)的p型阱。或者，如果该些源/漏极区为nMOS晶体管的一部分，则该些区可为掺有n型掺质(例如磷、砷或以上任意组合)的n型阱。
基板16中的源极区32与漏极区34之间所定义的区域为一沟道区域40。同样地，数字装置14中源极区36与漏极区38之间所定义的区域为一沟道区域42。当模拟装置12和/或数字装置14在导电模式时，沟道区域40及42为基板16中的主要载流子(在此指空穴)于源极与漏极之间流动的区域。
模拟装置12包括一设置于基板表面18之上及在隔离结构20及沟道区域40之上方的介电层44。在此介电层44为一高介电常数介电材料，例如氧化铪(HfOx)。或者，介电层44可包括一个或多个其他高介电常数介电材料，例如氧化硅铪(hafnium silicon oxide，HfSiO)、氮氧化硅铪(hafnium siliconoxynitride)或具有一标准介电常数的材料，例如氧化硅。介电层44具有一约20-200埃的厚度46，但是也可具有其他厚度。虽然介电层44在图2中被描绘成单层，介电层44也可选择性地包括额外的层，例如一在基板表面18及介电层44其余部分之间的氧化硅界面层。
数字装置14包括一设置于基板表面18之上及隔离结构30及沟道区域42的上方的介电层48。介电层48的材料与介电层44的材料相似，但也可为不同的材料。然而，模拟装置介电层44的厚度46约为数字装置介电层48的厚度50的1.2-5倍。两介电材料厚度的精确比率与模拟装置及数字装置各自的操作电压的比率有关。厚度50约为20-200埃，但也可为其他厚度。在此描绘的一具有模拟及数字装置的半导体装置，其中模拟及数字装置具有各自厚度不同的介电层，常被称为双栅极氧化物(dual gate oxide)装置。虽然在图2中，介电层48被描绘成一单层，其可选择性地包括额外的层，例如一在基板表面18及介电层48其余部分之间的氧化硅界面层。
阻挡层52及54(也被称为盖层、扩散层或蚀刻停止层)各自被设置至介电层44及48之上及沟道区域40及42之上方。阻挡层52及54为氮化钽材料。或者，阻挡层的材料可包括Ti、TiN、Ta、W、Al、TaCN、TiAlN、TaSiN、WN、其他合适材料和/或以上任意组合。在本实施例中，阻挡层52及54具有约为10-200埃的厚度，或者可具有其他厚度。
分别将功函数层56及58设置于阻挡层52及54之上及沟道区域40及42之上方。功函数层56及58为一导电材料，其中该导电材料具有一合适于包括该层的装置的功函数数值。在此，功函数层56及58为一p型功函数材料，例如TiN，且个别具有约10-200埃的厚度，但同样地，也可具有其他的厚度。pMOS装置的其他p型功函数材料包括W、WN或上述任意组合。或者，nMOS装置的n型功函数材料包括TaN、TiAl、TiAlN或上述任意组合。在另一实施例中，可省略模拟装置12及数字装置14中的功函数层，并且用其他已知方法调整，使装置具有一合适的功函数数值。
在模拟装置12之中，设置一金属填充层60于功函数层56之上及沟道区域40之上方。金属填充层60为一导电金属，特别是铝。或者，金属填充层60可包括Cu、W、Ti、其他合适材料和/或以上任意组合。金属填充层60在凹槽24及26与沟道区域40之上方的部分具有一厚度61。厚度61约为200-450埃，但也可为其他厚度。金属填充层60在隔离结构20延伸于基板表面18的部分之上的部分具有约0-100埃的厚度62，但也可为其他厚度。如图2所示，厚度62约比厚度61小了阶梯高度22。
在数字装置14中，设置一金属填充层63于功函数层58及沟道区域42之上方。金属填充层63的材料相似于金属填充层60的材料，但也可为其他材料。然而金属填充层63与金属填充层60不同的是，金属填充层63整体来说具有一大略均匀且约为200-450埃的厚度。这是因为在目前实施例中，隔离结构30及基板表面18之间的阶梯高度为零。
两个栅极间隔物64(图1)邻接于介电层44、阻挡层52、功函数层56及金属填充层60的每一边，且其延伸范围包括了上述层的总长度。类似地，两个栅极间隔物66(图1)邻接于介电层48、阻挡层54、功函数层58及金属填充层63的每一边，且其延伸范围包括了上述层的总长度。栅极间隔物64及66为一介电材料。在此，上述栅极间隔物为氮化硅材料。或者，栅极间隔物可为碳化硅、氮氧化硅、其他合适材料和/或上述任意组合。栅极间隔物也可为一其他材料。
栅极结构68为模拟装置12的一部分且包括介电层44、阻挡层52、功函数层56、金属填充层60及栅极间隔物64。或者，栅极结构68可包含一较多或较少数量的层。栅极结构68(包括其组成层)为一长型结构，其延伸于整个沟道区域40之上方，且该结构的端点至少设置于隔离结构20中的凹槽24及26之上方。或者，栅极结构68可为使得模拟装置可以正确操作或是符合其他设计考量所需的任意形状。例如，只有栅极结构68的一端点可延伸于隔离结构20中的凹槽之上方。除此之外，比起沟道区域上方的部分，栅极结构68于隔离结构上方的部分可有一较大宽度以提供一更大的表面积给半导体装置中内连线结构(例如第一金属层、第二金属层、导孔)的电性连接。
栅极结构70为数字装置14的一部分并包括介电层48、阻挡层54、功函数层58、金属填充层63及栅极间隔物66。在另一实施例中，数字装置的栅极结构70可包括一更多或更少数目的层或为一个非HKMG(non-HKMG)栅极。以后者来说，栅极结构70可只包括介电层及一单层多晶硅层，其中单层多晶硅层经过合适于包含该层装置种类的掺杂。栅极结构70为一长型结构，其延伸于整个沟道区域42上方，且至少有一部分延伸于隔离结构30上方。或者，绝缘区上方的栅极结构70的部分比起沟道区域上方栅极结构70的部分具有一较大宽度以提供一更大的表面积给半导体装置中内连线结构(例如第一金属层、第二金属层、导孔)的电性连接。
形成一层间介电(interlayer layer dielectric，ILD)层72于基板16及栅极结构68及70之上方。ILD层72可为氧化硅。或者，ILD层可包括其他介电材料，例如氮化硅、氮氧化硅、四乙氧基硅烷(tetra-ethyl-ortho-silicate，TEOS)形成的氧化物、磷硅酸盐玻璃(phosphosilicate glass，PSG)、硼磷硅玻璃(borophosphosilicate glass，BPSG)、低介电常数介电材料、其他合适介电材料和/或以上任意组合。可作为低介电常数介电材料的例子包括氟掺杂硅玻璃(fluorinated silica glass，FSG)、碳掺杂氧化硅(carbon doped silicon oxide)、黑钻石材料(Black Diamond
Figure BSA00000533176400081
；Applied Materials of Santa Clara，California)、干凝胶(xerogel)、气凝胶(aerogel)、掺氟的非晶硅碳膜(amorphous fluorinatedcarbon)、聚对二甲苯(parylene)、苯并环丁烯(bis-benzocyclobutenes，BCB)、芳香族碳氢化合物(SiLK
Figure BSA00000533176400091
；Dow Chemical，Midland，Michigan)、聚亚酰胺(polyimide)、其他合适材料和/或上述材料的任意组合。或者，ILD层72可为一具有多种介电材料的多层结构。
源极接点74及漏极接点76向下延伸穿过ILD层72且分别衔接源极区36及漏极区38。接点74及76电性连接模拟装置12到半导体装置10的内连线结构(未画出)。在图1、图2中所示的实施例中，从上往下看源极接点74及漏极接点76两者皆是方型的。或者，可有更多或更少接点衔接源极和/或漏极区域，和/或接点可为各种不同形状。在本实施例中，源极接点74及漏极接点76为铜材料，或者，可包括其他合适的导电材料，例如钨。
源极接点78及漏极接点80向下延伸穿过ILD层72并分别衔接源极区36及漏极区38，使得数字装置14可电性连接至半导体装置10的内连线结构。源极接点78及漏极接点80，与源极接点74及漏极接点76在尺寸、形状和/或材料上大抵相同，但在其他实施例中，尺寸、形状和/或材料可能不同。
栅极接点82向下延伸穿过ILD层72且于隔离结构20中的凹槽26之上方衔接栅极结构68。栅极接点82电性连接模拟装置12至半导体装置10的内连线结构。在图1、图2中的实施例中，栅极接点82衔接栅极结构68，但可有更多的栅极接点于凹槽26上方衔接栅极结构。并且，一个或更多个栅极接点可于凹槽24上方衔接金属填充层，这是于凹槽26上方衔接金属填充层的替代或是额外的方案。在本实施例中，栅极接点82为铜材料，但可以其他各类合适的导电材料替代，例如钨。
栅极接点84向下延伸穿过ILD层且于隔离结构30上方衔接栅极结构70。栅极接点84电性连接数字装置14至半导体装置10的内连线结构。或者，可以额外的接点衔接栅极结构70。在本实施例中，栅极接点84为铜材料，但可以其他各类合适的导电材料替代，例如钨。
在图1、图2中的实施例，模拟装置12及数字装置14为HKMG装置。同样地，这些装置在各自的介电层(包括阻挡层、功函数层及金属填充层)上个别具有多个层。在模拟装置12中，这些额外的HKMG层延伸于凹槽24、26及隔离结构20延伸于基板表面18的部分之上方。厚度85代表位在隔离结构20延伸高于基板表面18之上方的三个层的厚度总合。在数字装置14中，于介电层50(Note to TSMC：应为48)上的相对应层整体来说具有大略均匀的厚度86。因为阶梯高度22及介电层44较大的厚度46，模拟装置12中HKMG层的厚度85显著地比数字装置14中相对应层的厚度86小。尤其，因为阶梯高度22及介电层46的厚度，模拟装置12中的金属填充层60的厚度62显著地比数字装置14中的金属填充层63的厚度小。
如果隔离结构20未具有凹槽24及26，在模拟装置12中的HKMG层将会在整个隔离结构20上方具有厚度85。更重要的是，金属填充层60将会在栅极接点82衔接栅极结构68的点有减少的厚度62。在蚀刻穿过ILD层72且为了栅极接点82所设的接触导孔时，若金属填充层60是薄的，则栅极结构68可能被破坏。更详细地说，此接触导孔的蚀刻工艺在理想情况下会打开一仅暴露出金属填充层60的一顶部部分的导孔。但是要精确地控制蚀刻深度是困难的，而金属填充层60的一部分也可能被蚀刻掉。如果金属填充层因为一显著的阶梯高度而太薄，则栅极接点蚀刻工艺可能会蚀刻穿过整个金属填充层。当填入栅极接触导孔时，可造成电线短路，进而造成不良的装置性能或无法操作装置的情况。借由在隔离结构20中于栅极接点下方形成凹槽26，如图1、图2的实施例所示，金属填充层60在凹槽26上方会具有一更大厚度，且因此更不容易在接触导孔蚀刻工艺中被蚀刻穿过。
图3-图10为部分剖面示意图，虽然类似于图2，却显示出第1-2图中半导体装置10在工艺中各个连续的阶段。应能理解的是，可在图3-图10所示的阶段的之前、之中及之后实施额外的步骤，而一些选定的工艺若为熟知技术，可能只被简略地叙述。
图3中提供了半导体硅基板16。形成隔离结构20及30于基板16中以环绕及隔离模拟装置12及数字装置14运行的区域。隔离结构20及30利用浅沟槽技术且经过一系列的掩模及微影步骤形成。更详细地说，沉积一氧化硅垫层87于基板16上，接着沉积一氮化硅的掩模层88。接着在掩模层88上沉积并图案化一光致抗蚀剂层(未画出)，光致抗蚀剂层被用来在掩模层88及垫层87中蚀刻开口，接着移除光致抗蚀剂层。利用蚀刻掉掩模层88及垫层87的开口所暴露出的部分的基板16，在基板16中形成沟槽21及31。沉积一层氧化硅在基板上，填入沟槽。最后，平坦化隔离结构20、30及掩模层88。可借由任何合适的工艺形成隔离结构，例如干蚀刻、湿蚀刻及化学气相沉积(chemical vapor deposition，CVD)工艺。在形成之后，隔离结构20、30以一阶梯高度22延伸于基板表面18上方。除此之外，找出基板16中的沟道区域40、42。在工艺中的这个时候，沟道区域40及42为参考区域，而模拟装置12及数字装置14其余的元件将会形成于这些参考区域的周围。
参照图4，沉积一光致抗蚀剂层90于平坦化的隔离区域20、30及掩模层88上。图案化光致抗蚀剂层90以暴露隔离结构20的一些部分，而这些部分最终将会被栅极结构68覆盖(以虚线68a表示)。理想来说，被移除的光致抗蚀剂的尺寸会与栅极结构的尺寸完全相同。然而，为了弥补半导体工艺的不精确，被移除的光致抗蚀剂尺寸实际上比栅极结构68稍小。
参照图5，借由一湿蚀刻(或湿浸渍)工艺移除隔离结构20最终将会被栅极结构68所覆盖的部分。更特定地说，半导体装置10被浸渍在一氢氟酸溶液中，而经光致抗蚀剂层90所暴露出的隔离结构20的氧化硅逐渐被移除，直到形成凹槽24及26。氢氟酸溶液为浓度比50∶1到100∶1的氢氟酸与水的混合溶液。将半导体装置完全浸入氢氟酸溶液50-75秒。或者，在湿蚀刻工艺中可使用其他的溶液、浓度及浸入时间。另外，可利用其他蚀刻方法以从隔离结构20移除氧化硅，例如干等离子体蚀刻。在蚀刻之后，凹槽24及26存在于隔离结构20中。相对于基板表面18，凹槽26的朝上的底部表面28具有一约为零的阶梯高度。
参照图6，从基板16上移除垫层87及掩模层88。可利用已知方法，例如干或湿蚀刻，来达成移除。接着，利用CVD沉积对模拟装置12来说为合适厚度的介电层44于基板16及隔离结构20及30之上。介电层44为HfO2且被沉积至约20-200埃的厚度46。
参照图7，形成一光致抗蚀剂层(未画出)，并用已知方法移除介电层44于隔离结构30及沟道区域42之上的部分。在移除过程中，隔离结构30延伸于基板表面18之上的部分也被移除。因此在移除之后，隔离结构30及基板表面18之间具有一约为零的阶梯高度。接着移除光致抗蚀剂层(未画出)。接着，利用CVD将对数字装置14来说为合适厚度的介电层48被沉积于基板16及隔离结构30之上。介电层48沉积至约20-200埃的厚度50。
参照图8，沉积且图案化额外的层以形成暂时性栅极结构92及94。更特定地说，利用CVD沉积一氮化钽层于介电层44及48之上，以形成阻挡层52及54。沉积阻挡层52及54至约10-200埃的厚度。接着利用CVD形成一多晶硅层于阻挡层52及54之上以形成虚设栅极层96及98。或者，可沉积其他相近的材料以形成虚设栅极层96及98，而虚设栅极层96及98可包括多个材料层。或者，上述的层44、48、52、54、96及98可各自以任何合适的工艺形成，譬如物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)、高密度等离子体CVD(high-densityplasma CVD，HDPCVD)、金属有机CVD(metal organic CVD，MOCVD)、遥控等离子体化学气相沉积(remote plasma CVD，RPCVD)、等离子体加强式化学气相沉积(plasma enhanced CVD，PECVD)、电镀、其他合适方法和/或以上任意组合。
接着，实施一微影工艺以建立暂时性栅极结构92及94。移除层44、52、96未设置于沟道区域40及隔离结构20上方的部分，以形成暂时性栅极结构92。同样地，移除层48、54、98未设置于沟道区域42及隔离结构30上方的部分，以形成暂时性栅极结构94。微影图案化工艺可包括任意数目的合适步骤，包括光致抗蚀剂涂布(photoresist coating)(如旋转涂布(spin-oncoating))、软烘烤(soft baking)、光罩对准(mask aligning)、曝光(exposure)、曝光后烘烤(post-exposure)、光致抗蚀剂显影(developing photoresist)、清洗(rinsing)、干燥(drying)(如硬烘烤(hard baking))、其他合适工艺和/或以上任意组合。再者，可以其他合适的方法，例如无光罩微影、电子束曝光(electron-beam writing)或离子束曝光(ion-beam writing)，来置换整个微影曝光工艺。
接着，以一已知方法沿着暂时性栅极结构92及94每边的总长度形成栅极间隔物64及66(未画出)。沉积一介电材料氮化硅于暂时性栅极结构92及94之上以形成栅极间隔物64及66。
参照图9，接着形成ILD层72于基板16与暂时性栅极结构92及94之上。ILD层72为氧化硅。在沉积ILD层72之后，实施化学机械研磨(chemicalmechanical polishing，CMP)工艺直到暴露出暂时性栅极结构92及94个别的一顶部部分。
接着实施一置换栅极工艺，移除暂时性栅极结构92及94的顶部层并以金属电极置换。特别是图10，其描绘了从暂时性栅极结构92及94移除虚设栅极层96及98之后的装置。沉积及图案化一光致抗蚀剂层(未画出)以利于蚀刻移除。可从暂时性栅极结构92及94同时地或个别地移除虚设栅极层96及98，移除的方式可利用任何合适的工艺，例如干蚀刻和/或湿蚀刻工艺。在蚀刻掉层96及98并剥除光致抗蚀剂层后，阻挡层52及54各自定义出开口100及102的底部表面。
接着，如图10所示，以金属填入开口100及102以分别形成栅极结构68及70。更特定地说，形成栅极结构68包括在阻挡层52之上形成功函数层56，且形成栅极结构70包括分别在阻挡层54之上形成功函数层58，接着在功函数层56及58之上分别形成金属填充层60及62(Note to TSMC：应为63)。在本实施例中，沉积厚度约10-200埃的氮化钛以形成功函数层56及58，并沉积铝至与开口100及102等高或更高的厚度，以分别形成金属填充层60及62(Note to TSMC：应为63)。接着平坦化栅极结构68及70及ILD层72的顶部。
栅极结构68及70形成之后，因为于栅极结构之上额外的氧化硅沉积及之前沉积的ILD材料，增加了ILD层72在垂直方向的大小。
接着，源极接点74、78(图1)穿过ILD层72形成以分别衔接源极区32、36，而漏极接点76、80穿过ILD层72形成以分别衔接漏极区34、38。尤其，开口在源/漏极区32、36、34、38上方各自被蚀刻且穿过ILD层72，暴露出这些区的一些部分。接着以铜填入这些开口。
接着，栅极接点82及84穿过ILD层72形成以衔接栅极结构68及70。更特定地说，是蚀刻一穿过ILD层72的开口，而穿过的位置是在栅极结构68之上及凹槽26上方。在理想情况下，蚀刻工艺打开了一个仅暴露金属填充层60的一顶部部分的洞。不论如何，要精确控制蚀刻的深度是困难的，而且金属填充层60的一小部分也可能被蚀刻掉。因此，可蚀刻开口(为了栅极接触)于凹槽26上方金属填充层60较厚的地方，这样一来，即使金属填充层60的一小部分被不小心移除掉，也不会损害模拟装置12的运行。接着以铜填入蚀刻的接触开口。此外，蚀刻一穿过ILD层72的开口，而穿过的位置是在栅极结构70之上及隔离结构30上方。以铜填入该开口以接触暴露的金属填充层62(Note to TSMC：应为63)。以上的接点形成工艺可包括微影、蚀刻、剥除、沉积及其他任何合适的程序。最后，实施一CMP工艺以平坦化源极、漏极及栅极接点74、78、76、80、82、84及ILD层72的顶部。
图11显示一前文所述且与图3-图10相关的工艺110的高阶流程图。工艺110始于步骤112，其中分别形成模拟装置12及数字装置14的隔离结构20及30。沉积垫层87及掩模层88用以形成隔离结构20、30。隔离结构20、30各同时具有一些部分在基板表面18之上及之下。工艺110接着进行至步骤114，其中沉积及图案化光致抗蚀剂层90以暴露出隔离结构20将会在栅极结构68之下的部分。接着，在步骤116中，实施湿蚀刻以移除隔离结构20的一些暴露的部分，以在隔离结构20中建立凹槽24及26。并且，移除用来形成隔离结构20及30的掩模层88及垫层87。工艺110继续进行至步骤118，其中沉积介电层44于基板16及隔离结构20及30之上。接着，在步骤120中，移除介电层44的一部分，而在这部分之下的区域中将形成数字装置14。在移除过程中，也移除了隔离结构30于基板表面18之上的部分。工艺110接着进行到步骤122，其中沉积阻挡层52及虚设栅极层96于介电层44之上及上方，及沉积阻挡层54及虚设栅极层98于介电层48之上。接着图案化多层以形成暂时性栅极结构92及94。此外，ILD层72形成于基板及暂时性栅极结构之上。接着在步骤124及126实施一栅极置换工艺。特定来说。在步骤124中，从暂时性栅极结构92及94移除虚设栅极层96及98，以建立在阻挡层52及54之上的开口100及102。接着，在步骤126中，以功函数层56及金属填充层60填入开口100，形成栅极结构68，而以功函数层58及金属填充层63填入开口102，形成栅极结构70。此外，ILD层72在垂直方向的尺寸被放大。最后，工艺110进行到步骤128，形成衔接至栅极结构68的栅极接点82，其衔接位置在隔离结构20中凹槽26的上方。此外，形成衔接至栅极结构70的栅极接点84，其衔接位置于隔离结构30上方。
半导体装置10并不被限定于前文所述的集成电路。并且，改变图3-图11中所示的制造步骤先后可能改变图1-图2实施例的构造。举例来说，如果在沉积较厚的介电层44之前，先沉积数字装置较薄的介电层48于基板上，则隔离结构30在基板表面之上的部分可能不会如图8所示地被移除。在这个情况下，可能会在隔离结构30及基板表面18之间产生一显著的阶梯高度，造成金属填充层63的厚度减少。因此，可实施额外的工艺以在隔离结构30中形成凹槽，其相似于隔离结构20中的凹槽24及26。再者，图4中的光致抗蚀剂掩模90可被设置成暴露隔离结构20所有在基板表面之上的部分，因此接下来的湿蚀刻可消除隔离结构20及基板表面18之间任何的阶梯高度。
再者，半导体装置10中的集成电路可还包括无源元件(未画出)，例如电阻、电容、电感和/或熔丝；以及有源元件(未画出)，例如包括p沟道MOSFET(pMOS晶体管)及n沟道MOSFET(nMOS晶体管)的MOSFET、互补式金属氧化物半导体导体、高压晶体管和/或高频率晶体管；其他合适元件；和/或以上任意组合。
虽然本发明已以数个优选实施例揭露如上，然而其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作任意的更动与润饰，因此本发明的保护范围当视随附的权利要求所界定的范围为准。

Claims (10)

1.一种半导体装置的制造方法，包括：
提供一基板，其具有一朝上的第一表面以及一沟槽，其中该沟槽从该第一表面向下延伸进入该基板；
形成一隔离结构，其部分设置于沟槽内且具有一朝上的第二表面，该隔离结构具有两个分别设置于该第一表面之上及之下的部分，其中该第二表面在垂直方向上比该第一表面高出一第一阶梯高度；
移除该隔离结构的一顶部部分以在其中形成一凹槽，其中该凹槽具有一朝上且低于该第二表面的底部表面，其中该底部表面及该第一表面在垂直方向上以一小于该第一阶梯高度的第二阶梯高度被间隔开；
形成一栅极结构于该基板及凹槽上方；及
形成一栅极接点，其在凹槽上方与该栅极结构衔接。
2.如权利要求1所述的半导体结构的制造方法，其中形成该栅极结构包括：
形成一虚设栅极电极；
形成多个栅极间隔物于该虚设栅极电极的每一侧；
移除该虚设栅极电极以形成一位于所述多个栅极间隔物之间的开口，其中该开口具有一部分于该凹槽上方；以及
以金属填入该开口。
3.如权利要求1所述的半导体结构的制造方法，其中该移除包括形成一保护层于该基板及该隔离结构将不具有该栅极结构的部分，实施一湿蚀刻以移除该隔离结构将不具有该栅极结构的部分，以及移除该保护层。
4.如权利要求3所述的半导体结构的制造方法，其中湿蚀刻是以一氢氟酸溶液进行。
5.如权利要求4所述的半导体结构的制造方法，其中该氢氟酸溶液具有一50:1至100:1的氢氟酸与水的比例；且其中实施该湿蚀刻的时间为50-75秒。
6.一种半导体装置的制造方法，包括：
提供一基板，其具有一朝上的第一表面、第一及第二区域及从该第一表面往下延伸进入该基板的第一及第二沟槽，其中该第一、第二沟槽分别位于该第一、第二区域中；
形成第一及第二隔离结构，其中该些结构分别有部分设置于该些第一、第二沟槽之中，及各自具有朝上且高于该第一表面的第二及第三表面，该些隔离结构各具有分别设置于该第一表面之上及之下的部分，其中该第二表面在垂直方向上比该第一表面高出一第一阶梯高度；
移除该第一隔离结构的一顶部部分以在其中形成一凹槽，其中该凹槽具有一朝上且低于该第二表面的底部表面，其中该底部表面及该第一表面在垂直方向上以一小于该第一阶梯高度的第二阶梯高度间隔开；
沉积一第一介电层，其具有一第一厚度于该第一、第二区域上方；
移除该第二区域上方的该第一介电层，及移除该第二隔离结构一位于该第一表面上的部分，以使该第一表面及该第三表面共平面；
沉积一第二介电层，其在该第二区域及该第二隔离结构上方具有一小于该第一厚度的第二厚度；
分别形成一第一及第二栅极结构于该第一及第二介电层之上，其中该第一栅极结构在该第一区域及该凹槽上方，而该第二栅极结构在该第二区域及该第二隔离结构上方；以及
形成第一及第二栅极接点，其中该第一栅极接点于该凹槽上方衔接该第一栅极结构，而该第二栅极接点衔接该第二栅极结构。
7.如权利要求6所述的半导体结构的制造方法，其中移除该第一隔离结构的顶部部分包括：
形成一保护层于该基板及该第一及第二隔离结构将不具有该第一栅极结构的部分上方；
实施一湿蚀刻以移除该第一隔离结构将不具该第一栅极结构的部分；以及
移除该保护层。
8.一种半导体装置，包括：
一基板，其包括一朝上的第一表面及一从该第一表面向下延伸穿过该基板的沟槽；
一隔离结构，其部分设置于该沟槽中且具有一朝上且高于该第一表面的第二表面，该隔离结构具有两个分别设置于该第一表面之上及之下的部分，其中该第二表面在垂直方向上比该第一表面高出一第一阶梯高度，且其中该隔离结构具有一凹槽，其中该凹槽从该第二表面向下延伸且具有一朝上的底部表面，其中该底部表面及该第一表面在垂直方向以一小于该第一阶梯高度的第二阶梯高度被间隔开；
一栅极结构，设置于该基板及该凹槽上方；以及
一栅极接点，其于该凹槽上方衔接该栅极结构。
9.如权利要求8所述的半导体结构，其中该栅极结构包括一金属电极设置于该栅极结构的一最上方部分之中，而该金属电极至少有一部分在该凹槽上方，且该栅极接点于该凹槽上方衔接该金属电极。
10.如权利要求8所述的半导体结构，其中该沟槽为一第一沟槽，该隔离结构为一第一隔离结构，该栅极结构为一第一栅极结构，以及该栅极接点为一第一栅极接点；
其中该基板包括：
一模拟区域，其中该第一沟槽被定义于该模拟区域之中，且该第一栅极结构被设置于该模拟区域之上；
一数字区域；以及
一第二沟槽，其从该第一表面向下延伸进入基板，该第二沟槽被定义于该数字区域之中；
包括一第二隔离结构，其设置于该第二沟槽之中且具有一朝上的第三表面，该第三表面与该第一表面共平面；
包括一第一介电层，其具有一第一厚度且设置于该模拟区域及该第一隔离结构上方，其中该第一介电层设置于该第一表面及该第一栅极结构之间；
包括一第二介电层，其具有一小于该第一厚度的第二厚度且设置于该数字区域及该第二隔离结构上方；
包括一第二栅极结构，其设置于该第二介电层之上，该第二栅极结构在该数字区域及该第二隔离结构上方；以及
包括一第二栅极接点，其衔接该第二栅极结构。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8304842B2 (en) 2010-07-14 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnection structure for N/P metal gates
US8524570B2 (en) 2010-09-27 2013-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for improving gate contact
US9991375B2 (en) * 2012-05-30 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate electrode of a semiconductor device
KR20140034347A (ko) * 2012-08-31 2014-03-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US8803253B2 (en) * 2012-09-11 2014-08-12 Texas Instruments Incorporated Replacement metal gate process for CMOS integrated circuits
US8890262B2 (en) * 2012-11-29 2014-11-18 Globalfoundries Inc. Semiconductor device having a metal gate recess
US10068982B2 (en) * 2014-05-29 2018-09-04 Taiwan Semiconductor Manufacturing Co., Ltd Structure and formation method of semiconductor device structure with metal gate
US9502505B2 (en) * 2014-12-31 2016-11-22 Stmicroelectronics, Inc. Method and structure of making enhanced UTBB FDSOI devices
US9553090B2 (en) 2015-05-29 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US10916542B2 (en) * 2015-12-30 2021-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. Recessed STI as the gate dielectric of HV device
US9847399B1 (en) * 2016-07-21 2017-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US10566361B2 (en) 2016-12-14 2020-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Wide channel gate structure and method of forming

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080038997A (ko) * 2006-10-31 2008-05-07 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
WO2008081753A1 (ja) * 2007-01-05 2008-07-10 Nec Corporation Ｍｉｓ型電界効果トランジスタおよびその製造方法
CN101577249A (zh) * 2008-05-06 2009-11-11 海力士半导体有限公司 具有鳍结构沟道的半导体器件及其制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100467020B1 (ko) * 2002-07-26 2005-01-24 삼성전자주식회사 자기 정렬된 접합영역 콘택홀을 갖는 반도체 장치 및 그제조 방법
US7642144B2 (en) * 2006-12-22 2010-01-05 Texas Instruments Incorporated Transistors with recessed active trenches for increased effective gate width
KR101374317B1 (ko) * 2007-08-23 2014-03-14 삼성전자주식회사 저항 소자를 갖는 반도체 장치 및 그 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080038997A (ko) * 2006-10-31 2008-05-07 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법
WO2008081753A1 (ja) * 2007-01-05 2008-07-10 Nec Corporation Ｍｉｓ型電界効果トランジスタおよびその製造方法
CN101577249A (zh) * 2008-05-06 2009-11-11 海力士半导体有限公司 具有鳍结构沟道的半导体器件及其制造方法

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