CN101577249A - 具有鳍结构沟道的半导体器件及其制造方法 - Google Patents

具有鳍结构沟道的半导体器件及其制造方法 Download PDF

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Abstract

本发明提供一种具有鳍结构沟道的半导体器件及其制造方法。在所述方法中，在半导体衬底上形成限定有源区的器件隔离层。在有源区中形成具有第一宽度的凹陷沟槽，并且在器件隔离层中形成具有大于所述第一宽度的第二宽度的沟槽。用覆盖层填充形成在器件隔离层中的沟槽。对凹陷沟槽实施清洗工艺以形成包括突出部和侧壁的鳍结构的底部突出部。形成填充凹陷沟槽的栅极堆叠体。在栅极堆叠体之间形成被填充沟槽的覆盖层所分隔的着陆塞。

Description

具有鳍结构沟道的半导体器件及其制造方法
相关申请交叉引用
本申请要求2008年5月6日提交的韩国专利申请第10-2008-0041745号的优先权，其全文引入本文作为参考。
技术领域
本发明涉及一种半导体器件，并且更具体地涉及具有鳍结构沟道的半导体器件及其制造方法。
背景技术
近来，由于半导体器件的设计规则随着半导体器件集成度的提高而快速减小，因而实现半导体器件内部晶体管的稳定运行变得更加困难。尤其是，由于晶体管尺寸也随着半导体器件的设计规则降低至50nm或更小尺度而减小，因而单元阈值电压(Vt)和刷新特性容限达到极限。因此，正在进行各种研究以提供在不增大设计规则的情况下实现更大的有效沟道长度的技术。例如，通过增加用于受限的栅极线宽的沟道长度来实现更大的有效沟道长度。为此，正在尝试通过使用包括凹陷沟道和鳍型有源区的晶体管的鳍型晶体管(FinFET)来提高沟道长度。然而，与已有的双倍数据速率(DDR)动态随机存取存储器(DRAM)产品相比，目前商业化的高速DDR2 DRAM产品通过在高温下设定测试条件而快速减小数据保持时间。而且，有源区宽度方向尺寸的减小导致单元晶体管的驱动电流特性劣化。单元晶体管驱动电流特性的劣化导致写入恢复时间(tWR)缺陷。实现稳定的单元驱动电流涉及减少着陆塞和单元结的电阻以及进一步扩展电流通路。然而，由于有源区宽度方向尺寸的减小，使得难以扩展电流通路。因此，使用鳍型晶体管(FinFET)来扩展电流通路。通过在凹陷栅极下方移除器件隔离层的方式形成FinFET。然而，当移除凹陷栅极下方的器件隔离层之后实施后续工艺时，在着陆塞和填充器件隔离层中形成的沟槽的导电层之间产生短路，使得难以控制自对准接触(SAC)缺陷。已经尝试对器件隔离层实施掩模工艺以解决上述问题，但是由于图案化的限制而难以应用。因此本技术领域需要以下技术：通过同时利用FinFET结构和包括凹陷沟道的晶体管结构的优点，控制可由于着陆塞和导电层之间的短路而产生的自对准接触(SAC)缺陷，同时实现单元阈值电压的容限。
发明内容
本发明的实施方案涉及具有鳍结构沟道的半导体器件及其制造方法。
在一个实施方案中，一种制造具有鳍结构沟道的半导体器件的方法可包括：在半导体衬底上形成限定有源区的器件隔离层；在有源区中形成具有第一宽度的凹陷沟槽，并且在器件隔离层中形成具有第二宽度的沟槽，所述第二宽度大于所述第一宽度；用覆盖层填充形成在器件隔离层中的沟槽；对凹陷沟槽实施清洗工艺以形成包括突出部和侧壁的鳍结构的底部突出部；形成填充凹陷沟槽的栅极堆叠体；和在栅极堆叠体之间形成被填充沟槽的覆盖层所分隔的着陆塞。
沟槽的形成可包括：在有源区中形成具有第一宽度的凹陷沟槽；在形成凹陷沟槽的同时，在器件隔离层中形成具有与凹陷沟槽相同宽度的沟槽；以及对沟槽实施清洗工艺以使沟槽宽度增大至大于第一宽度的第二宽度。所述沟槽可形成为所述凹陷沟槽的约1.5～约2倍宽。
沟槽的形成可包括：在形成器件隔离层之后，在半导体衬底上形成抗蚀剂(尤其是光刻胶)层；图案化抗蚀剂层以形成抗蚀剂层图案，使得在对应于有源区的区域中形成第一开口，并且在对应于器件隔离层的区域中形成宽于第一开口的第二开口；以及通过使用抗蚀剂层图案作为蚀刻掩模来蚀刻器件隔离层和半导体衬底的暴露部分，而形成具有第一宽度的凹陷沟槽和具有大于第一宽度的第二宽度的沟槽。
用覆盖层填充沟槽可包括：在凹陷沟槽和沟槽的暴露表面上形成衬层；形成覆盖凹陷沟槽顶部且同时暴露出沟槽的缓冲层；在缓冲层上形成覆盖层以填充暴露的沟槽；以及蚀刻覆盖层和缓冲层以暴露出半导体衬底的有源区。
衬层可由原硅酸四乙酯(TEOS)层或高热氧化物(HTO)层形成。缓冲层可包括缓冲氧化物未掺杂硅酸盐玻璃(BO USG)层并且可形成至约
Figure A20081013516500071
～约
Figure A20081013516500072
的厚度。覆盖层可由相对于缓冲层具有蚀刻选择性的层形成。
可通过对覆盖层和缓冲层实施回蚀刻工艺或化学机械抛光(CMP)工艺而暴露出半导体衬底的有源区。在此，可通过将蚀刻目标设定为使得缓冲层保留为距离半导体衬底表面约
Figure A20081013516500081
～约
Figure A20081013516500082
的厚度来实施回蚀刻工艺。着陆塞可包括存储节点接触塞和在垂直方向上从有源区至器件隔离层延伸预定长度的位线接触塞。
在另一个实施方案中，一种制造具有鳍结构沟道的半导体器件的方法可包括：在半导体衬底上形成限定有源区的器件隔离层；在有源区中形成具有第一宽度的凹陷沟槽，并且同时在器件隔离层中形成具有第二宽度的沟槽，所述第二宽度大于第一宽度；形成覆盖凹陷沟槽顶部且同时暴露出沟槽的缓冲层；在缓冲层上形成覆盖层以填充暴露的沟槽；蚀刻覆盖层和缓冲层以暴露出半导体衬底的有源区；移除残留在凹陷沟槽上的缓冲层以形成与填充沟槽的覆盖层间隔预定距离的鳍结构的底部突出部；形成填充凹陷沟槽的栅极堆叠体；以及在栅极堆叠体之间形成被器件隔离层和填充沟槽的覆盖层所分隔的着陆塞。
在又一个实施方案中，一种具有鳍结构沟道的半导体器件可包括：包括由器件隔离层限定的有源区的半导体衬底；具有第一宽度并且也配置在有源区中的凹陷沟槽；配置在凹陷沟槽底部上的具有包括侧壁和突出部的鳍结构的底部突出部；配置在器件隔离层中的具有第二宽度的沟槽，所述第二宽度大于凹陷沟槽的第一宽度；填充沟槽并且也与底部突出部间隔预定距离的覆盖层；填充凹陷沟槽和底部突出部并且也在一个方向上与半导体衬底交叉的栅极堆叠体；和配置在栅极堆叠体之间并且被填充沟槽的覆盖塞分隔的着陆塞。
附图说明
图1A至1C示出常规FinFET的视图。
图2A至11C示出根据本发明的一个实施方案的制造具有鳍结构沟道的半导体器件的方法。
图12示出在本发明的实施方案中使用的抗蚀剂层图案的示意图。
具体实施方式
以下，将参考附图详细描述根据本发明的具有鳍结构沟道的半导体器件及其制造方法。
现在将参考附图更详细地描述本发明，其中示出本发明的示例性实施方案。然而，本发明可以不同的形式实现，并且不应该被解释为限于本文所阐述的实施方案；相反，提供这些实施方案使得本公开将是彻底和完全的，并且使得本领域技术人员完全理解本发明的概念。附图中，为清楚起见，将层和区域的厚度进行了放大。附图中相同的附图标记表示相同的元件，并且为了简明省略了它们的描述。
应理解当元件诸如层、区域或衬底被称为在另一个元件“上”、“连接至”或“结合至”另一个元件时，其可直接在另一个元件之上、直接“连接至”或“结合至”另一个元件，或者可存在中间元件。相反，当一个元件称为在另一个元件或层“直接上方”、“直接连接至”或“直接结合至”另一个元件或层时，不存在中间元件或层。
鳍型晶体管(FinFET)是一种使用包括凹陷沟道和鳍型有源区的晶体管的晶体管类型。利用在凹陷栅极下方移除器件隔离层的方式形成FinFET。然而，存在在凹陷栅极下方移除器件隔离层之后实施的后续工艺期间引起自对准接触(SAC)缺陷的情况。
图1A至1C示出常规FinFET的视图。图1B和1C示出沿图1A的线A-A′和B-B′截取的截面图。
参考图1A至1C，在半导体衬底100上形成限定有源区的器件隔离层105。在半导体衬底100的有源区中形成凹陷沟槽107，并且在器件隔离层105中形成沟槽109。在此，器件隔离层105中的沟槽109形成得比有源区中的凹陷沟槽107更深。然后，如图1C所示，暴露出有源区的侧壁的一部分和顶部以形成底部突出部108。而且，形成栅极线130以延伸穿过有源区，同时交叠凹陷沟槽107和沟槽109。栅极线130构造为包括栅极介电层图案110、栅极导电层图案115、栅极金属层图案120和硬掩模层图案125。栅极线130具有沿底部突出部108的暴露表面形成的鳍结构，如图1C所示。鳍结构的栅极线130使得电流通路沿底部突出部108扩展，因此使得能够实现极好的单元驱动电流特性。然而，在形成鳍结构的栅极线130之后实施的后续工艺(例如，形成着陆塞135的工艺)期间，在着陆塞145和填充沟槽109的导电材料之间产生短路。具体地，参考图1A，在着陆塞145的中部的位线塞140形成为在垂直于有源区的器件隔离区方向上延伸。然后，延伸至器件隔离区的位线塞140和填充形成在器件隔离层105中的沟槽109的栅极导电层图案115连接并且短路，从而产生缺陷155。缺陷155主要导致半导体器件可靠性劣化。因此本技术领域需要防止可由栅极导电层图案115和着陆塞145之间的短路所导致的自对准接触(SAC)缺陷的技术。
图2A至11C示出根据本发明的一个实施方案的制造具有鳍结构沟道的半导体器件的方法。图12示出在本发明的实施方案中使用的抗蚀剂层图案的示意图。
图2B和2C示出沿图2A的线A-A′和B-B′截取的截面图。参考图2A至2C，在半导体衬底200上形成限定有源区X和器件隔离区Y的器件隔离层220。首先，在半导体衬底200上形成覆盖有源区X和选择性暴露出器件隔离区Y的半导体衬底200的掩模层图案215。在此，掩模层图案215由垫氧化物层图案205和垫氮化物层图案210的堆叠体形成。例如，垫氧化物层图案205可形成至约
Figure A20081013516500101
～约的厚度，并且垫氮化物层图案210可形成至约
Figure A20081013516500103
～约的厚度。其后，使用掩模层图案215作为蚀刻掩模，蚀刻半导体衬底200的暴露部分以在器件隔离区Y中形成沟槽217。其后，用介电层填充沟槽217，然后实施平坦化工艺以形成限定有源区X和器件隔离区Y的器件隔离层220。在此，设定有源区X包括之后将形成的沟道区a和将配置在沟道区a的每一侧上的结区“b”。有源区X的沟道区“a”配置在结区b之间，然后形成栅极线以交叠沟道区a。其后，移除掩模层图案215，并且实施清洗工艺以移除残留物。虽然附图中没有示出，但是在有源区X的表面上形成用于阈值电压的屏蔽氧化物层(即，Vt屏蔽)，所述屏蔽氧化物层在用于控制阈值电压的离子注入工艺中将用作垫，并且对单元区域和周边电路区域实施离子注入。
图3B和3C示出沿图3A的线A-A′和B-B′截取的截面图。参考图3A至3C，在半导体衬底200的有源区X中形成凹陷沟槽230。具体地，在半导体衬底200上沉积硬掩模层。在此，硬掩模层可包括非晶碳层。其后，在硬掩模层上涂覆抗蚀剂层，并且实施包括曝光/显影工艺的光刻工艺以形成选择性暴露出硬掩模层的抗蚀剂层图案(未显示)。其后，使用抗蚀剂层图案作为蚀刻掩模，蚀刻硬掩模层的暴露部分以形成硬掩模层图案225。硬掩模层图案225覆盖有源区X的沟道区“a”并且暴露出沟道区a以外的其余区域。在此，硬掩模层图案225可形成为穿过结区“b”且同时暴露出之后将形成栅极线的沟道区“a”的线的形状。其后，实施灰化工艺以移除抗蚀剂层图案。其后，使用硬掩模层图案225作为蚀刻掩模，实施蚀刻工艺以在半导体衬底200中形成凹陷沟槽230。在此，凹陷沟槽230形成为沿沟道区“a”延伸并具有第一宽度C1的线的形状。在半导体衬底200的有源区X中形成凹陷沟槽230的蚀刻工艺期间，在器件隔离层220中形成具有对应于凹陷沟槽230的第一宽度C1的宽度C1的沟槽235。这种情况下，在器件隔离层220中的沟槽235形成得深于凹陷沟槽230。其后，移除硬掩模层图案225。然后，使器件隔离层220降低距离如图3C所示的暴露表面的预定深度“d”，由此部分暴露出有源区X的半导体衬底200的侧壁和顶部。
图4B和4C示出沿图4A的线A-A′和B-B′截取的截面图。参考图4A至4C，对半导体衬底200的器件隔离区Y实施清洗工艺，以增加在器件隔离层220中形成的沟槽235的宽度。在此，清洗工艺可以是干清洗工艺或湿清洗工艺，并且清洗源可具有能够选择性蚀刻介电层如氧化物层的选择性。例如，可以通过使用氟化氢(HF)气体和/或氨(NH3)气体的混合物的干清洗工艺或通过使用氟化氢(HF)溶液的湿清洗工艺，实施使用清洗源的清洗工艺。实施清洗工艺，使得在器件隔离层220中形成的沟槽235的第二宽度C2是在半导体衬底200的有源区X中形成的凹陷沟槽230的第一宽度C1的约1.5～约2倍。因此，如图4B所示，可见通过清洗工艺使得在器件隔离层220中形成的沟槽235的宽度C1(见图3B)增加至第二宽度C2(见图4B)。在此，参考图4C，清洗工艺不影响器件隔离层220的深度。
同时，可使用图12所示的抗蚀剂层图案300，形成有源区X中具有第一宽度C1的凹陷沟槽230和器件隔离层220中具有第二宽度C2的沟槽235。具体地，在半导体衬底200上形成器件隔离层220，然后在半导体衬底200上形成抗蚀剂层。其后，图案化抗蚀剂层以形成抗蚀剂层图案300，使得在对应于有源区X的区域中形成第一开口305并且在对应于器件隔离层220的区域中形成宽于第一开口305的第二开口310(见图4B)。其后，使用抗蚀剂层图案300作为蚀刻掩模，蚀刻器件隔离层220和半导体衬底200的暴露部分，以形成具有第一宽度的凹陷沟槽230(见图4B)和具有比凹陷沟槽230的第一宽度更大的第二宽度的沟槽235(见图4B)。
图5B和5C示出沿图5A的线A-A′和B-B′截取的截面图。参考图5A至5C，在半导体衬底200上形成衬层240。衬层240可由沿凹陷沟槽230和沟槽235的暴露表面的介电层(例如，氧化物层)形成。氧化物层可形成至约～约的厚度，其包括具有优良台阶覆盖特性的高热氧化物(HTO)层或原硅酸四乙酯(TEOS)层。在此，在半导体衬底200中形成的凹陷沟槽230和沟槽235的暴露表面上形成衬层240，并且用于补偿在蚀刻工艺期间产生的损伤。
其后，在半导体衬底200上形成缓冲层245以覆盖凹陷沟槽230并且暴露出在器件隔离层220中形成的沟槽235。具体地，在半导体衬底200上形成厚度为约
Figure A20081013516500123
～约的包括具有差的台阶覆盖特性材料的缓冲层245。缓冲层245可由缓冲氧化物未掺杂硅酸盐玻璃(BO USG)层形成。由于台阶覆盖特性差，因而在窄凹陷沟槽230的顶部上比在底部上更早地沉积BO USG层。因此，BO USG层完全填充凹陷沟槽230的顶部，而未能完全填充凹陷沟槽230的底部。因此，在凹陷沟槽230中产生空隙250。在此，器件隔离区Y的沟槽235形成得宽于有源区X的凹陷沟槽230，使得由于凹陷沟槽230顶部形成得早于凹陷沟槽230底部，因而能够防止在凹陷沟槽230中产生空隙250。如上所述，覆盖有源区X的凹陷沟槽230且同时暴露出器件隔离区Y的沟槽235的缓冲层245用作后续工艺中保护凹陷沟槽230的阻挡。
图6B和6C示出沿图6A的线A-A′和B-B′截取的截面图。参考图6A至6C，在缓冲层245上形成覆盖层255。在此，覆盖层255由相对于缓冲层245具有蚀刻选择性的层形成。而且，将覆盖层255沉积至完全填充器件隔离层220的暴露的沟槽235的厚度。例如，覆盖层255可由厚度为约
Figure A20081013516500125
～约的氮化物层形成。在此，如图6C所示，在已经覆盖有缓冲层245的凹陷沟槽230的顶部上不沉积覆盖层255。
图7B和7C说明沿图7A的线A-A’和B-B’截取的截面图。参考图7A至7C，对半导体衬底200实施回蚀刻工艺以暴露出有源区X。在此，回蚀刻工艺移除有源区X的覆盖层255并且同时移除覆盖凹陷沟槽230顶部的缓冲层245。这种情况下，半导体衬底200在暴露时可被回蚀刻工艺损伤。因此，回蚀刻工艺的蚀刻目标设定为使得缓冲层245保留为距离半导体衬底200的表面约～约
Figure A20081013516500128
的厚度，并且使得蚀刻厚度优选为约
Figure A20081013516500129
～约
Figure A200810135165001210
回蚀刻工艺的实施蚀刻了覆盖层255和缓冲层245，因此完全暴露出有源区X。因此，在器件隔离层220中形成的沟槽235填充有衬层240、缓冲层245和覆盖层255，如图7B所示。在此，可使用化学机械抛光(CMP)工艺实施有源区X的暴露。
图8B和8C示出沿图8A的线A-A’和B-B’截取的截面图。参考图8A至8C，实施后清洗工艺以移除残留在有源区X的顶部、侧壁和底部上的缓冲层245。如图8C所示，后清洗工艺的实施移除了覆盖暴露的半导体衬底200的底部和侧壁的缓冲层245和衬层240，由此形成鳍结构的底部突出部257。在此，底部突出部257与相邻的覆盖层255间隔预定距离“e”。这种情况下，鳍结构的底部突出部257的高度根据清洗水平而确定。因此，调节清洗条件(例如，清洗时间和清洗源的供给量)以稳定和均匀地控制底部突出部257的外形。可使用干清洗工艺或湿清洗工艺实施后清洗工艺。
图9B和9C示出沿图9A的线A-A’和B-B’截取的截面图。参考图9A至9C，形成栅极堆叠体280以交叠具有鳍结构的底部突出部257的凹陷沟槽235。具体地，在半导体衬底200上形成厚度为约
Figure A20081013516500131
～约的栅极介电层(例如，氧化物层)。其后，在栅极介电层上形成厚度为约～约
Figure A20081013516500134
的栅极导电层(例如，掺杂的多晶硅层)。其后，在栅极导电层上形成栅极金属层(例如，厚度为约
Figure A20081013516500135
～约
Figure A20081013516500136
的硅化钨(WSiX)层或厚度为约～约
Figure A20081013516500138
的钨(W)层)。其后，在栅极金属层上形成硬掩模层。其后，对所得结构实施选择性蚀刻工艺以形成栅极堆叠体280。栅极堆叠体280形成为如图9A所示的线型，并且包括栅极介电层图案260、栅极导电层图案265、栅极金属层图案270和硬掩模层图案275，如图9B和9C所示。其后，虽然附图中没有示出，但在栅极堆叠体280的侧壁上形成间隔物层，然后注入源极/漏极杂质以形成源极/漏极区。
图10B和10C示出沿图10A的线A-A’和B-B’截取的截面图。参考图10A至10C，在栅极堆叠体280之间形成着陆塞接触孔295，在后续工艺中将在着陆塞接触孔295中形成连接上电极和下电极的着陆塞。具体地，在半导体衬底200的整个表面上沉积层间介电层283以完全覆盖栅极堆叠体280。其后，对层间介电层283实施平坦化工艺以暴露出栅极堆叠体280的硬掩模层图案275。可使用化学机械抛光(CMP)工艺来实施平坦化工艺。其后，选择性移除栅极堆叠体280之间的层间介电层283以形成着陆塞接触孔295。着陆塞接触孔295包括将连接至存储节点的存储节点接触孔290和将连接至位线的位线接触孔285。可使用自对准接触(SAC)工艺通过相邻的栅极堆叠体280设定着陆塞接触孔295。在此，位线接触孔285从有源区X至器件隔离区Y延伸预定长度，如图10A所示。
图11B和11C示出沿图11A的线A-A’和B-B’截取的截面图。参考图11A至11C，在栅极堆叠体280之间形成着陆塞310。具体地，在半导体衬底200上沉积导电层以覆盖全部暴露表面。在此，导电层可包括多晶硅。其后，对导电层实施抛光工艺(例如，回蚀刻工艺或CMP工艺)至暴露出栅极堆叠体280的硬掩模层图案275的顶部的程度，由此形成着陆塞310。着陆塞310包括将连接至存储节点的存储节点接触塞300和将连接至位线的位线接触塞305。在此，位线接触塞305在垂直方向上从有源区X至器件隔离区Y延伸预定长度，如图11A所示。这种情况下，参考图11B，在器件隔离区Y中形成的器件隔离层220使得能够防止在栅极堆叠体280的栅极导电层图案265和延伸至器件隔离区Y的位线接触塞305之间可能产生的短路。
如上所述，该制造具有鳍结构沟道的半导体器件的方法在有源区中形成凹陷沟槽并且局部填充器件隔离区中的沟槽，由此使得能够防止产生SAC缺陷。而且，该制造方法形成具有鳍结构的凹陷沟槽底部，由此使得能够为后续工艺提供稳定的工艺容限，同时实现改善的单元驱动电流特性。
虽然本发明已经针对具体的实施方案进行了描述，但是对于本领域技术人员显而易见的是，可在不脱离在以下的权利要求中限定的本发明的精神和范围的情况下作出各种变化和改变。

Claims (31)

1.一种制造具有鳍结构沟道的半导体器件的方法，所述方法包括：
在半导体衬底上形成限定有源区的器件隔离层；
在所述有源区中形成具有第一宽度的凹陷沟槽，并且在所述器件隔离层中形成具有第二宽度的沟槽，所述第二宽度大于所述第一宽度；
用覆盖层填充形成在所述器件隔离层中的所述沟槽；
清洗所述凹陷沟槽以形成包括突出部和侧壁的鳍结构的底部突出部；
形成填充所述凹陷沟槽的栅极堆叠体；和
在所述栅极堆叠体之间形成着陆塞，所述着陆塞被填充所述沟槽的所述覆盖层所分开。
2.根据权利要求1所述的方法，其中所述沟槽的形成包括：
在所述有源区中形成具有第一宽度的凹陷沟槽；
在形成所述凹陷沟槽的同时，在所述器件隔离层中形成其宽度与所述凹陷沟槽相同的沟槽；和
对所述沟槽实施清洗工艺以使所述沟槽的宽度增加至大于所述第一宽度的第二宽度。
3.根据权利要求2所述的方法，其中所述清洗包括通过使用氟化氢气体和氨气的混合物的干清洗工艺或通过使用氟化氢溶液的湿清洗工艺来选择性蚀刻氧化物层。
4.根据权利要求1所述的方法，其中所述沟槽形成为所述凹陷沟槽的约1.5～约2倍宽。
5.根据权利要求1所述的方法，其中所述沟槽的形成包括：
在形成所述器件隔离层之后，在所述半导体衬底上形成抗蚀剂层；
图案化所述抗蚀剂层以形成抗蚀剂层图案，使得在对应于所述有源区的区域中形成第一开口并且在对应于所述器件隔离层的区域中形成第二开口，所述第二开口宽于所述第一开口；和
通过使用所述抗蚀剂层图案作为蚀刻掩模来蚀刻所述器件隔离层和半导体衬底的暴露部分，而形成具有第一宽度的凹陷沟槽和具有第二宽度的沟槽，所述第二宽度大于所述第一宽度。
6.根据权利要求1所述的方法，其中用所述覆盖层填充所述沟槽包括：
在所述凹陷沟槽和所述沟槽的暴露表面上形成衬层；
形成覆盖所述凹陷沟槽顶部且同时暴露出所述沟槽的缓冲层；
在所述缓冲层上形成覆盖层以填充所述暴露的沟槽；和
蚀刻所述覆盖层和所述缓冲层以暴露出所述半导体衬底的有源区。
7.根据权利要求6所述的方法，其中所述衬层包括原硅酸四乙酯(TEOS)层或高热氧化物(HTO)层。
8.根据权利要求6所述的方法，其中所述缓冲层包括缓冲氧化物未掺杂硅酸盐玻璃(BO USG)层，并且所述缓冲层形成至约～约
Figure A2008101351650003C2
的厚度。
9.根据权利要求6所述的方法，包括在暴露出所述半导体衬底的有源区期间，用所述缓冲层保护所述凹陷沟槽。
10.根据权利要求6所述的方法，其中所述覆盖层包括相对于所述缓冲层具有蚀刻选择性的层。
11.根据权利要求6所述的方法，包括通过对所述覆盖层和所述缓冲层的回蚀刻工艺或化学机械抛光(CMP)工艺暴露出所述半导体衬底的有源区。
12.根据权利要求11所述的方法，其中通过将蚀刻目标设定为使得所述缓冲层保留至距离所述半导体衬底表面约～约
Figure A2008101351650003C4
的厚度来实施所述回蚀刻工艺。
13.根据权利要求1所述的方法，其中所述着陆塞包括存储节点接触塞和位线接触塞，所述位线接触塞在垂直方向上从所述有源区至所述器件隔离层延伸预定长度。
14.一种制造具有鳍结构沟道的半导体器件的方法，所述方法包括：
在半导体衬底上形成限定有源区的器件隔离层；
在所述有源区中形成具有第一宽度的凹陷沟槽，并且同时在所述器件隔离层中形成具有第二宽度的沟槽，所述第二宽度大于所述第一宽度；
形成覆盖所述凹陷沟槽顶部且同时暴露出所述沟槽的缓冲层；
在所述缓冲层上形成覆盖层以填充所述暴露的沟槽；
蚀刻所述覆盖层和所述缓冲层以暴露出所述半导体衬底的有源区；
移除残留在所述凹陷沟槽上的所述缓冲层以形成鳍结构的底部突出部，所述鳍结构的底部突出部与填充所述沟槽的所述覆盖层间隔预定距离；
形成填充所述凹陷沟槽的栅极堆叠体；和
在所述栅极堆叠体之间形成着陆塞，所述着陆塞被所述器件隔离层和填充所述沟槽的所述覆盖层所分开。
15.根据权利要求14所述的方法，其中所述沟槽的形成包括：
在所述有源区中形成凹陷沟槽；
在形成所述凹陷沟槽的同时，在所述器件隔离层中形成其宽度与所述凹陷沟槽相同的沟槽；和
通过对在所述器件隔离层中形成的所述沟槽实施清洗工艺来增加所述沟槽的宽度。
16.根据权利要求14所述的方法，包括通过使用氟化氢气体和氨气的混合物的干清洗工艺或通过使用氟化氢溶液的湿清洗工艺，使用清洗源清洗以选择性蚀刻氧化物层。
17.根据权利要求14所述的方法，其中所述沟槽形成为所述凹陷沟槽的约1.5～约2倍宽。
18.根据权利要求14所述的方法，还包括：
在形成所述沟槽之后，在所述凹陷沟槽和所述沟槽的暴露表面上形成衬层。
19.根据权利要求18所述的方法，其中所述衬层由原硅酸四乙酯(TEOS)层或高热氧化物(HTO)层形成。
20.根据权利要求14所述的方法，其中所述缓冲层包括缓冲氧化物层未掺杂硅酸盐玻璃(BO USG)层并且形成至约
Figure A2008101351650004C1
～约的厚度。
21.根据权利要求14所述的方法，包括在暴露出所述半导体衬底的有源区期间，用所述缓冲层保护所述凹陷沟槽。
22.根据权利要求14所述的方法，其中所述覆盖层由相对于所述缓冲层具有蚀刻选择性的层形成。
23.根据权利要求14所述的方法，包括通过对所述覆盖层和所述缓冲层实施回蚀刻工艺或化学机械抛光(CMP)工艺来暴露出所述半导体衬底的有源区。
24.根据权利要求23所述的方法，其中通过将蚀刻目标设定为使得所述缓冲层保留至距离所述半导体衬底表面约
Figure A2008101351650004C3
～约的厚度来实施所述回蚀刻工艺。
25.根据权利要求14所述的方法，其中通过对所述凹陷沟槽实施后清洗工艺以移除残留在所述凹陷沟槽的顶部、侧壁和底部上的所述缓冲层来形成所述鳍结构的底部突出部。
26.根据权利要求25所述的方法，其中通过调节所述后清洗工艺的清洗时间或清洗源的供给量来控制所述底部突出部的高度。
27.根据权利要求14所述的方法，其中所述着陆塞包括存储节点接触塞和位线接触塞，所述位线接触塞在垂直方向上从所述有源区至所述器件隔离层延伸预定长度。
28.一种具有鳍结构沟道的半导体器件，所述半导体器件包括：
包括由器件隔离层所限定的有源区的半导体衬底；
具有第一宽度并且也配置在所述有源区中的凹陷沟槽；
配置在所述凹陷沟槽的底部上的具有包括侧壁和突出部的鳍结构的底部突出部；
配置在所述器件隔离层中的具有第二宽度的沟槽，所述第二宽度大于所述凹陷沟槽的所述第一宽度；
填充所述沟槽并且也与所述底部突出部间隔预定距离的覆盖层；
填充所述凹陷沟槽和所述底部突出部并且也在一个方向上与半导体衬底交叉的栅极堆叠体；和
配置在所述栅极堆叠体之间并且被填充所述沟槽的所述覆盖层所分开的着陆塞。
29.根据权利要求28所述的半导体器件，其中所述沟槽是所述凹陷沟槽的约1.5～约2.0倍宽。
30.根据权利要求28所述的半导体器件，其中所述覆盖层由氮化物层形成。
31.根据权利要求28所述的半导体器件，其中所述着陆塞包括存储节点接触塞和位线接触塞，所述位线接触塞在垂直方向上从所述有源区至所述器件隔离层延伸预定长度。
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