CN107615461B - 半导体结构与处理 - Google Patents

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Abstract

提供了一种半导体结构，所述半导体结构包含具有端壁(15W)并从衬底(10)向上延伸的半导体鳍部分(14P)。栅极结构(16)跨越所述半导体鳍部分(14P)的一部分。第一组栅极间隔物(24P/50P)位于栅极结构(16L/16R)的相对侧壁表面上；并且第二组栅极间隔物(32P)位于所述第一组栅极间隔物(24P/50P)的侧壁上。所述第二组栅极间隔物(32P)的一个栅极间隔物具有直接接触所述半导体鳍部分(14P)的所述端壁(15W)的下部。

Description

半导体结构与处理
技术领域
本申请涉及一种包含半导体鳍的半导体结构及其形成方法。本发明的实施例涉及一种含有半导体鳍尖端(即端部)的半导体结构及其形成方法，该半导体鳍尖端以自对准的方式收拢在栅极结构内。
背景技术
三十多年来，金属氧化物半导体场效晶体管(MOSFET)的持续小型化已经推动了全球半导体行业的发展。持续缩放的各种中断已经被预测为数十年，尽管有很多挑战，但创新的历史已经维持了摩尔定律。然而，今天越来越多的迹象表明金属氧化物半导体晶体管正在开始达到传统的缩放极限。由于通过继续缩放来改进MOSFET并因此改进互补金属氧化物半导体(CMOS)性能变得越来越困难，因此除了缩放之外用于改善性能的进一步方法变得至关重要。
非平面半导体器件(例如半导体鳍场效应晶体管(FinFET))的使用是CMOS器件演进的下一步。FinFET是包含从衬底的表面突出的至少一个半导体鳍的非平面半导体器件。FinFET可以相对于平面场效应晶体管增加每单位面积的导通电流。
在现有技术的处理中，首先提供半导体鳍，并且然后使用图案化处理切割半导体鳍。然后跨越每个切割的半导体鳍形成栅极结构，并且之后形成栅极间隔物。在这种处理中，半导体鳍尖端(即，切割的半导体鳍的端部)被收拢到栅极结构的一个之下，并且通常存在一个不物理地收拢半导体鳍尖端的栅极间隔物，并且栅极到鳍尖端的相对定位中的任何误差可能导致不物理地收拢半导体鳍尖端的栅极间隔物。在这种情况下，以及在通过外延生长形成源极/漏极区域期间，可能从非收拢的半导体鳍尖端形成“劣质外延半导体材料部分”。随着栅极结构和栅极间距的关键尺寸(CD)越来越小，该问题变得越来越大。
除了上述之外，将半导体鳍折叠在栅极结构下方的现有技术处理可能产生使预应力衬底松弛并因此松散的移动性增强的自由表面。
考虑到现有技术处理中将半导体鳍尖端收拢到栅极结构下方的现有技术的上述问题，需要提供一种新的方法，该方法能够将半导体鳍尖端收拢到栅极结构下方，同时避免或减少与现有技术处理相关的问题。
发明内容
在本申请的一个方面，提供一种半导体结构。在本申请的一个实施例中，所述半导体结构包含具有端壁并从衬底向上延伸的半导体鳍部分。栅极结构跨越半导体鳍部分的一部分。第一组栅极间隔物(即，内部栅极间隔物)位于栅极结构的相对的侧壁表面上；并且第二组栅极间隔物(即，外部栅极间隔物)位于第一栅极间隔物的侧壁上。第二组栅极间隔物的栅极间隔物之一具有直接接触半导体鳍部分的端壁的下部。
在本申请的另一方面，提供一种形成半导体结构的方法。在一个实施例中，该方法可以包含形成跨越半导体鳍的栅极结构。接下来，在半导体鳍上并且至少在栅极结构的侧壁上形成电介质材料，并且此后在电介质材料上形成具有开口的图案化材料堆叠体。然后利用图案化材料堆叠体和开口内的电介质材料的部分作为蚀刻掩模切割半导体鳍，以提供含有栅极结构并具有暴露的端壁的半导体鳍部分。然后形成栅极间隔物，其中一个栅极间隔物含有直接接触半导体鳍部分的暴露端壁的下部。
在另一个实施例中，该方法可以包含形成跨越半导体鳍的一部分的栅极结构。接下来，第一组栅极间隔物形成在栅极结构的相对侧壁上并跨越半导体鳍的另一部分，并且此后在第一组栅极间隔物和栅极结构之上形成牺牲性电介质衬垫，并跨越半导体鳍的剩余部分。在牺牲性电介质衬垫上形成具有开口的图案化材料堆叠体。然后利用图案化材料堆叠体、开口内的牺牲性电介质衬垫的一部分和第一组栅极间隔物的一个栅极间隔物作为蚀刻掩模以切割半导体鳍，以提供含有栅极结构并具有端壁的半导体鳍部分。然后进行侧向蚀刻以将半导体鳍部分的端壁拉回到开口内的第一组栅极间隔物的一个栅极间隔物下方或与所述开口内的所述第一组栅极间隔物的所述一个栅极间隔物的侧壁垂直地对准。接下来，形成第二组栅极间隔物，其中第二组栅极间隔物的一个栅极间隔物含有直接接触半导体鳍部分的暴露端壁的下部。
附图说明
现在将仅通过示例的方式参照附图来描述本发明的(一个或多个)实施例，其中：
图1A是根据本申请的实施例在衬底表面上形成半导体鳍之后的示例性半导体结构的俯视图。
图1B是示例性半导体结构沿着图1A的垂直平面B-B的垂直截面图。
图2A是图1A的示例性半导体结构在形成跨越半导体鳍的不同部分的栅极结构之后的俯视图。
图2B是示例性半导体结构沿着图2A的垂直平面B-B的垂直截面图。
图3是图2A-2B的示例性半导体结构在形成电介质材料衬垫之后的截面图。
图4是图3的示例性半导体结构在形成图案材料堆叠体之后的截面图。
图5是图4的示例性半导体结构在利用图案化材料堆叠体和电介质材料衬垫的一部分作为蚀刻掩模切割半导体鳍之后的截面图。
图6是图5的示例性半导体结构在移除图案化材料堆叠体之后的截面图。
图7是图6的示例性半导体结构在栅极间隔物沉积和蚀刻之后的截面图。
图8是根据本申请的另一实施例的图2B的示例性半导体结构形成第一组栅极间隔物、蚀刻以及沉积牺牲性电介质衬垫之后的截面图。
图9是图8的示例性半导体结构在形成图案化材料堆叠体并且进行牺牲性电介质衬垫的穿通蚀刻之后的截面图。
图10是图9的示例性半导体结构在利用图案化材料堆叠体、第一组栅极间隔物的一个栅极间隔物以及牺牲性电介质衬垫的剩余部分作为蚀刻掩模来切割半导体鳍之后的截面图。
图11是图10的示例性半导体结构在进行侧向蚀刻以拉回每个切割半导体鳍的端壁之后的截面图。
图12是图11的示例性半导体结构在移除图案化材料堆叠体以及牺牲性电介质衬垫的剩余部分之后的截面图。
图13是图12的示例性半导体结构在形成第二组栅极间隔物之后的截面图。
具体实施方式
在下面的描述中，应当注意，附图仅用于说明的目的，并且因此附图未按比例绘制。还应注意，类似和相应的元件由相同的附图标记表示。
在下面的描述中，阐述了许多具体细节，例如特定结构、部件、材料、尺寸、处理步骤和技术，以便提供对本申请的各种实施例的理解。然而，本领域普通技术人员将理解，可以在没有这些具体细节的情况下实践本申请的各种实施例。在其它情况下，为了避免使本申请变得模糊，没有详细描述公知的结构或处理步骤。
现在参考图1A-1B，示出了根据本申请的实施例的在衬底的表面上形成半导体鳍14P之后的示例性半导体结构的各种视图。尽管描述和示出了单个半导体鳍14P，但是本申请构思了其中可以在衬底的不同部分上形成多个半导体鳍14P的实施例。在这样的实施例中，每个半导体鳍彼此平行地定向。
在本申请的一个实施例中，并且如所示，衬底从底部至顶部包括把手衬底10和绝缘体层12。在另一个实施例(未示出)中，衬底包括体半导体衬底的剩余部分。当与短语“半导体衬底”结合使用时，术语“体”表示整个衬底由至少一种半导体材料构成。
图1A-1B所示的示例性半导体结构可以通过首先提供体半导体衬底或绝缘体上半导体(SOI)衬底来形成。当在本申请中采用体半导体衬底时，提供体半导体衬底的至少一种半导体材料可以包含但不限于Si、Ge、SiGe、SiC、SiGeC、III/V族化合物半导体，例如InAs、InP、InAsP和GaAs、以及II/VI化合物半导体材料。在这样的实施例中，体半导体衬底的最上面的半导体材料层部分可以用作每个半导体鳍14P，而体半导体衬底的剩余部分可以用作衬底。在本申请的一些实施例中，体半导体衬底可以是单晶半导体材料。在本申请的其它实施例中，体半导体衬底可以是多晶半导体材料或非晶半导体材料。体半导体衬底的晶体定向可以是{100}，{110}或{111}。除了具体提及的以外的其它晶体定向也可以用于本申请。
当使用SOI衬底时，SOI衬底包含从底部到顶部的把手衬底10、绝缘体层12和最上面的半导体层。SOI衬底的最上面的半导体层将提供图1A-1B所示的结构的半导体鳍14P。在本申请的一些实施例中，把手衬底10和SOI衬底的最上面的半导体层可以包括相同的半导体材料。在本申请的其它实施例中，把手衬底10和SOI衬底的最上面的半导体层可以包括不同的半导体材料。可以用作把手衬底10和最上面的半导体层的(一个或多个)半导体材料包含上述用于体半导体衬底的半导体材料之一。在一个实施例中，把手衬底10和SOI衬底的最上面的半导体层都包括硅。在一些实施例中，把手衬底10是包含例如电介质材料和/或导电材料的非半导体材料。
把手衬底10和SOI衬底的最上面的半导体层可以具有与包含任何上述体半导体衬底的相同或不同的晶体定向。SOI衬底的把手衬底10和/或最上面的半导体层可以是单晶半导体材料、多晶材料或非晶材料。通常，SOI衬底的至少最上面的半导体层是单晶半导体材料。
SOI衬底的绝缘体层12可以是晶体或非晶体氧化物或氮化物。在一个实施例中，绝缘体层12是氧化物，例如二氧化硅。
可以利用包含例如SIMOX(通过离子注入氧而分离)或层转移的标准处理来形成SOI衬底。当采用层转移处理时，可选的薄化步骤可以在两个半导体晶片接合之后进行。可选的薄化步骤将半导体层的厚度减小到更期望的厚度的层。
SOI衬底的最上面的半导体层的厚度通常为10nm至100nm，但是小于或大于上述厚度范围的其它厚度也可用于SOI的最上面的半导体层的厚度。SOI衬底的绝缘体层12通常具有1nm至200nm的厚度，但是可以使用小于或大于上述SOI衬底的绝缘体层12的厚度范围的其它厚度。SOI衬底的把手衬底10的厚度对于本申请是无关紧要的。
在本申请的一些实施例中，硬掩模层(未示出)可以形成在体半导体衬底或SOI衬底的最上面的表面上。可以采用的硬掩模层是覆盖体半导体衬底或SOI衬底的最上面的表面的连续层。可以在本申请中使用的硬掩模层可以包含半导体氧化物、半导体氮化物和/或半导体氮氧化物。在一个实施例中，可用于提供硬掩模层的硬掩模材料可以由二氧化硅构成。在另一个实施例中，可用于提供硬掩模层的硬掩模材料可以由氮化硅构成。在另一个实施例中，可用于提供硬掩模层的硬掩模材料可以是以任何顺序二氧化硅和氮化硅的构成的堆叠体。
在本申请的一些实施例中，可以用于提供硬掩模层的硬掩模材料可以通过诸如化学气相沉积(CVD)或等离子体增强化学气相沉积(PECVD)的沉积处理形成。在其它实施例中，可以用于提供硬掩模层的硬掩模材料可以通过例如热氧化和/或热氮化的热处理形成。在其它实施例中，可以用于提供硬掩模层的硬掩模材料可以通过沉积处理和热处理的组合形成。可以用于提供硬掩模层的硬掩模材料的厚度可以在50nm至50nm的范围内，但是小于或大于上述厚度范围的厚度可用于硬掩模层。
接下来，可以图案化具有或不具有硬掩模层的体半导体衬底或SOI衬底，以提供图1A-1B所示的半导体鳍14P。在一个实施例中，用于限定半导体鳍14P的图案化处理可以包括侧壁图像转移(SIT)处理。SIT处理包含在硬掩模层、体半导体衬底或SOI衬底的最上面的表面上形成连续的心轴材料层(未示出)。连续心轴材料层(未示出)可以包含在随后进行的蚀刻处理期间可以从结构中选择性地移除的任何材料(半导体、电介质、导电体或有机体)。在一个实施例中，连续心轴材料层(未示出)可以由非晶硅、非晶碳或多晶硅构成。在另一个实施例中，连续心轴材料层(未示出)可以由例如Al、W或Cu的金属构成。连续心轴材料层(未示出)可以例如通过化学气相沉积或等离子体增强化学气相沉积形成。连续心轴材料层(未示出)的厚度可以为50nm至300nm，但也可以采用更小和更大的厚度。在连续心轴材料层(未示出)沉积之后，可以通过光刻和蚀刻对连续心轴材料层(未示出)进行图案化，以形成多个心轴结构(也未示出)。
SIT通过在每个心轴结构的每个侧壁上形成电介质间隔物继续。电介质间隔物可以通过沉积电介质间隔物材料然后蚀刻沉积电介质间隔物材料来形成。电介质间隔物材料可以包括任何电介质间隔物材料，例如二氧化硅、氮化硅或电介质金属氧化物。可用于提供电介质间隔物材料的沉积处理的示例包括例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)或原子层沉积(ALD)。用于提供电介质间隔物的蚀刻的示例包含任何蚀刻处理，例如反应离子蚀刻。由于在SIT处理中使用电介质间隔物作为蚀刻掩模，因此可以使用每个电介质间隔物的宽度来确定每个半导体鳍14P的宽度。
在形成电介质间隔物之后，通过移除每个心轴结构继续SIT过程。可以通过选择性移除心轴材料的蚀刻处理移除每个心轴结构。在心轴结构移除之后，通过将由电介质间隔物提供的图案转移到提供半导体鳍14P的半导体材料中，SIT处理继续进行。图案转印可以通过蚀刻处理来实现。可以用于转移图案的蚀刻处理的示例可以包含干法蚀刻(即反应离子蚀刻、等离子体蚀刻、离子束蚀刻或激光烧蚀)和/或化学湿法蚀刻处理。在一个示例中，用于转移图案的蚀刻处理可以包含一个或多个反应离子蚀刻步骤。在图案转移完成后，通过从结构中移除电介质间隔物来结束SIT处理。可以通过蚀刻或平面化处理来移除每个电介质间隔物。
在一些实施例中，可以使用光刻和蚀刻来限定半导体鳍。光刻包含在体半导体衬底或SOI衬底上方沉积光致抗蚀剂材料(未示出)，通过将光致抗蚀剂材料暴露于期望的照射图案来图案化光致抗蚀剂材料，并利用常规抗蚀显影剂来显影暴露的光致抗蚀剂材料。蚀刻可以包含干法蚀刻(即反应离子蚀刻、离子束蚀刻、等离子体蚀刻或激光烧蚀)或化学湿法蚀刻处理。在形成半导体鳍14P之后，可利用抗蚀剂剥离处理(例如灰化)移除图案化的光致抗蚀剂材料。
在一些实施例中以及在半导体鳍14P的形成之后，硬掩模材料可以通过平面化处理或通过蚀刻从半导体鳍14P上方移除。在其它实施例(未示出)中，硬掩模材料可以保留在形成的每个半导体鳍14P的上方。
如本文所用，“半导体鳍”是指从衬底的表面向上延伸的连续半导体结构。在一个实施例中，衬底包含绝缘体层12和把手衬底10。在其它实施例中，衬底是体半导体衬底的剩余部分。形成的每个鳍结构包含一对彼此平行的垂直侧壁。如本文所用，如果存在表面不偏离表面的均方根粗糙度的三倍以上的垂直平面，则表面是“垂直”的。
现在参考图2A-2B，其示出了图1A-1B的示例性半导体结构在形成跨过半导体鳍14P的不同部分的栅极结构16L、16R之后的各种视图。术语“跨越”表示每个栅极结构16L、16R横跨半导体鳍14P形成，使得每个栅极结构16L、16R的第一部分存在于半导体鳍片14P的一侧，并且每个栅极结构16L、16R的第二部分存在于半导体鳍片14P的另一侧。每个栅极结构16L、16R的部分也位于衬底的暴露部分上(在所示实施例中，栅极结构16L、16R包含存在于绝缘体层12上的部分)。
在本申请的一些实施例中，如图所示，栅极结构16L、16R是功能性栅极结构。“功能性栅极结构”是指用于通过电场或磁场来控制半导体器件的输出电流(即，沟道中的载流子的流动)的永久栅极结构。形成的各功能性栅极结构16L、16R包含从底部到顶部为栅极电介质部分18L、18R、栅极导体部分20L、20R和栅极帽部分(未示出)的栅极材料堆叠体。在一些实施例中，可以省略栅极帽部分。
每个栅极电介质部分18L、18R包括栅极电介质材料。提供每个栅极电介质部分18L、18R的栅极电介质材料可以是氧化物、氮化物和/或氮氧化物。在一个示例中，提供每个栅极电介质部分18L、18R的栅极电介质材料可以是具有介电常数大于二氧化硅的高k材料。示例性的高k电介质材料包含HfO2、ZrO2、La2O3、Al2O3、TiO2、SrTiO3、LaAlO3、Y2O3、HfOxNy、ZrOxNy、La2OxNy、Al2OxNy、TiOxNy、SrTiOxNy、LaAlOxNy、Y2OxNy、SiON、SiNx、其硅酸盐及其合金。每个x的值独立地为0.5至3，并且每个y值独立地为0至2。在一些实施例中，可以形成包括不同栅极电介质材料(例如二氧化硅)和高k栅极电介质的多层栅极电介质结构，并用作每个栅极电介质部分18L、18R。
用于提供每个栅极电介质部分18L、18R的栅极电介质材料可以通过任何沉积处理形成，沉积处理包含例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、溅射或原子层沉积。在一些实施例中，包含例如热氧化和/或热氮化的热处理可以用于形成每个栅极电介质部分18、18R的栅极电介质材料。在一些实施例中，每个栅极电介质部分18L、18R包含相同的栅极电介质材料。在其它实施例中，栅极电介质部分18L可以包括第一栅极电介质材料，而栅极电介质部分18R可以包括与第一栅极电介质材料构成不同的第二栅极电介质材料。当栅极电介质部分18L、18R使用不同的栅极电介质材料时，可以使用阻挡掩模技术。在本申请的一个实施例中，用于提供每个栅极电介质部分18L、18R的栅极电介质材料的厚度可以在1nm至10nm的范围内。小于或大于上述厚度范围的其它厚度也可用于栅极电介质材料。
每个栅极导体部分20L、20R包括栅极导体材料。用于提供每个栅极导体部分20L、20R的栅极导体材料可以包含任何导电材料，例如掺杂多晶硅、元素金属(例如，钨、钛、钽、铝、镍、钌、钯和铂)、至少两种元素金属的合金、元素金属氮化物(例如，氮化钨、氮化铝和氮化钛)、元素金属硅化物(例如，硅化钨、硅化镍和硅化钛)或其多层组合。在一些实施例中，每个栅极导体部分20L、20R可以包括nFET栅极金属。在其它实施例中，每个栅极导体部分20L、20R可以包括pFET栅极金属。在其它实施例中，栅极导体部分20L包括nFET栅极金属，而栅极导体部分20R包括pFET栅极金属。在另一个实施例中，栅极导体部分20L包括pFET栅极金属，而栅极导体部分20R包括nFET栅极金属。
用于提供每个栅极导体部分20L、20R的栅极导体材料可以利用沉积处理形成，沉积处理包括例如化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、物理气相沉积(PVD)、溅射、原子层沉积(ALD)或其它类似的沉积处理。当形成金属硅化物时，采用常规的硅化处理。当栅极导体部分20L、20R使用不同的栅极导体材料时，可以使用阻挡掩模技术。在一个实施例中，用于提供每个栅极导体部分20L、20R的栅极导体材料具有1nm至100nm的厚度。对于提供每个栅极导体部分20L、20R所使用的栅极导体材料，也可以采用小于或大于上述厚度范围的其它厚度。
每个栅极帽部分包括栅极帽材料。提供每个栅极帽部分的栅极帽材料可以包含上述用于硬掩模材料的电介质材料之一。在一个实施例中，每个栅极帽部分包括二氧化硅、氮化硅和/或氮氧化硅。提供每个栅极帽部分的电介质材料可以利用常规的沉积处理(例如化学气相沉积或等离子体增强化学气相沉积)来形成。提供每个栅极帽部分的电介质材料可以具有5nm至20nm的厚度。也可以采用小于或大于上述厚度范围的其它厚度作为提供每个栅极帽部分的电介质材料的厚度。
每个功能性栅极结构可以通过提供从底部到顶部为栅极电介质材料、栅极导体材料和栅极帽材料(如果存在的话)的功能性栅极材料堆叠体而形成。然后可以对功能性栅极材料堆叠体进行图案化。在本申请的一个实施例中，可以利用光刻和蚀刻来进行功能性栅极材料堆叠体的图案化。
在本申请的其它实施例中，栅极结构16L、16R是牺牲性栅极结构。“牺牲性栅极结构”是指用作随后形成的功能性栅极结构的占位的材料或材料堆叠体。在这样的处理中，通过用如上所述的功能性栅极结构代替牺牲性栅极结构，在半导体鳍切割之后形成功能性栅极结构。在这种实施例中，功能性栅极结构的栅极电介质部分可以是U形的。“U形”是指包含底部水平表面和从底部水平表面向上延伸的侧壁表面的材料。当采用时，牺牲性栅极结构可以包括牺牲栅极电介质部分、牺牲栅极材料部分和牺牲栅极帽部分。在一些实施例中，可以省略牺牲栅极电介质部分和/或牺牲栅极帽部分。牺牲栅极电介质部分包含上述用于栅极电介质部分18L、18R的电介质材料之一。牺牲栅极材料部分包含上述用于栅极导体部分20L、20R的栅极导体材料之一。牺牲栅极帽部分包含上述用于栅极帽部分的栅极帽材料之一。牺牲性栅极结构可以通过沉积各种材料层，然后通过利用例如光刻和蚀刻对所得的牺牲材料袋进行图案化而形成。
在之后的图中，仅示出沿着垂直平面B-B的示例性半导体结构的垂直横截面。垂直平面B-B是穿过半导体鳍14P存在的平面。现在参考图3，示出了形成电介质材料衬垫24的图2A-2B的示例性半导体结构。如所示，电介质材料衬垫24是覆盖半导体鳍14P和每个栅极结构16L、16R的暴露表面的保形层。电介质材料衬垫24可以包括任何电介质材料，包含例如电介质材料氧化物、电介质材料氮化物和/或电介质材料氮氧化物。在一个实施例中，电介质材料衬垫24可以由二氧化硅构成。在另一个实施例中，电介质材料衬垫24可以由氮化硅构成。在另一个实施例中，电介质材料衬垫24可以是以任何顺序由二氧化硅和氮化硅构成的堆叠体。在进一步的实施例中，电介质材料衬垫24可以包括SiBCN或SiOCN材料。
在本申请的一些实施例中，电介质材料衬垫24可以通过诸如化学气相沉积(CVD)、原子层沉积(ALD)或等离子体增强化学气相沉积(PECVD)的沉积处理形成。电介质材料衬垫24的厚度可以在2nm至10nm的范围内，但是小于或大于上述厚度范围的厚度可以用于电介质材料衬垫24。
在一些实施例(未示出)中，可以在本申请的该时刻蚀刻电介质材料衬垫24，以在每个栅极结构16L、16R的垂直侧壁上形成栅极间隔物(即，下面描述的第一组栅极间隔物)。在一个实施例中，用于提供第一组栅极间隔物的蚀刻可以包括反应离子蚀刻。在这样的实施例中，电介质材料衬垫24将被从每个栅极结构16L、16R的最上面的表面以及从半导体鳍14P的最上面的水平表面移除。
现在参考图4，示出了图3的示例性半导体结构在形成图案化材料堆叠体之后的截面图。图案化材料堆叠体包含位于栅极结构16L和栅极结构16R之间的开口30。开口30定义为其中随后切割的半导体鳍14P的开口。根据本申请，开口30的一部分位于每个栅极结构16L、16R的上方。
根据本申请的一个实施例，图案化材料堆叠体从底部到顶部包含光学平面化层部分26P和抗反射涂敷部分28P。光致抗蚀剂材料部分(未示出)可以存在于每个抗反射涂敷部分28P的顶部。
可以在本申请中采用的图案化材料堆叠体的光学平面化层(OPL)部分26P包括自平面化(self-planarizing)材料。在一个示例中，光学平面化层部分26P可以是包含C、O和H，并且可选地包含Si和/或F的有机材料。在另一示例中，光学平面化层部分26P可以是非晶碳。可以提供光学平面化层部分26P的自平面化材料可以通过旋转涂敷、化学气相沉积、等离子体增强化学气相沉积、蒸发或化学溶液沉积来形成。光学平面化层部26P的厚度可以为10nm到300nm，但是也可以采用更小或者更大的厚度。
图案化材料堆叠体的抗反射涂敷部分28P包括任何可以降低与下层结构表面的反射相联系的图像扭曲的抗反射涂敷材料。在一个示例中，图案化材料堆叠体的抗反射涂敷部分28P包括含有硅(Si)的抗反射涂敷材料。提供抗反射涂敷部分28P的抗反射涂敷材料可以通过通过旋转涂敷、化学气相沉积、等离子体增强化学气相沉积、蒸发或化学溶液沉积来形成。抗反射涂敷部分28P的厚度可以为10nm至150nm，但是也可以采用更小或者更大的厚度。
图4所示的示例性半导体结构可以通过首先提供从底部到顶部为自平面化材料的覆盖层(如上所述)、抗反射涂敷材料的覆盖层(如上所述)和光致抗蚀剂材料的覆盖层的材料堆叠体而形成。可以利用上述沉积处理之一形成自平面化材料的覆盖层和抗反射涂敷材料的覆盖层。可以提供光致抗蚀剂材料的覆盖层的光致抗蚀剂材料可以包括正色调光致抗蚀剂、负色调或混合光致抗蚀剂材料。光抗蚀剂材料的覆盖层可以利用上述沉积处理之一沉积，以提供抗反射涂覆材料。在提供这种材料堆叠体之后，然后通过光刻和蚀刻(如上面在图案化半导体材料中所描述的)对材料堆叠体进行图案化以提供半导体鳍14P。在蚀刻处理之后，利用抗蚀剂剥离处理(例如灰化)剥离剩余的光致抗蚀剂材料部分。
现在参考图5，示出了在利用图案化材料堆叠体(26P，28P)以及位于开口30中的电介质材料衬垫24的一部分作为掩模切割半导体鳍14P之后的图4的示例性半导体结构。半导体鳍14P的切割部分现在称为半导体鳍部分14L、14R。
根据本申请的实施例，图5所示的示例性半导体结构可以利用一个或多个各向异性蚀刻处理而形成。在一个示例中，可以使用一个或多个反应离子蚀刻处理。通常，各向异性蚀刻首先穿透电介质材料衬垫24的未被图案化材料堆叠体(26P，28P)保护的暴露部分，以暴露每个栅极结构16L、16R的水平的最上面的表面，然后蚀刻继续(或使用单独的蚀刻)以切割半导体鳍14P。“穿透”蚀刻沿着每个栅极结构16L、16R的侧壁表面之一形成第一组栅极间隔物24P的一个栅极间隔物。形成在开口内的第一组栅极间隔物24P的一个栅极间隔物与每个半导体鳍部分14L、14R的端壁15W垂直地对准。在其中电介质材料衬垫预先形成到栅极间隔物中的一些实施例中，省略了“穿透”蚀刻。如图5所示，位于在开口30内形成的第一组栅极间隔物24P的第一栅极间隔物下方的每个半导体鳍部14L、14R的端壁15W的被暴露。根据本申请，半导体鳍部分14L的端壁15W面对半导体鳍部分14R的端壁15W。
现在参考图6，示出了在移除图案化材料堆叠体(26P，28P)之后的图5的示例性半导体结构。可以通过平面化处理(诸如化学机械平面化和/或研磨)或蚀刻而首先移除抗反射涂覆部分28P来移除图案化材料堆叠体(26P，28P)。然后可以利用在移除提供OPL部分26P的自平面化材料中有选择性的回蚀处理或剥离处理来移除暴露的OPL部分26P。
在移除图案化材料堆叠体之后，可以蚀刻电介质材料衬垫24的剩余部分以在每个栅极结构16L、16R的与发生鳍切割的相对的一侧上形成第一组栅极间隔物24P的另一个栅极间隔物。此步骤现已具体示出。
现在参考图7，示出了在形成了第二组栅极间隔物32P之后的图6的示例性半导体结构。如图所示，第二组栅极间隔物32P的每个栅极间隔物存在于第一组栅极间隔物24P的一个栅极间隔物的侧壁上。如进一步所示，第二组栅极间隔物32P的一个栅极间隔物覆盖每个半导体鳍部14L、14R的暴露的端壁15W。第一组栅极间隔物24P的一个栅极间隔物和第二组栅极间隔物32P的一个栅极间隔物形成在栅极结构16L、16R的与发生鳍切割的相对的一侧上，所述栅极间隔物跨越每个半导体鳍部分14L、14R的表面。在发生鳍切割的区域中，第一第二组栅极间隔物24P的栅极间隔物跨越半导体鳍部分14L、14R的表面，而第二组栅极间隔物32P的栅极间隔物覆盖半导体鳍部分14L、14R暴露的端壁15W。
第二组栅极间隔物32P通过首先形成电介质材料层然后进行间隔物蚀刻而形成。在间隔物蚀刻期间，如果不是预先形成，则形成第一组栅极间隔物24P的另一个栅极间隔物。用于提供第二组栅极间隔物32P的电介质材料可以包括上述用于电介质材料衬垫24的电介质材料之一。在一个实施例中，提供第二组栅极间隔物32P的电介质材料可以包括与用于提供电介质材料衬垫24相同的电介质材料。在一个示例中，用于提供第二组栅极间隔物32P的电介质材料和提供电介质材料衬垫24的电介质材料都包括二氧化硅。在另一个实施例中，提供第二组栅极间隔物32P的电介质材料可以包括与在提供电介质材料衬垫24中使用的电介质材料不同的电介质材料。在一个示例中，用于提供第二组栅极间隔物32P的电介质材料包括氮化硅，而提供电介质材料衬垫24的电介质材料都包含SiBCN或SiCON材料。提供第二组栅极间隔物32P的电介质材料可以在形成电介质材料衬垫24时利用上述沉积处理中的一种而形成。间隔物蚀刻包含各向异性蚀刻，例如反应离子蚀刻。
源极/漏极区域(未示出)形成在未被栅极结构16L、16R覆盖的半导体鳍部分14L、14R的暴露部分上。源极/漏极区域可以利用常规技术而形成，例如外延生长，这是本领域技术人员熟知的。如已知的，源极区域将位于功能性栅极结构的一侧，并且漏极区域将位于功能性栅极结构的另一侧。在一些实施例中，源极/漏极区域可以是未合并的。在其它实施例中，源极/漏极区域可以被合并。源极/漏极区域包括半导体材料和n型或p型掺杂剂。在一些实施例中，源极/漏极区域可以包括与半导体鳍部分14L、14R相同的半导体材料。在一些实施例中，源极/漏极区域可以包括与半导体鳍部分14L、14R不同的半导体材料。在一些实施例中，并且当形成牺牲性栅极结构时，牺牲性栅极结构现在可以用功能性栅极结构代替。
现在参考图8，示出了根据本申请的另一实施例的在形成第一组栅极间隔物50P和牺牲性电介质衬垫52之后的图2B的示例性半导体结构。
第一组栅极间隔物50P的每个栅极间隔物形成在每个栅极结构16L、16R的侧壁上。此外，第一组栅极间隔物50P跨越半导体鳍14P的一部分而形成。第一组栅极间隔物50P可以通过沉积电介质材料然后进行间隔物蚀刻而形成。可以用于提供第一组栅极间隔物50P的电介质材料可以包含提供电介质材料衬垫24的上述电介质材料之一。在一个示例中，提供第一组栅极间隔物50P的电介质材料可以是SiBCN或SiOCN电介质材料。提供第一组栅极间隔物50P的电介质材料的沉积可以包括化学气相沉积、等离子体增强化学气相沉积或原子层沉积。间隔物蚀刻可以包括各向同性蚀刻，例如反应离子蚀刻。
牺牲性电介质衬垫52可以包含上述用于提供电介质材料衬垫24的电介质材料之一，只要用于提供牺牲性电介质衬垫52的所选择的电介质材料具有与用于提供第一组栅极间隔物50P的电介质材料具有不同的蚀刻速率。在一个示例中，并且当第一栅极间隔物包括SiBCN材料时，牺牲性电介质衬垫52可包括二氧化硅和/或氮化硅。牺牲绝缘衬垫52将覆盖第一栅极间隔物50P的所有暴露表面、每个栅极结构16L、16R的最上面的表面和半导体鳍14P的所有暴露表面(在所示横截面图中未具体看到)。牺牲性电介质衬垫52可以利用诸如化学气相沉积、等离子体增强化学气相沉积或原子层沉积的沉积处理来形成。牺牲性电介质衬垫52可以具有1nm至20nm的厚度。小于或大于上述厚度范围的其它厚度也可用于牺牲性电介质衬垫52的厚度。
现在参考图9，示出了在形成图案化材料堆叠体(26P，28P)并且进行牺牲性电介质衬垫52的穿通蚀刻之后的图8的示例性半导体结构。如图所示，并且在进行穿通蚀刻之后，每个栅极结构16L、16R的最上面的表面的一部分如位于栅极结构16L、16R之间的半导体鳍14P的所有表面那样被暴露。已经进行穿通蚀刻之后保留的牺牲性电介质衬垫52在本文中可以被称为牺牲性电介质衬垫部分52P。
在本申请的该实施例中使用的图案化材料堆叠体(26P，28P)与本申请的前述实施例中的图案化材料堆叠体相同。因此，本申请的该实施例的图案化材料堆叠体(26P，28P)包含材料，并且可以如以上在本申请的前述实施例中所讨论的那样形成。元件30表示在形成图案化材料堆叠体(26P，28P)期间在其内形成的开口。穿通蚀刻包括各向异性蚀刻，其在移除提供牺牲性电介质衬垫52的电介质材料中是选择性的。
现在参考图10，示出了在利用图案化材料堆叠体(26P，28P)、第一栅极间隔物50P的一个(开口30内)和牺牲性电介质衬垫(即牺牲性电介质衬垫部分52P)的剩余部分作为蚀刻掩模切割半导体鳍14P之后的图9的示例性半导体结构。提供半导体鳍部14L、14R的半导体鳍14P的切割可以利用在选择性地移除提供半导体鳍14P的半导体材料中的各向异性蚀刻来进行。半导体鳍14P的切割暴露出每个剩余半导体鳍部14L、14R的端壁15W。在一些实施例中，每个端壁15W垂直地对准位于开口30内的牺牲性电介质衬垫部分52P的侧壁。根据本申请，半导体鳍部分14L的端壁15W面对半导体鳍部分14R的端壁15W。
现在参考图11，示出了在进行侧向蚀刻以拉回每个半导体鳍部分14L、14R的端壁之后的图10的示例性半导体结构。侧向蚀刻在牺牲性电介质衬垫部分52P的一个之下提供底切区域，使得端壁15W位于第一栅极间隔物50P的一个的下面，或者与位于开口30内的第一组栅极间隔物50P的一个栅极间隔物的侧壁垂直地对准。侧向蚀刻包括湿法或干法各向同性化学蚀刻。
现在参考图12，示出了在移除图案化材料堆叠体(26P，28P)，然后移除牺牲性电介质衬垫(即牺牲性电介质衬垫部分52P)的剩余部分之后的图11的示例性半导体结构。图案化材料堆叠体(26P，28P)可以如本申请的前述实施例中所述被移除。可以利用在移除提供每个牺牲性电介质衬垫部分52P的电介质材料中的选择性的蚀刻来移除每个牺牲性电介质衬垫部分52P。
现在参考图13，示出了在形成了第二组栅极间隔物32P之后的图12的示例性半导体结构。在本申请的该实施例中使用的第二组栅极间隔物32P包含上述用于在本申请的前述实施例中提供第二组栅极间隔物32P的电介质材料之一。第二组栅极间隔物32P可以通过沉积形成，随后是间隔物蚀刻。第二组栅极间隔物32P形成在第一组栅极间隔物50P的暴露的侧壁和每个半导体鳍部分14L、14R的一部分上。如图所示，位于半导体鳍部分14L、14R的端部处的第二组栅极间隔物32P的栅极间隔物中的一个覆盖半导体鳍部分14L、14R的暴露的侧壁。位于栅极结构16L、16R的与半导体鳍被切割的相对的一侧的第二组栅极间隔物32P的另一个栅极间隔物，跨越半导体鳍部分14L、14R。
源极/漏极区域(未示出)形成在未被栅极结构16L、16R覆盖的半导体鳍部分14L、14R的暴露部分上。源极/漏极区域可以利用常规技术而形成，例如外延生长，这是本领域技术人员熟知的。如已知的，源极区域将位于功能性栅极结构的一侧，并且漏极区域将位于功能性栅极结构的另一侧。在一些实施例中，源极/漏极区域可以是未合并的。在其它实施例中，源极/漏极区域可以被合并。源极/漏极区域包括半导体材料和n型或p型掺杂剂。在一些实施例中，源极/漏极区域可以包括与半导体鳍部分14L、14R相同的半导体材料。在一些实施例中，源极/漏极区域可以包括与半导体鳍部分14L、14R不同的半导体材料。在一些实施例中，并且当形成牺牲性栅极结构时，牺牲性栅极结构现在可以用功能性栅极结构代替。
虽然本申请已经针对其优选实施例进行了特别的示出和描述，但是本领域技术人员将会理解，在不脱离本发明的精神和范围的情况下，可以进行形式和细节上的前述和其它变化。因此，本申请不限于所描述和示出的确切形式和细节，而是落入所附权利要求的范围内。

Claims (23)

1.一种半导体结构，包括：
半导体鳍部分，具有端壁并从衬底向上延伸；
栅极结构，跨越所述半导体鳍部分的一部分；
第一组栅极间隔物，位于所述栅极结构的相对的侧壁表面上；以及
第二组栅极间隔物，位于所述第一组栅极间隔物的外侧壁上，其中所述第二组栅极间隔物的一个栅极间隔物具有内侧壁表面，所述内侧壁表面具有上部和下部，所述上部直接接触所述第一组栅极间隔物中的一个栅极间隔物的所述外侧壁，所述下部直接接触并且覆盖所述半导体鳍部分的所述端壁的整个侧壁。
2.如权利要求1所述的半导体结构，其中所述栅极结构是功能性栅极结构。
3.如权利要求2所述的半导体结构，其中所述第一组栅极间隔物的每个栅极间隔物仅位于所述半导体鳍部分的最上面的表面，并且其中所述第一组栅极间隔物的一个栅极间隔物具有与所述半导体鳍部分的所述端壁的所述侧壁垂直地对准的外部边缘。
4.如权利要求3所述的半导体结构，其中所述第二组栅极间隔物的另一个栅极间隔物跨过所述半导体鳍部分的所述最上面的表面。
5.如权利要求2所述的半导体结构，其中所述第一组栅极间隔物的每个栅极间隔物跨过所述半导体鳍部分。
6.如权利要求5所述的半导体结构，其中所述第二组栅极间隔物的另一个栅极间隔物跨越所述半导体鳍部分的另一部分。
7.如权利要求1所述的半导体结构，其中所述衬底是绝缘层。
8.如权利要求1所述的半导体结构，其中所述第一组栅极间隔物包括与所述第二组栅极间隔物相同的电介质材料。
9.如权利要求1所述的半导体结构，其中所述第一组栅极间隔物包括与所述第二组栅极间隔物不同的电介质材料。
10.如权利要求1所述的半导体结构，其中所述第一组栅极间隔物或所述第二组栅极间隔物中至少一个栅极间隔物由SiBCN或SiOCN材料构成。
11.一种形成半导体结构的方法，所述方法包括：
形成跨越半导体鳍的栅极结构；
形成在所述半导体鳍以及所述栅极结构的至少一个端壁表面之上的电介质材料，所述电介质材料提供内栅极间隔物，并且每个所述内栅极间隔物跨过所述半导体鳍部分的表面；
形成在所述电介质材料之上并具有开口的图案化材料堆叠体；
利用所述图案化材料堆叠体和所述开口内的所述电介质材料的一部分作为蚀刻掩模来切割所述半导体鳍，以提供含有所述栅极结构并具有暴露端壁的半导体鳍部分；并且
形成外栅极间隔物，其中所述外栅极间隔物中的一个含有内侧壁表面，所述内侧壁表面具有上部和下部，所述上部直接接触所述内栅极间隔物中的一个内栅极间隔物的外侧壁，所述下部直接接触并且覆盖所述半导体鳍部分的所述暴露端壁的整个侧壁。
12.如权利要求11所述的方法，其中所述开口的一部分暴露所述半导体鳍之上的所述电介质材料的一部分。
13.如权利要求12所述的方法，其中在切割所述半导体鳍之前，进行蚀刻以移除所述半导体鳍之上的所述电介质材料的暴露部分。
14.如权利要求11所述的方法，其中所述内栅极间隔物的一个具有与所述半导体鳍部分的端壁的所述侧壁垂直地对准的外部边缘。
15.如权利要求14所述的方法，其中所述外栅极间隔物的另一个跨过所述半导体鳍部分的表面。
16.如权利要求11所述的方法，其中所述栅极结构是功能性栅极结构。
17.如权利要求11所述的方法，其中所述栅极结构是牺牲性栅极结构，并且其中所述牺牲性栅极结构在形成所述外栅极间隔物之后被功能性栅极结构代替。
18.一种形成半导体结构的方法，所述方法包括：
形成跨越半导体鳍的一部分的栅极结构；
提供在所述栅极结构的相对侧壁上并且跨越所述半导体鳍的另一部分的第一组栅极间隔物；
在所述第一组栅极间隔物和所述栅极结构上并且跨越所述半导体鳍的剩余部分来形成牺牲性电介质衬垫；
形成具有开口的图案化材料堆叠体；
利用所述图案化材料堆叠体、所述开口内的牺牲性电介质衬垫的一部分和所述第一组栅极间隔物的一个栅极间隔物作为蚀刻掩模来切割所述半导体鳍，以提供含有所述栅极结构并具有暴露的端壁的半导体鳍部分；
进行侧向蚀刻以将所述半导体鳍部分的暴露端壁拉回到所述开口内的所述第一组栅极间隔物的所述一个栅极间隔物的侧壁下方或与所述开口内的所述第一组栅极间隔物的所述一个栅极间隔物的侧壁对准；
形成第二组栅极间隔物，其中所述第二组栅极间隔物的一个栅极间隔物含有直接接触所述半导体鳍部分的所述暴露端壁的下部。
19.如权利要求18所述的方法，其中所述开口的一部分暴露所述半导体鳍部分之上的所述牺牲性电介质衬垫的一部分。
20.如权利要求19所述的方法，其中在切割所述半导体鳍之前，进行蚀刻以移除所述半导体鳍之上的所述牺牲性电介质衬垫的暴露部分。
21.如权利要求18所述的方法，其中所述第一组栅极间隔物的每个栅极间隔物跨过所述半导体鳍部分，并且其中所述第二组栅极间隔物的另一个栅极间隔物跨过所述半导体鳍部分的另一部分。
22.如权利要求18所述的方法，其中所述栅极结构是功能性栅极结构。
23.如权利要求18所述的方法，其中所述栅极结构是牺牲性栅极结构，并且其中所述牺牲性栅极结构在形成所述第一组和第二组栅极间隔物之后被功能性栅极结构代替。
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