KR102609924B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 소자의 제조 방법은 기판 상에 막을 형성하는 것, 상기 하부막 상에 희생막 및 식각 패턴을 형성하는 것, 상기 희생막은 상기 희생막의 상면으로부터 돌출된 돌출부를 포함하고, 상기 식각 패턴은 상기 돌출부 상에 배치되고, 상기 희생막과 상기 식각 패턴을 컨포말하게 덮는 제 1 스페이서막을 형성하는 것, 상기 희생막 및 상기 제 1 스페이서막을 식각하여, 희생 패턴과 상기 희생 패턴의 상면 상에 제 1 스페이서를 형성하는 것, 상기 희생 패턴 및 상기 제 1 스페이서를 컨포말하게 덮는 제 2 스페이서막을 형성하는 것, 상기 희생 패턴의 상기 상면이 노출되도록 상기 제 2 스페이서막 및 상기 제 1 스페이서를 식각하여, 상기 희생 패턴의 측벽 상에 제 2 스페이서를 형성하는 것, 상기 희생 패턴을 제거하는 것 및 상기 제 2 스페이서를 식각 마스크로 사용하여 상기 하부막을 식각하여 패턴을 형성하는 것을 포함할 수 있다.

Description

반도체 소자의 제조 방법{Method of fabricating a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 제조 공정이 보다 단순화된 반도체 소자의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예를 들어, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화되고 있다.
본 발명이 해결하고자 하는 과제는 공정이 보다 단순화된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 기판 상에 하부막을 형성하는 것, 상기 하부막 상에 희생막 및 식각 패턴을 형성하는 것, 상기 희생막은 상기 희생막의 상면으로부터 돌출된 돌출부를 포함하고, 상기 식각 패턴은 상기 돌출부 상에 배치되고, 상기 희생막과 상기 식각 패턴을 컨포말하게 덮는 제 1 스페이서막을 형성하는 것, 상기 희생막 및 상기 제 1 스페이서막을 식각하여, 희생 패턴과 상기 희생 패턴의 상면 상에 제 1 스페이서를 형성하는 것, 상기 희생 패턴 및 상기 제 1 스페이서를 컨포말하게 덮는 제 2 스페이서막을 형성하는 것, 상기 희생 패턴의 상기 상면이 노출되도록 상기 제 2 스페이서막 및 상기 제 1 스페이서를 식각하여, 상기 희생 패턴의 측벽 상에 제 2 스페이서를 형성하는 것, 상기 희생 패턴을 제거하는 것 및 상기 제 2 스페이서를 식각 마스크로 사용하여 상기 하부막을 식각하여 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 제 1 영역 및 제 2 영역을 포함하는 기판 상에 희생막, 제 1 식각 패턴 및 제 2 식각 패턴을 형성하는 것, 상기 희생막은 상기 희생막의 상면으로부터 돌출되고, 상기 제 1 영역 상에 배치된 제 1 돌출부 및 상기 제 2 영역 상에 배치된 제 2 돌출부를 포함하고, 상기 제 1 식각 패턴은 상기 제 1 돌출부 상에 배치되고, 상기 제 2 식각 패턴은 상기 제 2 돌출부 상에 배치되고, 상기 희생막 및 상기 제 1 및 제 2 식각 패턴들의 표면들을 컨포말하게 덮는 제 1 스페이서막을 형성하는 것 및 상기 제 1 스페이서막 및 상기 희생막을 식각하여, 상기 기판의 상기 제 1 영역 상에 제 1 희생 패턴과 제 1 스페이서 및 상기 기판의 상기 제 2 영역 상에 제 2 희생 패턴과 제 2 스페이서를 형성하는 것을 포함하되, 상기 제 1 식각 패턴은 상기 제 1 희생 패턴의 상면 상에 남아있고, 상기 제 2 스페이서는 상기 제 2 희생 패턴의 상면 상에 형성되되, 상기 제 1 식각 패턴의 상면은 상기 제 2 스페이서의 상면과 다른 레벨에 위치할 수 있다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 제 1 영역 및 제 2 영역을 포함하는 기판 상에 희생막, 제 1 식각 패턴 및 제 2 식각 패턴을 형성하는 것, 상기 희생막은 상기 희생막의 상면으로부터 돌출되고, 상기 제 1 영역 상에 배치된 제 1 돌출부 및 상기 제 2 영역 상에 배치된 제 2 돌출부를 포함하고, 상기 제 1 식각 패턴은 상기 제 1 돌출부 상에 배치되고, 상기 제 2 식각 패턴은 상기 제 2 돌출부 상에 배치되고, 상기 희생막 및 상기 제 1 및 제 2 식각 패턴들의 표면들을 컨포말하게 덮는 제 1 스페이서막을 형성하는 것 및 상기 제 1 스페이서막 및 상기 희생막을 식각하여, 상기 기판의 상기 제 1 영역 상에 제 1 희생 패턴과 제 1 스페이서 및 상기 기판의 상기 제 2 영역 상에 제 2 희생 패턴과 제 2 스페이서를 형성하는 것을 포함하되, 상기 제 1 스페이서는 상기 제 1 희생 패턴의 측면 상에 형성되고, 상기 제 2 스페이서는 상기 제 2 희생 패턴의 상면 상에 형성될 수 있다.
본 발명의 실시예에 따르면, 하나의 희생막을 사용하여 두번의 더블 패터닝 공정을 진행함으로써, 제조 공정이 보다 단순화될 수 있다.
도 1a 내지 도 1h는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 2a 내지 도 4a 는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 기판의 제 2 영역의 일부분을 나타낸 평면도들이다.
도 2b 내지 도 4b, 도 5 및 도 6은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 1a를 참조하면, 제 1 막(200) 및 제 2 막(300)이 기판(100) 상에 차례로 형성될 수 있다. 기판(100)은 제 1 영역(10) 및 제 2 영역(20)을 포함할 수 있다. 예를 들어, 제 1 영역(10)은 주변회로 영역일 수 있고, 제 2 영역(20)은 셀 영역일 수 있다. 기판(100)의 주변회로 영역(10)에는 반도체 메모리 소자들을 구동하는 트랜지스터들 및/또는 얼라인 키들이 형성될 수 있고, 기판(100)의 제 2 영역(20)에는 정보를 저장하는 반도체 메모리 소자들이 형성될 수 있다. 기판(100)은 예를 들어, 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator; SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator; GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택셜 성장(selective epitaxial growth; SEG)을 수행하여 획득한 에피택셜 박막의 기판일 수 있다.
제 1 막(200) 및 제 2 막(300) 중 하나는 하부막으로 지칭될 수 있다. 제 1 막(200)은 기판(100)에 식각 선택성을 갖는 물질을 포함할 수 있다. 제 1 막(200)은 예를 들어, 실리콘 산화막 및 열 산화막 중 적어도 하나를 포함할 수 있다. 제 2 막(300)은 제 1 막(200)에 식각 선택성을 갖는 물질을 포함할 수 있다. 제 2 막(300)은 예를 들어, 폴리 실리콘 또는 금속 물질을 포함할 수 있다.
희생막(400), 제 1 식각 패턴(500a) 및 제 2 식각 패턴(500b)이 제 2 막(300) 상에 형성될 수 있다. 희생막(400)은 희생막(400)의 상면으로부터 돌출된 제 1 돌출부(400a) 및 제 2 돌출부(400b)를 포함할 수 있다. 제 1 돌출부(400a)는 기판(100)의 제 1 영역(10) 상에 배치될 수 있고, 제 2 돌출부(400b)는 기판(100)의 제 2 영역(20) 상에 배치될 수 있다. 제 1 식각 패턴(500a)은 제 1 돌출부(400a)의 상면 상에 배치될 수 있고, 제 2 식각 패턴(500b)은 제 2 돌출부(400b)의 상면 상에 배치될 수 있다.
희생막(400), 제 1 식각 패턴(500a) 및 제 2 식각 패턴(500b)을 형성하는 것은 제 2 막(300) 상에 희생막(400), 제 3 막(미도시) 및 마스크 패턴(미도시)을 차례로 형성하고, 마스크 패턴을 식각 마스크로 사용하여, 제 3 막 및 희생막(400)을 차례로 식각하여 형성될 수 있다. 마스크 패턴에 노출된 제 3 막은 희생막(400)의 상면이 노출될 때까지 식각되어 제 1 및 제 2 식각 패턴들(500a, 500b)이 형성될 수 있고, 제 1 및 제 2 식각 패턴들(500a, 500b)에 노출된 희생막(400)은 상부만 식각되어 제 1 및 제 2 돌출부들(400a, 400b)을 갖도록 형성될 수 있다. 도면 상에는 제 1 및 제 2 돌출부들(400a, 400b)을 하나만 도시하였으나, 복수 개로 형성될 수 있다.
제 1 및 제 2 돌출부들(400a, 400b) 각각의 제 1 두께(T1)는 약 200Å 내지 600Å일 수 있다. 예를 들어, 제 1 두께(T1)는 제 1 및 제 2 돌출부들(400a, 400b) 사이에 노출된 희생막(400)의 상면과 제 1 및 제 2 돌출부들(400a, 400b) 각각의 상면 사이의 두께일 수 있다. 제 1 두께(T1)는 후속 식각 공정에 영향을 미칠 수 있다. 이에 대한 상세한 설명은 도 1b를 참조하여 후술하도록 한다. 제 1 식각 패턴(500a) 및 제 2 식각 패턴(500b) 각각의 제 2 두께(T2)는 후속 식각 공정에서, 제 1 및 제 2 식각 패턴들(500a, 500b)에 의해 노출된 희생막(400)의 상면과 하면 사이에 배치되는 희생막(400)의 A 부분의 식각에 소요되는 시간과 제 2 돌출부(400b)의 상면과 희생막(400)의 하면 사이의 희생막(400)의 B 부분의 식각에 소요되는 시간의 차이를 고려하여 형성될 수 있다. 예를 들어, 제 2 두께(T2)가 두꺼울수록 제 2 식각 패턴(500b)을 식각하는 시간이 증가되어, B 부분의 식각을 완료하는 시간도 증가할 수 있다. 이로 인해, 제 2 두께(T2)가 두꺼울수록 A 부분의 식각이 완료되는 시간과 B 부분의 식각이 완료되는 시간의 차이가 커질 수 있다. 예를 들어, 제 2 두께(T2)는 약 150Å 내지 약 300Å 일 수 있다.
희생막(400)은 제 2 막(300)과 식각 석택성을 갖는 물질을 포함할 수 있다. 희생막(400)은 탄소 계열을 물질로 형성될 수 있다. 예를 들어, 희생막(400)은 에스오에이치막(spin on hardmask; SOH) 또는 비정질 탄소막(amorphous carbon layer; ACL)일 수 있다. 제 1 및 제 2 식각 패턴들(500a, 500b)은 희생막(400)과 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 제 1 및 제 2 식각 패턴들(500a, 500b)은 SiON을 포함할 수 있다.
도 1b를 참조하면, 제 1 스페이서막(600)이 희생막(400), 제 1 식각 패턴(500a) 및 제 2 식각 패턴(500b)의 표면들을 컨포말하게 덮도록 형성될 수 있다. 제 1 스페이서막(600)은 예를 들어, 원자 층 증착법(ALD)으로 형성될 수 있다. 제 1 스페이서막(600)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
제 1 두께(T1)는 제 1 돌출부(400a)의 측벽 및 제 2 돌출부(400b)의 측벽들을 덮는 제 1 스페이서막(600)의 높이를 결정할 수 있다. 예를 들어, 제 1 두께(T1)의 두께가 두꺼울수록 제 1 돌출부(400a)의 측벽 및 제 2 돌출부(400b)의 측벽들을 덮는 제 1 스페이서막(600)의 높이는 높아질 수 있다. 이하 설명될 도 1c를 참조한 식각 공정에서, 제 1 돌출부(400a)의 측벽 및 제 2 돌출부(400b)의 측벽들을 덮는 제 1 스페이서막(600)은 희생막(400)을 식각하기 위한 식각 마스크로 사용되기 때문에, 식각되어야 하는 희생막(400)의 양에 따라 제 1 두께(T1)를 조절할 수 있다. 예를 들어, 식각되어야 하는 희생막(400)의 양이 많을수록 제 1 돌출부(400a)의 측벽 및 제 2 돌출부(400b)의 측벽들을 덮는 제 1 스페이서막(600)의 높이는 높아야 한다. 제 1 스페이서막(600)의 높이는 제 1 두께(T1)에 해당할 수 있다.
마스크 패턴(700)이 제 1 돌출부(400a) 상에 형성될 수 있다. 마스크 패턴(700)은 기판(100)의 제 1 영역(10) 상에 형성된 제 1 스페이서막(600)을 덮을 수 있고, 기판(100)의 제 2 영역(20) 상에 형성된 제 1 스페이서막(600) 및 제 1 돌출부(400a)의 측벽을 덮는 제 1 스페이서막(600)을 노출시킬 수 있다. 마스크 패턴(700)은 예를 들어, 포토 레지스트 패턴일 수 있다.
도 1c를 참조하면, 마스크 패턴(700)을 식각 마스크로 사용하여 제 1 스페이서막(600) 및 희생막(400)을 식각할 수 있다. 이에 따라, 기판(100)의 제 1 영역(10) 상에 제 1 희생 패턴(410)과 제 1 희생 패턴(410)의 측면 상에 제 1 스페이서(610)가 형성될 수 있고, 기판(100)의 제 2 영역(20) 상에 제 2 희생 패턴들(420)과 제 2 희생 패턴들(420)의 상면들 상에 제 2 스페이서들(620)이 형성될 수 있다. 제 1 희생 패턴(410) 및 제 2 희생 패턴들(420)은 희생막(400)이 식각되어 형성된 것이고, 제 1 스페이서(610) 및 제 2 스페이서들(620)은 제 1 스페이서막(600)이 식각되어 형성된 것이다. 제 1 희생 패턴(410)과 제 2 희생 패턴(420) 사이 및 인접하는 제 2 희생 패턴들(420) 사이에 위치하는 제 2 막(300)의 상면 일부분들이 노출될 수 있다.
식각 공정은 제 2 식각 패턴(500b)의 상면 및 제 1 및 제 2 식각 패턴들(500a, 500b) 사이의 희생막(400)의 상면이 노출되도록 제 1 스페이서막(600)을 식각하여, 제 1 스페이서(610) 및 제 2 스페이서들(620)을 형성하는 것을 포함할 수 있다. 제 1 스페이서(610)는 제 1 돌출부(400a)의 측벽, 제 1 식각 패턴(500a)의 측면 및 상면을 덮도록 형성될 수 있고, 제 2 스페이서들(620)은 제 2 돌출부(400b)의 측벽들 및 제 2 식각 패턴(500b)의 측면들을 덮도록 형성될 수 있다.
이어서, 제 1 및 제 2 스페이서들(610, 620)에 노출된 제 2 식각 패턴(500b) 및 희생막(400)을 제 2 막(300)의 상면이 노출되도록 차례로 식각하여 제 1 희생 패턴(410) 및 제 2 희생 패턴들(420)이 형성될 수 있다. 제 2 식각 패턴(500b) 및 마스크 패턴(700)은 식각 공정 동안 같이 식각되어 제거될 수 있다. 또한, 마스크 패턴(700)이 제거됨으로 인해 노출되는 제 1 식각 패턴(500a)의 상면 상에 형성된 제 1 스페이서(610)가 식각 공정 동안 같이 식각되면서 제거되어, 제 1 식각 패턴(500a)의 상면이 노출될 수 있다. 식각 공정 후에, 제 1 식각 패턴(500a)은 제 1 희생 패턴(410)의 상면 상에 남아있을 수 있다.
제 1 희생 패턴(410)의 상면 상에 배치된 제 1 식각 패턴(500a)의 상면은 제 2 희생 패턴들(420)의 상면들 상에 형성된 제 2 스페이서들(620)의 상면들과 다른 레벨에 위치할 수 있다. 예를 들어, 제 1 식각 패턴(500a)의 상면은 제 2 스페이서들(620)의 상면들 보다 높은 레벨에 위치할 수 있다.
제 1 희생 패턴(410)은 제 1 돌출부(400a)의 폭과 제 1 돌출부(400a)의 측벽을 덮는 제 1 스페이서막(600)의 두께의 합과 실질적으로 동일한 폭을 갖도록 형성될 수 있다. 제 2 희생 패턴들(420)은 제 2 돌출부(400b)의 측벽들을 덮는 제 1 스페이서막(600)의 두께와 실질적으로 동일한 폭들을 갖도록 수 있다. 그리고, 제 2 희생 패턴들(420)의 두께들은 제 1 및 제 2 식각 패턴들(500a, 500b)에 의해 노출된 희생막(400)의 상면과 하면 사이의 희생막(400)의 A 부분의 두께와 실질적으로 동일할 수 있다.
전술한 것과 같이, 희생막(400)의 A 부분의 두께와 희생막(400)의 B 부분의 두께가 다르기 때문에 이들 각각이 식각되는데 소요되는 시간도 다를 수 있다. 예를 들어, 제 2 돌출부(400b)의 상면과 희생막(400)의 하면 사이의 희생막(400)의 B 부분을 식각하는 시간이 제 1 및 제 2 식각 패턴들(500a, 500b)에 의해 노출된 희생막(400)의 상면과 하면 사이의 희생막(400)의 A 부분을 식각하는 시간보다 더 소요될 수 있다. 희생막(400)을 식각하는 시간이 희생막(400)의 위치 및 두께에 따라 다름으로 인해, 제 2 희생 패턴들(420)이 불균일한 폭들을 갖도록 형성될 수 있고, 제 1 희생 패턴(410)의 측면 및 제 2 희생 패턴들(420)의 측면들이 기판(100)의 상면에 대해 수직적으로 식각되지 않을 수 있다. 제 1 희생 패턴(410)의 측면 및 제 2 희생 패턴들(420)의 측면들이 기판(100)의 상면에 대해 보다 수직적으로 형성될 수 있도록, 희생막(400)을 식각하기 위한 식각 레서피는 COS, O2, He 및 Ar 가스를 사용하고, 약 5mT 내지 약 20mT의 저압력을 사용하고, 약 150V 내지 약 700V의 고전압을 사용할 수 있다.
제 1 희생 패턴(410)은 제 1 부분(410a) 및 제 1 부분(410a) 상에 제 2 부분(410b)을 포함할 수 있다. 제 1 부분(410a)의 폭(W1)은 제 2 부분(410b)의 폭(W2) 보다 클 수 있다. 이에 따라, 제 1 부분(410a)의 상면이 제 2 부분(410b)에 의해 노출될 수 있다. 이때, 제 1 스페이서(610)는 제 1 부분(410a)의 상면 상에 배치되며, 제 2 부분(410b)의 측면 및 제 1 식각 패턴(500a)의 측면을 덮을 수 있다. 그리고, 제 1 스페이서(610)는 제 1 부분(410a)의 측면을 노출시킬 수 있다. 제 2 희생 패턴들(420)의 상면들은 제 1 부분(410a)의 상면과 동일한 레벨에 위치할 수 있고, 제 2 부분(410b)의 상면보다 낮은 레벨에 위치할 수 있다.
도 1d를 참조하면, 제 2 스페이서막(800)이 제 1 식각 패턴(500a), 제 1 희생 패턴(410), 제 1 스페이서(610), 제 2 스페이서들(620), 제 2 희생 패턴들(420), 및 제 2 막(300)의 상면 일부분들을 컨포말하게 덮도록 형성될 수 있다. 일 예에 있어서, 제 1 희생 패턴(410)의 측면 및 제 2 희생 패턴들(420)의 측면들을 덮는 제 2 스페이서막(800)의 두께는 최종적으로 얻고자 하는 패턴(또는 라인)의 폭에 해당할 수 있다. 제 2 스페이서막(800)은 원자 층 증착법(ALD)으로 형성될 수 있다. 제 2 스페이서막(800)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
도 1e를 참조하면, 제 2 스페이서막(800)에 식각 공정을 수행하여 제 3 스페이서(810) 및 제 4 스페이서들(820)이 형성될 수 있다. 식각 공정은 제 2 희생 패턴들(420)의 상면들이 노출되도록 수행될 수 있다. 식각 공정으로, 제 1 식각 패턴(500a)의 상면, 제 2 희생 패턴들(420)의 상면들, 및 제 2 막(300)의 상면 일부분들이 노출될 수 있다. 제 3 스페이서(810)는 제 1 스페이서(610)의 측벽과 제 1 희생 패턴(410)의 제 1 부분(410a)의 측면 상에 형성될 수 있다. 제 4 스페이서들(820)은 제 2 희생 패턴들(420)의 측면들 상에 형성될 수 있다. 식각 공정은 이방성 식각 공정이 수행될 수 있다. 이방성 식각 공정은 예를 들어, CxFy 가스 또는 CHxFy 가스와 같은 메인 식각 가스와 메인 식각 가스에 O2 및 Ar 중 적어도 하나의 가스를 혼합하여 사용할 수 있다.
도 1f를 참조하면, 제 2 희생 패턴들(420)이 제거될 수 있다. 이에 따라, 제 2 희생 패턴들(420)에 의해 덮여 있던 제 2 막(300)의 상면 일부분들 및 제 4 스페이서들(820)의 내측벽들이 노출될 수 있다. 제 1 식각 패턴(500a), 제 1 스페이서(610), 제 3 스페이서(810), 제 4 스페이서들(820) 및 제 2 막(300)은 제 2 희생 패턴들(420)에 대해 식각 선택성을 갖는 물질을 포함하기 때문에, 제 2 희생 패턴들(420)이 제거되는 동안 식각되지 않을 수 있다. 제 2 희생 패턴들(420)과 동일한 물질을 갖는 제 1 희생 패턴(410)은 제 1 식각 패턴(500a), 제 1 스페이서(610), 및 제 3 스페이서(810)에 의해 덮여 있어, 제 2 희생 패턴들(420)이 제거되는 동안 식각되지 않을 수 있다. 제 2 희생 패턴들(420)은 예를 들어, 건식 식각 또는 애싱(ashing) 공정으로 제거될 수 있다.
도 1g를 참조하면, 제 1 식각 패턴(500a), 제 1 희생 패턴(410), 제 1 스페이서(610), 제 3 스페이서(810) 및 제 4 스페이서들(820)에 의해 노출된 제 2 막(300)을 식각하여 제 1 패턴(310) 및 제 2 패턴들(320)이 형성될 수 있다. 제 1 패턴(310)은 기판(100)의 제 1 영역(10) 상에 형성될 수 있고, 제 2 패턴들(320)은 기판(100)의 제 2 영역(20) 상에 형성될 수 있다. 제 1 패턴(310)은 제 1 희생 패턴(410)의 제 1 부분(410a)의 폭(도 1f의 W1)과 제 2 막(300)과 접촉하는 제 3 스페이서(810)의 하면의 폭의 합과 동일한 폭을 갖도록 형성될 수 있다. 제 2 패턴들(320)은 제 2 막(300)과 접촉하는 제 4 스페이서들(820)의 하면들의 폭들과 동일한 폭들을 갖도록 형성될 수 있다.
식각 공정으로, 제 1 식각 패턴(500a) 및 제 1 스페이서(610)는 제거될 수 있다. 제 1 희생 패턴(410) 및 제 3 스페이서(810)는 식각 공정으로 인해 두께가 감소되어 제 1 패턴(310) 상에 남아있을 수 있다. 제 4 스페이서들(820)은 식각 공정으로 인해 두께들이 감소되어 제 2 패턴들(320) 상에 남아있을 수 있다. 일 예로, 제 3 스페이서(810)의 높이는 제 4 스페이서들(820)의 높이들보다 클 수 있다. 식각 공정은 건식 식각 공정이 수행될 수 있다.
도 1h를 참조하면, 제 1 희생 패턴(410)이 제거될 수 있다. 제 1 패턴(310), 제 2 패턴들(320), 제 3 스페이서(810) 및 제 4 스페이서들(820)은 제 1 희생 패턴(410)에 대해 식각 선택성을 갖는 물질을 포함하기 때문에, 제 1 희생 패턴(410)이 제거될 때 같이 제거되지 않을 수 있다. 제 1 희생 패턴(410)은 예를 들어, 건식 식각 또는 애싱(ashing) 공정으로 제거될 수 있다.
더블 패터닝(double patterning) 기술은 노광 장비의 교체 없이, 상기 노광 장비가 노광 가능한 최소 피치 미만의 간격을 갖는 패턴을 형성할 수 있는 방법이다. 예를 들어, 미세 패턴을 형성하기 위해, 포토리소그래피 공정을 통해 형성된 희생 패턴의 측벽에 스페이서를 형성하고, 상기 희생 패턴을 제거한 뒤, 상기 스페이서만을 마스크로 피식각층을 식각하는 더블 패터닝 기술이 사용되고 있다. 반도체 소자가 고집적화됨에 따라 더블 패터닝 기술보다 더욱 미세한 패턴을 형성할 수 있는 기술이 요구되고 있다. 본 발명의 실시예에 따르면, 하나의 희생막(400)을 사용하여 두번의 더블 패터닝 공정을 진행함으로써, 제조 공정이 보다 단순화될 수 있다.
일 예에 있어서, 제 1 패턴(310)의 폭 및 제 2 패턴들(320)의 폭들은 본 발명의 제조 방법에서 최종적으로 얻고자 하는 패턴(또는 라인)의 폭들에 해당할 수 있다. 이후 도면들을 참조하여 설명하는 것은 본 발명의 제조 방법을 이용하여 메모리 소자의 활성 패턴들을 형성하는 방법에 관한 것이다.
도 2a 내지 도 4a 는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 것으로, 기판의 제 2 영역의 일부분을 나타낸 평면도들이다. 도 2b 내지 도 4b, 도 5 및 도 6은 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 단면도들이다.
도 2a 및 도 2b를 참조하면, 제 1 마스크막(910) 및 제 2 마스크막(920)이 기판(100)의 제 1 영역(10) 및 제 2 영역(20) 상에 형성될 수 있다. 제 1 마스크막(910)은 제 1 패턴(310)과 제 1 패턴(310)과 인접하는 제 2 패턴(320) 사이의 공간 및 인접하는 제 2 패턴들(320) 사이의 공간들을 채우고, 제 1 패턴(310), 제 3 스페이서(810) 및 제 4 스페이서들(820)을 덮을 수 있다. 제 1 마스크막(910)은 예를 들어, 에스오에이치막(spin on hardmask; SOH) 또는 비정질 탄소막(amorphous carbon layer; ACL)일 수 있다.
제 2 마스크막(920)은 제 1 마스크막(910) 상에 형성될 수 있다. 제 2 마스크막(920)은 개구부들(OP)을 포함할 수 있다. 일 예로, 개구부들(OP)은 기판(100)의 제 2 영역(20) 상에 국부적으로 제공될 수 있다. 이에 따라, 기판(100)의 제 1 영역(10) 상에 형성된 제 1 마스크막(910)은 개구부들(OP)에 의해 노출되지 않을 수 있고, 기판(100)의 제 2 영역(20) 상에 형성된 제 1 마스크막(910)의 일부들이 개구부들(OP)에 의해 노출될 수 있다. 일 예로, 개구부들(OP)은 제 4 스페이서들(820) 및 제 2 패턴들(320)에 수직적으로 중첩되어 배치될 수 있다. 제 2 마스크막(920)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
도 3a 및 도 3b를 참조하면, 개구부들(OP)에 노출된 제 1 마스크막(910), 제 4 스페이서들(820) 및 제 2 패턴들(320)을 차례로 식각할 수 있다. 이에 따라, 하나의 제 2 패턴(320)은 복수 개의 제 3 패턴들(330)로 나누어질 수 있고, 하나의 제 4 스페이서(820)는 복수 개의 제 4 스페이서 패턴들(830)로 나누어질 수 있다. 복수 개의 제 4 스페이서 패턴들(830)은 복수 개의 제 3 패턴들(330)의 상면들 상에 형성될 수 있다. 식각 공정은 건식 식각 공정이 수행될 수 있다.
도 4a 및 도 4b를 참조하면, 제 2 마스크막(920) 및 제 1 마스크막(910)을 차례로 제거할 수 있다. 이에 따라, 제 1 패턴(310)의 상면 및 측면, 제 3 패턴들(330)의 측면들, 제 3 스페이서(810)의 표면, 제 4 스페이서 패턴들(830)의 표면들 및 제 1 막(200)의 상면 일부분들이 노출될 수 있다. 제 2 마스크막(920) 및 제 1 마스크막(910)은 건식 식각 공정 및/또는 애싱(ashing) 공정으로 제거될 수 있다.
도 5를 참조하면, 제 1 패턴(310) 및 제 3 패턴들(330)에 의해 노출된 제 1 막(200)을 식각하여 제 4 패턴(210) 및 제 5 패턴들(220)이 형성될 수 있다. 식각 공정으로, 제 3 스페이서(810) 및 제 4 스페이서 패턴들(830)은 제거될 수 있다. 제 1 패턴(310)은 식각 공정으로 인해 두께가 감소되어 제 4 패턴(210) 상에 남아있을 수 있고, 제 3 패턴들(330)은 식각 공정으로 인해 두께가 감소되어 제 5 패턴들(220) 상에 남아있을 수 있다. 식각 공정은 건식 식각 공정이 수행될 수 있다.
도 6을 참조하면, 제 1, 제 3, 제 4, 및 제 5 패턴들(310, 330, 210, 220)에 의해 노출된 기판(100)을 식각하여 제 6 패턴(110) 및 활성 패턴들(AP)이 형성될 수 있다. 식각 공정은 제 4 및 제 5 패턴들(210, 220)에 의해 노출된 기판(100)의 일부분을 일부 식각하여 수행될 수 있다. 이에 따라, 제 6 패턴(110) 및 활성 패턴들(AP)은 식각된 기판(100)의 상면으로부터 돌출될 수 있다. 식각 공정으로 인해 제 4 패턴(210)은 두께가 감소되어 제 6 패턴(110) 상에 남아있을 수 있고, 식각 공정으로 인해 제 5 패턴들(220)은 두께가 감소되어 활성 패턴들(AP) 상에 남아있을 수 있다. 식각 공정은 건식 식각 공정이 수행될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판 상에 하부막을 형성하는 것;
    상기 하부막 상에 희생막 및 식각 패턴을 형성하는 것, 상기 희생막은 상기 희생막의 상면으로부터 돌출된 돌출부를 포함하고, 상기 식각 패턴은 상기 돌출부 상에 배치되고;
    상기 희생막과 상기 식각 패턴을 컨포말하게 덮는 제 1 스페이서막을 형성하는 것;
    상기 희생막 및 상기 제 1 스페이서막을 식각하여, 희생 패턴과 상기 희생 패턴의 상면 상에 제 1 스페이서를 형성하는 것;
    상기 희생 패턴 및 상기 제 1 스페이서를 컨포말하게 덮는 제 2 스페이서막을 형성하는 것;
    상기 희생 패턴의 상면이 노출되도록 상기 제 2 스페이서막 및 상기 제 1 스페이서를 식각하여, 상기 희생 패턴의 측벽 상에 제 2 스페이서를 형성하는 것; 및
    상기 제 2 스페이서를 식각 마스크로 사용하여 상기 하부막을 식각하여 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 식각 패턴은 상기 희생막이 식각될 때 제거되는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 2 스페이서는 상기 패턴의 상면 상에 남아있는 반도체 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 하부막을 식각하기 전에 상기 희생 패턴을 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
  5. 제 1 영역 및 제 2 영역을 포함하는 기판 상에 희생막, 제 1 식각 패턴 및 제 2 식각 패턴을 형성하는 것, 상기 희생막은 상기 희생막의 상면으로부터 돌출되고, 상기 제 1 영역 상에 배치된 제 1 돌출부 및 상기 제 2 영역 상에 배치된 제 2 돌출부를 포함하고, 상기 제 1 식각 패턴은 상기 제 1 돌출부 상에 배치되고, 상기 제 2 식각 패턴은 상기 제 2 돌출부 상에 배치되고;
    상기 희생막 및 상기 제 1 및 제 2 식각 패턴들의 표면들을 컨포말하게 덮는 제 1 스페이서막을 형성하는 것; 및
    상기 제 1 스페이서막 및 상기 희생막을 식각하여, 상기 기판의 상기 제 1 영역 상에 제 1 희생 패턴과 제 1 스페이서 및 상기 기판의 상기 제 2 영역 상에 제 2 희생 패턴과 제 2 스페이서를 형성하는 것을 포함하되,
    상기 제 1 식각 패턴은 상기 제 1 희생 패턴의 상면 상에 남아있고, 상기 제 2 스페이서는 상기 제 2 희생 패턴의 상면 상에 형성되되,
    상기 제 1 식각 패턴의 상면은 상기 제 2 스페이서의 상면과 다른 레벨에 위치하고,
    상기 제 1 희생 패턴은 제 1 부분 및 상기 제 1 부분 상의 제 2 부분을 포함하고,
    상기 제 1 부분의 폭은 상기 제 2 부분의 폭보다 크며,
    상기 제 1 스페이서는 상기 제 1 식각패턴의 측면, 상기 제 2 부분의 측면 및 상기 제 1 부분의 상면을 덮도록 형성되고,
    상기 제 1 부분의 측면은 상기 제 1 스페이서에 의해 노출되는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 식각 패턴의 상기 상면은 상기 제 2 스페이서의 상기 상면보다 높은 레벨에 위치하는 반도체 소자의 제조 방법.
  7. 삭제
  8. 삭제
  9. 제 5 항에 있어서,
    상기 제 2 부분의 상면은 상기 제 2 희생 패턴의 상기 상면보다 높은 레벨에 위치하는 반도체 소자의 제조 방법.
  10. 제 1 영역 및 제 2 영역을 포함하는 기판 상에 하부막, 희생막, 제 1 식각 패턴 및 제 2 식각 패턴을 형성하는 것, 상기 희생막은 상기 희생막의 상면으로부터 돌출되고, 상기 제 1 영역 상에 배치된 제 1 돌출부 및 상기 제 2 영역 상에 배치된 제 2 돌출부를 포함하고, 상기 제 1 식각 패턴은 상기 제 1 돌출부 상에 배치되고, 상기 제 2 식각 패턴은 상기 제 2 돌출부 상에 배치되고;
    상기 희생막 및 상기 제 1 및 제 2 식각 패턴들의 표면들을 컨포말하게 덮는 제 1 스페이서막을 형성하는 것;
    상기 제 1 스페이서막 및 상기 희생막을 식각하여, 상기 기판의 상기 제 1 영역 상에 제 1 희생 패턴과 제 1 스페이서 및 상기 기판의 상기 제 2 영역 상에 제 2 희생 패턴과 제 2 스페이서를 형성하는 것;
    상기 제 1 희생 패턴은 제 1 부분 및 상기 제 1 부분 상의 제 2 부분을 포함하고,
    상기 제 1 스페이서는 상기 제 1 식각 패턴의 측면, 상기 제 2 부분의 측면 및 상기 제 1부분의 상면을 덮도록 형성되고,
    상기 제 1 부분의 측면은 상기 제 1 스페이서에 의해 노출되고,
    상기 제 2 스페이서는 상기 제 2 희생 패턴의 상면 상에 형성되는 것;
    상기 제 1 식각 패턴, 상기 제1 스페이서, 상기 제 1 부분의 상기 측면, 상기 제 2 희생 패턴, 및 상기 제 2 스페이서를 컨포말하게 덮는 제 2 스페이서막을 형성하는 것;
    상기 제 1 식각 패턴 및 상기 제 2 희생 패턴의 상면이 노출되도록 상기 제2 스페이서막 및 상기 제 2 스페이서를 식각하여 상기 제 1 스페이서 및 상기 제 1 부분의 상기 측면 상의 제3 스페이서, 및 상기 제 2 희생 패턴의 측면 상의 제 4 스페이서를 형성하는 것;
    상기 제 2 희생 패턴을 선택적으로 제거하는 것; 및
    상기 제 3 스페이서, 제 1 스페이서, 제 1 식각 패턴 및 상기 제 4 스페이서를 식각 마스크로 사용하여 상기 하부막을 식각하여 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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