CN114203636B - 半导体器件的形成方法 - Google Patents

半导体器件的形成方法 Download PDF

Info

Publication number
CN114203636B
CN114203636B CN202210154488.8A CN202210154488A CN114203636B CN 114203636 B CN114203636 B CN 114203636B CN 202210154488 A CN202210154488 A CN 202210154488A CN 114203636 B CN114203636 B CN 114203636B
Authority
CN
China
Prior art keywords
hard mask
layer
mask layer
forming
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210154488.8A
Other languages
English (en)
Other versions
CN114203636A (zh
Inventor
余自强
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yuexin Semiconductor Technology Co.,Ltd.
Original Assignee
Guangzhou Yuexin Semiconductor Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Guangzhou Yuexin Semiconductor Technology Co Ltd filed Critical Guangzhou Yuexin Semiconductor Technology Co Ltd
Priority to CN202210154488.8A priority Critical patent/CN114203636B/zh
Publication of CN114203636A publication Critical patent/CN114203636A/zh
Application granted granted Critical
Publication of CN114203636B publication Critical patent/CN114203636B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供了一种半导体器件的形成方法，包括：执行第一刻蚀工艺，在每个N阱区和P阱区上形成贯穿所述第二硬掩模层、第一硬掩模层、第一介质层和复合纳米片层的第一沟槽，所述第一沟槽延伸至所述衬底中；形成第二介质层，所述第二介质层填充所述第一沟槽；去除所述第二硬掩模层，以暴露出所述第一硬掩模层和高于所述第一硬掩模层的第二介质层；形成第三硬掩模层，所述第三硬掩模层覆盖所述第一硬掩模层以及所述第二介质层的顶部和侧壁；采用自对准刻蚀工艺，在每个N阱区和P阱区相邻区域形成贯穿所述第一硬掩模层、第一介质层和复合纳米片层的第二沟槽。采用自对准刻蚀工艺，减少光刻步骤，降低成本，提高了晶体管性能。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件的形成方法。
背景技术
鳍式场效应晶体管(FinFET)架构是当今半导体行业的主力军。但是，随着器件的持续微缩，在沟道长度小到一定值时，鳍式场效应晶体管结构又无法提供足够的静电控制以及足够的驱动电流，因此，引入了纳米片(Nanosheet)结构，与鳍式场效应晶体管相比，纳米片的特性提供了出色的沟道控制能力，同时，沟道在三维中的极佳分布使得单位面积的有效驱动电流得以优化。
随着半导体器件尺寸的持续微缩，单元高度的进一步减小将要求标准单元内NMOS器件和PMOS器件之间的间距更小。但是，对于FinFET和纳米片而言，工艺限制了这些NMOS和PMOS器件之间的间距。为了扩大这些器件的可微缩性，提出了一种创新的架构，业界称之为叉形纳米片(Forksheet)器件。Forksheet器件是在Nanosheet晶体管的结构上，缩小N/P晶体管的间距，使芯片面积进一步减小。与纳米片相比，Forksheet的沟道由叉形栅极结构控制，通过在栅极图案化之前在NMOS和PMOS器件之间引入“介电墙”来实现。该墙将NMOS栅沟槽与PMOS栅沟槽物理隔离，从而大幅减少了NMOS和PMOS的间距，使得叉形纳米片具有更佳的面积和性能的可微缩性。
叉形纳米片器件主要制造步骤为，在纳米片叠层化学机械抛光后，再进行额外的光刻和蚀刻，以达到N/P晶体管有源区（active area）的隔离，完成叉形纳米片器件有源区的的定义。上述制造方法的缺点是：（1） 增加的光刻步骤，带来成本增加，（2）伴随的关键性尺寸（Critical Dimension ，CD）和偏差（misalignment）的变化，会加大晶体管特性的变动。
发明内容
本发明的目的在于提供一种半导体器件的形成方法，以解决叉形纳米片器件步骤复杂，关键性尺寸和偏差变化对晶体管特性的影响的问题。
为解决上述技术问题，本发明提供一种半导体器件的形成方法，包括：
提供一衬底，所述衬底中具有间隔布置的N阱区和P阱区，所述衬底上依次形成有复合纳米片层、第一介质层、第一硬掩模层和第二硬掩模层；
执行第一刻蚀工艺，在每个N阱区和P阱区上形成贯穿所述第二硬掩模层、第一硬掩模层、第一介质层和复合纳米片层的第一沟槽，所述第一沟槽延伸至所述衬底中；
形成第二介质层，所述第二介质层填充所述第一沟槽；
去除所述第二硬掩模层，以暴露出所述第一硬掩模层和高于所述第一硬掩模层的第二介质层；
形成第三硬掩模层，所述第三硬掩模层覆盖所述第一硬掩模层以及所述第二介质层的顶部和侧壁；
采用自对准刻蚀工艺，在每个N阱区和P阱区相邻区域形成贯穿所述第一硬掩模层、第一介质层和复合纳米片层的第二沟槽，所述第二沟槽延伸至所述衬底内；
其中，所述第一硬掩模层与第三硬掩模层的材料不同。
可选的，所述复合纳米片层包括依次交替形成于所述衬底上的牺牲材料层和纳米片材料层。
可选的，所述第二介质层的侧壁的所述第三硬掩膜层的最大厚度为10~20纳米。
可选的，在自对准刻蚀工艺中，所述第三硬掩模层和所述第一硬掩模层的刻蚀选择比大于20:1。
可选的，自对准刻蚀工艺为原子层刻蚀工艺。
可选的，所述半导体器件为Forksheet晶体管。
可选的，所述第一硬掩模层的材料为非晶硅，所述第二硬掩模层和所述第三硬掩模层的材料均为氮化硅，所述第一介质层和所述第二介质层的材料均为氧化硅。
可选的，所述自对准刻蚀工艺包括：
刻蚀所述第一硬掩模层顶部和第二介质层顶部的第三硬掩模层，保留所述第二介质层侧壁上的第三硬掩模层；
以所述第二介质层侧壁上的第三硬掩模层为掩膜，继续执行自对准刻蚀工艺，在每个N阱区和P阱区相邻区域形成贯穿所述第一硬掩模层、第一介质层和复合纳米片层的第二沟槽，所述第二沟槽延伸至所述衬底内。
可选的，去除所述第二硬掩模层之后，所述第二介质层与所述第一硬掩模层的高度差为10~20纳米。
可选的，在形成第二沟槽之后，还包括步骤：
形成第三介质层，所述第三介质层填充所述第二沟槽；
形成中心对称的第三沟槽，所述第三沟槽贯穿第一硬掩模层、第一介质层、复合纳米片层并延伸至衬底内；
形成第四介质层，所述第四介质层填充所述第三沟槽。
可选的，所述第三沟槽的宽度为20~40纳米。
可选的，在形成中心对称的第三沟槽之前，在所述第三介质层上形成图形化的第二光刻胶层。
可选的，所述第三介质层和所述第四介质层的材料为氧化硅。
在本发明提供的一种半导体器件的形成方法中，基于第一硬掩模层和第三硬掩模层不同材料对刻蚀选择比的差异以及第三硬掩模层在所第二介质层和第一硬掩模层上的高低差别，通过以第三硬掩模层为掩膜，采用自对准刻蚀工艺取代现有技术中的光刻工艺的曝光和显影的步骤，达到将N/P晶体管隔离的目的；减少光刻步骤，降低成本；并且，由于半导体器件的性能，很大的一部分和实际的有源区的宽度相关，以此自对准(Self-align)的方式隔离N/P 晶体管，可以同时降低因光刻步骤所附带的关键性尺寸和偏差现象，造成晶体管有源区的宽度的变动，引起晶体管性能变化及N/P 晶体管性能不匹配的现象。
附图说明
图1是本发明实施例的一种半导体器件的形成方法流程图；
图2是本发明实施例的一种半导体器件的形成方法中形成第二硬掩模层后的结构示意图；
图3a是本发明实施例的一种半导体器件的形成方法中形成第二介质层后的结构剖面图；
图3b是本发明实施例的一种半导体器件的形成方法中形成第二介质层后的结构俯视图；
图4a是本发明实施例的一种半导体器件的形成方法中去除第二硬掩模层后的结构剖面图；
图4b是本发明实施例的一种半导体器件的形成方法中去除第二硬掩模层后的结构俯视图；
图5是本发明实施例的一种半导体器件的形成方法中形成第三硬掩模层后的结构示意图；
图6a是本发明实施例的一种半导体器件的形成方法中去除部分第三硬掩模层后的结构剖面图；
图6b是本发明实施例的一种半导体器件的形成方法中去除部分第三硬掩模层后的结构俯视图；
图7a是本发明实施例的一种半导体器件的形成方法中形成第二沟槽后的结构剖面图；
图7b是本发明实施例的一种半导体器件的形成方法中形成第二沟槽后的结构俯视图；
图8a是本发明实施例的一种半导体器件的形成方法中形成第三介质层后的结构剖面图；
图8b是本发明实施例的一种半导体器件的形成方法中形成第三介质层后的结构俯视图；
图9a是本发明实施例的一种半导体器件的形成方法中形成第一开口后的结构剖面图；
图9b是本发明实施例的一种半导体器件的形成方法中形成第一开口后的结构俯视图；
图10a是本发明实施例的一种半导体器件的形成方法中形成第三沟槽后的结构剖面图；
图10b是本发明实施例的一种半导体器件的形成方法中形成第三沟槽后的结构俯视图；
图11a是本发明实施例的一种半导体器件的形成方法中形成第四介质层后的结构剖面图；
图11b是本发明实施例的一种半导体器件的形成方法中形成第四介质层后的结构俯视图；
图中，
10-衬底；
11-复合纳米片层；11a-牺牲材料层；11b-纳米片材料层；
12-第一介质层；
13-硬掩模层；13a-第一硬掩模层；13b-第二硬掩模层；
14-第二介质层；
15-第三硬掩模层；
16-第二沟槽；16a-第三介质层；
17-图形化的第二光刻胶层；17a-第一开口；
18-第三沟槽；18a-第四介质层；
20-静态随机存取存储器。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种半导体器件的形成方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
具体的，请参考图1，其为本发明实施例的一种半导体器件的形成方法流程图。如图1所示，本发明提供一种半导体器件的形成方法，包括：
步骤S10，提供一衬底，所述衬底中具有间隔布置的N阱区和P阱区，所述衬底上依次形成有复合纳米片层、第一介质层、第一硬掩模层和第二硬掩模层；
步骤S20，执行第一刻蚀工艺，在每个N阱区和P阱区上形成贯穿所述第二硬掩模层、第一硬掩模层、第一介质层和复合纳米片层的第一沟槽，所述第一沟槽延伸至所述衬底中；
步骤S30，形成第二介质层，所述第二介质层填充所述第一沟槽；
步骤S40，去除所述第二硬掩模层，以暴露出所述第一硬掩模层和高于所述第一硬掩模层的第二介质层；
步骤S50，形成第三硬掩模层，所述第三硬掩模层覆盖所述第一硬掩模层以及所述第二介质层的顶部和侧壁；
步骤S60，采用自对准刻蚀工艺，在每个N阱区和P阱区相邻区域形成贯穿所述第一硬掩模层、第一介质层和复合纳米片层的第二沟槽，所述第二沟槽延伸至所述衬底内。
图2至图11b是本发明实施例的一种半导体器件的形成方法步骤对应结构示意图；为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图图2至图11b对本发明的具体实施例做详细的说明。
参考图2，在步骤S10中，提供一衬底10，所述衬底10的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底10还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。本实施例中，所述衬底10为硅衬底。在所述衬底10上定义N阱区和P阱区，所述N阱区和P阱区间隔设置，所述衬底10上依次形成有复合纳米片层11，所述复合纳米片层11包括依次交替形成于所述衬底上的牺牲材料层11a和纳米片材料层11b。靠近所述衬底的所述复合纳米片层11为牺牲材料层11a，靠近第一介质层12的的所述复合纳米片层11也是牺牲材料层11a；所述牺牲材料层11a用于后续形成牺牲层，所述纳米片材料层11b用于后续形成纳米片层。本实施例中，所述牺牲材料层11a的材料为硅锗，所述牺牲材料层11a的厚度例如是5~10纳米；在其它实施例中，所述牺牲材料层11a的材料还可以为锗。本实施例中，所述纳米片材料层11b的材料为硅，所述纳米片材料层11b的厚度例如是5纳米至10纳米；所述牺牲材料层11a和纳米片材料层11b均采用外延工艺生长形成。所述牺牲材料层11a的材料与所述纳米片材料层11b的材料具有刻蚀选择比，后续在去除牺牲层的工艺中，可以减少对纳米片层的损伤，从而有利于提高半导体结构的性能。所述复合纳米片层11上形成有第一介质层12和硬掩模层13。所述第一介质层12例如是氧化硅，采用热氧化或者化学气相沉积的工艺形成，所述第一介质层12的厚度例如是4纳米至6纳米。所述硬掩模层13包括第一硬掩模层13a和第二硬掩模层13b，在本实施例中，所述第一硬掩模层13a例如是非晶硅，所述第二硬掩模层13b例如是氮化硅，所述第一硬掩模层13a和第二硬掩模层13b采用化学气相沉积的方式形成；所述第一硬掩模层13a的厚度例如是10~15纳米，所述第二硬掩模层13b的厚度例如是10~15纳米。
参考图3a和图3b，图3a是本发明实施例的一种半导体器件的形成方法中形成第二介质层后的结构剖面图；图3b是本发明实施例的一种半导体器件的形成方法中形成第二介质层后的结构俯视图；在步骤S20中，执行第一刻蚀工艺，在每个N阱区和P阱区上形成贯穿所述硬掩模层13、第一介质层12和复合纳米片层11的第一沟槽（图中未示出），以形成鳍部结构，所述鳍部结构包括部分衬底10，以及位于所述衬底10上的复合纳米片结构，所述复合纳米片结构包括依次交替形成于所述衬底上的牺牲层和纳米片层。所述第一沟槽延伸至所述衬底10内；所述第一沟槽在所述衬底内延伸的深度例如是500埃至1000埃。所述第一刻蚀工艺例如是干法刻蚀工艺。具体的，在进行第一刻蚀工艺之前，在所述第二硬掩模层13b上形成图形化的第一光刻胶层，所述图形化的第一光刻胶层具有开口，以暴露出P阱区和N阱区上的第二硬掩模层13b，图形化的第一光刻胶层可以通过旋涂、曝光、显影等常规工艺形成。接着，以所述图形化的第一光刻胶层为掩膜，刻蚀所述P阱区和N阱区上的第二硬掩模层13b、第一硬掩模层13a、第一介质层12、复合纳米片层11和部分衬底10，形成第一沟槽。进一步的，形成第一沟槽后，所述图形化的第一光刻胶层可能被消耗殆尽，也可能还有残留；如果图形化的第一光刻胶层还未消耗殆尽，还需要进行去除光刻胶工艺，通常采用灰化工艺或者剥离的方式去除残留的图形化的光刻胶。
请继续参考图3a和图3b，在步骤S30中，沉积第二介质层14，所述第二介质层14填充所述第一沟槽；所述第二介质层14例如是氧化硅，采用热氧化或者化学气相沉积的方式形成，在形成第二介质层14时，所述第二介质层14不仅会填充所述第一沟槽，还会覆盖所述第二硬掩模层13b，因此，需要采用化学机械研磨工艺将高于所述第二硬掩模层13b的第二介质层14去除。
如图3b所示，静态随机存取存储器（Static Random-Access Memory，SRAM）是随机存取存储器的一种。所谓的“静态”，是指这种存储器只要保持通电，里面储存的数据就可以恒常保持，本实施例中，一个静态随机存取存储器20包括一个N阱区和一个P阱区，下面的静态随机存取存储器20以一个完整的N阱区和位于N阱区相邻的半个P阱区为例。
请参考图4a和图4b，在步骤S40中，去除所述第二硬掩模层13b，以暴露出所述第一硬掩模层13a和高于所述第一硬掩模层的第二介质层14；采用刻蚀工艺去除所述第二硬掩模层13b，所述刻蚀工艺为干法刻蚀或者湿法刻蚀，在本实施例中，采用干法刻蚀工艺，所述干法刻蚀工艺为原子层刻蚀（ALE）工艺，在所述原子层刻蚀工艺中，所述第二硬掩模层13b和所述第一硬掩模层13a的刻蚀选择比大于20:1；在所述原子层刻蚀工艺中，所述刻蚀气体例如是CHxFy、SiCl4、O2、He或者是NH3、NF3、H2。去除所述第二硬掩模层13b之后，所述第二介质层14与所述第一硬掩模层13a的高度差为10纳米至20纳米。
请参考图5，在步骤S50中，沉积第三硬掩模层15，所述第三硬掩模层15覆盖所述第一硬掩模层13a以及所述第二介质层14的顶部和侧壁；采用化学气相沉积工艺形成第三硬掩模层15，所述第三硬掩模层例如是氮化硅，所述第三硬掩模层的厚度例如是10纳米至20纳米。
请参考图6a、图6b、图7a和图7b，在步骤S60中，采用自对准刻蚀工艺，在每个N阱区和P阱区相邻区域形成贯穿所述第一硬掩模层13a、第一介质层12和复合纳米片层11的第二沟槽16，所述第二沟槽16延伸至所述衬底10内，所述第二沟槽16在所述衬底内延伸的深度例如是500埃至1000埃。所述自对准刻蚀工艺为ALE工艺。在自对准刻蚀工艺中，所述第三硬掩模层和所述第一硬掩模层的刻蚀选择比大于20:1。在自对准刻蚀工艺中包括两个子步骤：
步骤S61，刻蚀所述第一硬掩模层顶部和第二介质层顶部的第三硬掩模层15，保留所述第二介质层侧壁上的第三硬掩模层15，也就是说，形成了第二介质层14的侧墙；如图6a和图6b所示，所述第二介质层的侧壁的所述第三硬掩膜层15的厚度例如是10纳米-20纳米；所述第二介质层的侧壁的所述第三硬掩膜层15的宽度例如是10纳米-20纳米。由于自对准刻蚀工艺中，所述第三硬掩模层和所述第一硬掩模层的刻蚀选择比大于20:1，以及所述第二介质层14与所述第一硬掩模层13a的高度差为10纳米至20纳米，因此，可以形成第二介质层14的侧墙。
步骤S62，以所述第二介质层侧壁上的第三硬掩模层15为掩膜，继续执行自对准刻蚀工艺，在每个N阱区和P阱区相邻区域形成贯穿所述第一硬掩模层13a、第一介质层12和复合纳米片层11的第二沟槽16，所述第二沟槽16延伸至所述衬底10内，如图7a和图7b所示。值得注意的是，自对准刻蚀工艺是一个完整的工艺，为了便于理解，分成两个子步骤进行阐述。本实施例中采用自对准刻蚀工艺取代现有技术中的光刻工艺的曝光和显影的步骤，达到将N/P晶体管隔离的目的；减少光刻步骤，降低成本；并且，由于半导体器件的性能，很大的一部分和实际的有源区的宽度相关，以此自对准(Self-align)的方式隔离N/P 晶体管，可以同时降低因光刻步骤所附带的关键性尺寸和偏差现象，造成晶体管有源区的宽度的变动，引起晶体管性能变化及N/P 晶体管性能不匹配的现象。
在形成第二沟槽之后，还包括步骤：
步骤S70，沉积第三介质层，所述第三介质层填充所述第二沟槽；
步骤S80，形成中心对称的第三沟槽，所述第三沟槽贯穿第一硬掩模层、第一介质层、复合纳米片层并延伸至衬底内；
步骤S90，沉积第四介质层，所述第四介质层填充所述第三沟槽。
请参考图8a和图8b，在步骤S70中，沉积第三介质层16a，所述第三介质层16a填充所述第二沟槽16；所述第三介质层16a例如是氧化硅，采用热氧化或者化学气相沉积的方式形成，在形成第三介质层16a时，所述第三介质层16a不仅会填充所述第二沟槽，还会覆盖所述第一硬掩模层13a，因此，需要采用化学机械研磨工艺将高于所述第一硬掩模层13a的第三介质层16a去除。
请参考图9a和图9b，在步骤S80之前，形成图形化的第二光刻胶层17，所述图形化的第二光刻胶层17覆盖所述第一硬掩模层13a、第二介质层14和第三介质层16a，图形化的第二光刻胶层17可以通过旋涂、曝光、显影等常规工艺形成；所述图形化的第二光刻胶层17具有第一开口17a，暴露出N阱区的部分鳍部，所述N阱区内具有两个中心对称的第一开口17a，所述第一开口17a的长度小于500纳米，所述第一开口17a的宽度为20纳米至40纳米。
请参考图10a和图10b，在步骤S80中，形成中心对称的第三沟槽18，所述第三沟槽18贯穿第一硬掩模层13a、第一介质层12、复合纳米片层11并延伸至衬底10内；所述第三沟槽18的宽度例如是20纳米至40纳米，所述第三沟槽18的长度小于500纳米。采用干法刻蚀形成第三沟槽18，具体的，以图形化的第二光刻胶层17为掩膜，刻蚀所述N阱区上的第一硬掩模层13a、第一介质层12、复合纳米片层11和部分衬底10，形成第三沟槽18。进一步的，形成第三沟槽18后，所述图形化的第二光刻胶层17可能被消耗殆尽，也可能还有残留；如果图形化的第二光刻胶层17还未消耗殆尽，还需要进行去除光刻胶工艺，通常采用灰化工艺或者剥离的方式去除残留的图形化的光刻胶。
请参考图11a和图11b，在步骤S90中，沉积第四介质层18a，所述第四介质层填充所述第三沟槽18。所述第四介质层18a例如是氧化硅，采用热氧化或者化学气相沉积的方式形成，在形成第四介质层18a时，所述第四介质层18a不仅会填充所述第三沟槽，还会覆盖所述第一硬掩模层13a，因此，需要采用化学机械研磨工艺将高于所述第一硬掩模层13a的第四介质层18a去除。
综上可见，在本发明提供的一种半导体器件的形成方法中，基于第二介质层、第一硬掩模层、第二硬掩模层和第三硬掩模层不同材料对刻蚀选择比的差异以及第三硬掩模层在所第二介质层和第一硬掩模层上的高低差别，通过以第三硬掩模层为掩膜，采用自对准刻蚀工艺取代现有技术中的光刻工艺的曝光和显影的步骤，达到将N/P晶体管隔离的目的；减少光刻步骤，降低成本；并且，由于半导体器件的性能，很大的一部分和实际的有源区的宽度相关，以此自对准(Self-align)的方式隔离N/P 晶体管，可以同时降低因光刻步骤所附带的关键性尺寸和偏差现象，造成晶体管有源区的宽度的变动，引起晶体管性能变化及N/P 晶体管性能不匹配的现象。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (10)

1.一种半导体器件的形成方法，其特征在于，包括：
提供一衬底，所述衬底中具有间隔布置的N阱区和P阱区，所述衬底上依次形成有复合纳米片层、第一介质层、第一硬掩模层和第二硬掩模层；
执行第一刻蚀工艺，在每个N阱区和P阱区上形成贯穿所述第二硬掩模层、第一硬掩模层、第一介质层和复合纳米片层的第一沟槽，所述第一沟槽延伸至所述衬底中；
形成第二介质层，所述第二介质层填充所述第一沟槽；
去除所述第二硬掩模层，以暴露出所述第一硬掩模层和高于所述第一硬掩模层的第二介质层；
形成第三硬掩模层，所述第三硬掩模层覆盖所述第一硬掩模层以及所述第二介质层的顶部和侧壁；
采用自对准刻蚀工艺，在每个N阱区和P阱区相邻区域形成贯穿所述第一硬掩模层、第一介质层和复合纳米片层的第二沟槽，所述第二沟槽延伸至所述衬底内；
在形成第二沟槽之后，还包括步骤：
形成第三介质层，所述第三介质层填充所述第二沟槽；
在N阱区形成中心对称的第三沟槽，所述第三沟槽贯穿第一硬掩模层、第一介质层、复合纳米片层并延伸至衬底内；
形成第四介质层，所述第四介质层填充所述第三沟槽；其中，所述第一硬掩模层与第三硬掩模层的材料不同。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，所述复合纳米片层包括依次交替形成于所述衬底上的牺牲材料层和纳米片材料层。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二介质层的侧壁的所述第三硬掩模 层的最大厚度为10~20纳米。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，在所述自对准刻蚀工艺中，所述第三硬掩模层和所述第一硬掩模层的刻蚀选择比大于20:1。
5.如权利要求1所述的半导体器件的形成方法，其特征在于，所述自对准刻蚀工艺为原子层刻蚀工艺。
6.如权利要求1所述的半导体器件的形成方法，其特征在于，所述半导体器件为Forksheet晶体管。
7.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第一硬掩模层的材料为非晶硅，所述第二硬掩模层和所述第三硬掩模层的材料均为氮化硅，所述第一介质层和所述第二介质层的材料均为氧化硅。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，所述自对准刻蚀工艺包括：
刻蚀所述第一硬掩模层顶部和第二介质层顶部的第三硬掩模层，保留所述第二介质层侧壁上的第三硬掩模层；
以所述第二介质层侧壁上的第三硬掩模层为掩膜，继续执行自对准刻蚀工艺，在每个N阱区和P阱区相邻区域形成贯穿所述第一硬掩模层、第一介质层和复合纳米片层的第二沟槽，所述第二沟槽延伸至所述衬底内。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，去除所述第二硬掩模层之后，所述第二介质层与所述第一硬掩模层的高度差为10~20纳米。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第三沟槽的宽度为20~40纳米。
CN202210154488.8A 2022-02-21 2022-02-21 半导体器件的形成方法 Active CN114203636B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210154488.8A CN114203636B (zh) 2022-02-21 2022-02-21 半导体器件的形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210154488.8A CN114203636B (zh) 2022-02-21 2022-02-21 半导体器件的形成方法

Publications (2)

Publication Number Publication Date
CN114203636A CN114203636A (zh) 2022-03-18
CN114203636B true CN114203636B (zh) 2022-05-10

Family

ID=80645727

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210154488.8A Active CN114203636B (zh) 2022-02-21 2022-02-21 半导体器件的形成方法

Country Status (1)

Country Link
CN (1) CN114203636B (zh)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113675141A (zh) * 2020-05-15 2021-11-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10680107B2 (en) * 2018-09-24 2020-06-09 International Business Machines Corporation Nanosheet transistor with stable structure
EP3836197A1 (en) * 2019-12-09 2021-06-16 Imec VZW Method of forming and isolating a semiconductur device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113675141A (zh) * 2020-05-15 2021-11-19 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
CN114203636A (zh) 2022-03-18

Similar Documents

Publication Publication Date Title
US9171902B2 (en) Semiconductor structures comprising a plurality of active areas separated by isolation regions
US8987834B2 (en) Methods of providing electrical isolation and semiconductor structures including same
JP4490927B2 (ja) 半導体装置
US8603893B1 (en) Methods for fabricating FinFET integrated circuits on bulk semiconductor substrates
US20080113483A1 (en) Methods of etching a pattern layer to form staggered heights therein and intermediate semiconductor device structures
TWI385734B (zh) 形成場效電晶體之方法，形成場效電晶體閘極之方法，形成具有電晶體閘極陣列及在該閘極陣列週邊之電路的積體電路之方法，以及形成包含具有第一閘極與第二接地絕緣閘極之電晶體閘極陣列的積體電路之方法
JP3860582B2 (ja) 半導体装置の製造方法
KR20080050441A (ko) 벌크 기판상에 평면 및 비평면 ｃｍｏｓ 트랜지스터를집적하는 프로세스 및 그에 의하여 제조된 물품
JP2006279009A (ja) 半導体素子の製造方法
KR100574971B1 (ko) 멀티-게이트 구조의 반도체 소자 및 그 제조 방법
US20150035064A1 (en) Inverse side-wall image transfer
US8097509B2 (en) Method for manufacturing semiconductor device with a recessed channel
US7692251B2 (en) Transistor for semiconductor device and method of forming the same
KR100739656B1 (ko) 반도체 장치의 제조 방법
US20110079871A1 (en) Semiconductor device and method of fabricating the same
CN114203636B (zh) 半导体器件的形成方法
US7579656B2 (en) Transistor structure for semiconductor device and method of fabricating the same
CN112687622A (zh) 鳍式场效应晶体管的单扩散区切断结构及其形成方法
JP5307971B2 (ja) 半導体素子の製造方法
CN111009529B (zh) 非挥发性存储器结构及其制造方法
US20210175080A1 (en) Semiconductor structure and forming method thereof
CN114530378A (zh) 一种半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: 510000 No. 28, Fenghuang fifth road, Huangpu District, Guangzhou, Guangdong

Patentee after: Yuexin Semiconductor Technology Co.,Ltd.

Address before: 510000 No. 28, Fenghuang fifth road, Huangpu District, Guangzhou, Guangdong

Patentee before: Guangzhou Yuexin Semiconductor Technology Co.,Ltd.