JP2005123404A - トランジスタ及びその製造方法 - Google Patents

トランジスタ及びその製造方法 Download PDF

Info

Publication number
JP2005123404A
JP2005123404A JP2003356829A JP2003356829A JP2005123404A JP 2005123404 A JP2005123404 A JP 2005123404A JP 2003356829 A JP2003356829 A JP 2003356829A JP 2003356829 A JP2003356829 A JP 2003356829A JP 2005123404 A JP2005123404 A JP 2005123404A
Authority
JP
Japan
Prior art keywords
film
insulating film
gate electrode
semiconductor
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003356829A
Other languages
English (en)
Inventor
Shunji Nakamura
俊二 中村
Junko Naganuma
順子 長沼
Hideji Shito
秀治 志渡
Tokuji Mimura
篤司 三村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2003356829A priority Critical patent/JP2005123404A/ja
Publication of JP2005123404A publication Critical patent/JP2005123404A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Thin Film Transistor (AREA)

Abstract

【課題】上側及び下側のゲート電極の位置が整合しており、短チャネル効果を抑制できるトランジスタ及びその製造方法を提供する。
【解決手段】支持基板１００の上に埋め込み絶縁層１０１及び単結晶シリコン層１０２が積層されたＳＯＩ基板を使用する。その上に、上側ゲート絶縁膜１０７，上側ゲート電極１３０ａとなるポリシリコン膜及びＳｉＮ膜１０９とを形成し、単結晶シリコン層１０２に不純物を導入した後、単結晶シリコン層１０２をエッチングする。その後、単結晶シリコン層１０２の下面に下側ゲート絶縁膜１１８を形成する。次に、単結晶シリコン層１０２の両側に凹部を形成するとともに下方に連通穴を形成し、これらをポリシリコンで埋める。次いで、ポリシリコンをエッチングして、下側ゲート電極となるポリシリコン膜を形成する。
【選択図】図４８

Description

本発明は、微細化による短チャネル効果を抑制できるトランジスタ及びその製造方法に関する。
近年、コンピュータ、ＰＤＡ（Personal Digital Assistant：携帯情報端末）及び携帯電話等の情報機器が急速に発達している。そして、これらの機器の更なる高速化、高機能化及び低消費電力化の要望に伴い、これらの機器に使用される集積回路（ＬＳＩ：Large Scale Integration ）のより一層の高集積化、換言すればトランジスタ等の素子の微細化が要求されている。
トランジスタの微細化には、集積度の向上、動作速度の向上及び消費電力の低減などのメリットがある反面、ソース電極とドレイン電極とのカップリングが強くなるため、オン／オフ動作時のスイッチング制御が困難になるというデメリットがある。このようないわゆる短チャネル効果と呼ばれる現象を抑制するために、チャネルとなる半導体層を上下方向から２つのゲート電極で挟んだダブルゲートトランジスタや、半導体層の表面をフィン（ひれ）状に形成してフィンの両面にゲート電極を形成したＦｉｎ型ＦＥＴ（Field Effect Transistor ：電界効果トランジスタ）や、半導体層の周りを一周するゲート電極を有するゲートオールアラウンド（ＧＡＡ：Gate All Around ）トランジスタなどが提案されている。
例えば、特開２０００−３４０７９３号公報（特許文献１）、特開平７−３２１２３４号公報（特許文献２）及び特開平８−１６２６４０号公報（特許文献３）には、ＳＯＩ（Silicon On Insulator）基板を使用し、チャネルを上下方向から２つのゲート電極で挟んだダブルゲートトランジスタの製造方法が開示されている。また、特開平７−１３５３２５号公報（特許文献４）には、半導体層の下方にチャネルとなる半導体層の幅よりも大きな穴を形成した後、この穴を通って半導体層をリング状に囲むゲート電極を形成するＧＡＡトランジスタの製造方法が開示されている。更に、B.Doyle らの文献（B.Doyle et al., Tri-Gate Fully-Depleted CMOS Transistors: Fabrication, Design and Layout, 2003 Symposium on VLSI Technology Digest of Technical Papers：非特許文献１）及びJakub Kedzierskiらの文献（Jakub Kedzierski et al., Metal-gate Fin-FET and fully-depleted SOI devices using total gate silicidation, 0-7803-7463-X/02/$17.00(C) 2002 IEEE：非特許文献２）にはＦｉｎ型ＦＥＴ及びその特性等について記載されている。
図１，図２は、従来のダブルゲートトランジスタの製造方法の一例を示す断面図である。
まず、図１（ａ）に示すように、単結晶シリコン半導体基板１１の表面の素子分離領域に素子分離膜１２を形成した後、素子領域の表面にゲート絶縁膜１３を形成する。その後、ＣＶＤ（Chemical Vapor Deposition ：化学気相成長）法を使用して不純物がドープされたポリシリコン膜を形成した後、そのポリシリコン膜をフォトリソグラフィ法によりパターニングしてゲート電極１４を形成する。また、ゲート電極１４を覆う絶縁膜を形成した後、その絶縁膜を異方性エッチングすることにより、ゲート電極１４の側面を覆う側壁絶縁膜（サイドウォール）１５を形成する。
次に、図１（ｂ）に示すように、半導体基板１１の上側に絶縁膜１６を厚く形成してゲート電極１４を埋め込んだ後、ＣＭＰ（Chemical Mechanical Polishing ：化学的機械研磨）法により絶縁膜１６の表面を平坦化する。そして、絶縁膜１６の上に単結晶シリコン半導体基板１０を貼り付ける。
次に、図１（ｃ）に示すように、半導体基板１１を裏面側から素子分離膜１２が露出するまでＣＭＰ研磨する。なお、図１（ｃ）では、図１（ｂ）とは逆に半導体基板１０を下側にして示している。また、以下の説明において、シリコン半導体基板１１のうち残存した単結晶シリコン層の部分を薄膜半導体層１７と呼ぶ。このようにして、下側のゲート電極１４が形成される。
次に、図２（ａ）に示すように、薄膜半導体層１７の表面を熱酸化して、上側のゲート絶縁膜１８を形成する。そして、基板１０の上側全面にポリシリコン膜を形成し、そのポリシリコン膜をフォトリソグラフィ法によりパターニングして、上側のゲート電極１９を形成する。その後、ゲート電極１９をマスクとして薄膜半導体層１７に不純物をイオン注入して、低濃度不純物領域２０を形成する。
なお、下側のゲート電極１４の真上に上側のゲート電極１９が位置することが好ましい。しかし、トランジスタを微細化した場合には、位置合わせ精度の限界から、図２（ａ）に示すように、下側のゲート電極１４と上側のゲート電極１９との位置がずれてしまうことが多い。
次に、上側のゲート電極１９を覆う絶縁膜を形成した後、その絶縁膜を異方性エッチングして、図２（ｂ）に示すように、ゲート電極１９の側面を覆う側壁絶縁膜２１を形成する。そして、ゲート電極１９及び側壁絶縁膜２１をマスクとして薄膜半導体層１７に不純物を高濃度にイオン注入する。その後、熱処理を施して薄膜半導体層１７中に注入された不純物を活性化し、ソース／ドレイン２３を形成する。
次いで、図２（ｃ）に示すように、基板１０の上側に厚い絶縁膜２４を形成した後、絶縁膜２４の上面からソース／ドレイン２３に到達するコンタクトホールを形成する。そして、コンタクトホール内に導電体を埋め込んでプラグ（引出電極）を形成するとともに、絶縁膜２４上に導電体膜を形成し、この導電体膜をパターニングしてパッド２５を形成する。このようにして、ダブルゲートトランジスタが完成する。
特開２０００−３４０７９３号公報 特開平７−３２１２３４号公報 特開平８−１６２６４０号公報 特開平７−１３５３２５号公報 B.Doyle et al., Tri-Gate Fully-Depleted CMOS Transistors: Fabrication, Design and Layout, 2003 Symposium on VLSI Technology Digest of Technical Papers Jakub Kedzierski et al., Metal-gate FinFET and fully-depleted SOI devices using total gate silicidation, 0-7803-7463-X/02/$17.00(C) 2002 IEEE
しかしながら、上述した従来のダブルゲートトランジスタの製造方法では、以下に示す問題点がある。すなわち、微細なトランジスタを製造する場合、前述したように位置合わせ精度の限界から、下側のゲート電極１４の真上に上側のゲート電極１９を形成することが難しい。例えば、９０ｎｍのノードの世代ではゲート長は４０ｎｍ程度になるが、この世代の位置合わせ精度は３０ｎｍ程度であり、極端な場合はゲート電極が幅方向にほぼ１本分ずれてしまう。このように上下のゲート電極の位置が大きくずれてしまうとダブルゲートトランジスタとしての効果がなくなり、寄生容量が大きくなって高速動作が阻害される等の不具合が発生する。このような不具合を回避するためには、位置合わせ精度を５ｎｍ以下にする必要がある。しかし、量産に対応できる現実的な露光装置で５ｎｍ以下の位置合わせ精度を実現することは不可能である。
また、従来のダブルゲートトランジスタの製造方法ではゲート電極１４，１９をポリシリコンにより形成しているため、ゲート電極の抵抗値が高く、高速動作や低消費電力化が阻害されるという問題点もある。ゲート電極をＡｌ（アルミニウム）等の金属により形成することも考えられるが、上述した製造方法では、薄膜半導体層１７に不純物を導入した後に例えば９００〜１１００℃の温度で熱処理を施して不純物を活性化する工程が必要であり、Ａｌ等の金属では熱処理時の温度に耐えることができない。従って、前述したように、従来はゲート電極１４，１９を不純物を高濃度にドープしたポリシリコンにより形成している。しかし、ポリシリコンは、不純物を高濃度にドープしても金属に比べて抵抗値が２〜３桁高い。
更に、上述したダブルゲートトランジスタの製造方法では、基板１１上に下側ゲート電極を形成した後に基板１１を裏面側から素子分離膜１２が露出するまで研磨する工程や、他の単結晶シリコン基板１０を貼り付ける工程などが必要であり、製造工程が煩雑である。このため、製品コストが上昇するという欠点もある。
更にまた、ダブルゲートトランジスタでは、上下のゲート電極に個別に電圧を印加してしきい値電圧を制御することができる。この場合、上下のゲート電極にそれぞれ個別に接続する２つのプラグを形成することが必要になる。しかし、上下のゲート電極までの深さが異なるため、これらのプラグを同時に形成することは困難である。従って、上側のゲート電極に接続するプラグと下側のゲート電極とに接続するプラグとを別の工程で製造することとなり、製造工程が更に多くなってしまう。
Ｆｉｎ型ＦＥＴでは、より高性能化が期待できる完全空乏状態のチャネル層を実現するためにはフィンの厚さ（幅）を薄くする必要があるが、フィンの厚さはリソグラフィ技術によって制限されてしまうという問題点がある。また、フィンの厚さを薄くすると、安定化の観点からフィンの高さを低くすることが必要になる。従って、チャネル幅が小さくなり、駆動電流が低減する。このような問題を回避するためにフィンの数を多くすることも考えられるが、そうするとトランジスタの集積度が低下するという新たな問題が発生してしまう。
前述の特開平７−１３５３２５号公報に記載されたＧＡＡトランジスタでは、ゲート電極の下側部分の幅が凹部を形成するときのマスクにより決定され、ゲート電極の上側部分の幅が導電体膜をパターニングするときのマスクにより決定されるため、ゲート電極の上側部分の幅と下側部分の幅とを同じにすることが困難である。従って、従来のダブルゲートトランジスタと同様に、寄生容量が発生して高速動作が阻害されるという問題が発生する。
以上から、本発明の目的は、上側及び下側のゲート電極の位置が整合しており、短チャネル効果を抑制できるトランジスタ及びその製造方法を提供することである。
また、本発明の他の目的は、下側ゲート電極の真上に上側ゲート電極を有し、製造工程が比較的簡単なダブルゲートトランジスタ及びその製造方法を提供することである。
本発明の更に他の目的は、微細化しても短チャネル効果を抑制することができ、且つ製造工程が比較的簡単なトランジスタ及びその製造方法を提供することである。
本発明の更に他の目的は、チャネルの周囲のゲート電極の幅が均一であり、微細化しても短チャネル効果を抑制することができるトランジスタ及びその製造方法を提供することである。
本願第１発明に係るダブルゲートトランジスタは、基板と、前記基板の上方に形成された半導体層と、前記半導体層に不純物を導入して形成された一対のソース／ドレインと、前記半導体層の下側に形成された下側ゲート絶縁膜及び前記半導体層の上側に形成された上側ゲート絶縁膜と、前記上側ゲート絶縁膜の上に形成された上側ゲート電極と、前記半導体層の下側の前記上側ゲート電極に対向する位置に前記下側ゲート絶縁膜を介して形成された下側ゲート電極と、前記基板の上側に形成されて前記上側ゲート電極を覆う層間絶縁膜と、前記層間絶縁膜に埋め込まれて形成され、前記上側ゲート電極及び前記下側ゲート電極にそれぞれ個別に接続した引出電極とを有し、前記下側ゲート電極に接続した引出電極が、前記上側ゲート電極の両脇を通って前記上側ゲート電極に接続した引出電極と同じ高さまで引き出されていることを特徴として、上記課題を解決する。
本発明においては、下側ゲート電極に接続した引出電極が、上側ゲート電極の両脇を通って上側ゲート電極に接続した引出電極と同じ高さまで引き出されている。従って、上側ゲート電極と下側ゲート電極とが上から見たときに同じ位置に形成されていても、上側ゲート電極と下側ゲート電極とにそれぞれ個別に接続するプラグを同時に形成することができる。また、本発明のダブルゲートトランジスタは、上側ゲート電極と下側ゲート電極とが電気的に分離しているので、上側ゲート電極と下側ゲート電極とにそれぞれ個別の電圧を印加することができる。これにより、トランジスタのしきい値電圧の制御が可能になるという効果を奏する。
本願第２発明に係るダブルゲートトランジスタは、支持基板上に埋め込み絶縁層及び半導体層を下からこの順で積層してなるＳＯＩ（Silicon on Insulator）基板の前記半導体層をパターニングして形成された半導体動作層と、前記半導体動作層の両側部に不純物を導入して形成された一対のソース／ドレインと、前記半導体動作層の下側に形成された下側ゲート絶縁膜及び前記半導体動作層の上側に形成された上側ゲート絶縁膜と、前記上側ゲート絶縁膜上に形成された上側ゲート電極と、前記半導体動作層の下側の前記上側ゲート電極に対向する位置に前記下側ゲート絶縁膜を介して形成された下側ゲート電極とを有するダブルゲートトランジスタにおいて、前記下側ゲート電極が、前記埋め込み絶縁層をエッチングして形成された空間内に配置されていることを特徴として、上記課題を解決する。
本発明においては、下側ゲート電極が、上側ゲート電極に対向する位置に、ＳＯＩ基板の埋め込み絶縁層をエッチングして形成された空間内に配置されている。すなわち、ＳＯＩ基板の半導体層をパターニングして半導体動作層とし、この半導体動作層の下側の埋め込み絶縁層をエッチングして空間を形成する。その後、この空間内に導電体を埋め込み、この導電体をエッチングして下側ゲート電極を形成する。これにより、背景技術の欄で説明した従来の製造方法に比べて、ダブルゲートトランジスタを容易に製造することができる。
この場合、埋め込み絶縁層が、エッチングレートの異なる複数の層からなるＳＯＩ基板を使用することにより、下側ゲート電極の高さを容易に制御することが可能になり、特性が均一のトランジスタを製造することができる。
本願第３発明に係るダブルゲートトランジスタの製造方法は、支持基板上に埋め込み絶縁層及び半導体層を下からこの順で積層してなるＳＯＩ（Silicon on Insulator）基板の素子分離領域に素子分離膜を形成し、素子領域上に上側ゲート絶縁膜を形成する工程と、前記支持基板の上側全面に第１の半導体膜を形成する工程と、前記第１の半導体膜の上に第１の絶縁膜を形成する工程と、前記第１の半導体膜及び前記第１の絶縁膜を所望の上側ゲート電極パターンに加工する工程と、前記第１の半導体膜及び前記第１の絶縁膜の両側の前記半導体層に不純物を導入する工程と、前記第１の半導体膜及び前記第１の絶縁膜の側部に第１の側壁絶縁膜を形成する工程と、前記第１の絶縁膜及び前記第１の側壁絶縁膜をマスクとして前記半導体層をエッチングする工程と、前記エッチングにより露出した前記半導体層の側面を覆う第２の側壁絶縁膜を形成する工程と、前記第１の半導体膜の両側の前記埋め込み絶縁層をエッチングして一対の凹部を形成するとともに、前記半導体層の下方に前記一対の凹部間を連通する連通穴を形成する工程と、前記半導体層の下面側に下側ゲート絶縁膜を形成する工程と、前記支持基板の上側全面に第２の半導体膜を形成するとともに、前記連通穴内に前記第２の半導体膜を構成する半導体を充填する工程と、前記第２の半導体膜上に下側ゲート電極引出電極形成領域を覆うレジストマスクを形成する工程と、前記第２の半導体膜をエッチングするエッチング工程と、前記レジストマスクを除去する工程と、前記支持基板の上側全面に第２の絶縁膜を形成する工程と、前記第１の半導体膜の両側に、前記半導体層の幅方向の両端が露出する開口部を形成する工程と、前記開口部の内側に第３の半導体膜を形成する工程とを有することを特徴として、上記課題を解決する。
本発明においては、半導体層の上に上側ゲート絶縁膜を介して上側ゲート電極を形成した後、埋め込み絶縁層をエッチングして半導体層の下に連通穴を形成し、この連通穴に半導体（第２の半導体膜）を埋め込み、この半導体をエッチングして下側ゲート電極を形成する。このとき、上側ゲート電極の上に形成された第１の絶縁膜がマスクとなり、上側ゲート電極に対し自己整合的に下側ゲート電極が形成されるので、下側ゲート電極が上側ゲート電極に対向する位置に形成される。これにより、寄生容量が抑制されて、高速動作が可能なトランジスタが得られる。
また、本発明によれば、下側ゲート電極の引出電極が、上側ゲート電極の両脇を通って上側ゲート電極に接続した引出電極と同じ高さまで引き出されるので、上側ゲート電極と下側ゲート電極とにそれぞれ個別に接続するプラグを同時に形成することができる。また、本発明により製造されるダブルゲートトランジスタは、上側ゲート電極と下側ゲート電極とが電気的に分離しているので、上側ゲート電極と下側ゲート電極とにそれぞれ個別の電圧を印加することができる。これにより、トランジスタのしきい値電圧の制御が可能になる。
この場合に、埋め込み絶縁層が、エッチングレートの異なる複数の層により構成される基板を使用することにより、下側ゲート電極の高さを容易に制御できるようになり、特性が均一なトランジスタを製造することが可能になる。また、下側ゲート電極と支持基板との電気的な接続を確実に防止できるようになり、製造歩留まりの向上が期待できる。
更に、第１〜第３の半導体膜を金属と置換する処理を施すことにより、金属からなる上側ゲート電極、下側ゲート電極及び引出電極を有するダブルゲートトランジスタを製造することができる。
本願第４発明に係るダブルゲートトランジスタは、支持基板上に埋め込み絶縁層及び半導体層を下からこの順に積層してなるＳＯＩ（Silicon on Insulator）基板と、前記半導体層に設けられた開口部を介して前記埋め込み絶縁層をエッチングすることにより形成された空洞と、前記半導体層の表面側から裏面側に連続して形成されたゲート絶縁膜と、前記半導体層の表面側から裏面側に連続して形成されて前記ゲート絶縁膜を覆う導電体膜からなり、前記半導体層及び前記ゲート絶縁膜とともにパターニングして形成された上側ゲート電極及び下側ゲート電極と、前記半導体層に不純物を導入して形成された一対のソース／ドレインとを有することを特徴として、上記課題を解決する。
本発明のダブルゲートトランジスタは、支持基板の上に埋め込み絶縁層及び半導体層を下からこの順に積層してなるＳＯＩ基板を使用して形成されている。そして、埋め込み絶縁層をエッチングすることにより形成された空洞内を利用して、半導体層の表面側から裏面側に連続するゲート絶縁膜と、上側ゲート電極及び下側ゲート電極とが形成されている。このような構成とすることにより、上側ゲート電極、上側ゲート絶縁膜、半導体層、下側ゲート絶縁膜及び下側ゲート電極を同一のマスクでエッチングすることが可能となるので、上側ゲート電極の真下に、上側ゲート電極と同じ幅の下側ゲート電極を形成できる。これにより、寄生容量を低減できて、トランジスタの高速動作が可能になる。
本願第５発明に係るダブルゲートトランジスタの製造方法は、支持基板上に埋め込み絶縁層及び半導体層を下からこの順に積層してなるＳＯＩ（Silicon on Insulator）基板の前記半導体層に形成した開口部から前記埋め込み絶縁層をエッチングして、前記半導体層と前記支持基板との間に空洞を形成する工程と、前記半導体層の表面側から裏面側に連続するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を覆い、前記半導体層の表面側から裏面側に連続する導電体膜を形成する工程と、絶縁物を堆積して前記空洞内を埋め込むとともに、前記導電体膜上に前記絶縁物からなる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に前記第１の絶縁膜が露出する開口部を形成する工程と、前記開口部内の前記第１の絶縁膜上に所定のパターンのレジスト膜を形成する工程と、前記第２の絶縁膜及び前記レジスト膜をマスクとして前記第１の絶縁膜をエッチングして前記半導体層の上側の前記導電体膜を露出させる工程と、前記レジスト膜及び前記第２の絶縁膜を除去する工程と、前記第１の絶縁膜をマスクとして上側の前記導電体膜、上側の前記ゲート絶縁膜、前記半導体層、下側の前記ゲート絶縁膜及び下側の前記導電体膜を順次エッチングしてメサ構造体を形成する工程と、上側及び下側の前記導電体膜の端面を第３の絶縁膜で被覆する工程と、前記半導体層に不純物を導入して一対のソース／ドレインを形成する工程とを有することを特徴として、上記課題を解決する。
本発明においては、支持基板の上に埋め込み絶縁層及び半導体層を下からこの順に積層してなるＳＯＩ基板を使用し、半導体層に形成した開口部から埋め込み絶縁層をエッチングして、半導体層の下に空洞を形成する。そして、半導体層の表面側から裏面側に連続するゲート絶縁膜を形成し、その後、半導体層の表面側から裏面側に連続する導電体膜を形成する。次いで、同一のマスクを使用して、これらの半導体層の上側の導電体膜及びゲート絶縁膜、半導体層、並びに半導体層の下側のゲート絶縁膜及び導電体膜を順次エッチングし、上側ゲート電極及び下側ゲート電極が連続したダブルゲートトランジスタを形成する。これにより、上側ゲート電極の真下に、上側ゲート電極と同じ幅の下側ゲート電極を形成できて、寄生容量が小さく、高速動作が可能なダブルゲートトランジスタが製造される。
本願第６発明に係るゲートオールアラウンドトランジスタは、基板と、前記基板の上に形成された絶縁層と、前記絶縁層上に形成され、チャネル及び一対のソース／ドレインが設けられていて前記チャネルが前記絶縁層から離隔している半導体層と、前記半導体層の表面を覆うゲート絶縁膜と、前記ゲート絶縁膜を介してチャネルの周囲を均一の幅で囲むゲート電極とを有することを特徴として、上記課題を解決する。
本発明においては、絶縁層上に半導体層が形成されており、この半導体層に設けられたチャネルは、絶縁層から離隔している。そして、チャネルの周囲には、ゲート絶縁膜を介してチャネルの周囲を均一の幅で囲むゲート電極が形成されている。これにより、寄生容量が小さく、高速動作が可能なゲートオールアラウンドトランジスタが得られる。
本願第７発明に係るゲートオールアラウンドトランジスタの製造方法は、支持基板上に埋め込み絶縁層及び半導体層を下からこの順で積層してなるＳＯＩ（Silicon on Insulator）基板の前記半導体層の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にレジスト膜を形成し、前記第１の絶縁膜及び前記半導体層を、前記半導体層の厚さ方向の途中までエッチングしてメサ構造体を形成する工程と、前記第１の絶縁膜をマスクに用いて前記半導体層をエッチングし、前記半導体層の一部と前記埋め込み絶縁層との間に空隙を形成するエッチング工程と、前記第１の絶縁膜を除去する工程と、前記半導体層の表面を覆う第２の絶縁膜を形成する工程と、前記支持基板の上側全面に導電体膜を形成する工程と、前記導電体膜をパターニングして、前記第２の絶縁膜を介して前記半導体層の一部の周囲を均一の幅で囲むゲート電極を形成する工程と、前記半導体層に不純物を導入して一対のソース／ドレインを形成する不純物導入工程とを有することを特徴として、上記課題を解決する。
本発明においては、ＳＯＩ基板を使用し、ＳＯＩ基板の半導体層上に第１の絶縁膜及び所定の形状のレジスト膜を形成した後、レジスト膜をマスクとして半導体層の厚さ方向の途中までエッチングを行い、メサ構造体を形成する。そして、第１の絶縁膜をマスクとして半導体層を例えば基板面に対し斜めの方向から反応性イオンエッチングして、半導体層の一部とＳＯＩ基板の埋め込み絶縁層との間に空隙を形成する。
次に、第１の絶縁膜を除去した後、半導体層の表面を覆う第２の絶縁膜（ゲート絶縁膜）を形成する。その後、全面に導電体膜を形成し、この導電体膜を例えば反応性イオンエッチングによりパターニングして、半導体層の一部（チャネル）の周囲を均一の幅で囲むゲート電極を形成する。
このように、本発明においては、導電体膜をパターニングする１回の工程でチャネルの周囲に幅が均一なゲート電極を形成するので、寄生容量が小さく、高速動作が可能なゲートオールアラウンドトランジスタを製造することができる。
以下、本発明の実施形態について、添付の図面を参照して説明する。
（第１の実施形態）
図３〜図１１は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を工程順に示す上面図、図１２〜図４８は同じくその製造方法を工程順に示す断面図である。なお、図１２〜図４８において、（ａ）は図３〜図１１のＡ−Ａ’線で示す位置における断面図、（ｂ）は図３〜図１１のＢ−Ｂ’線で示す位置における断面図、（ｃ）は図３〜図１１のＣ−Ｃ’線で示す位置における断面図である。
まず、図３（ａ）の上面図及び図１２（ａ）〜（ｃ）の断面図に示すように、単結晶シリコン等からなる支持基板１００の上にＳｉＯ2からなる埋め込み絶縁層（ＢＯＸ層）１０１と単結晶シリコン層（ＳＯＩ層）１０２とが下からこの順で積層されてなるＳＯＩ基板を用意する。埋め込み絶縁層１０１の厚さは例えば４００ｎｍ、単結晶シリコン層１０２の厚さは例えば２０ｎｍである。
そして、図１３（ａ）〜（ｃ）の断面図に示すように、単結晶シリコン層１０２の表面全体を熱酸化してＳｉＯ2膜１０３を形成し、その上にＣＶＤ法によりＳｉＮ膜１０４を例えば３０ｎｍの厚さに形成する。このＳｉＮ膜１０４は、後述する素子分離膜形成時の熱による単結晶シリコン層１０２の素子領域の酸化を保護するために形成するものである。
次に、図３（ｂ）の上面図及び図１４（ａ）〜（ｃ）の断面図に示すように、ＳｉＮ膜１０４上にフォトレジスト膜１０５を形成し、このフォトレジスト膜１０５を選択露光及び現像処理して所定の形状（矩形）にパターニングする。その後、レジスト膜１０５をマスクとしてＳｉＮ膜１０４をエッチングし、ＳｉＯ2膜１０３を露出させる。次いで、図４（ａ）の上面図及び図１５（ａ）〜（ｃ）の断面図に示すように、ＳｉＮ膜１０４上のフォトレジスト膜１０５を除去する。
次に、図４（ｂ）の上面図及び図１６（ａ）〜（ｃ）の断面図に示すように、ＬＯＣＯＳ（Local Oxidation of Silicon：選択酸化）法によりＳｉＮ膜１０４に覆われていない部分の単結晶シリコン層１０２を酸化して素子分離膜１０６を形成する。但し、素子分離膜１０６の形成方法はこれに限定されるものではなく、例えばＳＴＩ（Shallow Trench Isolation：浅いトレンチによる素子間分離）法により素子分離膜を形成してもよい。
次に、図５（ａ）の上面図及び図１７（ａ）〜（ｃ）の断面図に示すように、ＳｉＮ膜１０４をエッチングにより除去した後、希釈フッ酸（Ｄ−ＨＦ）により素子領域上の絶縁膜（ＳｉＯ2膜）１０３をエッチング除去して、単結晶シリコン層１０２を露出させる。このとき、素子分離膜１０６もエッチングされるので、単結晶シリコン層１０２上の絶縁膜１０３が完全に除去された時点でエッチングを終了する。
次に、図１８（ａ）〜（ｃ）の断面図に示すように、単結晶シリコン層１０２の表面を熱酸化して上側ゲート絶縁膜１０７を形成する。但し、熱酸化によるゲート絶縁膜に替えて、ＯＮ（オキシナイトライド）膜又は高誘電率材料（いわゆるHigh-K材料）からなる膜をゲート絶縁膜としてもよい。
次に、図５（ｂ）の上面図及び図１９（ａ）〜（ｃ）の断面図に示すように、ＣＶＤ法により、基板１００の上側全面にポリシリコン膜１０８及びＳｉＮ膜１０９を順次形成する。ポリシリコン膜１０８の厚さは例えば７０ｎｍ、ＳｉＮ膜１０９の厚さは例えば７０ｎｍである。
次に、図６（ａ）の上面図及び図２０（ａ）〜（ｃ）の断面図に示すように、ＳｉＮ膜１０９の上にフォトレジストを塗布してレジスト膜１１０を形成し、そのレジスト膜１１０を選択露光及び現像処理して所定のパターン（上側ゲート電極パターン）に成形する。そして、図２１（ａ）〜（ｃ）の断面図に示すように、レジスト膜１１０をマスクとしてポリシリコン膜１０８が露出するまでＳｉＮ膜１０９をエッチングする。その後、図２２（ａ）〜（ｃ）の断面図に示すように、レジスト膜１１０を除去する。
次に、図６（ｂ）の上面図及び図２３（ａ）〜（ｃ）の断面図に示すように、ＳｉＮ膜１０９をマスクとしてポリシリコン膜１０８をエッチングし、素子分離膜１０６及びゲート絶縁膜１０７を露出させる。そして、図２４（ａ）〜（ｃ）の断面図に示すように、ＳｉＮ膜１０９をマスクとして単結晶シリコン層１０２にエクステンション層形成用不純物をイオン注入する。
次に、図２５（ａ）〜（ｃ）の断面図に示すように、ＣＶＤ法により基板１００の上側全面にＳｉＯ2膜１１１を例えば４０ｎｍの厚さに形成する。そして、このＳｉＯ2膜１１１を反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）して、図７（ａ）の上面図及び図２６（ａ）〜（ｃ）の断面図に示すように、ポリシリコン膜１０８の側面を覆う第１の側壁絶縁膜１１２を形成する。
次に、図２７（ａ）〜（ｃ）の断面図に示すように、ＳｉＮ膜１０９及び第１の側壁絶縁膜１１２をマスクとして単結晶シリコン層１０２に不純物をイオン注入する。その後、ＲＴＡ（Rapid Thermal Annealing:急速加熱アニール）して不純物を活性化する。これにより、ポリシリコン膜１０８の両側の側壁絶縁膜１１２の下方に、不純物がドープされた単結晶シリコン層１０２からなる一対のソース／ドレインが形成される。
次に、図７（ｂ）の上面図及び図２８（ａ）〜（ｃ）の断面図に示すように、ポリシリコン膜１０８及び側壁絶縁膜１１２の下方の部分以外のゲート絶縁膜１０７及び単結晶シリコン層１０２を反応性イオンエッチングにより除去して、埋め込み絶縁層１０１を露出させる。そして、図２９（ａ）〜（ｃ）の断面図に示すように、ＣＶＤ法により全面にＳｉＮ膜１１４を例えば２０ｎｍの厚さに形成する。
次に、図３０（ａ）〜（ｃ）の断面図に示すように、ＳｉＮ膜１１４を反応性イオンエッチングして、第１の側壁絶縁膜１１２の側面及び単結晶シリコン層（半導体動作層）１０２の側面を覆う第２の側壁絶縁膜１１５を形成する。
次に、図８（ａ）の上面図及び図３１（ａ）〜（ｃ）の断面図に示すように、基板１００の上側全面にフォトレジストを塗布してフォトレジスト膜１１６を形成し、選択露光及び現像処理を施して、ソース／ドレイン引出電極を形成する部分に矩形の開口部１１６ａを形成する。そして、図３２（ａ）〜（ｃ）の断面図に示すように、レジスト膜１１６をマスクとして埋め込み絶縁層１０１をウェットエッチングして、単結晶シリコン層１０２の幅方向の両側にそれぞれ凹部１１７ｂを形成する。このウェットエッチングは、単結晶シリコン層１０２の下方に、単結晶シリコン層１０２の両側の凹部１１７ｂ間を連通する連通穴１１７ａが形成されるまで行う。
その後、図８（ｂ）の上面図及び図３３（ａ）〜（ｃ）の断面図に示すように、レジスト膜１１６を除去する。
次に、図３４（ａ）〜（ｃ）の断面図に示すように、単結晶シリコン層１０２の下側の面を熱酸化して、下側ゲート絶縁膜１１８を形成する。熱酸化によるゲート絶縁膜に替えて、ＳｉＯＮ又は高誘電率材料（High-K）によりゲート絶縁膜を形成してもよい。
次に、図３５（ａ）〜（ｃ）の断面図に示すように、ＣＶＤ法により基板１００の上側全面にポリシリコン膜１１９を形成する。このとき、単結晶シリコン層１０２の下方の連通穴１１７ａ内にポリシリコンを充填する。
次に、図９（ａ）の上面図及び図３６（ａ）〜（ｃ）の断面図に示すように、下側ゲート電極引出電極を形成するためのレジストマスク１２０をポリシリコン膜１０８及びＳｉＮ膜１０９の一方の端部側に形成する。すなわち、基板上１００の上側全面にフォトレジストを塗布してレジスト膜を形成した後、選択露光及び現像処理を施して、下側ゲート電極引出電極形成領域を覆うレジストマスク１２０を形成する。このレジストマスク１２０は、上から見たときに連通穴１１７ａの端部及びその両側の凹部１１７ｂと重なるように形成する。
そして、図３７（ａ）〜（ｃ）の断面図に示すように、ポリシリコン膜１１９をエッチングする。このとき、レジストマスク１２０で覆われた部分と、単結晶シリコン層１０２の下方の部分にはポリシリコン膜１１９が残る。また、レジストマスク１２０を、連通穴１１７ａ及びその両側の凹部１１７ｂと重なるように形成しているので、エッチング後も、単結晶シリコン層１０２の下方のポリシリコン膜１１９とレジストマスク１２０の下のポリシリコン膜１１９とは連結している。最終的には、図３８（ａ）〜（ｃ）の断面図に示すように、上側ゲート電極となるポリシリコン膜１０８とその下方の下側ゲート電極となるポリシリコン膜１１９との幅がほぼ同じになるまでオーバーエッチングを行う。
次に、図９（ｂ）の上面図及び図３９（ａ）〜（ｃ）の断面図に示すように、レジストマスク１２０を除去して下側ゲート電極引出電極形成領域のポリシリコン膜１１９を露出させる。その後、図４０（ａ）〜（ｃ）の断面図に示すように、ＣＶＤ法により全面にＳｉＯ2を堆積して、ＳｉＮ膜１０９及びポリシリコン膜１１９等を覆うＳｉＯ2膜１２１を形成する。そして、ＳｉＯ2膜１２１の表面をＣＭＰ研磨して平坦化する。
次に、図１０（ａ）の上面図及び図４１（ａ）〜（ｃ）の断面図に示すように、フォトリソグラフィ法によりＳｉＯ2膜１２１を選択的にエッチングして、ポリシリコン膜１０８の幅方向の両側に埋め込み絶縁層１０１が露出する溝１２１ｂを形成する。
次に、図４２（ａ）〜（ｃ）の断面図に示すように、溝１２１ｂ内に露出した第２の側壁絶縁膜１１５をエッチングにより除去して、単結晶シリコン層１０２の側面（ソース／ドレイン）を露出させる。そして、ＰＶＤ（Physical Vapor Deposition ：物理的蒸着法）法により、基板１００の上側全面に、バリアメタルとして、Ｔｉ膜１２２を例えば１０ｎｍの厚さに形成し、更にＰＶＤ法によりＴｉＮ膜１２３を例えば２０ｎｍの厚さに形成する。その後、ＣＶＤ法により、溝１２１ｂを埋め込むまでポリシリコン膜１２４を形成する。
次に、図１０（ｂ）の上面図及び図４３（ａ）〜（ｃ）の断面図に示すように、ＳｉＮ膜１０９が露出するまでポリシリコン膜１２１をＣＭＰ研磨する。このようにして、ポリシリコン膜１０８の両側の溝１２１ｂ内にそれぞれポリシリコン膜１２４を埋め込む。
次に、図１１（ａ）の上面図及び図４４（ａ）〜（ｃ）の断面図に示すように、ＣＶＤ法により全面にＳｉＯ2を堆積してＳｉＯ2からなる層間絶縁膜１２５を形成する。そして、フォトリソグラフィ法により、ポリシリコン膜１０８に通じるコンタクトホール１２５ａ、素子分離膜１０６上のポリシリコン膜１１９に通じるコンタクトホール１２５ｂ、及びポリシリコン膜１０８の幅方向の両側のポリシリコン膜１２４に通じるコンタクトホール１２５ｃ，１２５ｄをそれぞれ形成する。その後、ＣＶＤ法により全面にポリシリコンを堆積してコンタクトホール１２５ａ〜１２５ｄ内にポリシリコンを埋め込む。
次に、図４５（ａ）〜（ｃ）の断面図に示すように、ＰＶＤ法により、全面にＡｌ（アルミニウム）膜１２７を例えば４００ｎｍの厚さに形成し、更にその上にＰＶＤ法によりＴｉ膜１２８を例えば２００ｎｍの厚さに形成する。そして、例えば４００℃の温度で３０分間熱処理を施す。この熱処理により、図４６（ａ）〜（ｃ）の断面図に示すように、コンタクトホール１２５ａ〜１２５ｄ内に埋め込まれたポリシリコン及びポリシリコン膜１０９，１１９を構成するポリシリコンとＡｌ膜１２７中のＡｌとが置換して、Ａｌからなる上側ゲート電極１３０ａと、上側ゲート電極１３０ａに接続する上側ゲート電極引出電極１３０ｂと、下側ゲート電極１３０ｃと、下側ゲート電極１０３ｃに接続する下側ゲート電極引出電極１３０ｄと、ソース／ドレイン引出電極１３０ｅ，１３０ｆとが形成される。なお、Ｔｉ膜１２８は必須ではないが、Ｔｉ膜１２８を設けることによりＡｌ膜１２７中に拡散したＳｉがＴｉ膜１２８中のＴｉと反応し、Ａｌ膜１２７中のＳｉ含有量を少なくすることができる。
次に、図４７（ａ）〜（ｃ）の断面図に示すように、ＣＭＰ法により、ＳｉＯ2膜１２１が露出するまでＡｌ膜１２７を研磨して、上側ゲート電極引出電極１３０ｂ，下側ゲート電極引出電極１３０ｄ、ソース／ドレイン引出電極１３０ｅ，１３０ｆを相互に電気的に分離する。
次いで、図１１（ｂ）の上面図及び図４８（ａ）〜（ｃ）の断面図に示すように、全面にＡｌを堆積してＡｌ膜を形成し、そのＡｌ膜をパターニングして、上側ゲート電極引出電極１３０ｂに接続したパッド１３１ａ、下側ゲート電極引出電極１３０ｄに接続したパッド１３１ｂ、ソース／ドレイン電極１３０ｅ，１３０ｆにそれぞれ接続したパッド１３１ｃ，１３１ｄを形成する。なお、Ｓｉとの置換に用いたＡｌ膜１２７を用いてこれらのパッド１３１ａ〜１３１ｄを形成してもよいが、その場合はＡｌ膜１２７中にＳｉが含まれるため、パッド１３１ａ〜１３１ｄの抵抗値が増加する。
図４９は下側ゲート電極１３０ｃからパッド１３０ｄまでの電気的引出を示す模式図である。この図４９に示すように、本実施形態では、下側ゲート電極１３０ｃは凹部１１７ｂ内及び素子分離膜１０６上に形成された引出電極１０３ｄを介して層間絶縁膜１２５上のパッド１３１ｂに電気的に接続される。すなわち、下側ゲート電極１３０ｃに接続した引出電極１３０ｄは、上側ゲート電極１３０ａの両脇を通って上側ゲート電極１３０ａに接続した引出電極１３０ｂと同じ高さまで引き出されている。
以上説明したように本実施形態により製造されたダブルゲートトランジスタは、ポリシリコン膜１０８上のＳｉＮ膜１０９をマスクとしてポリシリコン膜１１９をエッチングした後、ポリシリコン膜１０８及びポリシリコン膜１１９中のＳｉをＡｌに置換して上側ゲート電極１３０ａ及び下側ゲート電極１３０ｃを形成するので、上側ゲート電極１３０ａと下側ゲート電極１３０ｃとの位置が必然的に整合する。これにより、微細化に伴う短チャネル効果を抑制でき、動作速度が速く、電力消費量が少ないダブルゲートトランジスタが実現される。
また、下側ゲート電極１３０ｃの下に厚い絶縁層（埋め込み絶縁層１０１）を残すことができるので、下側ゲート電極１３０ｃと基板１００との間の寄生容量が減少する。
更に、上下のゲート電極１３０ａ，１３０ｃがいずれも金属（Ａｌ）により形成されているので抵抗値が小さく、より一層の高速動作や低消費電力化が実現される。更にまた、一般的なＳＯＩ基板を使用するので、予め下側ゲート電極が形成されたＳＯＩ基板を使用する従来方法に比べて、製造コストが削減されるという効果もある。
更にまた、ＳｉとＡｌとの置換により上下のゲート電極１３０ａ，１３０ｃ及び引出電極１３０ｂ，１３０ｄ，１３０ｅ，１３０ｆを形成するので、比較的簡単な工程で微細化した金属ゲート電極を有するダブルゲートトランジスタを製造できる。
なお、本実施形態のダブルゲートトランジスタは、上下のゲート電極１３０ａ，１３０ｃに同じ電圧（信号）を印加してもよいし、異なる電圧を個別に印加してもよい。
また、本実施形態ではポリシリコンとＡｌとを置換して金属からなる上側ゲート電極１３０ａ、下側ゲート電極１３０ｃ及び引出電極１３０ｂ，１３０ｃ，１３ｅ，１３０ｆ等を形成したが、被置換物質としてポリシリコン以外の材料を使用してもよく、また置換物質としてＡｌ以外の導電材料を使用してもよい。
更にまた、上側ゲート電極、下側ゲート電極及び引出電極等を、不純物をドープしたポリシリコンにより形成してもよい。この場合は、ゲート電極の抵抗値が高くなるが、ポリシリコンとＡｌとを置換する工程を省略することができる。
（第２の実施形態）
図５０，図５１は本発明の第２の実施形態のダブルゲートトランジスタの製造方法を示す上面図、図５２〜図５４は同じくその製造方法を工程順に示す断面図である。なお、図５２〜図５４において、（ａ）は図５０，図５１のＡ−Ａ’線の位置における断面図、（ｂ）は図５０，図５１のＢ−Ｂ’線の位置における断面図、（ｃ）は図５０，図５１のＣ−Ｃ’線の位置における断面図である。また、本実施形態が第１の実施形態と異なる点は、ゲート電極の形状を決めるポリシリコン膜１０８及びＳｉＮ膜１０９のパターンの形状並びに埋め込み絶縁層１０１に形成する凹部の形状が異なることにあり、その他の構成は基本的に第１の実施形態と同様であるので、第１の実施形態と異なる点のみについて説明する。また、図５０〜図５４において、図３〜図４８と同一物には同一の符号を付している。
本実施形態においては、図５０（ａ）の上面図に示すように、上側ゲート電極の形状を決めるポリシリコン膜１０８及びＳｉＮ膜１０９を、両端が矩形に膨らんだ形状にパターニングする。そして、図５０（ａ）の上面図及び図５２（ａ）〜（ｃ）の断面図に示すように、全面にフォトレジスト膜１５１を形成した後、選択露光及び現像処理を施して、開口部１５１ａを形成する。本実施形態では、図５２（ａ）からわかるように、単結晶シリコン層１０２の一方の端が開口部１５１ａの内側に位置する。
その後、このレジスト膜１５１をマスクとして埋め込み絶縁層１０１をエッチングし、ＳｉＮ膜１０９の幅方向の両側にそれぞれ凹部１５２ｂを形成する。このエッチングは、ポリシリコン膜１０８の下方に、ポリシリコン膜１０８の両側の凹部１５２ｂ間を連通する連通孔１５２ａが形成されるまで行う。その後、レジスト膜１５１を除去する。
次に、図５０（ｂ）の上面図及び図５３（ａ）〜（ｃ）の断面図に示すように、エッチングにより露出した単結晶シリコン層１０２の表面を熱酸化して下側ゲート絶縁膜１５３を形成した後、全面にポリシリコンを堆積してポリシリコン膜１５４を形成する。このとき同時に、連通穴１５２ａ内にポリシリコンを充填する。そして、下側ゲート電極引出電極を形成するためのレジストマスク１５５を形成する。すなわち、基板上１００の上側全面にフォトレジストを塗布してレジスト膜を形成した後、選択露光及び現像処理を施して、下側ゲート電極引出電極形成領域を覆うレジストマスク１５５を形成する。本実施形態では、図５３（ａ）からわかるように、レジストマスク１５５のエッジが、上から見たときにＳｉＮ膜１０９の端部の矩形に膨らんだ部分と重なり、かつ単結晶シリコン層１０２から離れている。
次に、図５１の上面及び図５４（ａ）〜（ｃ）の断面図に示すように、ポリシリコン膜１５４をエッチングする。このとき、レジストマスク１５５で覆われた部分と、ポリシリコン膜１０８の下方の部分にはポリシリコン膜１５４が残る。また、レジストマスク１５５を、ＳｉＮ膜１０９の端部の矩形状に膨らんだ部分と重なるように形成しているので、エッチング後も、単結晶シリコン層１０２の下方のポリシリコン膜１１９とレジストマスク１５５の下のポリシリコン膜５４とが側壁絶縁膜１１５上のポリシリコン膜１５４を介して連結している。最終的には、上側ゲート電極となるポリシリコン膜１０８とその下方の下側ゲート電極となるポリシリコン膜１５４との幅がほぼ同じになるまでオーバーエッチングを行う。
以下、レジスト膜１５５を除去した後、第１の実施形態と同様に、ＳｉＯ2膜、層間絶縁膜、バリアメタル、ポリシリコン膜、Ａｌ膜及びＴｉ膜等を形成し、熱処理を施してポリシリコン中のＳｉとＡｌ膜中のＡｌとの置換を行い、Ａｌからなる上側ゲート電極、下側ゲート電極及び引出電極等を形成する。
図５５は、第２の実施形態のダブルゲートトランジスタの下側ゲート電極からパッドまでの電気的引出を示す模式図である。この図５５に示すように、本実施形態では、下側ゲート電極１３３ｃは側壁絶縁膜上に形成された引出電極１３０ｄを介して層間絶縁膜上のパッド１３１ｂに電気的に接続される。本実施形態においても、第１の実施形態と同様の効果を得ることができる。
（第３の実施形態）
第１の実施形態では、単結晶シリコンからなる支持基板１００の上に埋め込み絶縁層１０１及び単結晶シリコン層１０２が形成されたＳＯＩ基板を使用してダブルゲートトランジスタを製造している。ダブルゲートトランジスタでは、上側ゲート電極と下側ゲート電極の幅及び高さが同一であることが好ましい。第１の実施形態では、下側ゲート電極１３０ｃの高さは連通穴１１７ａを形成するときのウェットエッチングの条件により決まる。エッチング量が少ないと連通穴１１７ａを形成することができず、エッチング量が多いと支持基板１００が露出して、下側ゲート電極１３０ａと支持基板１００とが短絡してしまうおそれがある。従って、第１の実施形態では、ウェットエッチング量の制御、すなわちエッチング液の管理や温度及び時間の管理が極めて重要である。また、第１の実施形態では、同一基板上に幅が相互に異なる複数のゲート電極を形成する場合に、下側ゲート電極の高さにばらつきが生じやすいという難点もある。
そこで、本実施形態では、相互に異なる複数の絶縁体層を積層してなる埋め込み絶縁層を有するＳＯＩ基板を使用してダブルゲートトランジスタを製造する。
図５６は本実施形態で使用するＳＯＩ基板を示す断面図である。この図５６に示すように、本実施形態で使用するＳＯＩ基板は、単結晶シリコンからなる支持基板２００の上に、ＳｉＯ2層２０１、ＳｉＮ層２０２、ＳｉＯ2層２０３及び単結晶シリコン層２０４が下からこの順に積層されて構成されている。
ＳｉＯ2層２０１、ＳｉＮ層２０２、ＳｉＯ2層２０３及び単結晶シリコン層２０４の厚さは製造するトランジスタに応じて異なるが、例えばＳｉＯ2層２０１の厚さは３００ｎｍ、ＳｉＮ層２０２の厚さは２０ｎｍ、ＳｉＯ2層２０３の厚さは７０ｎｍ、単結晶シリコン層２０４の厚さは２０ｎｍとする。
図５７は、上述のＳＯＩ基板の製造方法を示す模式図である。支持基板２００上にＣＶＤ法によりＳｉＯ2層２０１、ＳｉＮ層２０２及びＳｉＯ2層２０３を順次形成する。その後、ＳｉＯ2層２０３上に単結晶シリコン基板２０５を貼り合わせた後、単結晶シリコン基板２０５を所望の厚さまで研磨して単結晶シリコン層２０４とする。
図５８，図５９は、第３の実施形態に係るダブルゲートトランジスタの製造方法を工程順に示す断面図である。本実施形態のダブルゲートトランジスタの製造方法は、使用するＳＯＩ基板の構造が異なることを除けば基本的に第１の実施形態と同様である。
まず、図５８（ａ）に示すように、支持基板２００の上に、ＳｉＯ2層２０１、ＳｉＮ層２０２、ＳｉＯ2層２０３及び単結晶シリコン層２０４が下からこの順で積層されたＳＯＩ基板を用意する。そして、単結晶シリコン層２０４上に、第１の実施形態と同様の方法により、素子分離膜（図示せず）、上側ゲート絶縁膜（図示せず）、ポリシリコン膜２１１及びＳｉＮ膜２１２を形成する。そして、ポリシリコン膜２１１及びＳｉＮ膜２１２を所定の形状（上側ゲート電極形状）にパターニングした後、単結晶シリコン層２０４にエクステンション層形成用不純物をイオン注入する。その後、ポリシリコン膜２１１及びＳｉＮ膜２１２の側部にＳｉＯ2からなる第１の側壁絶縁膜２１３を形成し、単結晶シリコン層２０４に不純物をイオン注入する。次いで、熱処理を施し、単結晶シリコン層２０４に注入した不純物を活性化して、第１の側壁絶縁膜２１３の下方にソース／ドレインを形成する。
次に、ＳｉＮ膜２１２及び第１の側壁絶縁膜２１３をマスクとして単結晶シリコン層２０４をエッチングする。その後、第１の側壁絶縁膜２１３及び単結晶シリコン層２０４の側面を覆う第２の側壁絶縁膜２１４をＳｉＮにより形成する。
次に、図５８（ｂ）に示すように、フォトレジスト膜（図示せず）を形成した後、ＳｉＯ2層２０３をエッチングして、ポリシリコン膜２１１及びＳｉＮ膜２１２の幅方向の両側に凹部２１５ｂを形成するとともに、単結晶シリコン層２０４の下方にこれらの凹部２１５ｂを連通する連通穴２１５ａを形成する。この場合に、ＳｉＮ層２０２とＳｉＯ2層２０３とのエッチングレートが異なるためＳｉＮ層２０２がエッチングストッパとして作用するので、凹部２１５ｂの深さがＳｉＯ2層２０３の厚さにより決まる。
次に、図５９（ａ）に示すように、単結晶シリコン層２０４の下面を熱酸化して下側ゲート絶縁膜（図示せず）を形成した後、全面にポリシリコンを堆積させてポリシリコン膜２１６を形成する。このとき同時に、単結晶シリコン層２０４の下方の連通穴２１５ａ内にポリシリコンを充填する。
次いで、図５９（ｂ）に示すように、ポリシリコン膜２１６上に下側ゲート電極引出電極形成領域を覆うレジストマスク（図示せず）を形成した後、ポリシリコン膜２１６をエッチングする。このエッチングにより、レジストマスクに覆われた部分と、ポリシリコン膜２１１及びＳｉＮ膜２１２の下方の部分とにポリシリコン膜２１６が残る。
その後、第１の実施形態と同様に、ＳｉＯ2膜、層間絶縁膜、バリアメタル、ポリシリコン膜、Ａｌ膜及びＴｉ膜等を形成し、熱処理を施してポリシリコン中のＳｉとＡｌ膜中のＡｌとの置換を行い、Ａｌからなる上側ゲート電極、下側ゲート電極及び引出電極等を形成する。
本実施形態においては、埋め込み絶縁層がＳｉＯ2層２０１、ＳｉＮ層２０２及びＳｉＯ2層２０３の３層構造を有するＳＯＩ基板を使用しているので、第１の実施形態と同様の効果が得られるのに加えて、下側ゲート電極の高さを均一にすることができるという効果が得られる。また、ＳｉＯ2層２０３をエッチングして連通穴２１５ａ及び凹部２１５ｂを形成する際にＳｉＮ層２０２がストッパとなるので、支持基板２００が露出することを確実に防止できる。これにより、下側ゲート電極と支持基板２００との短絡が防止され、製造歩留まりの向上が期待されるという効果を奏する。
（第４の実施形態）
図６０〜図７３は、本発明の第４の実施形態に係るダブルゲートトランジスタの製造方法を工程順に示す図である。これらの図６０〜図７３において、（ａ）は各工程における上面図、（ｂ）は（ａ）にＡ−Ａ’線で示す位置における断面図、（ｃ）は（ａ）にＢ−Ｂ’線で示す位置における断面図である。
まず、図６０（ａ）〜（ｃ）に示すように、単結晶シリコンからなる支持基板３１０の上に、ＳｉＯ2からなる埋め込み絶縁層３１１及び単結晶シリコン層３１２が下からこの順で積層されてなるＳＯＩ基板を用意する。埋め込み絶縁層３１１及び単結晶シリコン層３１２の厚さは製造するトランジスタにより応じて異なるが、この例では埋め込み絶縁層３１１の厚さは３００ｎｍ、単結晶シリコン層３１２の厚さは４０ｎｍとする。また、ｎチャネルトランジスタを製造する場合は単結晶シリコン層３１２の導電型をｐ型とし、ｐチャネルトランジスタを製造する場合は単結晶シリコン層３１２の導電型をｎ型とする。単結晶シリコン層３１２の厚さは、熱酸化とフッ酸溶液による熱酸化膜除去処理とを行って調整することができる。
次に、単結晶シリコン層３１２上にフォトレジスト膜（図示せず）を形成し、選択露光及び現像処理を施して、所定の位置に開口部を形成する。そして、このレジスト膜をマスクとして単結晶シリコン層３１２及び埋め込み絶縁層３１１をエッチングして、図６１（ａ）〜（ｃ）に示すように、支持基板３１０が露出する溝３２０を形成する。この例では、図６１（ａ）の上面図に示すように、溝３２０は上から見たときに一辺が例えば３００ｎｍの正方形の形状であり、正三角形の各頂点に対応する位置に形成する。溝３２０を形成した後、レジスト膜を除去する。
次に、フッ酸溶液を用いて埋め込み絶縁層３１１をウェットエッチングする。このエッチング液では単結晶シリコン層３１２及び単結晶シリコンからなる支持基板３１０は殆どエッチングされず、ＳｉＯ2からなる埋め込み絶縁層３１１が等方性エッチングされる。図６２（ａ）〜（ｃ）に示すように、単結晶シリコン層３１２の下に、３つの溝３２０が相互につながって大きな空洞３３０が形成されるまでエッチングを行う。
次に、図６３（ａ）〜（ｃ）に示すように、ＭＯＣＶＤ（MetalorganicＣＶＤ：有機金属化学気相成長）法により基板３１０の上側全面にＨｆＯ2を堆積して、単結晶シリコン層３１２の表面を覆うゲート絶縁膜３４０を形成する。この場合に、ＨｆＯ2は空洞３３０の内面にも付着し、空洞３３０の内面にもゲート絶縁膜３４０が形成される。なお、ゲート絶縁膜３４０は、単結晶シリコン層３１２の表面を熱酸化又は熱窒化することにより形成してもよい。また、ＨｆＯ2以外の高誘電体材料（High-K材料）により形成してもよい。
その後、ＣＶＤ法により、ゲート絶縁膜３４０の表面上にｎ型不純物を高濃度にドープしたポリシリコン膜３４１を形成する。このとき、ポリシリコン膜３４１は、空洞３３０が埋まらない程度の厚さとすることが必要である。なお、ｐチャネルトランジスタを製造する場合は、ポリシリコン膜３４１にｐ型不純物をドープする。
続いて、ＣＶＤ法により、ポリシリコン膜３４１の上にＳｉＯ2膜３４２を形成する。このとき、空洞３３０内をＳｉＯ2により完全に埋め込む。このような構造とすることにより、下側ゲート電極となるポリシリコン膜３４１（単結晶シリコン層３１２の下面側に付着したポリシリコン膜３４１）と支持基板３１０との間の物理的な距離が大きくなるため、この間の寄生容量を低減することができる。この例では、ゲート絶縁膜３４０の厚さは３ｎｍ、ポリシリコン膜３４１の厚さは１００ｎｍ、ＳｉＯ2膜３４２の厚さは１５０ｎｍとする。
次に、図６４（ａ）〜（ｃ）に示すように、ＣＶＤ法によりＳｉＯ2膜３４２の上にＳｉＮを堆積してＳｉＮ膜３５０を形成し、その上に所定パターンでレジストマスク（図示せず）を形成する。そして、反応性イオンエッチングを行って、ＳｉＮ膜３５０にＳｉＯ2膜３４２が露出する矩形の開口部３５１を形成する。この開口部３５１は、埋め込み絶縁層３１１に形成した空洞３３０に対応する位置に形成する。その後、レジストマスクを除去する。
次に、図６５（ａ）〜（ｃ）に示すように、開口部３５１内に露出したＳｉＯ2膜３４２の上に所望のゲート電極形状のレジストマスク３５５を形成する。この例では、例えばゲート長を６０ｎｍとする。その後、レジストマスク３５５及びＳｉＮ膜３５０をマスクとして、開口部３５１の内側のポリシリコン膜３４１が露出するまでＳｉＯ2膜３４２を反応性イオンエッチングする。
このようにＳｉＯ2膜３４２をエッチングして、図６６（ａ）〜（ｃ）に示すような開口部３５２を形成した後、レジストマスク３５５及びＳｉＮ膜３５０を除去する。
次に、図６７（ａ）〜（ｃ）に示すように、ＳｉＯ2膜３４２をハードマスクとして、上側のポリシリコン膜３４１、上側のゲート絶縁膜３４０、単結晶シリコン層３１２、下側ゲート絶縁膜３４０及び下側ポリシリコン膜３４１の順に反応性イオンエッチングして、積層メサ構造３６０を形成する。このようにして、単結晶シリコン層３１２の上側のポリシリコン膜３４１からなる上側ゲート電極と、単結晶シリコン層３１２の下側のポリシリコン膜３４１からなる下側ゲート電極とが形成される。これらの上側ゲート電極及び下側ゲート電極は、単結晶シリコン層３１２の上側と下側とを連絡するポリシリコン膜３４１により相互に電気的に接続されている。
次に、図６８（ａ）〜（ｃ）に示すように、開口部３５２の内側に露出したポリシリコン膜３４１及び単結晶シリコン層３１２の壁面を熱酸化して、ＳｉＯ2膜３７０，３７１を形成する。例えば、７５０℃の温度でウェット酸化すると、不純物が高濃度に導入されたポリシリコン膜３４１の酸化速度は、不純物の導入量が少ない単結晶シリコン層３１２の約３．７倍となる。従って、ポリシリコン膜３４１の側壁に形成されるＳｉＯ2膜３７０は、単結晶シリコン層３１２の側壁に形成されるＳｉＯ2膜３７１よりも約３．７倍厚くなる。ここでは、ＳｉＯ2膜３７０の厚さを１３．８ｎｍ、ＳｉＯ2膜３７１の膜さを３．８ｎｍとする。
次に、図６９（ａ）〜（ｃ）に示すように、フッ酸溶液でウェットエッチングすることにより、単結晶シリコン層３１２の側壁のＳｉＯ2膜３７１を除去する。このとき、ポリシリコン膜３４１の側部のＳｉＯ2膜３７０が残るように、単結晶シリコン層３１２の側部のＳｉＯ膜３７１が完全に除去された時点でエッチングを終了することが重要である。以下、ポリシリコン膜３４１の側部に残存したＳｉＯ2膜３７０をスペーサ３７０と呼ぶ。ここでは、スペーサ３７０の厚さを１０ｎｍとする。
次に、図７０（ａ）〜（ｃ）に示すように、垂直方向に対し斜めの方向（図７０（ｂ）に矢印で示す方向）から積層メサ構造３６０の単結晶シリコン層３１２の幅方向の両側にｎ型不純物（例えばＡｓ（砒素））をイオン注入し、エクステンション層となる不純物注入領域３８０を形成する。この例では、図７０（ｂ）にθで示す角度を３０°とする。なお、ｐチャネルトランジスタを形成する場合は、単結晶シリコン層３１２にｐ型不純物をイオン注入して、不純物注入領域３８０を形成する。
次に、図７１（ａ）〜（ｃ）に示すように、ＣＶＤ法又はスパッタ法により、厚さが例えば４００ｎｍのＴｉ膜３９０を形成する。このＴｉ膜３９０を形成するときに、開口部３５２内にＴｉが埋め込まれる。
その後、図７２（ａ）〜（ｃ）に示すように、ＳｉＯ2膜３４２が露出するまでＴｉ膜３９０をＣＭＰ研磨する。
次いで、図７３（ａ）〜（ｃ）に示すように、フォトレジストによりソース・ドレイン電極形成用マスクを形成し、反応性イオンエッチングなどによりＴｉ膜３９０をエッチング加工して、ソース・ドレイン電極３９０ａ，３９０ｂを形成する。このようにして、第４の実施形態に係るダブルゲートトランジスタが完成する。
本実施形態によれば、単結晶シリコン層３１２の上側の上側ゲート電極となるポリシリコン膜３４１と、単結晶シリコン層３１２の下側の下側ゲート電極となるポリシリコン膜３４１とを、同一のマスク（ＳｉＯ2膜３４２）を使用して同時に形成する。これにより、上側ゲート電極の真下に下側ゲート電極が形成され、上下のゲート電極の位置ずれが防止される。
また、例えばＦｉｎ型ＦＥＴの場合はチャネル幅がフィンの高さに依存するため、微細化するとフォトリソグラフィの制限により高さが高いフィンを形成することが困難になり、駆動電流が制限されてしまう。これに対し、本実施形態のダブルゲートトランジスタでは、微細化してもチャネル幅を大きく設定できるので、駆動電流を大きくできる。これにより、半導体装置の高集積化が容易になるという効果が得られる。
更に、チャネル層の厚さがＳＯＩ基板の単結晶シリコン層の厚さにより決まるので、フォトリソグラフィの制限に制約されず、チャネル層の厚さを極めて薄くすることができるという利点もある。
なお、本実施形態では上下のゲート電極をいずれもポリシリコンにより形成する場合について説明したが、第１の実施形態と同様にして、ＳｉとＡｌ等の金属との置換工程を実施してＡｌからなるゲート電極を形成してもよい。
（第５の実施形態）
図７４〜図８４は、本発明の第５の実施形態に係るＧＡＡ（ゲートオールアラウンド）トランジスタの製造方法を工程順に示す図である。なお、図７９（ａ）は図７８（ｂ）のＡ−Ａ’線の位置における断面、図７９（ｂ）は図７８（ｂ）のＢ−Ｂ’線の位置における断面、図８０（ｂ）は図８０（ａ）のＡ−Ａ’線の位置における断面、図８１（ａ）は図８０（ａ）のＢ−Ｂ’線の位置における断面、図８２（ａ）は図８１（ｂ）のＡ−Ａ’線の位置における断面、図８２（ｂ）は図８１（ｂ）のＢ−Ｂ’線の位置における断面、図８３（ｂ）は図８３（ａ）のＡ−Ａ’線の位置における断面、図８４は図８３（ａ）のＢ−Ｂ’線の位置における断面を示している。
まず、図７４（ａ）の斜視図に示すように、単結晶シリコンからなる支持基板４００の上に、ＳｉＯ2からなる埋め込み絶縁層４１０及び単結晶シリコン層４２０が下からこの順で形成されてなるＳＯＩ基板を用意する。本実施形態では、埋め込み絶縁層４１０の厚さは２００ｎｍ、単結晶シリコン層４２０の厚さは１００ｎｍとする。
次に、図７４（ｂ）の斜視図に示すように、単結晶シリコン層４２０の表面を熱酸化させて、厚さが例えば５ｎｍのＳｉＯ2膜４３０を形成する。なお、このＳｉＯ2膜４３０はＣＶＤ法により形成してもよい。
次に、ＳｉＯ2膜４３０の上にフォトレジストを塗布してフォトレジスト膜（図示せず）を形成した後、このフォトレジスト膜を露光及び現像処理して、所望の形状にパターニングする。そして、このレジスト膜をマスクとしてＳｉＯ2膜４３０及び単結晶シリコン層４２０を基板面に対し垂直方向から反応性イオンエッチングして、図７５（ａ）の斜視図に示すようにメサ構造体４３５を形成する。但し、反応性イオンエッチングは、埋め込み絶縁層４１０が露出する前に終了する。このメサ構造体４３５は、上から見たときに２つの矩形の部分と、それらの間を連結する細長い棒状の部分とにより構成される。以下、メサ構造体４３５のうち細長い棒状の部分をブリッジ部という。本実施形態では、ブリッジ部の幅ｔ1を３０ｎｍ、単結晶シリコン層４２０のエッチング量ｔ2を３０ｎｍとする。
次に、図７５（ｂ）の斜視図に示すように、ＣＶＤ法により、基板４００の上側全面にＳｉＯ2を堆積して厚さが５ｎｍのＳｉＯ2膜を形成した後、このＳｉＯ2膜を基板面に対し垂直方向から反応性イオンエッチングして、メサ構造体４３５の側面を覆う側壁絶縁膜４４０を形成する。本実施形態では、ＳｉＯ2膜の厚さを５ｎｍとしているので、側壁絶縁膜４４０の厚さも約５ｎｍとなる。なお、本発明においては側壁絶縁膜４４０は必須ではないが、後述するようにチャネルの表面積を大きくして駆動力の大きなトランジスタを形成するためには、側壁絶縁膜４４０を形成することが好ましい。
次に、図７６（ａ）の斜視図に示すように、メサ構造体４３５の上のＳｉＯ2膜４３０及び側壁絶縁膜４４０をハードマスクとして、埋め込み絶縁層４１０が露出するまで単結晶シリコン層４２０を反応性イオンエッチングする。このとき、図７６（ｂ）に示すように、反応性イオンエッチング時には、ブリッジ部の幅方向の両側から基板面に対し角度θ（本実施形態では３０°）で斜め方向からイオンを照射することにより、単結晶シリコン層４２０のブリッジ部の断面が五角形（ホームベース形状）となり、ブリッジ部が埋め込み絶縁層４１０から浮いた構造となる。
なお、側壁絶縁膜４４０を形成しないで単結晶シリコン層４２０を反応性イオンエッチングした場合は、ブリッジ部の断面が三角形となる。
次に、図７７（ａ）の斜視図に示すように、ＨＦ溶液によりメサ構造体４３５の上及び側部のＳｉＯ2膜４３０及び側壁絶縁膜４４０を除去する。
その後、図７７（ｂ）に示すように、ＭＯＣＶＤ法により全面にＨｆＯ2（又は、その他の高誘電率材料）を堆積させて、単結晶シリコン層４２０の表面全体を覆うゲート絶縁膜４５０を形成する。なお、ゲート絶縁膜４５０は、単結晶シリコン層４２０の表面を熱酸化又は熱窒化させて形成してもよい。本実施形態では、ゲート絶縁膜４５０の厚さを３ｎｍとする。
次に、図７８（ａ）の斜視図に示すように、ＬＰＣＶＤ法により、基板４００の上側全面に不純物が高濃度にドープされたポリシリコンを堆積させてポリシリコン膜４６０を形成する。ｎチャネルトランジスタを形成する場合、ポリシリコン膜４６０に導入する不純物はリン（Ｐ）等のｎ型不純物とする。また、本実施形態では、ポリシリコン膜４６０の厚さを２００ｎｍとする。ＬＰＣＶＤでは、ポリシリコンが被覆性よく形成されるため、単結晶シリコン層４２０のブリッジ部の下方に設けられた空間にもポリシリコンが埋め込まれる。
次に、ポリシリコン膜４６０上に、フォトレジスト膜（図示せず）を形成し、このフォトレジスト膜を所定の形状（ゲート電極形状）にパターニングする。そして、このフォトレジスト膜をマスクとしてポリシリコン膜４６０を反応性イオンエッチングして、図７８（ｂ）の斜視図に示すように、ポリシリコンからなるゲート電極４６５を形成する。この場合に、ブリッジ部をイオンエッチングしたときと同じ角度でポリシリコン膜４６０をイオンエッチングすることにより、ブリッジ部の下方のポリシリコン膜４６０を除去することができる。本実施形態では、この図７８（ｂ）に示すように、ブリッジ部の単結晶シリコン層４２０のうちチャネルとなる部分の周囲をゲート電極４６５で囲んだ構造とする。図７９（ａ）に図７８（ｂ）のＡ−Ａ’線の位置における断面を示し、図７９（ｂ）に図７８（ｂ）のＢ−Ｂ’線の位置における断面を示す。これらの図に示すように、本実施形態では、チャネル部分の周囲のゲート電極４６５の幅（ゲート長）Ｌｇは均一となる。ここでは、ゲート電極４６５の幅Ｌｇを３０ｎｍとする。
次に、図８０（ａ）に斜視図、図８０（ｂ）に図８０（ａ）のＡ−Ａ’線の位置における断面図、図８１（ａ）に図８０（ａ）のＢ−Ｂ’線の位置における断面図を示すように、反応性イオンエッチング時の角度θよりも大きい角度θ’（例えば、４５°）で単結晶シリコン層４２０の表層に不純物（例えば、Ａｓ）をイオン注入して、ゲート電極４６５の両側にそれぞれエクステンション層４７０を形成する。
次に、全面に、ＣＶＤ法により厚さが例えば１００ｎｍのＳｉＯ2膜を形成する。その後、図８１（ｂ）に斜視図、図８２（ａ）に図８１（ｂ）のＡ−Ａ’線の位置における断面図、図８２（ｂ）に図８１（ｂ）のＢ−Ｂ’線の位置における断面図を示すように、ブリッジ部の下方の空間を形成したときと同じ角度θ（３０°）で２方向からＳｉＯ2膜をゲート絶縁膜４５０が露出するまで反応性イオンエッチングすることにより、ゲート電極４６５の側面を覆う側壁絶縁膜４８０を形成する。この場合、本実施形態では、少なくともゲート電極４６５と交差する部分の近傍の単結晶シリコン層４２０が側壁絶縁膜４８０に覆われていればよく、ゲート電極４６５の上部は側壁絶縁膜４８０から露出していてもよい。
次いで、図８３（ａ）に斜視図、図８３（ｂ）に図８３（ａ）のＡ−Ａ’線の位置における断面図、図８４に図８３（ａ）のＢ−Ｂ’線の位置における断面図を示すように、エクステンション層４７０を形成したときと同じ角度θ’（４５°）で単結晶シリコン層４２０に例えばＡｓ等の不純物を注入した後、活性化アニールを行う。これにより、図８４に示すように、ゲート電極４６５の両側の単結晶シリコン層４２０にソース／ドレイン４９０が形成される。このようにして、本実施形態に係るトランジスタが形成される。
本実施形態では、ポリシリコン膜４６０上のフォトレジスト膜をマスクとして単結晶シリコン層４２０のブリッジ部の幅方向の両側から斜め方向に反応性イオンエッチングをしてポリシリコンからなるゲート電極４６５を形成するので、チャネルとなる単結晶シリコン層４２０のゲート電極４６５の上部及び下部の位置が完全に整合するとともに、ゲート電極幅も均一となる。これにより、ゲート電極で発生する寄生容量を抑制することができてスイッチング制御性が向上する。また、本実施形態では、駆動電流を増大することができる。つまり、従来のＦｉｎ型ＦＥＴでは、ゲート長Ｌｇが３０ｎｍ、チャネル幅ｔ1が３０ｎｍであるとき、完全空乏状態を保持するためにはチャネルの高さを３０ｎｍ以下にする必要がある。一方、本実施形態では、チャネルの高さは約５６ｎｍとなるが、チャネルの周囲がゲート電極で囲まれているので、完全空乏状態を維持できる。従って、高さを増加した分、すなわちチャネルの表面積を増加した分だけ駆動電流を大きく（約１．７倍）することができる。
なお、本実施形態では、駆動電流を大きくするためには単結晶シリコン層４２０のブリッジ部の断面形状を五角形として表面積を大きくした。しかし、本発明においてはこれに限定するものではなく、ゲート電極が単結晶シリコン層の少なくとも３つの面に対向するようにすればよい。
また、本実施の形態においてはゲート電極をポリシリコンにより形成する場合について説明したが、メタルシリサイド又は金属によりゲート電極を形成してもよい。
（付記１）基板と、前記基板の上方に形成された半導体層と、前記半導体層に不純物を導入して形成された一対のソース／ドレインと、前記半導体層の下側に形成された下側ゲート絶縁膜及び前記半導体層の上側に形成された上側ゲート絶縁膜と、前記上側ゲート絶縁膜の上に形成された上側ゲート電極と、前記半導体層の下側の前記上側ゲート電極に対向する位置に前記下側ゲート絶縁膜を介して形成された下側ゲート電極と、前記基板の上側に形成されて前記上側ゲート電極を覆う層間絶縁膜と、前記層間絶縁膜に埋め込まれて形成され、前記上側ゲート電極及び前記下側ゲート電極にそれぞれ個別に接続した引出電極とを有し、前記下側ゲート電極に接続した引出電極が、前記上側ゲート電極の両脇を通って前記上側ゲート電極に接続した引出電極と同じ高さまで引き出されていることを特徴とするダブルゲートトランジスタ。
（付記２）前記上側ゲート電極及び前記下側ゲート電極に相互に異なる電圧が印加されることを特徴とする付記１に記載のダブルゲートトランジスタ。
（付記３）支持基板上に埋め込み絶縁層及び半導体層を下からこの順で積層してなるＳＯＩ（Silicon on Insulator）基板の前記半導体層をパターニングして形成された半導体動作層と、前記半導体動作層の両側部に不純物を導入して形成された一対のソース／ドレインと、前記半導体動作層の下側に形成された下側ゲート絶縁膜及び前記半導体動作層の上側に形成された上側ゲート絶縁膜と、前記上側ゲート絶縁膜上に形成された上側ゲート電極と、前記半導体動作層の下側の前記上側ゲート電極に対向する位置に前記下側ゲート絶縁膜を介して形成された下側ゲート電極とを有するダブルゲートトランジスタにおいて、前記下側ゲート電極が、前記埋め込み絶縁層をエッチングして形成された空間内に配置されていることを特徴とするダブルゲートトランジスタ。
（付記４）前記埋め込み絶縁層が、エッチングレートの異なる複数の層からなることを特徴とする付記３に記載のダブルゲートトランジスタ。
（付記５）支持基板上に埋め込み絶縁層及び半導体層を下からこの順で積層してなるＳＯＩ（Silicon on Insulator）基板の素子分離領域に素子分離膜を形成し、素子領域上に上側ゲート絶縁膜を形成する工程と、前記支持基板の上側全面に第１の半導体膜を形成する工程と、前記第１の半導体膜の上に第１の絶縁膜を形成する工程と、前記第１の半導体膜及び前記第１の絶縁膜を所望の上側ゲート電極パターンに加工する工程と、前記第１の半導体膜及び前記第１の絶縁膜の両側の前記半導体層に不純物を導入する工程と、前記第１の半導体膜及び前記第１の絶縁膜の側部に第１の側壁絶縁膜を形成する工程と、前記第１の絶縁膜及び前記第１の側壁絶縁膜をマスクとして前記半導体層をエッチングする工程と、前記エッチングにより露出した前記半導体層の側面を覆う第２の側壁絶縁膜を形成する工程と、前記第１の半導体膜の両側の前記埋め込み絶縁層をエッチングして一対の凹部を形成するとともに、前記半導体層の下方に前記一対の凹部間を連通する連通穴を形成する工程と、前記半導体層の下面側に下側ゲート絶縁膜を形成する工程と、前記支持基板の上側全面に第２の半導体膜を形成するとともに、前記連通穴内に前記第２の半導体膜を構成する半導体を充填する工程と、前記第２の半導体膜上に下側ゲート電極引出電極形成領域を覆うレジストマスクを形成する工程と、前記第２の半導体膜をエッチングするエッチング工程と、前記レジストマスクを除去する工程と、前記支持基板の上側全面に第２の絶縁膜を形成する工程と、前記第１の半導体膜の両側に、前記半導体層の幅方向の両端が露出する開口部を形成する工程と、前記開口部の内側に第３の半導体膜を形成する工程とを有することを特徴とするダブルゲートトランジスタの製造方法。
（付記６）前記レジストマスクは、上から見たときに前記半導体層の長手方向の一方の端部から前記素子分離領域にわたって形成することを特徴とする付記５に記載のダブルゲートトランジスタの製造方法。
（付記７）前記凹部及び前記連通穴を、前記半導体層の端部が露出するように形成し、前記レジストマスクを、上から見たときに前記半導体層から離れた位置に形成することを特徴とする付記５に記載のダブルゲートトランジスタの製造方法。
（付記８） 前記第１乃至第３の半導体膜を金属に置換する工程を有することを特徴とする付記５に記載のダブルゲートトランジスタの製造方法。
（付記９）更に、前記基板の上側全面に第４の絶縁膜を形成する工程と、前記第４の絶縁膜に、前記第１の半導体膜、前記第２の半導体膜及び前記第３の半導体膜にそれぞれ通じるコンタクトホールを形成する工程と、前記コンタクトホール内に半導体を埋め込む工程とを有することを特徴とする付記５に記載のダブルゲートトランジスタの製造方法。
（付記１０）支持基板上に埋め込み絶縁層及び半導体層を下からこの順に積層してなるＳＯＩ（Silicon on Insulator）基板と、前記半導体層に設けられた開口部を介して前記埋め込み絶縁層をエッチングすることにより形成された空洞と、前記半導体層の表面側から裏面側に連続して形成されたゲート絶縁膜と、前記半導体層の表面側から裏面側に連続して形成されて前記ゲート絶縁膜を覆う導電体膜からなり、前記半導体層及び前記ゲート絶縁膜とともにパターニングして形成された上側ゲート電極及び下側ゲート電極と、前記半導体層に不純物を導入して形成された一対のソース／ドレインとを有することを特徴とするダブルゲートトランジスタ。
（付記１１）前記ソース／ドレインと接続するソース／ドレイン電極と、前記上側ゲート電極及び前記下側ゲート電極の側面に形成されて、上側ゲート電極及び下側ゲート電極と前記ソース／ドレイン電極との間を電気的に分離する酸化膜からなるスペーサとを有することを特徴とする付記１０に記載のダブルゲートトランジスタ。
（付記１２）前記空洞内に形成されて前記下側ゲート電極と前記支持基板との間を電気的に分離する絶縁膜を有することを特徴とする付記１０に記載のダブルゲートトランジスタ。
（付記１３）支持基板上に埋め込み絶縁層及び半導体層を下からこの順に積層してなるＳＯＩ（Silicon on Insulator）基板の前記半導体層に形成した開口部から前記埋め込み絶縁層をエッチングして、前記半導体層と前記支持基板との間に空洞を形成する工程と、前記半導体層の表面側から裏面側に連続するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を覆い、前記半導体層の表面側から裏面側に連続する導電体膜を形成する工程と、絶縁物を堆積して前記空洞内を埋め込むとともに、前記導電体膜上に前記絶縁物からなる第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、前記第２の絶縁膜に前記第１の絶縁膜が露出する開口部を形成する工程と、前記開口部内の前記第１の絶縁膜上に所定のパターンのレジスト膜を形成する工程と、前記第２の絶縁膜及び前記レジスト膜をマスクとして前記第１の絶縁膜をエッチングして前記半導体層の上側の前記導電体膜を露出させる工程と、前記レジスト膜及び前記第２の絶縁膜を除去する工程と、前記第１の絶縁膜をマスクとして上側の前記導電体膜、上側の前記ゲート絶縁膜、前記半導体層、下側の前記ゲート絶縁膜及び下側の前記導電体膜を順次エッチングしてメサ構造体を形成する工程と、上側及び下側の前記導電体膜の端面を第３の絶縁膜で被覆する工程と、前記半導体層に不純物を導入して一対のソース／ドレインを形成する工程とを有することを特徴とするダブルゲートトランジスタの製造方法。
（付記１４）前記第３の絶縁膜を形成する工程では、前記単結晶シリコン層及び前記導電体膜の端面を同時に熱酸化した後、前記単結晶シリコンの端面の酸化膜を除去することを特徴とする付記１３に記載のダブルゲートトランジスタの製造方法。
（付記１５）基板と、前記基板の上に形成された絶縁層と、前記絶縁層上に形成され、チャネル及び一対のソース／ドレインが設けられていて前記チャネルが前記絶縁層から離隔している半導体層と、前記半導体層の表面を覆うゲート絶縁膜と、前記ゲート絶縁膜を介してチャネルの周囲を均一の幅で囲むゲート電極とを有することを特徴とするゲートオールアラウンドトランジスタ。
（付記１６）前記チャネル領域の少なくとも３つの面が、前記ゲート絶縁膜を介して前記ゲート電極と対向することを特徴とする付記１５に記載のゲートオールアラウンドトランジスタ。
（付記１７）前記チャネル領域の断面が五角形であることを特徴とする付記１５に記載のゲートオールアラウンドトランジスタ。
（付記１８）支持基板上に埋め込み絶縁層及び半導体層を下からこの順で積層してなるＳＯＩ（Silicon on Insulator）基板の前記半導体層の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上にレジスト膜を形成し、前記第１の絶縁膜及び前記半導体層を、前記半導体層の厚さ方向の途中までエッチングしてメサ構造体を形成する工程と、前記第１の絶縁膜をマスクに用いて前記半導体層をエッチングし、前記半導体層の一部と前記埋め込み絶縁層との間に空隙を形成するエッチング工程と、前記第１の絶縁膜を除去する工程と、前記半導体層の表面を覆う第２の絶縁膜を形成する工程と、前記支持基板の上側全面に導電体膜を形成する工程と、前記導電体膜をパターニングして、前記第２の絶縁膜を介して前記半導体層の一部の周囲を均一の幅で囲むゲート電極を形成する工程と、前記半導体層に不純物を導入して一対のソース／ドレインを形成する不純物導入工程とを有することを特徴とするゲートオールアラウンドトランジスタの製造方法。
（付記１９）前記エッチング工程では、基板面に対し斜めの方向からイオンを照射する反応性イオンエッチングを行うことを特徴とする付記１８に記載のゲートオールアラウンドトランジスタの製造方法。
（付記２０）前記不純物導入工程では、基板面に対し斜めの方向から不純物をイオン注入することを特徴とする付記１８に記載のゲートオールアラウンドトランジスタの製造方法。
図１は、従来のダブルゲートトランジスタの製造方法の一例を示す断面図（その１）である。 図２は、従来のダブルゲートトランジスタの製造方法の一例を示す断面図（その２）である。 図３は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す上面図（その１）である。 図４は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す上面図（その２）である。 図５は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す上面図（その３）である。 図６は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す上面図（その４）である。 図７は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す上面図（その５）である。 図８は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す上面図（その６）である。 図９は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す上面図（その７）である。 図１０は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す上面図（その８）である。 図１１は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す上面図（その９）である。 図１２は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その１）である。 図１３は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その２）である。 図１４は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その３）である。 図１５は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その４）である。 図１６は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その５）である。 図１７は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その６）である。 図１８は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その７）である。 図１９は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その８）である。 図２０は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その９）である。 図２１は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その１０）である。 図２２は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その１１）である。 図２３は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その１２）である。 図２４は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その１３）である。 図２５は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その１４）である。 図２６は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その１５）である。 図２７は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その１６）である。 図２８は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その１７）である。 図２９は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その１８）である。 図３０は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その１９）である。 図３１は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その２０）である。 図３２は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その２１）である。 図３３は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その２２）である。 図３４は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その２３）である。 図３５は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その２４）である。 図３６は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その２５）である。 図３７は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その２６）である。 図３８は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その２７）である。 図３９は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その２８）である。 図４０は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その２９）である。 図４１は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その３０）である。 図４２は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その３１）である。 図４３は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その３２）である。 図４４は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その３３）である。 図４５は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その３４）である。 図４６は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その３５）である。 図４７は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その３６）である。 図４８は本発明の第１の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その３７）である。 図４９は、第１の実施の形態に係るダブルゲートトランジスタの下側ゲート電極からパッドまでの電気的引出を示す模式図である。 図５０は、本発明の第２の実施形態のダブルゲートトランジスタの製造方法を示す上面図（その１）である。 図５１は、本発明の第２の実施形態のダブルゲートトランジスタの製造方法を示す上面図（その２）である。 図５２は、本発明の第２の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その１）である。 図５３は、本発明の第２の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その２）である。 図５４は、本発明の第２の実施形態のダブルゲートトランジスタの製造方法を示す断面図（その３）である。 図５５は、本発明の第２の実施の形態に係るダブルゲートトランジスタの下側ゲート電極からパッドまでの電気的引出を示す模式図である。 図５６は、本発明の第３の実施形態で使用するＳＯＩ基板を示す断面図である。 図５７は、同じくそのＳＯＩ基板の製造方法を示す模式図である。 図５８は、本発明の第３の実施の形態に係るダブルゲートトランジスタの製造方法を示す断面図（その１）である。 図５９は、本発明の第３の実施の形態に係るダブルゲートトランジスタの製造方法を示す断面図（その２）である。 図６０は、本発明の第４の実施形態に係るトランジスタの製造方法を示す図（その１）である。 図６１は、本発明の第４の実施形態に係るトランジスタの製造方法を示す図（その２）である。 図６２は、本発明の第４の実施形態に係るトランジスタの製造方法を示す図（その３）である。 図６３は、本発明の第４の実施形態に係るトランジスタの製造方法を示す図（その４）である。 図６４は、本発明の第４の実施形態に係るトランジスタの製造方法を示す図（その５）である。 図６５は、本発明の第４の実施形態に係るトランジスタの製造方法を示す図（その６）である。 図６６は、本発明の第４の実施形態に係るトランジスタの製造方法を示す図（その７）である。 図６７は、本発明の第４の実施形態に係るトランジスタの製造方法を示す図（その８）である。 図６８は、本発明の第４の実施形態に係るトランジスタの製造方法を示す図（その９）である。 図６９は、本発明の第４の実施形態に係るトランジスタの製造方法を示す図（その１０）である。 図７０は、本発明の第４の実施形態に係るトランジスタの製造方法を示す図（その１１）である。 図７１は、本発明の第４の実施形態に係るトランジスタの製造方法を示す図（その１２）である。 図７２は、本発明の第４の実施形態に係るトランジスタの製造方法を示す図（その１３）である。 図７３は、本発明の第４の実施形態に係るトランジスタの製造方法を示す図（その１４）である。 図７４は、本発明の第５の実施形態に係るトランジスタの製造方法を示す図（その１）である。 図７５は、本発明の第５の実施形態に係るトランジスタの製造方法を示す図（その２）である。 図７６は、本発明の第５の実施形態に係るトランジスタの製造方法を示す図（その３）である。 図７７は、本発明の第５の実施形態に係るトランジスタの製造方法を示す図（その４）である。 図７８は、本発明の第５の実施形態に係るトランジスタの製造方法を示す図（その５）である。 図７９は、本発明の第５の実施形態に係るトランジスタの製造方法を示す図（その６）である。 図８０は、本発明の第５の実施形態に係るトランジスタの製造方法を示す図（その７）である。 図８１は、本発明の第５の実施形態に係るトランジスタの製造方法を示す図（その８）である。 図８２は、本発明の第５の実施形態に係るトランジスタの製造方法を示す図（その９）である。 図８３は、本発明の第５の実施形態に係るトランジスタの製造方法を示す図（その１０）である。 図８４は、本発明の第５の実施形態に係るトランジスタの製造方法を示す図（その１１）である。
符号の説明
１１，２０５…単結晶シリコン半導体基板、
１２…素子分離膜、
１３，１８，１０７，１１８，１５３，３４０，４５０…ゲート絶縁膜、
１４，１９，１３０ａ，１３０ｃ，４６５…ゲート電極、
１５，２１，１１２，１１５，２１３，２１４，４４０，４８０…側壁絶縁膜、
１６，２４…絶縁膜、
１７…薄膜半導体層、
２０…低濃度不純物領域、
２３，４９０…ソース／ドレイン、
２５…パッド、
１００，２００，３１０，４００…支持基板、
１０１，３１１，４１０…埋め込み絶縁層
１０２，２０４，３１２，４２０…単結晶シリコン層、
１０３，１１１，１２１，３７０，３７１，４３０…ＳｉＯ2膜、
１０４，１０９，１１４，２１２…ＳｉＮ膜、
１０５，１１０，１１６，１２０，１５１，１５５，３５５…レジスト膜、
１０６…素子分離膜、
１０８，１１９，１２４，１５４，２１１，２１６，３４１，４６０…ポリシリコン膜、
１１７ａ，１５２ａ，２１５ａ…連通穴、
１１７ｂ，１５２ｂ，２１５ｂ…凹部、
１２２，１２８，３９０…Ｔｉ膜、
１２３…ＴｉＮ膜、
１２５…層間絶縁膜、
１２７…Ａｌ膜、
１３０ｂ，１３０ｄ，１３０ｅ，１３０ｆ…引出電極、
２０１，２０３，３４２…ＳｉＯ2層、
２０２，３５０…ＳｉＮ層、
３２０…溝、
３３０…空洞、
３５１，３５２…開口部、
３６０…積層メサ構造、
３８０，４７０…エクステンション層、
３９０ａ，３９０ｂ…ソース／ドレイン、
４３５…メサ構造体。

Claims (5)

  1. 基板と、
    前記基板の上方に形成された半導体層と、
    前記半導体層に不純物を導入して形成された一対のソース／ドレインと、
    前記半導体層の下側に形成された下側ゲート絶縁膜及び前記半導体層の上側に形成された上側ゲート絶縁膜と、
    前記上側ゲート絶縁膜の上に形成された上側ゲート電極と、
    前記半導体層の下側の前記上側ゲート電極に対向する位置に前記下側ゲート絶縁膜を介して形成された下側ゲート電極と、
    前記基板の上側に形成されて前記上側ゲート電極を覆う層間絶縁膜と、
    前記層間絶縁膜に埋め込まれて形成され、前記上側ゲート電極及び前記下側ゲート電極にそれぞれ個別に接続した引出電極とを有し、
    前記下側ゲート電極に接続した引出電極が、前記上側ゲート電極の両脇を通って前記上側ゲート電極に接続した引出電極と同じ高さまで引き出されていることを特徴とするダブルゲートトランジスタ。
  2. 支持基板上に埋め込み絶縁層及び半導体層を下からこの順で積層してなるＳＯＩ（Silicon on Insulator）基板の前記半導体層をパターニングして形成された半導体動作層と、
    前記半導体動作層の両側部に不純物を導入して形成された一対のソース／ドレインと、
    前記半導体動作層の下側に形成された下側ゲート絶縁膜及び前記半導体動作層の上側に形成された上側ゲート絶縁膜と、
    前記上側ゲート絶縁膜上に形成された上側ゲート電極と、
    前記半導体動作層の下側の前記上側ゲート電極に対向する位置に前記下側ゲート絶縁膜を介して形成された下側ゲート電極とを有するダブルゲートトランジスタにおいて、
    前記下側ゲート電極が、前記埋め込み絶縁層をエッチングして形成された空間内に配置されていることを特徴とするダブルゲートトランジスタ。
  3. 前記埋め込み絶縁層が、エッチングレートの異なる複数の層からなることを特徴とする請求項２に記載のダブルゲートトランジスタ。
  4. 支持基板上に埋め込み絶縁層及び半導体層を下からこの順で積層してなるＳＯＩ（Silicon on Insulator）基板の素子分離領域に素子分離膜を形成し、素子領域上に上側ゲート絶縁膜を形成する工程と、
    前記支持基板の上側全面に第１の半導体膜を形成する工程と、
    前記第１の半導体膜の上に第１の絶縁膜を形成する工程と、
    前記第１の半導体膜及び前記第１の絶縁膜を所望の上側ゲート電極パターンに加工する工程と、
    前記第１の半導体膜及び前記第１の絶縁膜の両側の前記半導体層に不純物を導入する工程と、
    前記第１の半導体膜及び前記第１の絶縁膜の側部に第１の側壁絶縁膜を形成する工程と、
    前記第１の絶縁膜及び前記第１の側壁絶縁膜をマスクとして前記半導体層をエッチングする工程と、
    前記エッチングにより露出した前記半導体層の側面を覆う第２の側壁絶縁膜を形成する工程と、
    前記第１の半導体膜の両側の前記埋め込み絶縁層をエッチングして一対の凹部を形成するとともに、前記半導体層の下方に前記一対の凹部間を連通する連通穴を形成する工程と、
    前記半導体層の下面側に下側ゲート絶縁膜を形成する工程と、
    前記支持基板の上側全面に第２の半導体膜を形成するとともに、前記連通穴内に前記第２の半導体膜を構成する半導体を充填する工程と、
    前記第２の半導体膜上に下側ゲート電極引出電極形成領域を覆うレジストマスクを形成する工程と、
    前記第２の半導体膜をエッチングするエッチング工程と、
    前記レジストマスクを除去する工程と、
    前記支持基板の上側全面に第２の絶縁膜を形成する工程と、
    前記第１の半導体膜の両側に、前記半導体層の幅方向の両端が露出する開口部を形成する工程と、
    前記開口部の内側に第３の半導体膜を形成する工程と
    を有することを特徴とするダブルゲートトランジスタの製造方法。
  5. 前記第１乃至第３の半導体膜を金属に置換する工程を有することを特徴とする請求項４に記載のダブルゲートトランジスタの製造方法。
JP2003356829A 2003-10-16 2003-10-16 トランジスタ及びその製造方法 Pending JP2005123404A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003356829A JP2005123404A (ja) 2003-10-16 2003-10-16 トランジスタ及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003356829A JP2005123404A (ja) 2003-10-16 2003-10-16 トランジスタ及びその製造方法

Publications (1)

Publication Number Publication Date
JP2005123404A true JP2005123404A (ja) 2005-05-12

Family

ID=34613948

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003356829A Pending JP2005123404A (ja) 2003-10-16 2003-10-16 トランジスタ及びその製造方法

Country Status (1)

Country Link
JP (1) JP2005123404A (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2096676A1 (fr) * 2008-02-27 2009-09-02 Commissariat a L'Energie Atomique Procédé de fabrication d'un dispositif semi-conducteur à grille enterrée et circuit intégré correspondant.
US7585717B2 (en) 2005-12-27 2009-09-08 Seiko Epson Corporation Method of manufacturing semiconductor device, semiconductor device and electronic apparatus therefore
JP2010503200A (ja) * 2006-08-28 2010-01-28 マイクロン テクノロジー， インク． 半導体装置、半導体部品および半導体構造、ならびに半導体装置、半導体部品および半導体構造を形成する方法
US8742483B2 (en) 2006-05-17 2014-06-03 Micron Technology, Inc. DRAM arrays
US9263455B2 (en) 2013-07-23 2016-02-16 Micron Technology, Inc. Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines
JP2018515912A (ja) * 2015-05-22 2018-06-14 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 半導体構造体及びプロセス

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7585717B2 (en) 2005-12-27 2009-09-08 Seiko Epson Corporation Method of manufacturing semiconductor device, semiconductor device and electronic apparatus therefore
US8742483B2 (en) 2006-05-17 2014-06-03 Micron Technology, Inc. DRAM arrays
US8921909B2 (en) 2006-05-17 2014-12-30 Micron Technology, Inc. Semiconductor constructions, DRAM arrays, and methods of forming semiconductor constructions
JP2010503200A (ja) * 2006-08-28 2010-01-28 マイクロン テクノロジー， インク． 半導体装置、半導体部品および半導体構造、ならびに半導体装置、半導体部品および半導体構造を形成する方法
US8791506B2 (en) 2006-08-28 2014-07-29 Micron Technology, Inc. Semiconductor devices, assemblies and constructions
EP2096676A1 (fr) * 2008-02-27 2009-09-02 Commissariat a L'Energie Atomique Procédé de fabrication d'un dispositif semi-conducteur à grille enterrée et circuit intégré correspondant.
US9263455B2 (en) 2013-07-23 2016-02-16 Micron Technology, Inc. Methods of forming an array of conductive lines and methods of forming an array of recessed access gate lines
US10163908B2 (en) 2013-07-23 2018-12-25 Micron Technology, Inc. Array of conductive lines individually extending transversally across and elevationally over a mid-portion of individual active area regions
JP2018515912A (ja) * 2015-05-22 2018-06-14 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 半導体構造体及びプロセス

Similar Documents

Publication Publication Date Title
US7002207B2 (en) Field effect transistors having multiple stacked channels
KR100625177B1 (ko) 멀티-브리지 채널형 모오스 트랜지스터의 제조 방법
KR100521384B1 (ko) 반도체 소자 및 그 제조 방법
JP4642786B2 (ja) 複数のスラブを備えるマルチゲートトランジスタの製造方法
US20070134884A1 (en) Isolation method of defining active fins, method of fabricating semiconductor device using the same and semiconductor device fabricated thereby
US7494895B2 (en) Method of fabricating a three-dimensional MOSFET employing a hard mask spacer
US7923315B2 (en) Manufacturing method for planar independent-gate or gate-all-around transistors
KR20050094576A (ko) 3차원 시모스 전계효과 트랜지스터 및 그것을 제조하는 방법
JP2003037272A (ja) ゲートオールアラウンド構造トランジスタを有する半導体装置形成方法
CN111106111B (zh) 半导体装置及其制造方法及包括该半导体装置的电子设备
JP2007096310A (ja) 半導体装置の製造方法
KR20050078729A (ko) 반도체 장치 및 이의 형성 방법
WO2013026213A1 (zh) 半导体器件结构及其制作方法
JP2000332242A (ja) 半導体装置及びその製造方法
JP5137378B2 (ja) 半導体装置及びその製造方法
JP3716406B2 (ja) 絶縁ゲート型半導体装置及びその製造方法
US20030042568A1 (en) Method of manufacturing MOSEFT and structure thereof
US6661044B2 (en) Method of manufacturing MOSEFT and structure thereof
JP2005123404A (ja) トランジスタ及びその製造方法
KR100636919B1 (ko) 반도체 소자의 제조 방법
KR20050055978A (ko) 핀 전계 효과 트랜지스터 및 그 형성 방법
KR100578745B1 (ko) 다중 게이트 모스 트랜지스터 및 그 제조 방법
JP2023538452A (ja) 平面状のスプリットゲート不揮発性メモリセル、高電圧デバイス、及びｆｉｎｆｅｔ論理デバイスを有するデバイスを形成する方法
JP2004221108A (ja) 半導体装置及びその製造方法
CN114512441A (zh) 半导体元件及其制作方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060424

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090311

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090407

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090818