KR100924344B1 - 리세스 채널을 갖는 반도체 소자 및 그 제조방법 - Google Patents
리세스 채널을 갖는 반도체 소자 및 그 제조방법 Download PDFInfo
- Publication number
- KR100924344B1 KR100924344B1 KR1020070127859A KR20070127859A KR100924344B1 KR 100924344 B1 KR100924344 B1 KR 100924344B1 KR 1020070127859 A KR1020070127859 A KR 1020070127859A KR 20070127859 A KR20070127859 A KR 20070127859A KR 100924344 B1 KR100924344 B1 KR 100924344B1
- Authority
- KR
- South Korea
- Prior art keywords
- trench
- protrusion
- layer pattern
- semiconductor substrate
- recess
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 238000000034 method Methods 0.000 title claims description 22
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000002955 isolation Methods 0.000 claims abstract description 23
- 230000009977 dual effect Effects 0.000 claims abstract description 8
- 125000006850 spacer group Chemical group 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 21
- 150000004767 nitrides Chemical class 0.000 claims description 11
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 5
- 230000000903 blocking effect Effects 0.000 claims description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
Abstract
본 발명의 리세스 채널을 갖는 반도체 소자 및 그 제조방법은, 채널 영역 및 정션 영역을 포함하는 활성 영역을 정의하는 소자분리막이 형성된 반도체 기판; 반도체 기판의 채널 영역 내에 형성되어 있는 1차 트렌치 및 1차 트렌치의 바닥면으로부터 형성되면서 제1 트렌치보다 상대적으로 좁은 폭으로 형성된 2차 트렌치를 포함하는 리세스 트렌치; 및 리세스 트렌치와 중첩하면서 상기 활성 영역을 가로질러 뻗어 있는 게이트 스택을 포함한다.
듀얼 핀 구조, 리세스 채널, 트랜지스터
Description
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 리세스 채널을 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가하면서 디자인 룰(design rule)이 급격하게 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증대되고 있다. 특히 반도체 소자의 디자인 룰이 50nm급 이하로 감소함에 따라 트랜지스터의 사이즈 또한 줄어들면서 셀 문턱전압(Vt; threshold voltage)과 리프레시(refresh) 특성 마진이 한계점에 이르고 있다.
이에 따라 디자인 룰의 증가 없이 유효채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 이와 같이 유효 채널의 길이를 확보하는 방법 가운데 제한된 게이트 선폭에 대해 채널의 길이를 보다 확장시켜 주는 구조로서, 리세스 채널을 포함하는 트랜지스터 및 핀(Fin) 형태의 활성영역을 도입한 핀형 트랜지 스터(FinFET)를 이용하여 채널의 길이를 보다 연장시키려는 시도가 이루어지고 있다. 그런데, 현재 상용화되고 있는 고속 DDR2(Double Data Rate) DRAM 제품은 기존 DDR DRAM 제품에 비해 고온에서 테스트 조건을 설정함으로써 데이터 보유 시간(Data retention time)이 급격하게 감소하고 있다. 또한 활성영역의 폭(width) 방향의 사이즈(size) 감소로 인해 셀 트랜지스터의 구동 전류 특성 열화도 동시에 유발되고 있다. 또한, 핀형 트랜지스터(FinFET)는 종래의 리세스 게이트에 비해 소자분리막을 리세스 게이트 이하로 제거해야 하기 때문에 워드라인 부피가 증가하게 된다. 이와 같이 워드라인 부피가 증가하게 되면, 워드라인과 워드라인 간의 커플링 커패시턴스(coupling capacitance)를 크게 증가시켜 워드라인의 신호 지연 현상을 유발할 수 있다. 또한, 활성 영역에 인접한 워드라인의 턴온(turn on)시 정션 부분에 전계가 집중되어 누설전류가 증가하여 리프레시 특성을 열화시킬 수 있다. 이에 따라, FinFET 구조와 리세스 채널을 포함하는 트랜지스터 구조의 장점을 동시에 구현하여, 셀 문턱전압의 마진을 확보하면서 소자분리막의 손실을 최소화하고, 리프레시 특성을 개선하여 셀 전류 특성을 향상시킬 수 있는 방법이 요구되고 있다.
본 발명에 따른 리세스 채널을 갖는 반도체 소자는, 채널 영역 및 정션 영역을 포함하는 활성 영역을 정의하는 소자분리막이 형성된 반도체 기판; 상기 반도체 기판의 채널 영역 내에 형성되어 있는 1차 트렌치 및 상기 1차 트렌치의 바닥면으로부터 형성되면서 상기 제1 트렌치보다 상대적으로 좁은 폭으로 형성된 2차 트렌치를 포함하는 리세스 트렌치; 및 상기 리세스 트렌치와 중첩하면서 상기 활성 영역을 가로질러 뻗어 있는 게이트 스택을 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 소자분리막은 상기 활성 영역의 정션 영역과 인접하는 소자분리막보다 채널 영역과 인접하는 소자분리막의 높이가 상대적으로 더 낮게 형성하는 것이 바람직하다.
상기 리세스 트렌치는, 상기 활성 영역의 단축 방향으로 배치된 제1 돌출부, 제2 돌출부 및 상기 제1 돌출부와 제2 돌출부를 연결하는 바닥면을 포함하여 형성되는 것이 바람직하다.
본 발명에 따른 리세스 채널을 갖는 반도체 소자의 제조방법은, 채널 영역 및 정션 영역을 포함하는 활성영역이 설정된 반도체 기판 상에 상기 정션 영역을 차단하면서 상기 채널 영역은 노출시키는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴의 내측을 소정 두께만큼 둘러싸는 스페이서막을 형성하는 단계; 상기 스페이서막을 식각 마스크로 상기 반도체 기판 내에 제1 트렌치를 형성하는 단계; 상기 제1 트렌치 및 상기 스페이서막을 노출시키는 하드마스크막 패턴을 형성하는 단계; 상기 하드마스크막 패턴을 마스크로 상기 노출된 스페이서막을 식각하는 단 계; 상기 하드마스크막 패턴을 마스크로 소자분리막을 식각하여 노출된 제1 돌출부, 제2 돌출부 및 상기 제1 돌출부와 제2 돌출부를 연결하는 바닥면을 포함하는 듀얼 핀 구조의 바닥 돌출부를 형성하는 단계; 상기 하드마스크막 패턴을 마스크로 상기 제1 트렌치를 식각하여 상기 제1 트렌치보다 폭이 넓은 제2 트렌치를 형성하여, 상기 제2 트렌치 및 제1 트렌치를 포함하는 리세스 트렌치를 형성하는 단계; 및 상기 리세스 트렌치와 중첩하는 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 마스크막 패턴을 형성하는 단계는, 상기 반도체 기판의 활성 영역을 정의하는 패드산화막 패턴 및 패드질화막 패턴을 형성하는 단계;
상기 패드산화막 패턴 및 패드질화막 패턴을 식각하여 상기 반도체 기판의 정션 영역을 노출시키는 단계; 상기 노출된 반도체 기판의 정션 영역을 매립하는 절연막 패턴을 형성하는 단계; 및 상기 패드산화막 패턴 및 패드질화막 패턴을 식각하여 제거하는 단계를 포함하는 것이 바람직하다.
상기 절연막 패턴은 TEOS(Tetra Ethyl Ortho Silicate)막을 포함하여 형성할 수 있고, 상기 스페이서막은 나이트라이드막을 포함하여 형성할 수 있다.
상기 스페이서막을 식각하면서 함께 식각된 소자분리막은 1500Å 내지 2000Å의 깊이로 식각하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설 명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1a 내지 도 12b는 본 발명의 실시예에 따른 리세스 채널을 갖는 반도체 소자 및 그 제조방법을 설명하기 위해 나타내보인 도면들이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(100) 상에 활성영역(X) 및 소자분리영역(Y)을 정의하는 소자분리막(125)을 형성한다. 여기서 도 1b는 도 1a를 A-A'축 및 B-B'축을 따라 잘라내어 나타내보인 도면이다. 이하 이에 대한 설명은 생략하기로 한다.
구체적으로, 반도체 기판(100) 위에 활성영역(X)은 차단하면서 소자분리영역(Y)의 반도체 기판(100)을 노출시키는 1차 마스크막 패턴(115)을 형성한다. 이 1차 마스크막 패턴(115)은 패드산화막 패턴(105) 및 패드질화막 패턴(110)이 적층된 구조로 이루어진다. 여기서 패드산화막 패턴(105)은 50Å 내지 150Å의 두께로 형성하고, 패드질화막 패턴(110)은 500Å 내지 700Å의 두께로 형성할 수 있다. 여기서 활성영역(X)에는 이후 형성될 채널 영역(a) 및 채널 영역(a) 양쪽에 배치될 정션 영역(b)을 포함하여 설정된다. 이러한 활성영역(X) 상에 설정된 채널 영역(a)은 정션 영역(b) 사이에 배치되며, 이후 채널 영역(a)과 중첩하여 게이트 라인이 형성된다. 다음에 1차 마스크막 패턴(115)을 마스크로 반도체 기판(100)을 식각하여 소자분리용 트렌치를 형성한다. 계속해서 소자분리용 트렌치를 절연막으로 매립한 다음 평탄화 공정을 진행하여 활성영역(X) 및 소자분리영역(Y)을 정의하는 소자분리막(125)을 형성한다.
도 2a 및 도 2b를 참조하면, 1차 마스크막 패턴(115)을 패터닝하여 활성 영역(X)의 채널 영역(a)을 차단하는 2차 마스크막 패턴(130)을 형성한다.
구체적으로, 1차 마스크막 패턴(115) 위에 포토레지스트막을 도포하고, 노광 및 현상 공정을 포함하는 포토리소그래피(photolithography) 공정을 진행하여 활성 영역(X)의 채널 영역(a)은 차단하면서, 채널 영역(a)을 제외한 나머지 영역은 노출시키는 포토레지스트막 패턴(미도시함)을 형성한다. 여기서 포토레지스트막은 빛이 조사된 부분이 현상 공정에서 남아있는 네거티브 타입(negative-typed)의 포토레지스트 물질을 이용한다. 이때, 포토레지스트막 패턴은 이후 게이트 라인이 형성될 채널 영역을 따라 라인(line) 형상으로 형성하는 것이 바람직하다. 다음에 포토레지스트막 패턴을 마스크로 채널 영역(a)을 제외한 나머지 영역의 1차 마스크막 패턴(115)을 식각하여 반도체 기판(100)의 표면을 선택적으로 노출시킨다. 그리고 포토레지스트막 패턴은 제거한다. 그러면 도 2a에 도시한 바와 같이, 반도체 기판(100)의 활성 영역(X)에서 채널 영역(a)을 차단하는 2차 마스크막 패턴(130)이 형성된다.
도 3a 및 도 3b를 참조하면, 반도체 기판(100) 상에 형성된 2차 마스크막 패턴(130)을 매립하는 절연막 패턴(135)을 형성한다.
구체적으로, 반도체 기판(100) 상에 절연막을 형성한다. 이 절연막은 2차 마스크막 패턴(130) 및 2차 마스크막 패턴(130)에 의해 노출된 반도체 기판(100)을 충분히 매립할 수 있는 두께로 형성한다. 여기서 절연막은 LPTEOS(Low Pressure Tetra Ethyl Ortho Silicate)막으로 형성할 수 있다. 계속해서 절연막 상에 평탄화 공정을 진행하여 2차 마스크막 패턴(130)을 노출시킨다. 여기서 평탄화 공정은 화학적기계적연마(CMP; Chemical mechanical polishing)방법 또는 에치백(etch back)을 이용하여 진행할 수 있다. 이 평탄화 공정에 의해 도 3a 및 도 3b에 도시한 바와 같이, 2차 마스크막 패턴(130) 위의 절연막은 제거되면서 반도체 기판(100)의 정션 영역(b)을 매립하는 절연막 패턴(135)이 형성된다.
도 4a 및 도 4b를 참조하면, 반도체 기판(100) 상에 스트립(strip) 공정을 진행하여 2차 마스크막 패턴(130)을 식각한다. 그러면 절연막 패턴(135) 사이에 채널 영역(a)의 반도체 기판(100) 표면을 노출시키는 제1 개구부(140)가 형성된다. 이 스트립 공정은 인산(H3PO4) 용액을 이용하여 진행할 수 있다.
도 5a 및 도 5b를 참조하면, 제1 개구부(140)가 형성된 절연막 패턴(135)의 노출면에 스페이서막(145)을 형성한다.
구체적으로, 절연막 패턴(135)에 의해 노출된 반도체 기판(100) 상에 스페이서 대상막을 증착한다. 이 스페이서 대상막은 질화막으로 50Å 내지 200Å의 두께로 증착할 수 있다. 다음에 스페이서 대상막을 식각하여 절연막 패턴(135)의 측면을 덮는 스페이서막(145)을 형성한다. 도 5a를 참조하면, 이 스페이서막(145)은 절연막 패턴(135) 내에 형성된 제1 개구부(140)를 소정 두께로 둘러싸도록 형성되며, 스페이서막(145)에 의해 제1 개구부(140)보다 내측으로 소정 간격만큼 축소된 제2 개구부(147)가 형성된다.
도 6a 및 도 6b를 참조하면, 스페이서막(145)을 배리어막으로 제2 개구 부(147)에 의해 노출된 반도체 기판(100)을 식각하여 제1 트렌치(150)를 형성한다. 이 제1 트렌치(150)는 반도체 기판(100)의 표면으로부터 400Å 내지 800Å의 깊이로 형성한다.
도 7a 및 도 7b를 참조하면, 제1 트렌치(150)가 형성된 반도체 기판(100)의 절연막 패턴(135) 상에 하드마스크막(155)을 증착한다. 다음에 하드마스크막(155) 위에 제1 트렌치(150) 형성영역을 노출시키는 포토레지스트막 패턴(160)을 형성한다. 이 하드마스크막(155)은 비정질 카본(amorphous carbon)막으로 2000Å 내지 3000Å의 두께로 증착한다.
도 8a 및 도 8b를 참조하면, 포토레지스트막 패턴(160)을 마스크로 하드마스크막(155)을 식각하여 스페이서막(145)을 노출시키는 하드마스크막 패턴(165)을 형성한다. 계속해서 포토레지스트막 패턴(160) 및 하드마스크막 패턴(165)을 마스크로 노출된 스페이서막(145)을 식각한다. 다음에 포토레지스트막 패턴(160)은 제거한다.
도 9a 및 도 9b를 참조하면, 하드마스크막 패턴(165) 및 절연막 패턴(135)을 마스크로 산화막에 대한 실리콘의 식각 선택비가 높은 식각 소스를 공급하여 소자분리막(125)을 노출된 표면으로부터 소정 깊이(d)만큼 식각한다. 이에 따라 도 9b의 B-B'축을 나타내보인 도면을 참조하면, 소자분리막(125)은 표면으로부터 소정 깊이(d), 예를 들어 1500Å 내지 2000Å의 깊이가 식각된다. 여기서 반도체 기판(100)에 공급된 식각 소스는 산화막에 대해 실리콘이 높은 식각 선택비를 가지고 있어 반도체 기판(100)은 식각되지 않고, 하드마스크막 패턴(165)에 의해 노출된 소자분리막(125)만 소정 깊이(d)만큼 식각된다. 이에 따라 도 9b의 B-B'축을 참조하면, 활성 영역의 단축 방향으로 제1 돌출부(170a), 제2 돌출부(170c) 및 제1 돌출부(170a)와 제2 돌출부(170c)를 연결하는 바닥면(170b)을 포함하는 듀얼 핀 구조의 바닥 돌출부(170)가 형성된다.
도 10a 및 도 10b를 참조하면, 하드마스크막 패턴(165) 및 절연막 패턴(135)을 마스크로 실리콘에 대한 산화막의 식각 선택비가 높은 식각 소스를 공급하여 반도체 기판(100)을 식각하여 제2 트렌치(175)를 형성한다. 여기서 제2 트렌치(175)는 반도체 기판(100)의 표면으로부터 소정 깊이, 예를 들어 700Å 내지 1500Å를 식각한다. 이때, 제2 트렌치(175)를 식각하는 과정에서 제1 트렌치(150)도 함께 식각된다. 이에 따라 반도체 기판(100) 내에는 제2 트렌치(175) 및 제2 트렌치(175)보다 폭이 좁은 제1 트렌치(150)를 포함하는 듀얼 핀(FIN) 구조를 갖는 리세스 트렌치(180)가 형성된다. 여기서 제1 트렌치(150)는 폭은 유지하면서, 제2 트렌치(175)보다 깊게 형성된다.
도 11a 및 도 11b를 참조하면, 하드마스크막 패턴(165) 및 절연막 패턴(135)을 제거한다.
도 12a 및 도 12b를 참조하면, 듀얼 핀 구조를 갖는 리세스 트렌치(180)와 중첩하는 게이트 스택(205)을 형성한다.
구체적으로, 반도체 기판(100) 상에 게이트 절연막으로 산화막을 30Å 내지 50Å의 두께로 형성하고, 게이트 도전막으로 도핑된 폴리실리콘막을 400Å 내지 700Å의 두께로 형성한다. 다음에 게이트 도전막 위에 게이트 금속막으로 텅스텐실 리사이드(WSix)막을 1000Å 내지 1500Å의 두께로 형성하고, 하드마스크막을 2000Å 내지 2500Å의 두께로 형성한다. 다음에 게이트 패터닝을 위한 선택적 식각 과정을 수행하여 게이트 스택(205)을 형성한다. 게이트 스택(205)은 도 12a에 도시한 바와 같이, 라인(line type) 타입으로 형성되며, 게이트 절연막 패턴(185), 게이트 도전막 패턴(190), 게이트 금속막 패턴(195) 및 하드마스크막 패턴(200)을 포함하여 이루어진다. 이후 비록 도면에 도시하지는 않았지만 소스/드레인 불순물을 주입하여 소스/드레인 영역을 형성한다.
본 발명에 따른 리세스 채널을 갖는 반도체 소자의 제조방법은, 리세스 트렌치의 바닥면을 듀얼 핀(FIN) 구조로 형성함으로써 보다 향상된 셀 구동 전류 특성을 확보할 수 있다. 또한, 리세스 트렌치 바닥면을 듀얼 핀 구조로 형성함으로써 효과적인 셀 데이터 기입시간(cell data writing time)을 확보할 수 있어 반도체 소자가 고집적화되면서 주요한 수율 손실(major yield loss) 항목인 데이터 기입 회복 시간(tWR; Write recovery time) 불량을 개선할 수 있다. 이에 따라 메모리 소자의 고집적화에 따른 디자인 룰이 감소에도 정상적으로 셀 구동이 가능한 반도체 소자 특성을 확보할 수 있다.
도 1a 내지 도 12b는 본 발명의 실시예에 따른 리세스 채널을 갖는 반도체 소자 및 그 제조방법을 설명하기 위해 나타내보인 도면들이다.
Claims (8)
- 반도체 기판;상기 반도체 기판의 활성 영역 내에 형성된 1차 트렌치 및 상기 1차 트렌치의 바닥면으로부터 형성된 2차 트렌치를 포함하고, 상기 활성 영역의 단축 방향으로 배치된 제1 돌출부, 제2 돌출부 및 상기 제1 및 제2 돌출부 사이의 바닥면을 포함하는 리세스 트렌치;상기 반도체 기판 내에 형성되고 상기 제1 및 제2 돌출부의 바깥쪽 측면부를 노출시키는 소자분리막; 및상기 바깥쪽 측면부가 노출된 제1 돌출부, 제2 돌출부 및 바닥면을 덮으면서 상기 리세스 트렌치를 모두 채우는 게이트 스택을 포함하는 리세스 채널을 갖는 반도체 소자.
- 제1항에 있어서,상기 소자분리막은 상기 제1 돌출부 및 제2 돌출부의 바깥쪽 측면부를 노출시키게 상기 제1 돌출부 및 제2 돌출부 사이의 바닥면보다 낮은 위치에 형성된 리세스 채널을 갖는 반도체 소자.
- 제1항에 있어서,상기 2차 트렌치는 상기 1차 트렌치보다 상대적으로 좁은 폭으로 형성된 리세스 채널을 갖는 반도체 소자.
- 채널 영역 및 정션 영역을 포함하는 활성영역이 설정된 반도체 기판 상에 상기 정션 영역을 차단하면서 상기 채널 영역은 노출시키는 마스크막 패턴을 형성하는 단계;상기 마스크막 패턴의 내측을 소정 두께만큼 둘러싸는 스페이서막을 형성하는 단계;상기 스페이서막을 식각 마스크로 상기 반도체 기판 내에 제1 트렌치를 형성하는 단계;상기 제1 트렌치 및 상기 스페이서막을 노출시키는 하드마스크막 패턴을 형성하는 단계;상기 하드마스크막 패턴을 마스크로 상기 노출된 스페이서막을 식각하는 단계;상기 하드마스크막 패턴을 마스크로 소자분리막을 식각하여 노출된 제1 돌출부, 제2 돌출부 및 상기 제1 돌출부와 제2 돌출부를 연결하는 바닥면을 포함하는 듀얼 핀 구조의 바닥 돌출부를 형성하는 단계;상기 하드마스크막 패턴을 마스크로 상기 제1 트렌치를 식각하여 상기 제1 트렌치보다 폭이 넓은 제2 트렌치를 형성하여, 상기 제2 트렌치 및 제1 트렌치를 포함하는 리세스 트렌치를 형성하는 단계; 및상기 리세스 트렌치와 중첩하는 게이트 스택을 형성하는 단계를 포함하는 리세스 채널을 갖는 반도체 소자의 제조방법.
- 제4항에 있어서, 상기 마스크막 패턴을 형성하는 단계는,상기 반도체 기판의 활성 영역을 정의하는 패드산화막 패턴 및 패드질화막 패턴을 형성하는 단계;상기 패드산화막 패턴 및 패드질화막 패턴을 식각하여 상기 반도체 기판의 정션 영역을 노출시키는 단계;상기 노출된 반도체 기판의 정션 영역을 매립하는 절연막 패턴을 형성하는 단계; 및상기 패드산화막 패턴 및 패드질화막 패턴을 식각하여 제거하는 단계를 포함하는 리세스 채널을 갖는 반도체 소자의 제조방법.
- 제5항에 있어서,상기 절연막 패턴은 TEOS(Tetra Ethyl Ortho Silicate)막을 포함하여 형성하는 리세스 채널을 갖는 반도체 소자의 제조방법.
- 제4항에 있어서,상기 스페이서막은 나이트라이드막을 포함하여 형성하는 리세스 채널을 갖는 반도체 소자의 제조방법.
- 제4항에 있어서,상기 스페이서막을 식각하면서 함께 식각된 소자분리막은 1500Å 내지 2000Å의 깊이로 식각하는 리세스 채널을 갖는 반도체 소자의 제조방법.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070127859A KR100924344B1 (ko) | 2007-12-10 | 2007-12-10 | 리세스 채널을 갖는 반도체 소자 및 그 제조방법 |
| US12/121,637 US7781829B2 (en) | 2007-12-10 | 2008-05-15 | Semiconductor device having recessed channel and method for manufacturing the same |
| US12/839,075 US8097509B2 (en) | 2007-12-10 | 2010-07-19 | Method for manufacturing semiconductor device with a recessed channel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070127859A KR100924344B1 (ko) | 2007-12-10 | 2007-12-10 | 리세스 채널을 갖는 반도체 소자 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090060882A KR20090060882A (ko) | 2009-06-15 |
| KR100924344B1 true KR100924344B1 (ko) | 2009-10-30 |
Family
ID=40720750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070127859A KR100924344B1 (ko) | 2007-12-10 | 2007-12-10 | 리세스 채널을 갖는 반도체 소자 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7781829B2 (ko) |
| KR (1) | KR100924344B1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100767399B1 (ko) * | 2006-07-03 | 2007-10-17 | 삼성전자주식회사 | 핀-펫을 포함하는 반도체 장치의 제조 방법 |
| US8546876B2 (en) * | 2008-03-20 | 2013-10-01 | Micron Technology, Inc. | Systems and devices including multi-transistor cells and methods of using, making, and operating the same |
| US7969776B2 (en) | 2008-04-03 | 2011-06-28 | Micron Technology, Inc. | Data cells with drivers and methods of making and operating the same |
| US9318431B2 (en) * | 2011-11-04 | 2016-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit having a MOM capacitor and method of making same |
| JP2013135029A (ja) * | 2011-12-26 | 2013-07-08 | Elpida Memory Inc | 半導体装置の製造方法 |
| CN103779220B (zh) * | 2012-10-22 | 2016-05-25 | 中芯国际集成电路制造(上海)有限公司 | 鳍式场效应晶体管及其形成方法 |
| US9129889B2 (en) * | 2013-03-15 | 2015-09-08 | Semiconductor Components Industries, Llc | High electron mobility semiconductor device and method therefor |
| KR102501128B1 (ko) * | 2015-06-26 | 2023-02-16 | 타호 리서치 리미티드 | 희생 코어 상의 클래딩을 통한 트랜지스터 핀 형성 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100696764B1 (ko) * | 2006-03-23 | 2007-03-19 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7019342B2 (en) | 2003-07-03 | 2006-03-28 | American Semiconductor, Inc. | Double-gated transistor circuit |
| US7087952B2 (en) | 2004-11-01 | 2006-08-08 | International Business Machines Corporation | Dual function FinFET, finmemory and method of manufacture |
| KR100801746B1 (ko) * | 2006-12-29 | 2008-02-11 | 주식회사 하이닉스반도체 | 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법 |
-
2007
- 2007-12-10 KR KR1020070127859A patent/KR100924344B1/ko not_active IP Right Cessation
-
2008
- 2008-05-15 US US12/121,637 patent/US7781829B2/en active Active
-
2010
- 2010-07-19 US US12/839,075 patent/US8097509B2/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100696764B1 (ko) * | 2006-03-23 | 2007-03-19 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8097509B2 (en) | 2012-01-17 |
| US7781829B2 (en) | 2010-08-24 |
| KR20090060882A (ko) | 2009-06-15 |
| US20100279497A1 (en) | 2010-11-04 |
| US20090146243A1 (en) | 2009-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7824979B2 (en) | Semiconductor device with channel of FIN structure and method for manufacturing the same | |
| KR100924344B1 (ko) | 리세스 채널을 갖는 반도체 소자 및 그 제조방법 | |
| US8455945B2 (en) | Semiconductor device having saddle fin transistor and method for fabricating the same | |
| KR100763330B1 (ko) | 활성 핀들을 정의하는 소자분리 방법, 이를 이용하는반도체소자의 제조방법 및 이에 의해 제조된 반도체소자 | |
| KR100577565B1 (ko) | 핀 전계효과 트랜지스터의 제조방법 | |
| KR100657969B1 (ko) | 한 쌍의 핀-타입 채널 영역들에 대응하는 단일 게이트전극을 갖는 반도체 소자의 제조 방법 | |
| KR100881818B1 (ko) | 반도체 소자의 형성 방법 | |
| US20060214212A1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| US8350321B2 (en) | Semiconductor device having saddle fin transistor and manufacturing method of the same | |
| US7479676B2 (en) | Transistor of semiconductor memory device | |
| US20070138599A1 (en) | Semiconductor device having a single sidewall fin field effect transistor and method for fabricating the same | |
| KR100801746B1 (ko) | 벌브 타입의 리세스 채널을 갖는 반도체 소자의 제조방법 | |
| KR101570178B1 (ko) | 커패시터 없는 디램 소자 | |
| KR20110012775A (ko) | 반도체 소자 및 그의 제조 방법 | |
| JP2013143423A (ja) | 半導体装置及びその製造方法 | |
| KR100609524B1 (ko) | 반도체 소자의 형성방법 | |
| US7553719B2 (en) | Flash memory device and method for fabricating the same | |
| US7170133B2 (en) | Transistor and method of fabricating the same | |
| JP4428109B2 (ja) | 半導体記憶装置及びその製造方法 | |
| KR100395910B1 (ko) | 반도체 디램 셀 | |
| KR20070070922A (ko) | 새들형 핀 트랜지스터 제조방법 | |
| KR100935724B1 (ko) | 리세스 채널을 갖는 반도체 소자의 제조방법 | |
| KR101024764B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| KR20100028435A (ko) | 새들 핀 트랜지스터를 구비하는 반도체 소자의 제조방법 | |
| KR101024777B1 (ko) | 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120921 Year of fee payment: 4 |
|
| LAPS | Lapse due to unpaid annual fee |