JP4428109B2 - 半導体記憶装置及びその製造方法 - Google Patents
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Description
上述したように従来のMNOSトランジスタでは、チャネルのドレイン近傍でキャリアが加速されて生ずるホットキャリア(例えばチャネルホットエレクトロン)をゲート絶縁膜へ注入してキャリアを蓄積する。従って、蓄積部の形成位置は、キャリアが加速されホットキャリアが生成する領域に対応している。
本発明の第1実施形態は、第1ゲート電極を制御ゲート電極とし、第2ゲート電極をフローティングゲート電極とする実施形態に関する。なお、本明細書の制御ゲート電極とは、書込電圧が印加されて第1ゲート絶縁膜の直下にチャネルを形成するゲート電極をいう。以下、その製造工程を参照しつつ本実施形態を説明する。
(2)本発明の第2実施形態
本発明の第2実施形態は、第1ゲート電極をフローティングゲートとし、第2ゲート電極に書込電圧を印加する実施形態に関する。図3は本発明の第2実施形態工程断面図であり、製造工程におけるトランジスタの断面を表している。
(3)本発明の第3実施形態
本発明の第3実施形態は、高誘電体膜の側面にフローティング状態の第2ゲート電極を設け、第1ゲート絶縁膜の直交方向(チャネル方向)に延在する制御ゲート電極を設けた実施形態に関する。以下、その製造工程に沿って説明する。図4は本発明の第3実施形態断面工程図であり、トランジスタの断面構造を表している。図8は本発明の第3実施形態平面図であり、層間絶縁膜を堆積する前の電極配置を表している。
(4)本発明の第4実施形態
本発明の第4実施形態は、第1ゲート電極をフローティングゲートとし、書込電圧が印加される第2ゲート電極を第1ゲート電極上をチャネル方向に横切り延在した実施形態に関する。以下、その製造工程に沿って説明する。図5は本発明の第4実施形態断面工程図であり、トランジスタの断面構造を表している。図9は本発明の第4実施形態平面図であり、AND型セル構造の層間絶縁膜を堆積する前の電極配置を表している。
(5)本発明の第5実施形態
本発明の第5実施形態は、第4実施形態の第1ゲート電極に代えて高誘電体膜を用い、かつ第4実施形態の第2ゲートを制御ゲート電極(書込電圧が印加されて第1ゲート絶縁膜直下にチャネルを形成する電極。)として用いる実施形態に関する。この高誘電体膜は隣接するセル間で連続であってよく、第4実施形態の第1ゲート電極のように分離する必要はない。以下、その製造工程に沿って説明する。図6は本発明の第5実施形態断面工程図であり、トランジスタの断面構造を表している。
(付記1)
半導体基板上に第1ゲート絶縁膜を介して設けられた第1ゲート電極と、前記第1ゲート電極の両側に形成された第1及び第2不純物領域とを備え、前記第1ゲート絶縁膜の両端部にチャネルから注入されたキャリアを蓄積可能な半導体記憶装置において、
前記第1ゲート絶縁膜と前記第1及び第2不純物領域との間に表出する前記基板上に形成された第2ゲート絶縁膜と、
前記第1ゲート電極の両側の前記基板上に前記第2ゲート絶縁膜を介して形成された、前記第1ゲート電極と容量結合する第2ゲート電極とを有し、
前記第1ゲート電極に書込電圧を印加してフローティング状態にある前記第2ゲート電極に電圧を誘起させ、前記第1及び第2不純物領域のうちドレインとして選択された前記不純物領域に近い側の前記第1ゲート絶縁膜の端部にキャリアを注入することを特徴とする半導体記憶装置。
(付記2)
半導体基板上に第1ゲート絶縁膜を介して設けられた第1ゲート電極と、前記第1ゲート電極の両側に形成された第1及び第2不純物領域とを備え、前記第1ゲート絶縁膜の両端部にチャネルから注入されたキャリアを蓄積可能な半導体記憶装置において、
前記第1ゲート絶縁膜と前記第1及び第2不純物領域との間に表出する前記基板上に形成された第2ゲート絶縁膜と、
前記第1ゲート電極の両側の前記基板上に前記第2ゲート絶縁膜を介して形成された、前記第1ゲート電極と容量結合する第2ゲート電極とを有し、
前記第2ゲート電極に書込電圧を印加してフローティング状態にある前記第1ゲート電極に電圧を誘起させ、前記第1及び第2不純物領域のうちドレインとして選択された前記不純物領域に近い側の前記第1ゲート絶縁膜の端部にキャリアを注入することを特徴とする半導体記憶装置。
(付記3)
前記第2ゲート電極は、前記第1ゲート電極の側面に設けられた容量絶縁膜を介して前記第1ゲート電極の側面に形成されたサイドウォールからなることを特徴とする付記1又は2記載の半導体記憶装置。
(付記4)
前記第2ゲート電極は、前記第1ゲート電極上を横断してチャネル長方向に延在することを特徴とする付記2記載の半導体記憶装置。
(付記5)
半導体基板に形成された第1及び第2不純物領域と、
前記第1及び第2不純物領域の間の前記基板上に形成され、両端部にチャネルから注入されたキャリアを蓄積可能な第1ゲート絶縁膜と、
前記第1及び第2不純物領域を形成するためのイオン注入時にイオン注入防止膜となる厚さを有する、前記第1ゲート絶縁膜上に形成された高誘電体膜と、
前記第1ゲート絶縁膜と前記第1及び第2不純物領域との間に表出する前記基板上に形成された第2ゲート絶縁膜と、
前記高誘電体膜上を横断して前記第2ゲート絶縁膜上に延在する制御ゲート電極とを有し、
前記制御ゲート電極に書込電圧を印加して、前記第1及び第2不純物領域のうちドレインとして選択された前記不純物領域に近い側の前記第1ゲート絶縁膜の端部にキャリアを注入することを特徴とする半導体記憶装置。
(付記6)
前記高誘電体膜に隣接して前記第2ゲート絶縁膜上に形成されたフローティング状態の第2ゲート電極を有し、
前記制御ゲート電極は、前記高誘電体膜上及び前記制御ゲート電極と容量結合する前記第2ゲート電極上を横断して前記基板上に延在することを特徴とする付記5記載の半導体記憶装置。
(付記7)
前記第1ゲート絶縁膜上に前記第1ゲート電極を形成する工程と、
次いで、前記第1ゲート電極の上面並びに側面及び前記第1絶縁膜の側面を覆う容量絶縁膜と、前記第1ゲート絶縁膜の外側に表出する前記基板表面を覆う前記第2ゲート絶縁膜とを形成する工程と、
次いで、前記第1ゲート電極の側面に前記容量絶縁膜を介して接するダミーサイドウォールを前記第2ゲート絶縁膜上に形成する工程と、
次いで、前記第1ゲート電極及び前記ダミーサイドウォールをマスクとするイオン注入により、前記第1及び第2不純物領域を形成する工程と、
次いで、前記ダミーサイドウォールを除去する工程と、
次いで、前記第1ゲート電極上を横断して前記第2ゲート絶縁膜上に延在する第2ゲート電極を形成する工程とを有することを特徴とする付記4記載の半導体記憶装置の製造方法。。
(付記8)
前記第1ゲート絶縁膜上に前記高誘電体膜を形成する工程と、
次いで、前記高誘電体膜の外側に表出する前記基板表面を覆う前記第2ゲート絶縁膜とを形成する工程と、
次いで、前記第2ゲート絶縁膜上かつ前記高誘電体膜の側面にダミーサイドウォールをに形成する工程と、
次いで、前記高誘電体膜及び前記ダミーサイドウォールをマスクとするイオン注入により、前記第1及び第2不純物領域を形成する工程と、
次いで、前記ダミーサイドウォールを除去する工程と、
次いで、前記高誘電体膜上を横断して前記第2ゲート絶縁膜上に延在する制御ゲート電極を形成する工程とを有することを特徴とする付記5記載の半導体記憶装置の製造方法。
2−1、2−2 不純物領域
2−3、2−4 低濃度不純物領域
2−5、2−6 高濃度不純物領域
3 第1ゲート絶縁膜
3−1 トンネル酸化膜
3−2 窒化膜
3−3 酸化膜
3A、3B キャリア蓄積部
4 第1ゲート電極
5 第2ゲート電極
6 第2ゲート絶縁膜
7 容量絶縁膜
8 制御ゲート電極
9 高誘電体膜
10 ダミーサイドウォール
11 STI(シャロートレンチ分離帯)
12−1、12−2 配線
13 ゲート電極
14 絶縁性サイドウォール
15 積層パターン
21 チャネル
22 オフセット領域
23 キャリア
24 蓄積キャリア
25 窒化膜マスク
26 酸化膜
Vwr 書込電圧
Vs ソース電圧
Vd ドレイン電圧
Claims (5)
- 半導体基板上に第1ゲート絶縁膜を介して設けられた第1ゲート電極と、前記第1ゲート電極の両側に形成された第1及び第2不純物領域とを備え、前記第1ゲート絶縁膜の両端部にチャネルから注入されたキャリアを蓄積可能な半導体記憶装置において、
前記第1ゲート絶縁膜と前記第1及び第2不純物領域との間に表出する前記基板上に形成された第2ゲート絶縁膜と、
前記第1ゲート電極の両側の前記基板上に前記第2ゲート絶縁膜を介して形成された、前記第1ゲート電極と容量結合する第2ゲート電極とを有し、
前記第1ゲート電極に書込電圧を印加してフローティング状態にある前記第2ゲート電極に電圧を誘起させ、前記第1及び第2不純物領域のうちドレインとして選択された前記不純物領域に近い側の前記第1ゲート絶縁膜の端部に、前記第1ゲート絶縁膜の中央部より多量に、前記第1ゲート絶縁膜及び前記第2ゲート絶縁膜の下に形成されたチャネル中に生成するホットキャリアを注入することを特徴とする半導体記憶装置。 - 半導体基板上に第1ゲート絶縁膜を介して設けられた第1ゲート電極と、前記第1ゲート電極の両側に形成された第1及び第2不純物領域とを備え、前記第1ゲート絶縁膜の両端部にチャネルから注入されたキャリアを蓄積可能な半導体記憶装置において、
前記第1ゲート絶縁膜と前記第1及び第2不純物領域との間に表出する前記基板上に形成された第2ゲート絶縁膜と、
前記第1ゲート電極の両側の前記基板上に前記第2ゲート絶縁膜を介して形成された、前記第1ゲート電極と容量結合する第2ゲート電極とを有し、
前記第2ゲート電極に書込電圧を印加してフローティング状態にある前記第1ゲート電極に電圧を誘起させ、前記第1及び第2不純物領域のうちドレインとして選択された前記不純物領域に近い側の前記第1ゲート絶縁膜の端部に、前記第1ゲート絶縁膜の中央部より多量に、前記第1ゲート絶縁膜及び前記第2ゲート絶縁膜の下に形成されたチャネル中に生成するホットキャリアを注入することを特徴とする半導体記憶装置。 - 半導体基板に形成された第1及び第2不純物領域と、
前記第1及び第2不純物領域の間の前記基板上に形成され、両端部にチャネルから注入されたキャリアを蓄積可能な第1ゲート絶縁膜と、
前記第1及び第2不純物領域を形成するためのイオン注入時にイオン注入防止膜となる厚さを有する、前記第1ゲート絶縁膜上に形成された高誘電体膜と、
前記第1ゲート絶縁膜と前記第1及び第2不純物領域との間に表出する前記基板上に形成された第2ゲート絶縁膜と、
前記高誘電体膜上を横断して前記第2ゲート絶縁膜上に延在する制御ゲート電極とを有し、
前記制御ゲート電極に書込電圧を印加して、前記第1及び第2不純物領域のうちドレインとして選択された前記不純物領域に近い側の前記第1ゲート絶縁膜の端部に、前記第1ゲート絶縁膜の中央部より多量に、前記第1ゲート絶縁膜及び前記第2ゲート絶縁膜の下に形成されたチャネル中に生成するホットキャリアを注入することを特徴とする半導体記憶装置。 - 前記第1ゲート絶縁膜上に前記第1ゲート電極を形成する工程と、
次いで、前記第1ゲート電極の上面並びに側面及び前記第1絶縁膜の側面を覆う容量絶縁膜と、前記第1ゲート絶縁膜の外側に表出する前記基板表面を覆う前記第2ゲート絶縁膜とを形成する工程と、
次いで、前記第1ゲート電極の側面に前記容量絶縁膜を介して接するダミーサイドウォールを前記第2ゲート絶縁膜上に形成する工程と、
次いで、前記第1ゲート電極及び前記ダミーサイドウォールをマスクとするイオン注入により、前記第1及び第2不純物領域を形成する工程と、
次いで、前記ダミーサイドウォールを除去する工程と、
次いで、前記第1ゲート電極上を横断して前記第2ゲート絶縁膜上に延在する第2ゲート電極を形成する工程とを有することを特徴とする請求項2記載の半導体記憶装置の製造方法。 - 前記第1ゲート絶縁膜上に前記高誘電体膜を形成する工程と、
次いで、前記高誘電体膜の外側に表出する前記基板表面を覆う前記第2ゲート絶縁膜とを形成する工程と、
次いで、前記第2ゲート絶縁膜上かつ前記高誘電体膜の側面にダミーサイドウォールをに形成する工程と、
次いで、前記高誘電体膜及び前記ダミーサイドウォールをマスクとするイオン注入により、前記第1及び第2不純物領域を形成する工程と、
次いで、前記ダミーサイドウォールを除去する工程と、
次いで、前記高誘電体膜上を横断して前記第2ゲート絶縁膜上に延在する制御ゲート電極を形成する工程とを有することを特徴とする請求項3記載の半導体記憶装置の製造方法。
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