CN106409838A - Sonos存储器的工艺方法 - Google Patents
Sonos存储器的工艺方法 Download PDFInfo
- Publication number
- CN106409838A CN106409838A CN201610929271.4A CN201610929271A CN106409838A CN 106409838 A CN106409838 A CN 106409838A CN 201610929271 A CN201610929271 A CN 201610929271A CN 106409838 A CN106409838 A CN 106409838A
- Authority
- CN
- China
- Prior art keywords
- side wall
- layer
- sonos memory
- polysilicon gate
- forms
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 32
- 229920005591 polysilicon Polymers 0.000 claims abstract description 31
- 238000002347 injection Methods 0.000 claims abstract description 18
- 239000007924 injection Substances 0.000 claims abstract description 18
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 6
- 239000010703 silicon Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims abstract description 5
- 238000000137 annealing Methods 0.000 claims abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 11
- 229910052736 halogen Inorganic materials 0.000 claims description 11
- 150000002367 halogens Chemical class 0.000 claims description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 11
- 239000000377 silicon dioxide Substances 0.000 claims description 7
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 239000002131 composite material Substances 0.000 claims description 2
- 238000004062 sedimentation Methods 0.000 claims 1
- 239000000126 substance Substances 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 abstract 3
- 230000005684 electric field Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000006396 nitration reaction Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
Abstract
本发明公开了一种SONOS存储器的工艺方法,包括：第1步，在硅衬底上形成ONO介质层，淀积多晶硅并刻蚀形成栅极后退火；再在多晶硅栅极表面形成薄氧化层；第2步，淀积一层介质层并刻蚀，在多晶硅栅极两侧形成第一层侧墙；第3步，进行LDD注入，以及卤族离子注入；第4步，淀积介质层并刻蚀，在多晶硅栅极两侧再形成第二层侧墙；第5步，进行源区、漏区的注入，形成SONOS存储器。本发明通过在LDD和卤族离子注入之前介质层淀积工艺步骤，形成LDD和卤族离子注入之前的第一层侧墙，减小了漏、栅的重叠区域，漏端耦合到沟道中的电压减小，从漏端耦合到沟道中的电压被削弱，降低了沟道表面的电势，漏极干扰得到改善。
Description
技术领域
本发明涉及半导体制造领域，特别是指一种SONOS存储器的工艺方法。
背景技术
非挥发性存储器(NVM)技术，主要有浮栅(floating gate)技术、分压栅(splitgate)技术以及SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)技术。SONOS技术应用广泛，具有操作电压低，速度快，容量大等优点。目前半导体制造技术中常用的SONOS存储器阵列如图1所示，1是衬底，2是多晶硅栅极，3是氧化层/氮化硅/氧化层三明治结构(ONO，包括顶部氧化层303，中间氮化硅层302，沟道氧化层301)。其中氮化硅层302用于电荷存储，沟道氧化层301为电荷擦写通道，顶部氧化层303用于防止存储电荷挥发.4是N型源、漏注入区，5是绝缘介质侧墙(氮化硅或氧化硅材质)。
SONOS存储器在编程操作时，对于编程的单元通过在栅极2上加正电压，P阱1及N型源漏区4加负电压，利用FN隧道效应将电子通过沟道氧化层301存储到氮化硅层302。在擦除操作时在栅极2上加负压，而N型源漏区4加正压将氮化硅302上存储的电荷擦除。
目前ONO层3一直延伸到侧墙5下方，所有整个源漏区与栅极交叠的区域沟道氧化层的厚度与器件单元沟道区上方完全一致。在编程操作时未选中的单元的电压条件为栅极和P阱加负压，而N型源端浮空，漏端加正压，如果原来单元ONO已经存储了电子，N型源漏区附近ONO内存储的电子数就会减少，并随其他单元编程次数累计，这一现象就是漏端干扰(Drain Disturb)。结合如图2所示的SONOS存储器阵列示意图，图中包含A、B、C以及用于说明的Target共4个示例存储单元，当图中Target单元被编程时，未被选中且已经被编程过的B存储单元将会受到干扰，即Drain Disturb。
图3所示的表格是存储区阵列工作时的偏压数据，包括擦除Erase、编程Program、读Read电压。经过测量分析，B存储单元在发生Drain Disturb时的几个偏压数据VWLS/VBL/VBPW/VSL分别为-3.8V/0.6V/-3.8V/Float，由于SONOS管子为N型耗尽管，所以Drain端的电压会严重影响到器件的沟道的电势。当B存储单元的沟道电势增加后，会将原来俘获在氮化物中的电子拉向沟道，因此降低了器件program状态的阈值电压VTP，如果Drain Disturb的作用时间偏长就会导致存储数据出错。
常规的SONOS存储器的制造流程大致包括形成ONO层，形成多晶硅层然后刻蚀、退火，之后多晶硅表面再氧化，在多晶硅表面形成很薄的氧化层，之后形成LDD及卤族注入，形成侧墙，源漏注入等工艺。这种工艺由于栅极侧墙的厚度较小，形成之后漏端和栅极之间有较大的重叠区域，漏端电压容易耦合到沟道中，沟道表面电势较高，引起Drain Disturb。
发明内容
本发明所要解决的技术问题在于提供一种SONOS存储器的工艺方法，以改善SONOS存储器漏极干扰的问题。
为解决上述问题，本发明所述的SONOS存储器的工艺方法，包括如下的工艺步骤：
第1步，在硅衬底上形成ONO介质层，淀积多晶硅并刻蚀形成栅极后退火；再在多晶硅栅极表面形成薄氧化层；
第2步，淀积一层介质层并刻蚀，在多晶硅栅极两侧形成第一层侧墙；
第3步，进行LDD注入，以及卤族离子注入；
第4步，淀积介质层并刻蚀，在多晶硅栅极两侧再形成第二层侧墙；
第5步，进行源区、漏区的注入，形成SONOS存储器。
进一步地，所述第1步，采用化学气相沉积法形成ONO介质层,然后光刻定义并刻蚀以保留沟道区上方的ONO层。
进一步地，所述第2步，淀积的介质层包括但不仅限于氧化硅或氮化硅。
进一步地，所述第4步，淀积的介质层包括但不仅限于氧化硅或氮化硅。
进一步地，所述第二层侧墙覆盖在第一层侧墙外围，形成两层叠加的更厚的复合侧墙，使LDD注入、卤族离子注入以及第5步的源区、漏区注入都向远离多晶硅栅极的方向移动，减小漏区与多晶硅栅极的重叠区域。
进一步地，所述两层侧墙减小漏区与多晶硅栅极的重叠区域，但仍需保证漏区与多晶硅栅极的重叠区域≥0μm。
进一步地，所述第一层侧墙沿沟道长度方向的厚度为
本发明通过在LDD和卤族离子注入之前介质层淀积工艺步骤，使得在LDD和卤族离子注入之前，多晶硅栅极的侧壁被较厚的介质层侧墙包裹，即形成LDD和卤族离子注入之前的第一层侧墙，使得原来的漏、栅重叠区向远离栅极边缘的方向移动，减小了漏、栅的重叠区域，漏端耦合到沟道中的电压减小，因此从漏端耦合到沟道中的电压被削弱，降低了沟道表面的电势，Drain Disturb得到改善。
附图说明
图1是现有SONOS存储器的剖面结构示意图。
图2是SONOS存储器阵列的结构示意图。
图3是SONOS存储器阵列工作时的偏压数据。
图4是本发明形成双层侧墙的SONOS存储器剖面结构示意图。
图5是隧穿氧化层中垂直电场强度分布图。
附图标记说明
1是衬底，2是多晶硅栅极，3是ONO层(包括氧化层301，氮化层302，氧化层303),4是源区及漏区，5是侧墙(第二层)。
具体实施方式
本发明所述的SONOS存储器的工艺方法，包括如下的工艺步骤：
第1步，在硅衬底上采用化学气相沉积法形成ONO介质层,然后光刻定义并刻蚀以保留沟道区上方的ONO层，淀积多晶硅并刻蚀形成栅极后退火；再在多晶硅栅极表面形成薄氧化层。
第2步，淀积一层如氧化硅或氮化硅的介质层并刻蚀，在多晶硅栅极两侧形成第一层侧墙。第一层侧墙沿沟道长度方向的厚度为
第3步，进行LDD注入，以及卤族离子注入。
第4步，淀积一层如氧化硅或氮化硅的介质层并刻蚀，在多晶硅栅极两侧再形成第二层侧墙；所述第二层侧墙覆盖在第一层侧墙外围，形成两层叠加的更厚的复合侧墙，使LDD注入、卤族离子注入以及第5步的源区、漏区注入都向远离多晶硅栅极的方向移动，减小漏区与多晶硅栅极的重叠区域。
第5步，进行源区、漏区的注入，以及后续的常规工艺，形成SONOS存储器。
本发明将栅极侧墙形成内外两层，在LDD注入之前形成第一层侧墙，在源区及漏区注入之前形成第二层及外层侧墙，如图4所示。通过在LDD和卤族离子注入之前形成第一层侧墙，使得原来的漏、栅重叠区向远离栅极边缘的方向移动，减小了漏、栅的重叠区域，如图4中虚线圈注处，漏端耦合到沟道中的电压减小，因此从漏端耦合到沟道中的电压被削弱，降低了沟道表面的电势，Drain Disturb得到改善。
图5所示的是在Vg＝Vb＝-3.8V,Vd＝1.6V,Vs处于floating(Drain Disturb条件)情况下的隧穿氧化层(Tunneling Oxide)中垂直电场分布图，包含传统工艺形成的器件、第一侧墙厚度为及时的隧穿氧化层中的电场仿真曲线(沟道表面的电势越小使得底部隧穿氧化层中的电场越小，漏端干扰越弱)，在本发明结构中，隧穿氧化层中垂直电场明显比传统结构的要低，从而降低了Drain Disturb的影响。
本发明通过增加栅极侧墙的厚度，降低了从漏端耦合到沟道表面的电压使得沟道表面电势降低，从而使得底部隧穿氧化层中的电场降低，抑制了编程时非选中单元的漏极干扰现象。不会影响正常的编程和擦除操作。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (7)
1.一种SONOS存储器的工艺方法，其特征在于，包含如下的工艺步骤：
第1步，在硅衬底上形成ONO介质层，淀积多晶硅并刻蚀形成栅极后退火；再在多晶硅栅极表面形成薄氧化层；
第2步，淀积一层介质层并刻蚀，在多晶硅栅极两侧形成第一层侧墙；
第3步，进行LDD注入，以及卤族离子注入；
第4步，淀积介质层并刻蚀，在多晶硅栅极两侧再形成第二层侧墙；
第5步，进行源区、漏区的注入，形成SONOS存储器。
2.如权利要求1所述的SONOS存储器的工艺方法，其特征在于，所述第1步，采用化学气相沉积法形成ONO介质层,然后光刻定义并刻蚀以保留沟道区上方的ONO层。
3.如权利要求1所述的SONOS存储器的工艺方法，其特征在于，所述第2步，淀积的介质层包括但不仅限于氧化硅或氮化硅。
4.如权利要求1所述的SONOS存储器的工艺方法，其特征在于，所述第4步，淀积的介质层包括但不仅限于氧化硅或氮化硅。
5.如权利要求1所述的SONOS存储器的工艺方法，其特征在于，所述第二层侧墙覆盖在第一层侧墙外围，形成两层叠加的更厚的复合侧墙，使LDD注入、卤族离子注入以及第5步的源区、漏区注入都向远离多晶硅栅极的方向移动，减小漏区与多晶硅栅极的重叠区域。
6.如权利要求5所述的SONOS存储器的工艺方法，其特征在于，两层侧墙减小漏区与多晶硅栅极的重叠区域，但仍需保证漏区与多晶硅栅极的重叠区域≥0μm。
7.如权利要求1所述的SONOS存储器的工艺方法，其特征在于，所述第一层侧墙沿沟道长度方向的厚度为
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610929271.4A CN106409838A (zh) | 2016-10-31 | 2016-10-31 | Sonos存储器的工艺方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610929271.4A CN106409838A (zh) | 2016-10-31 | 2016-10-31 | Sonos存储器的工艺方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106409838A true CN106409838A (zh) | 2017-02-15 |
Family
ID=58012679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610929271.4A Pending CN106409838A (zh) | 2016-10-31 | 2016-10-31 | Sonos存储器的工艺方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106409838A (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277190A (ja) * | 2004-03-25 | 2005-10-06 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| US20090206389A1 (en) * | 2008-02-14 | 2009-08-20 | Masayuki Masukawa | Nonvolatile memory device and method of manufacturing the same |
| US20100025754A1 (en) * | 2008-08-01 | 2010-02-04 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| CN102130132A (zh) * | 2010-01-18 | 2011-07-20 | 上海华虹Nec电子有限公司 | Eeprom器件及其制造方法 |
| CN102569077A (zh) * | 2010-12-15 | 2012-07-11 | 中芯国际集成电路制造(上海)有限公司 | 用于制作半导体器件的源/漏区的方法 |
-
2016
- 2016-10-31 CN CN201610929271.4A patent/CN106409838A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005277190A (ja) * | 2004-03-25 | 2005-10-06 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| US20090206389A1 (en) * | 2008-02-14 | 2009-08-20 | Masayuki Masukawa | Nonvolatile memory device and method of manufacturing the same |
| US20100025754A1 (en) * | 2008-08-01 | 2010-02-04 | Renesas Technology Corp. | Semiconductor device and a method of manufacturing the same |
| CN102130132A (zh) * | 2010-01-18 | 2011-07-20 | 上海华虹Nec电子有限公司 | Eeprom器件及其制造方法 |
| CN102569077A (zh) * | 2010-12-15 | 2012-07-11 | 中芯国际集成电路制造(上海)有限公司 | 用于制作半导体器件的源/漏区的方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8669607B1 (en) | Methods and apparatus for non-volatile memory cells with increased programming efficiency | |
| US7414889B2 (en) | Structure and method of sub-gate and architectures employing bandgap engineered SONOS devices | |
| JP5164520B2 (ja) | 不揮発性半導体メモリ及びデータプログラム／消去方法 | |
| JP5376414B2 (ja) | メモリアレイの操作方法 | |
| US20130119452A1 (en) | Semiconductor integrated circuit and method of producing the same | |
| US6400610B1 (en) | Memory device including isolated storage elements that utilize hole conduction and method therefor | |
| US7292478B2 (en) | Non-volatile memory including charge-trapping layer, and operation and fabrication of the same | |
| JP4892199B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| TWI473253B (zh) | 具有連續電荷儲存介電堆疊的非揮發記憶陣列 | |
| KR100745400B1 (ko) | 게이트 구조 및 이를 형성하는 방법, 비휘발성 메모리 장치및 이의 제조 방법 | |
| CN1866545B (zh) | 空气隧道浮栅存储单元及其制造方法 | |
| CN1423343A (zh) | 具有存储多个位的存储单元的半导体存储器及其驱动方法 | |
| KR100452037B1 (ko) | 반도체 소자의 제조방법 및 그 소자 | |
| US8446779B2 (en) | Non-volatile memory using pyramidal nanocrystals as electron storage elements | |
| CN106409838A (zh) | Sonos存储器的工艺方法 | |
| CN110277399B (zh) | Sonos存储器及其制造方法 | |
| CN105118832B (zh) | Sonos存储器及其制造方法 | |
| JP2005197737A (ja) | 不揮発性メモリー素子 | |
| US7227216B2 (en) | Mono gate memory device and fabricating method thereof | |
| CN106206748A (zh) | Sonos器件及其制造方法 | |
| KR100609067B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US7486560B2 (en) | Apparatus and associated method for making a virtual ground array structure that uses inversion bit lines | |
| KR20080040214A (ko) | 반도체 메모리 소자의 게이트 전극 제조방법 | |
| KR101601101B1 (ko) | 전하 트랩을 이용한 메모리 소자 및 그의 제조 방법 | |
| KR0135239B1 (ko) | 플래쉬 이이피롬 셀 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20170215 |