KR0135239B1 - 플래쉬 이이피롬 셀 및 그 제조방법 - Google Patents

플래쉬 이이피롬 셀 및 그 제조방법

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Abstract

본 발명은 플래쉬 이이피롬 셀(Flash EEPROM Cell) 및 그 제조방법에 관한 것으로, 실렉트 게이트(Select Gate)측벽에 스페이서 형태로 플로팅 게이트(Flating Gate)를 형성하고, 상기 실렉트 게이트와 플로팅 게이트를 감싸도록 컨트롤 게이트(Control Gate)를 형성하여 플래쉬 이이피롬 셀의 과잉소거(Over Erase)및 셀 면적을 감소시킬 수 있는 스플릿 게이트형(Split Gate Type)플래쉬 이이피롬 셀 및 그 제조방법에 관한 것이다.

Description

플래쉬 이이피롬 셀 및 그 제조방법
제1 및 2도는 기존의 적층구조 및 스필릿 게이트 구조의 플래쉬 이이피롬 셀의 단면도.
제4a 내지 3e도는 본 발명에 의한 이이피롬 셀 제조단계를 도시한 소자의 단면도./
제4도는 본 발명의 레이아웃도.
제5a 및 5b도는 본 발명의 플래쉬 이이피롬 셀의 동작상태를 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 기판 12 : 터널 산화막
13 : 플로팅 게이트 14 : 층간 산화막
15 : 컨트롤 게이트 16 : 드레인 영역
17 : 소오스 영역 18 : 실렉트 게이트 산화막
20 : 실렉트 게이트 21 : 필드 산화막
22 : 절연 산화막 23 : 감광막
본 발명은 플래쉬 이이피롬 셀(Flash EEPROM Cell)및 그 제조방법에 관한 것으로, 특히 실렉트 게이트(Select Gate)측벽에 스페이서 형태로 플로팅 게이트(Floating Gate)를 형성하고, 상기 실렉트 게이트와 플로팅 게이트를 감싸도록 컨트롤 게이트(Control Gate)를 형성하여 플래쉬 이이피롬 셀의 과잉소거(Over Erase)및 셀 면적을 감소시킬 수 있는 스플릿 게이트형(Split Gate Type) 플래쉬 이이피롬 셀 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 셀(Nonvolatile Memory Cell)의 한 종류인 플래쉬 이이피롬 셀은 전기적인 기록(Program)및 소거(Erase) 기능을 갖고 있는데, 그 구조는 크게 적층(stack) 구조와 스플릿 게이트 구조로 나눌 수 있다.
제1도는 적층구조의 플래쉬 이이피롬 셀의 단면을 도시한 것이고, 제2도는 스플릿 게이트 구조의 플래쉬 이이피롬 셀의 단면을 도시한 것이다. 적층구조 및 스플릿 게이트 구조의 플래쉬 이이피롬 셀은 기본적으로 P형 기판(1)에 터널 산화막(Tunnel Oxide)(2), 플로팅 게이트(3), 층간 산화막(Inter poly oxide)(4), 컨트롤 게이트(5), 드레인 영역(6) 및 소오스 영역(7)으로 이루어지며, 특히 제2도에 도시된 스플릿 게이트 구조의 플래쉬 이이피롬 셀에는 실렉트 게이트 산화막(8)이 추기로 구비된다.
제1도에 도시된 바와 같이, 적층구조의 플래쉬 이이피롬 셀은 기판표면에 적층공정으로 이루어지기 때문에 셀이 차지하는 면적은 작지만 셀의 소거기능시 과잉소거되는 문제가 있다. 셀의 과잉소거를 해결하기 위한 것이 제2도에 도시된 스플릿 게이트 구조인데, 이는 최근 반도체 소자의 초고집적화로 셀당 차지하는 면적이 줄어드는 추세에 부합되지 못하는 단점이 있다. 즉, 스플릿 게이트 구조는 셀 면적을 감소시키는데 한계가 있다.
따라서, 본 발명은 실렉트가 게이트(Select Gate)측벽에 스페이서 형태로 플로팅 게이트(Flating Gate)를 형성하고, 상기 실렉트 게이트와 플로팅 게이트를 감싸도록 컨트롤 게이트(Control Gate)를 형성하여 플래쉬 이이피롬 셀의 과잉소거(Over Erase) 및 셀 면적을 감소시킬 수 있는 스플릿 게이트형(Split Gate Type) 플래쉬 이이피롬 셀 및 그 제조방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 플래쉬 이이피롬 셀은 P형 기판(11)상에 실렉트 게이트 산화막(18), 실렉트 게이트(20) 및 절연 산화막(22)이 적층구조로 형성되고, 상기 적층구조의 일측벽에 형성되되, 터널산화막(12)에 의해 상기 기판(11) 및 실렉트 게이트(20)에 전기적으로 절연되는 플로팅 게이트(13)가 형성되며, 상기 플로팅 게이트(13)쪽의 노출된 기판(11)에 드레인 영역(16)이 상기 실렉트 게이트(20)쪽의 노출된 기판(11)에 소오스 영역(17)이 각각 형성되고, 상기 드레인(16) 및 소오스 영역(17)에 일부 걸쳐지면 상기 플로팅 게이트(13) 및 실렉트 게이트(20)을 감싸도록 형성되되, 층간 산화막(14)에 의해 상기 드레인, 소오스, 플로팅 게이트 및 실렉트 게이트(16,17,13 및 20) 각각과 전기적으로 절연되는 컨트롤 게이트(15)가 형성된 것을 특징으로 하며, 다른 목적인 플래쉬 이이피롬 셀 제조방법은 P형 기판(11)에 필드 산화막(21)을 형성하여 소자 활성 영역을 확정한 후 실렉트 게이트 산화막(18)을 성장시키고, 그 상부에 소정의리소그라피 공정으로 실렉트 게이트(20)와 절연 산화막(22)을 적층구조로 형성하는 단계와, 상기 단계로부터 노출되어 있는 실렉트 게이트 산화막(18)을 제거한 후 전체구조 상부에는 터널 산화막(12)을 성장시키고, 그 상부에 폴리실리콘 증착 및 비등방성 식각공정으로 폴리실리콘을 식각하여 실렉트 게이트(20)와 절연산화막(22) 양측벽쪽에 폴리실리콘을 스페이서로 된 플로팅 게이트(13)를 형성하는 단계와, 상기 단계로부터 전체구조 상부에 감광막(23)을 도포한 후 마스크를 이용하여 셀의 드레인 영역을 제외한 부분을 확정하고, 등방성 폴리실리콘 식각공정으로 소오스 영역쪽에 형성된 플로팅 게이트(13)를 제거하여 드레인 영역쪽의 플로팅 게이트(13)만 남기는 단계와, 상기 단계로부터 감광막(23)을 제거한 후 n형의 고농도 이온주입공정으로 셀의 드레인 및 소오스 영역(16 및 17)을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 층간 산화막(14)을 형성한 후 그 상부에 폴리실리콘 증착 및 소정의 리소그라피공정으로 컨트롤 게이트(15)를 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제3a 내지 3e도는 본 발명에 의한 플래쉬 이이피롬 셀 제조단계를 도시한 소자의 단면도로서, 제3a도는 P형 기판(11)에 필드 산화막(21)을 형성하여 소자 활성 영역을 확정한 후 실렉트 게이트 산화막(18)을 성장시키고, 그 상부에 소정의 리소그라피(Lithography) 공정으로 실렉트 게이트(20)와 절연 산화막(22)을 적층 구조로 형성한 상태를 도시한 것이다.
상기 실렉트 게이트(20)와 절연 산화막(22)은 상기 실렉트 게이트 산화막(18)상에 폴리실리콘과 산화막을 순차적으로 적층한 후 실렉트 게이트 마스크에 의한 리소그라피 공정으로 형성되며, 상기 절연 산화막(22)은 상기 실렉트 게이트(20)와 후공정에서 형성된 컨트롤 게이트간을 절연하기 위해 다소 두껍게 형성시킨다.
제3b도는 상기 노출되어 있는 실렉트 게이트 산화막(18)을 제거한 후 전체구조 상부에 약 100Å 정도의 얇은 터널 산화막(12)을 성장시키고, 그 상부에 폴리실리콘 증착 및 비등방성 식각공정으로 폴리실리콘을 긱각하여 실렉트 게이트(20)와 절연 산화막(22) 양측벽쪽에 폴리실리콘 스페이서로 된 플로팅 게이트(13)를 형성한 상태를 도시한 것이다.
제3c도는 전체구조 상부에 감광막(23)을 도포한 후 마스크를 이용하여 셀의 드레인 영역을 제외한 부분을 확정하고, 등방성 폴리실리콘 식각공정으로 소오스 영역쪽에 형성된 플로팅 게이트(13)를 제거하여 드레인 영역쪽의 플로팅 게이트(13)만 남긴 상태를 도시한 것이다.
제3d도는 상기 감공막(23)을 제거한 후 n형의 고농도 이온주입공정으로 셀의 드레인 및 소오스 영역(16 및 17)을 형성한 상태를 도시한 것이다.
제3e도는 전체구조 상부에 층간 산화막(14)을 형성한 후 그 상부에 폴리실리콘 증착 및 소정의 리소그라피공정으로 컨트롤 게이트(15)를 형성한 상태를 도시한 것이다.
이후, 소자 보호막 및 금속배선 형성공정으로 본 발명의 스플릿 게이트형 플래쉬 이이피롬 셀을 완성한다.
제4도는 상기 제3e도의 평면상태를 나타내는 레이아웃도이다.
본 발명의 플래쉬 이이피롬 셀은 제3e도에 도시된 바와 같이 P형 기판(11) 상에 실렉트 게이트 산화막(18), 실렉트 게이트(20) 및 절연 산화막(22)이 적층구조로 형성되고, 상기 적층구조의 일측벽에 형성되되, 터널산화막(12)에 의해 상기 기판(11) 및 실렉트 게이트(20)에 전기적으로 절연되는 플로팅 게이트(13)가 형성되며, 상기 플로팅 게이트(13)쪽이 노출된 기판(11)에 드레인 영역(16)이, 상기 실렉트 게이트(20)쪽의 노출된 기판(11)에 소오스 영역(17)이 각각 형성되고, 상기 드레인(16) 및 소오스 영역(17)에 일부 걸쳐지면서 상기 플로팅 게이트(13) 및 실렉트 게이트(20)를 감싸도록 형성되되, 층간 산화막(14)에 의해 상기 드레인, 소오스 플로팅 게이트 및 실렉트 게이트(16,17,13 및 20)각각과 저기적으로 절연되는 컨트롤 게이트(15)가 형성되어 이루어진다.
상기와 같이 이루어지는 본 발명의 플래쉬 이이피롬 셀의 동작상태를 제5a및 제5b도를 참조하여 설명하면 다음과 같다.
제5a도는 기록시의 전자이동을 도시한 소자의 단면도로서, 셀의 드레인(16)에 약5V 정도의 전압을 인가하면서 컨트롤 게이트(15)에 12V의 고전압을 가한다. 이때 실렉트 게이트(20)에 약 2V 정도의 낮은 전압을 인가하면 플로팅 게이트(13)와 실렉트 게이트 채널이 만나는 부위에 강한 전기장이 형성되면서 채널 핫전자(Channel Hot Electron)을 발생시켜 플로팅 게이트(13)에 전자를 저장하여 기록을 완료한다.
제5b도는 소거시의 전자이동을 도시한 소자의 단면도로서, 셀의 소오스(17)를 플로팅시키고, 실렉트 게이트(20)를 접지시킨 상태에서 이루어지는데, 컨트롤 게이트(15)에 약 -13V를 인가하고, 드레인(16)에 5V정도의 전압을 인가하게 되면 터널 산화막(12)에 강한 전기장에 의한 F-N 터널링(Fowler-Nordhein Tunneling)이 일어나면서 플로팅 게이트(13)에 저장되었던 전자를 드레인(16)으로 뽑아내면서 정보 소거를 하게된다.
상술한 바와 같이 본 발명은 셀의 과잉소거 문제를 해결하면서 소집적화를 이룰 수 있다.

Claims (2)

  1. 플래쉬 이이피롬 셀에 있어서, P형 기판(11)상에 실렉트 게이트 산화막(18), 실렉트 게이트(20) 및 절연 산화막(22)이 적층구조로 형성되고, 상기 적층구조의 일측벽에 형성되되, 터널 산화막(12)에 의해 상기 기판(11) 및 실렉트 게이트(20)에 전기적으로 절연되는 플로팅 게이트(13)가 형성되며, 상기 플로팅 게이트(13)쪽의 노출된 기판(11)에 드레인 영역(16)이, 상기 실렉트 게이트(20)쪽의 노출기 기판(11)에 소오스 영역(17)이 각각 형성되고, 상기 드레인(16) 및 소오스 영역(17)에 일부 걸쳐지면서 상기 플로팅 게이트(13) 및 실렉트 게이트(20)를 감싸도록 형성되되, 층간 산화막(14)에 의해 상기 드레인, 소오스, 플로팅 게이트 및 실렉트 게이트(16,17,13 및 20) 각각과 전기적으로 절연되는 컨트롤 게이트(15)가 형성된 것을 특징으로 하는 플래쉬 이이피롬셀.
  2. 플래쉬 이이피롬 셀 제조방법에 있어서, P형 기판(11)에 필드 산화막(21)을 형성하여 소자 활성영역을 확정한 후 실렉트 게이트 산화막(18)을 성장시키고, 그 상부에 소정의 리소그라피 고정으로 실렉트 게이트(20)와 절연 산화막(22)을 적층구조로 형성하는 단계와, 상기 단계로부터 노출되어 있는 실렉트 게이트 산화막(18)을 제거한 후 전체구조 상부에 터널 산화막(12)을 성장시키고, 그 상부에 폴리실리콘 증착 및 비등방성 식각공정으로 폴리실리콘을 시각하여 실렉트 게이트(20)와 절연 산화막(22) 양측벽쪽에 폴리실리콘 스페이서로 된 플로팅 게이트(13)를 형성하는 단계와, 상기 단계로부터 전체구조 상부에 감광막(23)을 도포한 후 마스크를 이용하여 셀의 드레인 영역을 제외한 부분을 확정하고, 등방성 폴리실리콘 식각 공정으로 소오스 영역쪽에 형성된 플로팅 게이트(13)를 제거하여 드레인 영역쪽의 플로팅 게이트(13)만 남기는 단계와, 상기 단계로부터 감광막(23)을 제거한 후 n형의 고농도 이온주입공정으로 셀의 드레인 및 소오스 영역(16 및 17)을 형성하는 단계와, 상기 단계로부터 전체구조 상부에 층간 산화막(14)을 형성한 후 그 상부에 폴리실리콘 증착 및 소정의 리소그라피공정으로 컨트롤 게이트(15)를 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조방법.
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