CN101783350A - 快闪存储器件及其制造方法 - Google Patents
快闪存储器件及其制造方法 Download PDFInfo
- Publication number
- CN101783350A CN101783350A CN200910215649A CN200910215649A CN101783350A CN 101783350 A CN101783350 A CN 101783350A CN 200910215649 A CN200910215649 A CN 200910215649A CN 200910215649 A CN200910215649 A CN 200910215649A CN 101783350 A CN101783350 A CN 101783350A
- Authority
- CN
- China
- Prior art keywords
- polysilicon
- grid
- grids
- substrate
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 229910052751 metal Inorganic materials 0.000 claims abstract description 10
- 239000002184 metal Substances 0.000 claims abstract description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 58
- 229920005591 polysilicon Polymers 0.000 claims description 55
- 238000003860 storage Methods 0.000 claims description 50
- 238000005516 engineering process Methods 0.000 claims description 31
- 239000011248 coating agent Substances 0.000 claims description 23
- 238000000576 coating method Methods 0.000 claims description 23
- 238000005468 ion implantation Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 208000002173 dizziness Diseases 0.000 claims description 3
- 230000008569 process Effects 0.000 description 18
- 150000002500 ions Chemical class 0.000 description 13
- 150000004767 nitrides Chemical class 0.000 description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000001413 cellular effect Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 244000287680 Garcinia dulcis Species 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- -1 halo ion Chemical class 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明公开了一种快闪存储器件及其制造方法。所述快闪存储器件包括：在衬底上的第一和第二存储栅极；在所述第一和第二存储栅极之间的浮置多晶硅；在第一和第二存储栅极的各自外侧的第一和第二选择栅极；在第一存储栅极和第一选择栅极之间以及在第二存储栅极和第二选择栅极之间的氧化物层；在第一和第二选择栅极的外侧处的衬底中的漏极区；在第一和第二存储栅极之间的衬底中的源极区；和在漏极区和源极区中的每一个上的金属接触。
Description
技术领域
本申请涉及快闪存储器件及其制造方法。
背景技术
快闪存储器件是即使断电也不会丢失其中所存储数据的非易失性存储器件。此外，快闪存储器能够以相对高的速度来记录、读取和删除数据。
因此，快闪存储器件广泛用于个人电脑(PC)、机顶盒、打印机和网络服务器的Bios以存储数据。近来，快闪存储器件广泛用于数字照相机和移动式电话。
在这种快闪存储器件中，经常使用具有SONOS(硅-氧化物-氮化物-氧化物-硅)结构的半导体器件。
与具有包括多晶硅的浮置栅极的快闪存储器件不同，SONOS存储器件是电荷捕获型器件，其中施加栅极电压以使电荷(电子)穿过形成在硅上的薄氧化物层，从而注入形成在氮化硅层中的电荷陷阱或者从该电荷陷阱中释放出来。
图1A～1C是显示根据相关技术制造快闪存储器件的步骤的截面图。
如图1A所示，当通过光工艺和蚀刻工艺限定分裂选择栅极时，单元的选择栅极长度可由于光工艺中的重合未对准而彼此不同(L1≠L2)，所以一个单元(左边所示的A-单元)的特性可与另一个单元(右边所示的B-单元)的特性不同。
此外，如图1B所示，当通过光工艺和蚀刻工艺将分裂选择栅极限定为其中局部氮化物层用作存储位点的状态时，由于光工艺中的临界尺寸CD偏差和重合未对准，所以单元可具有不同的氮化物长度(L3≠L4)和选择栅极长度(L1≠L2)，使得左边单元(A-单元)和右边单元(B-单元)的特性差异可增加。
此外，参考图1C，当形成有源栅极多晶硅和存储栅极多晶硅时，可能难以无损伤地移除覆盖相邻单元之间源极区的多晶硅。
发明内容
一个实施方案提供一种具有自对准SONOS结构的快闪存储器件及其制造方法，其中使用自对准双间隔物工艺而不是光工艺和蚀刻工艺来形成单元。根据实施方案，可使与CD和重合偏差相关的问题最小化，由此实现单元均匀性，同时防止特性劣化。
此外，一个实施方案提供一种快闪存储器件及其制造方法，其中源极侧面的面积可增大并且在注入源极离子后实施间隔物多晶硅形成工艺，使得可节约用于无损伤地移除间隙填充的多晶硅所需要的时间和劳动力。在这种情况下，LDD长度可与用作间隔物多晶硅的多晶硅的厚度成比例地增加，使得源极和漏极之间的贯通击穿电压(BV)可在编程和擦除操作期间升高。
根据一个实施方案的快闪存储器件包括：在衬底上的第一和第二存储栅极；在第一和第二存储栅极之间的浮置多晶硅；在第一和第二存储栅极的各自外侧的第一和第二选择栅极；在第一存储栅极和第一选择栅极之间以及在第二存储栅极和第二选择栅极之间的氧化物层；在第一和第二选择栅极的外侧处的衬底中的漏极区；在第一和第二存储栅极之间的衬底中的源极区；和在漏极区和源极区中的每一个上的金属接触。
一种制造根据一个实施方案的快闪存储器件的方法，包括：在衬底上形成第一和第二存储栅极；在形成有第一和第二存储栅极的衬底的整个表面上形成氧化物层；在第一和第二存储栅极之间形成浮置多晶硅；在第一和第二存储栅极的外侧形成第一和第二选择栅极；在第一和第二选择栅极的外侧处的衬底中形成漏极区；在第一和第二存储栅极之间的衬底中形成源极区；和在漏极区和源极区中的每一个上形成金属接触。
附图说明
图1A～1C是显示根据相关技术制造快闪存储器件的步骤的截面图；
图2是根据一个实施方案的快闪存储器件的截面图；和
图3～14是显示制造根据所述实施方案的快闪存储器件的步骤的截面图。
具体实施方式
以下，将参考附图描述快闪存储器件及其制造方法的实施方案。
在实施方案的描述中，应理解当层(或膜)称为在另一层或衬底‘上’时，其可直接在另一层或衬底上，或者也可存在中间层。此外，应理解当层被称为在另一层‘下’时，其可以直接在另一层下，或者也可存在一个或多个中间层。另外，也应理解当层被称为在两层‘之间’时，其可以是在所述两层之间仅有的层，或也可存在一个或多个中间层。
图2是根据一个实施方案的快闪存储器件的截面图。
参考图2，根据一个实施方案的快闪存储器件包括：在衬底10上的第一和第二存储栅极20a和20b；在第一和第二存储栅极20a和20b之间的浮置多晶硅29a和29b；分别在第一和第二存储栅极20a和20b的外侧的第一和第二选择栅极30a和30b；在第一存储栅极20a和第一选择栅极30a之间以及在第二存储栅极20b和第二选择栅极30b之间的第三氧化物层25；在第一和第二选择栅极30a和30b的外侧的衬底10上形成的漏极区；在第一和第二存储栅极20a和20b之间的衬底10上形成的源极区；和在漏极区和源极区中的每一个上的金属接触36。附图2中显示但在此未进行描述的附图标记将在描述用于制造快闪存储器件的方法时进行说明。
根据一个实施方案的快闪存储器件及其制造方法，在注入源极离子之后实施多晶硅形成工艺和多晶硅蚀刻工艺。因此，不必移除覆盖源极区的多晶硅以形成源极区，因此可节省用于无损伤地移除源极区的多晶硅所需要的时间和劳动力。此外，制造工艺得到简化并且制造时间缩短，从而可降低制造成本。
根据一个实施方案，在编程和擦除操作期间，对选择单元的源极施加高偏压。根据一个实施方案，通过使用多晶硅和源极区形成工艺，从而在实施N+离子注入工艺时，使用多晶硅来阻挡N+离子，使得单元的源极区的LDD漂移区增大，由此改善源极和漏极之间的贯通BV。因此，当实施单元的编程和擦除操作时，接受高偏压的源极的贯通BV得到改善，因而可改善源极和漏极之间的贯通BV而不增加单元的长度。
此外，SONOS结构的存储单元显示出对氮化物层和选择栅极的长度敏感的特性。在相关技术中，实施光工艺和蚀刻工艺以控制氮化物层和选择栅极的长度。与之不同的是，本发明的实施方案通过采用自对准方案，可以解决相关技术中存在的与CD和重合偏差相关的问题，从而得到在单元特性的均匀性方面的优异特性。
以下，将参考图3～14描述根据一个实施方案制造快闪存储器件的方法。
首先，如图3所示，在衬底10上形成隔离层12以限定有源区11。此时，可在有源区上形成垫氧化物层15。
然后，如图4所示，对衬底10实施第一离子注入工艺以形成阱区13。对于存储单元区而言，阱区13可以是待形成存储栅极的P型。在一个实施方案中，如果衬底10是P型衬底，则注入N型离子以形成N型阱，形成存储栅极的区域可形成为其下方没有阱13或者形成为具有更高掺杂的P型区13。根据一个实施方案，对具有阱区13的衬底10实施第二离子注入工艺以调整阈电压。
然后，如图5所示，移除垫氧化物层15，并且在衬底10上依次形成第一氧化物层21、氮化物层22、第二氧化物层23和第一多晶硅层24。
例如，第一氧化物层21可用作隧道氧化物层。第一氧化物层21可包括SiO2，并且其可通过对衬底10实施热处理工艺而在衬底10上形成为具有约20～80
的厚度。在另一实施方案中，第一氧化物层21可包括高K材料例如Al2O3，并且可通过CVD(化学气相沉积)或者ALD(原子层沉积)沉积在衬底10上。
第一氮化物层22可用作电荷捕获层。第一氮化物层22可包括SixNy(其中x和y为自然数)，并且可通过CVD在第一氧化物层21上沉积为具有约70～100
的厚度。
第二氧化物层23可用作顶部氧化物层。第二氧化物层可包括SiO2，并且可通过CVD在第一氮化物层22上沉积，但是本发明实施方案不限于此。
在第二氧化物层23上可沉积第一多晶硅层24。
然后，如图6所示，图案化第一氧化物层21、第一氮化物层22、第二氧化物层23和第一多晶硅层24，以形成包括第一存储栅极20a和第二存储栅极20b的存储栅极20。因此，存储栅极20可具有SONOS结构。
例如，在第一多晶硅层24上形成第一光刻胶图案(未显示)使得第一多晶硅层24的用于存储栅极20的部分被覆盖之后，蚀刻第一多晶硅层24以限定存储栅极20。此时，可实施蚀刻工艺持续一定时间以从第一多晶硅层24蚀刻至第一氮化物层22。否则，可以分两个步骤实施蚀刻工艺，其中在第一步骤中蚀刻第一多晶硅层24，在第二步骤中蚀刻余下的层。在两步骤蚀刻工艺的情况下，第二氧化物层23用作第一步骤中的蚀刻停止层，在第二步骤中蚀刻第二氧化物层23和第一氮化物层22。第二步骤可通过干式蚀刻或湿式蚀刻实施。
然后，如图7所示，在形成有第一和第二存储栅极20a和20b的衬底10的整个表面上形成第三氧化物层25。
在一个实施方案中，从除了存储栅极20下方以外的区域中移除第一氧化物层21，并且实施热氧化工艺例如双栅极氧化工艺以形成第三氧化物层25。
第三氧化物层25可以是包括厚栅极氧化物层和薄栅极氧化物层的氧化物层，或者可以是薄栅极氧化物层自身。
后续将形成的选择栅极30a和30b可使用第三氧化物层25作为选择栅极氧化物。
然后，如图8所示，可通过使用第一光刻胶图案41作为掩模，在第一和第二存储栅极20a和20b之间的衬底10中形成晕离子(halo ion)注入区27b和源极LDD(轻掺杂漏极)离子注入区27a，以改善HCI(热载流子注入)效率。
然后，如图9所示，移除第一光刻胶图案41，并且在形成有源极LDD区27a的衬底10的整个表面上形成第二多晶硅层28。
在一个实施方案中，在移除第一光刻胶图案41之后立即沉积第二多晶硅层28。
然后，如图10所示，蚀刻第二多晶硅层28以在第一和第二存储栅极20a和20b之间形成第一和第二浮置多晶硅29a和29b，并且在第一和第二存储栅极20a和20b的外侧处形成第一和第二选择栅极30a和30b。浮置多晶硅和选择栅极可具有间隔物形状。
在一个实施方案中，对单元区的整个表面进行多晶硅蚀刻工艺。即，可对单元区实施没有蚀刻掩模的回蚀刻工艺。在这种情况下，可根据第二多晶硅层28的厚度来确定选择栅极30a和30b的长度。因此，通过采用自对准方案形成选择栅极，可使单元区中结构的未对准问题最小化。
此外，根据一个实施方案，因为已经对源极区和LDD区实施了离子注入工艺，所以不必移除浮置多晶硅29a和29b以将离子注入源极区。因此，可节省无损伤地移除浮置多晶硅29a和29b所需要的时间和劳动力，并且可改善漏极和源极之间的贯通BV。
根据一个实施方案，当限定选择栅极多晶硅时，可通过在周边区(未显示)中使用光刻胶图案来实施图案化和蚀刻工艺，由此限定周边栅极多晶硅。此外，如果在蚀刻工艺期间有源区受损，则可将用于限定单元的选择栅极多晶硅的光工艺和蚀刻工艺与用于限定周边栅极多晶硅的光工艺和蚀刻工艺分开实施。
参考图11，通过使用第二光刻胶层图案42作为掩模，在第一和第二选择栅极30a和30b的外侧形成漏极晕离子注入区32和漏极LDD离子注入区31。
根据一个实施方案，当对提供在周边区中的晶体管实施LDD离子注入工艺时，可形成漏极LDD离子注入区31。
然后，如图12所示，在移除第二光刻胶层图案42之后，通过离子注入工艺，在第一和第二选择栅极30a和30b的外侧的衬底10上形成漏极区34和在第一和第二存储栅极20a和20b之间的衬底10上形成源极区26。
在一个实施方案中，形成间隔物33，并且使用高浓度的N+离子实施离子注入工艺以形成源极区26和漏极区34。间隔物33可具有ONO(氧化物-氮化物-氧化物)结构或者ON(氧化物-氮化物)结构。
根据一个实施方案，漏极区和源极区的离子注入工艺可与提供在周边区中的晶体管的源极和漏极的离子注入工艺同时实施。
根据一个实施方案，当对源极和漏极实施离子注入工艺时，源极区的浮置多晶硅可阻挡N+离子，从而可增大LDD漂移区D，由此改善源极和漏极之间的贯通BV。
然后，如图13所示，实施硅化物工艺。例如，在从源极区26的暴露表面上移除第三氧化物层25之后，在衬底10的整个表面上形成漏极区34、存储栅极20和浮置多晶硅29a和29b、金属层例如钴(Co)层。然后，通过对金属层进行热处理工艺，在源极区26、漏极区34、选择栅极30a和30b、存储栅极20以及浮置多晶硅29a和29b上形成硅化物层35。
然后，如图14所示，实施后端工艺以在源极区26和漏极区34上形成金属接触36和金属线37。
根据一个实施方案的快闪存储器件及其制造方法，因为在注入源极离子之后实施多晶硅形成工艺和蚀刻工艺，所以不必移除设置在源极区上的多晶硅，因此可节省用于无损伤地移除源极区上的多晶硅所需要的时间和劳动力。此外，制造工艺得到简化并且制造时间缩短，从而可降低制造成本。
此外，在编程和擦除操作期间，可对单元的源极施加高偏压。根据一个实施方案，当实施用于形成源极区和漏极区的N+离子注入工艺时，源极区上的多晶硅阻挡N+离子，使得单元的源极区的LDD漂移区增大，由此改善源极和漏极之间的贯通BV。因此，当实施单元的编程和擦除操作时，接受高偏压的源极的贯通BV得到改善，从而可改善源极和漏极之间的贯通BV而不增加单元的长度。
此外，所述存储单元显示出对氮化物层和选择栅极的长度敏感的特性。根据相关技术，实施光工艺和蚀刻工艺以控制氮化物层和选择栅极的长度。与之不同的是，一个实施方案通过采用自对准方案，可解决相关技术中存在的与CD和重合偏差相关的问题，从而得到在单元特性的均匀性方面的优异特性。
如上所述的快闪存储器件可如下操作，但是实施方案不限于此。
根据一个实施方案的快闪存储器件可通过施加用于产生热载流电子的偏压来实现编程操作。
此外，当施加能够形成能带-至-能带隧穿(BTBT)的偏压时，可通过形成EHP(电子-空穴对)实现擦除操作。此时，因为在W/L(字线)的单元中实施擦除操作，所以与选择单元的相同字线对准的单元被完全擦除。
亦即，即使单元是非选择单元，在选择单元的相同字线中对准的单元也被擦除。在读出操作中，根据施加至漏极区的偏压来施加电流。因为在编程操作期间施加的电流与在擦除操作期间施加的电流不同，所以可以基于电流来区分编程操作和擦除操作。
在本说明书中对″一个实施方案″、″实施方案″、″示例性实施方案″等的任何引用，表示与该实施方案相关描述的具体的特征、结构或特性包含在本发明的至少一个实施方案中。在说明书不同地方出现的这些措词不必都涉及相同的实施方案。此外，当结合任何实施方案描述具体的特征、结构或特性时，认为这种特征、结构或特性与实施方案的其它特征、结构或特性进行关联均在本领域技术人员的预见范围之内。
虽然已经参考大量说明性实施方案描述了本发明实施方案，但是应理解本领域技术人员可设计许多的其它改变和实施方案，这些也将落入本公开的原理的精神和范围内。更具体地，在公开、附图和所附的权利要求的范围内，在本发明的组合排列的构件和/或结构中可能具有各种的变化和改变。除构件和/或结构的变化和改变之外，对本领域技术人员而言，可替代的用途也会是显而易见的。
Claims (10)
1.一种快闪存储器件，包括：
在衬底上相邻设置的第一和第二存储栅极；
在所述第一和第二存储栅极之间的浮置多晶硅；
在所述第一和第二存储栅极的各自外侧处的第一和第二选择栅极；
在所述第一存储栅极和所述第一选择栅极之间以及在所述第二存储栅极和所述第二选择栅极之间的氧化物层；
在所述第一和第二选择栅极的外侧的所述衬底中的漏极区；
在所述第一和第二存储栅极之间的所述衬底中的源极区；和
在所述漏极区和所述源极区中的每一个上的金属接触。
2.根据权利要求1所述的快闪存储器件，其中所述氧化物层还设置在所述第一和第二选择栅极与所述衬底之间。
3.根据权利要求1所述的快闪存储器件，其中所述氧化物层用作用于所述第一和第二选择栅极的栅极氧化物层。
4.根据权利要求1所述的快闪存储器件，还包括：在所述第一和第二存储栅极之间的所述衬底中的晕离子注入区和LDD离子注入区。
5.一种制造快闪存储器件的方法，所述方法包括：
在衬底上形成第一和第二存储栅极；
在形成有所述第一和第二存储栅极的所述衬底的整个表面上形成第三氧化物层；
在所述第一和第二存储栅极之间形成浮置多晶硅；
在所述第一和第二存储栅极的各自外侧处形成第一和第二选择栅极；
在所述第一和第二选择栅极的外侧的所述衬底中形成漏极区；
在所述第一和第二存储栅极之间的所述衬底中形成源极区；和
在所述漏极区和所述源极区中的每一个上形成金属接触。
6.根据权利要求5所述的方法，其中在所述第一和第二存储栅极之间形成浮置多晶硅包括：
在形成有所述氧化物层的所述衬底的整个表面上形成第二多晶硅层；和
蚀刻所述第二多晶硅层，其中所述第二多晶硅层的蚀刻在所述第一和第二存储栅极的内侧壁处形成所述浮置多晶硅。
7.根据权利要求6所述的方法，其中所述浮置多晶硅的形成以及所述第一和第二选择栅极的形成通过所述第二多晶硅层的蚀刻而同时实现。
8.根据权利要求7所述的方法，其中所述第二多晶硅层的蚀刻通过自对准方案形成所述浮置多晶硅以及所述第一和第二选择栅极。
9.根据权利要求7所述的方法，还包括：与所述浮置多晶硅的形成以及所述第一和第二选择栅极的形成同时地形成周边栅极多晶硅。
10.根据权利要求5所述的方法，还包括：与用于在所述第一和第二选择栅极的外侧形成所述漏极区的离子注入工艺同时地在周边区中形成晶体管的源极和漏极。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080138887A KR20100080240A (ko) | 2008-12-31 | 2008-12-31 | 플래시메모리 소자 및 그 제조 방법 |
| KR10-2008-0138887 | 2008-12-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101783350A true CN101783350A (zh) | 2010-07-21 |
Family
ID=42283799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200910215649A Pending CN101783350A (zh) | 2008-12-31 | 2009-12-30 | 快闪存储器件及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8110461B2 (zh) |
| KR (1) | KR20100080240A (zh) |
| CN (1) | CN101783350A (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103904081A (zh) * | 2012-12-26 | 2014-07-02 | 爱思开海力士有限公司 | 非易失性存储器件及其制造方法 |
| CN104241396A (zh) * | 2014-08-27 | 2014-12-24 | 上海华力微电子有限公司 | n沟道SONOS器件及其编译方法 |
| KR20180031629A (ko) * | 2015-08-13 | 2018-03-28 | 플로디아 코포레이션 | 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100080190A (ko) * | 2008-12-31 | 2010-07-08 | 주식회사 동부하이텍 | 플래시메모리 소자 및 그 제조 방법 |
| KR101648594B1 (ko) * | 2011-10-19 | 2016-09-02 | 매그나칩 반도체 유한회사 | 비휘발성 메모리 소자 및 그의 제조 방법 |
| KR102169196B1 (ko) * | 2014-07-17 | 2020-10-22 | 에스케이하이닉스 주식회사 | 불휘발성 메모리소자의 단위셀 및 셀 어레이와, 불휘발성 메모리소자의 제조방법 |
| KR101815431B1 (ko) * | 2014-10-15 | 2018-01-04 | 플로디아 코포레이션 | 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치 |
| KR101851911B1 (ko) * | 2014-10-15 | 2018-04-24 | 플로디아 코포레이션 | 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치 |
| US10026741B2 (en) * | 2016-11-18 | 2018-07-17 | Taiwan Semiconductor Manufacturing Company Ltd. | Logic-compatible memory cell manufacturing method and structure thereof |
| CN109545792B (zh) * | 2018-11-29 | 2022-01-04 | 上海华力微电子有限公司 | 一种sonos存储结构及其制造方法 |
| CN110277399B (zh) * | 2019-05-15 | 2021-12-07 | 上海华力集成电路制造有限公司 | Sonos存储器及其制造方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091104A (en) * | 1999-03-24 | 2000-07-18 | Chen; Chiou-Feng | Flash memory cell with self-aligned gates and fabrication process |
| US20050117443A1 (en) * | 2003-11-28 | 2005-06-02 | Samsung Electronics Co., Ltd. | EEPROM cell and EEPROM device with high integration and low source resistance and method of manufacturing the same |
| CN1681128A (zh) * | 2004-03-17 | 2005-10-12 | 阿克特兰斯系统公司 | 具有增强的编程和擦除连接的闪速存储器及其制造方法 |
| CN101290800A (zh) * | 2007-04-17 | 2008-10-22 | 株式会社瑞萨科技 | 非易失性半导体存储器件 |
| CN101312160A (zh) * | 2007-05-25 | 2008-11-26 | 东部高科股份有限公司 | 半导体存储装置及其制造方法 |
-
2008
- 2008-12-31 KR KR1020080138887A patent/KR20100080240A/ko not_active Application Discontinuation
-
2009
- 2009-12-18 US US12/641,432 patent/US8110461B2/en not_active Expired - Fee Related
- 2009-12-30 CN CN200910215649A patent/CN101783350A/zh active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6091104A (en) * | 1999-03-24 | 2000-07-18 | Chen; Chiou-Feng | Flash memory cell with self-aligned gates and fabrication process |
| US20050117443A1 (en) * | 2003-11-28 | 2005-06-02 | Samsung Electronics Co., Ltd. | EEPROM cell and EEPROM device with high integration and low source resistance and method of manufacturing the same |
| CN1681128A (zh) * | 2004-03-17 | 2005-10-12 | 阿克特兰斯系统公司 | 具有增强的编程和擦除连接的闪速存储器及其制造方法 |
| CN101290800A (zh) * | 2007-04-17 | 2008-10-22 | 株式会社瑞萨科技 | 非易失性半导体存储器件 |
| CN101312160A (zh) * | 2007-05-25 | 2008-11-26 | 东部高科股份有限公司 | 半导体存储装置及其制造方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103904081A (zh) * | 2012-12-26 | 2014-07-02 | 爱思开海力士有限公司 | 非易失性存储器件及其制造方法 |
| CN103904081B (zh) * | 2012-12-26 | 2018-05-01 | 爱思开海力士有限公司 | 非易失性存储器件及其制造方法 |
| CN104241396A (zh) * | 2014-08-27 | 2014-12-24 | 上海华力微电子有限公司 | n沟道SONOS器件及其编译方法 |
| CN104241396B (zh) * | 2014-08-27 | 2020-05-15 | 上海华力微电子有限公司 | n沟道SONOS器件及其编译方法 |
| KR20180031629A (ko) * | 2015-08-13 | 2018-03-28 | 플로디아 코포레이션 | 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치 |
| CN107912068A (zh) * | 2015-08-13 | 2018-04-13 | 株式会社佛罗迪亚 | 半导体集成电路装置的制造方法及半导体集成电路装置 |
| CN107912068B (zh) * | 2015-08-13 | 2021-08-06 | 株式会社佛罗迪亚 | 半导体集成电路装置的制造方法及半导体集成电路装置 |
| KR102582876B1 (ko) | 2015-08-13 | 2023-09-27 | 플로디아 코포레이션 | 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8110461B2 (en) | 2012-02-07 |
| US20100163966A1 (en) | 2010-07-01 |
| KR20100080240A (ko) | 2010-07-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101783350A (zh) | 快闪存储器件及其制造方法 | |
| US7020018B2 (en) | Nonvolatile memory device and method for fabricating the same | |
| US7238982B2 (en) | Split gate type flash memory device and method for manufacturing same | |
| US6720611B2 (en) | Fabrication method for flash memory | |
| US8264030B2 (en) | Flash memory device and manufacturing method of the same | |
| KR100642901B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| US20090179256A1 (en) | Memory having separated charge trap spacers and method of forming the same | |
| KR20020007864A (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| US7713795B2 (en) | Flash memory device with single-poly structure and method for manufacturing the same | |
| US7714374B2 (en) | Structure and fabrication method of flash memory | |
| TWI555131B (zh) | Ｎｏｒ型快閃記憶體及其製造方法 | |
| JP2005538549A (ja) | 自己整合不揮発性メモリセルの製造方法 | |
| US9997527B1 (en) | Method for manufacturing embedded non-volatile memory | |
| KR20100080241A (ko) | 플래시메모리 소자의 제조 방법 | |
| US8021946B2 (en) | Nonvolatile memory device and method for fabricating the same | |
| KR100467816B1 (ko) | 저전압 구동 플래쉬 메모리 및 그 제조 방법 | |
| US8188536B2 (en) | Memory device and manufacturing method and operating method thereof | |
| US6878986B2 (en) | Embedded flash memory cell having improved programming and erasing efficiency | |
| JPH1167937A (ja) | 半導体不揮発性記憶装置およびその製造方法 | |
| JP2006261668A (ja) | スプリットゲート型不揮発性メモリ装置及びその製造方法 | |
| KR100540337B1 (ko) | 반도체 소자의 게이트 형성 방법 | |
| KR101025926B1 (ko) | Ｅｅｐｒｏｍ 셀 제조 방법 | |
| KR100253582B1 (ko) | 플레쉬 메모리 소자의 제조방법 | |
| KR20060012982A (ko) | 비휘발성 메모리 장치 및 그의 제조 방법 | |
| JP2001332635A (ja) | 不揮発性半導体記憶装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20100721 |