TWI555131B - Ｎｏｒ型快閃記憶體及其製造方法 - Google Patents
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Description
本發明是有關於一種半導體元件，且特別是有關於一種NOR型快閃記憶體及其製造方法。
快閃記憶體元件由於具有可多次進行資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種非揮發性記憶體元件。
典型的快閃記憶體元件係以摻雜的多晶矽製作浮置閘極(Floating Gate)與控制閘極(Control Gate)。而且，浮置閘極與控制閘極之間以介電層相隔，而浮置閘極與基底間係以穿隧氧化層(Tunnel Oxide)相隔。當對快閃記憶體進行寫入/抹除(Write/Erase)資料之操作時，係藉由於控制閘極與源極/汲極區施加偏壓，以使電子注入浮置閘極或使電子從浮置閘極拉出。而在讀取快閃記憶體中的資料時，係於控制閘極上施加一工作電壓，此時浮置閘極的帶電狀態會影響其下通道(Channel)的開/關，而此通道之開/關即
為判讀資料值「0」或「1」之依據。
當隨著積體電路正以更高的集積度朝向小型化的元件發展，記憶胞之尺寸可藉由減小記憶胞的閘極長度方式來達成。但是，閘極長度變小會縮短了穿隧氧化層下方的通道長度(Channel Length)，於是在操作此種快閃記憶體時，汲極區與源極區之間就容易發生不正常的電性貫通(Punch Through)，如此將嚴重影響此記憶胞的電性表現，而導致資料之誤判。
目前業界提出一種分離閘極(Split Gate)快閃記憶體。分離閘極(Split Gate)快閃記憶體由基底起，依序為穿隧介電層、浮置閘極、閘間介電層(Inter-gate Dielectric)與選擇閘極，其中選擇閘極除位於浮置閘極上方之外，尚有一部分延伸至基底上方，且與基底間以選擇閘極介電層相隔。源極區位於浮置閘極一側之基底中，汲極區則位於延伸至基底之選擇閘極一側之基底中。如此在操作此種快閃記憶體時，即使浮置閘極下方通道在選擇閘極未加工作電壓狀態下即持續打開時，選擇閘極下方的通道仍能保持關閉狀態，使得汲極區與源極區無法導通，而能防止資料之誤判。
然而，由於分離閘極結構需要較大的分離閘極區域而具有較大的記憶胞尺寸，因此其記憶胞尺寸較堆疊式閘極結構之記憶胞尺寸大，而產生所謂無法增加元件集積度之問題。
本發明提供一種NOR型快閃記憶體，可以提高記憶體元件的集積度、減少程式化干擾，並提高記憶體元件之操作速度。
本發明提供一種NOR型快閃記憶體的製造方法，不須額外形成選擇閘極，可以在不增加記憶胞之尺寸的情況下，使記憶胞具有良好的電性表現，並可以與現有製程整合在一起。
本發明的一種NOR型快閃記憶體，包括：第一記憶胞。第一記憶胞設置於基底上。第一記憶胞，包括：堆疊閘極結構、輔助閘極、輔助閘極介電層、淡摻雜區、汲極區。堆疊閘極結構設置於基底上。輔助閘極設置於堆疊閘極結構的第一側的基底上。輔助閘極介電層設置於輔助閘極與基底之間。淡摻雜區設置於輔助閘極下方的基底中，其中藉由於輔助閘極施加一電壓而於輔助閘極下方的基底中形成反轉層以作為源極區。汲極區，設置於堆疊閘極結構的第二側的基底中，第一側與第二側相對。
在本發明的一實施例中，NOR型快閃記憶體更包括第二記憶胞，其與第一記憶胞呈鏡像配置，共用輔助閘極或汲極區。
在本發明的一實施例中，上述堆疊閘極結構至少包括：浮置閘極、穿隧介電層、控制閘極、閘間介電層。浮置閘極設置於基底上。穿隧介電層設置於浮置閘極與基底之間。控制閘極設置於浮置閘極上。閘間介電層設置於控制閘極與浮置閘極之間。
在本發明的一實施例中，NOR型快閃記憶體更包括間隙壁，設置於堆疊閘極結構之側壁。
在本發明的一實施例中，上述浮置閘極之材質包括摻雜多晶矽。
在本發明的一實施例中，上述穿隧介電層之材質包括氧
化矽。
在本發明的一實施例中，上述閘間介電層之材質包括氧化矽/氮化矽/氧化矽。
本發明的一種NOR型快閃記憶體的製造方法，包括下列步驟：首先，於基底中形成元件隔離結構，並於於基底上形成至少二堆疊閘極結構。於二堆疊閘極結構之外側的基底中形成汲極區。移除二堆疊閘極結構之間的元件隔離結構。於二堆疊閘極結構之間的基底中形成淡摻雜區。於二堆疊閘極結構之間的基底上形成輔助閘極介電層。於二堆疊閘極結構之間的基底上形成輔助閘極。
在本發明的一實施例中，上述於二堆疊閘極結構之外側的基底中形成汲極區的步驟包括：於基底上形成第一罩幕層，以覆蓋二堆疊閘極結構之間的基底；以第一罩幕層及二堆疊閘極結構為罩幕，進行摻質植入而形成汲極區；以及移除第一罩幕層。
在本發明的一實施例中，上述NOR型快閃記憶體的製造方法，更包括於二堆疊閘極結構的側壁形成間隙壁。
在本發明的一實施例中，上述於二堆疊閘極結構之外側的基底中形成汲極區的步驟包括：於該基底上形成第一罩幕層，以覆蓋二堆疊閘極結構之間的基底；以第一罩幕層及二堆疊閘極結構為罩幕，進行摻質植入而形成淡摻雜汲極區；移除第一罩幕層；於二堆疊閘極結構的側壁形成間隙壁；於基底上形成第二罩幕層，以覆蓋二堆疊閘極結構之間的基底；以第二罩幕層及具有
間隙壁的二堆疊閘極結構為罩幕，進行摻質植入而形成摻雜區；以及移除第二罩幕層。
在本發明的一實施例中，上述於基底上形成至少二堆疊閘極結構的步驟包括：於基底上形成第一介電層；於第一介電層上形成第一導體層；圖案化第一導體層；於經圖案化的第一導體層上形成第二介電層；於第二介電層上形成第二導體層；圖案化第二導體層以形成控制閘極；以及圖案化第二介電層、經圖案化的第一導體層、第一介電層以形成閘間介電層、浮置閘極與穿隧介電層。
在本發明的一實施例中，上述於二堆疊閘極結構之間的基底上形成輔助閘極介電層的方法包括熱氧化法、化學氣相沉積法或原子層沉積法。
在本發明的一實施例中，上述於二堆疊閘極結構之間的基底上形成輔助閘極的步驟包括：於基底上形成第三導體層；以及移除部分第三導體層以形成輔助閘極。
在本發明的一實施例中，上述移除部分第三導體層以形成輔助閘極的方法包括回蝕刻法。
本發明的NOR型快閃記憶體及其製造方法中，在未施加電壓於輔助閘極之前，輔助閘極下方的基底中未形成有源極區，因此可以避免記憶胞產生從源極區至汲極區的漏電流。而且在操作記憶胞時，於輔助閘極施加一電壓而於輔助閘極下方的基底中形成反轉層以作為源極區。由於本發明的NOR型快閃記憶體不需
要如習知的分離閘極記憶體一般額外設置選擇閘極，因此可以在不增加記憶胞之尺寸的情況下，使記憶胞具有良好的電性表現。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100、300‧‧‧基底
102‧‧‧主動區
104、302‧‧‧元件隔離結構
106‧‧‧堆疊閘極結構
108、304a‧‧‧穿隧介電層
110、306a、FG‧‧‧浮置閘極
112、308a‧‧‧閘間介電層
114、310a、CG‧‧‧控制閘極
116、330、AG‧‧‧輔助閘極
118、328‧‧‧輔助閘極介電層
120、326‧‧‧淡摻雜區
122、324、D‧‧‧汲極區
122a、316‧‧‧淡摻雜汲極區
122b、322‧‧‧摻雜區
124、S‧‧‧源極區
126、318‧‧‧間隙壁
304、308‧‧‧介電層
306、310‧‧‧導體層
314、320‧‧‧罩幕層
312‧‧‧堆疊閘極結構
A、B‧‧‧區域
MC1、MC2‧‧‧記憶胞
圖1A所繪示為本發明之一實施例的NOR型快閃記憶體的上視圖。
圖1B所繪示為本發明之一實施例之圖1A中之NOR型快閃記憶體的剖面圖，其中區域A為沿A-A’線的剖面，區域B為沿B-B’線的剖面。
圖2A所繪示為本發明之一實施例的NOR型快閃記憶體的程式化操作模式示意圖。
圖2B所繪示為本發明之一實施例的NOR型快閃記憶體的讀取操作模式示意圖。
圖2C所繪示為本發明之一實施例的NOR型快閃記憶體的抹除操作模式示意圖。
圖3A至圖3F所繪示為本發明之一實施例的NOR型快閃記憶體的製造流程剖面圖。
圖1A所繪示為本發明之一實施例的NOR型快閃記憶體的上視圖。圖1B所繪示為本發明之一實施例之圖1A中之NOR型快閃記憶體的剖面圖，其中區域A為沿A-A’線的剖面，區域B為沿B-B’線的剖面。
首先，請參照圖1A至圖1B，以說明本發明之NOR型快閃記憶體。本發明NOR型快閃記憶體包括基底100、主動區102、元件隔離結構104、堆疊閘極結構106(包括：穿隧介電層108、浮置閘極110、閘間介電層112與控制閘極114)、輔助閘極116、輔助閘極介電層118、淡摻雜區120及汲極區122。
基底100例如是矽基底。在此基底100中設置有元件隔離結構104，以定義出主動區102。元件隔離結構104例如是在X方向上平行排列。元件隔離結構104例如是淺溝渠隔離結構。元件隔離結構104之材質例如是氧化矽。
堆疊閘極結構106設置於基底100上。堆疊閘極結構106包括穿隧介電層108、浮置閘極110、閘間介電層112與控制閘極114。浮置閘極110設置於基底100上，浮置閘極110之材質例如是摻雜多晶矽。穿隧介電層108設置於浮置閘極110與基底100之間，穿隧介電層108的材質例如是氧化矽。控制閘極114設置於浮置閘極110上，控制閘極114之材質例如是摻雜多晶矽。閘間介電層112設置於控制閘極114與浮置閘極110之間。閘間介電層112之材質例如是氧化矽/氮化矽或氧化矽/氮化矽/氧化矽。在一實施例中，堆疊閘極結構106之側壁也可以具有間隙壁126。間隙壁126
之材質例如是氮化矽。
輔助閘極116設置於堆疊閘極結構106的一側的基底100上。輔助閘極116之材質例如是摻雜多晶矽。輔助閘極介電層118設置於輔助閘極116與基底100之間，輔助閘極介電層118的材質例如是氧化矽。淡摻雜區120設置於輔助閘極116下方的基底100中，其中藉由於輔助閘極116施加一電壓而於輔助閘極116下方的基底100中形成反轉層以作為源極區124。如圖1A及圖1B所示，輔助閘極116以及淡摻雜區120例如是在Y方向上平行排列，且在Y方向上延伸而呈條狀。而且，在輔助閘極116下方的基底100中，不具有元件隔離結構104，因此輔助閘極116會填入將元件隔離結構104移除後所形成的溝渠中。
汲極區122設置於堆疊閘極結構106另一側的基底100中。亦即，汲極區122與輔助閘極116設置於堆疊閘極結構106的相對的兩側。汲極區122例如是由淡摻雜汲極區122a及摻雜區122b所構成。
堆疊閘極結構106(包括：穿隧介電層108、浮置閘極110、閘間介電層112與控制閘極114)、輔助閘極116、輔助閘極介電層118、淡摻雜區120及汲極區122構成記憶胞。
如圖1A及圖1B所示，在基底100上形成有多數個記憶胞，這些記憶胞例如是排列成一陣列。相鄰的兩個記憶胞MC1、MC2例如是具有相同且對稱的結構(呈鏡像配置)，且共用輔助閘極116(淡摻雜區120)或汲極區122。
在本發明的NOR型快閃記憶體中，在未施加電壓於輔助閘極116之前，輔助閘極116下方的基底100中未形成有源極區，因此可以避免記憶胞產生從源極區至汲極區的漏電流。而且在操作記憶胞時，藉由於輔助閘極116施加一電壓而於輔助閘極116下方的基底100中形成反轉層以作為源極區122。由於本發明的NOR型快閃記憶體不需要如習知的分離閘極記憶體一般額外設置選擇閘極，因此可以在不增加記憶胞之尺寸的情況下，使記憶胞具有良好的電性表現。
接著，請參照圖2A、圖2B與圖2C，以明瞭本發明較佳實施例之快閃記憶體之操作模式，其係包括程式化(Program，圖2A)、讀取(read，圖2B)與抹除(Erase，圖2B)等操作模式。
當對記憶胞進行程式化時，係於控制閘極CG施加電壓Vp1，Vp1例如是10伏特左右之電壓；於輔助閘極AG施加電壓Vp2，電壓Vp2足以於輔助閘極AG下方的基底中形成反轉層以作為源極區S，其中電壓Vp2例如是1伏特左右之電壓；於汲極區D施加電壓Vp3，其例如是6伏特左右；源極區S為0伏特左右之電壓。如此，在程式化時，電子由源極區S向汲極區D移動，且在汲極區D端被高通道電場所加速而產生熱電子，其動能足以克服穿隧介電層之能量阻障，使得熱電子從汲極區D端注入浮置閘極FG中。
當對記憶胞進行讀取時，係於控制閘極CG施加電壓Vr1，Vr1例如是4伏特左右之電壓；於輔助閘極AG施加電壓Vr2，
電壓Vr2例如是4伏特左右之電壓；於汲極區D施加電壓Vr3，其例如是1.2~3伏特左右。由於此時浮置閘極FG中總電荷量為負的記憶胞的通道關閉且電流很小，而浮置閘極FG中總電荷量略正的記憶胞的通道打開且電流大，故可藉由記憶胞之通道開關/通道電流大小來判斷儲存於此記憶胞中的數位資訊是「1」還是「0」。
當對記憶胞進行抹除時，於控制閘極CG施加電壓Ve1，其例如是-10伏特左右。在於基底施加電壓Ve2，其例如是6伏特左右。如此，即可在浮置閘極FG與基底之間建立一個大的電場，而得以利用F-N穿隧效應將電子從浮置閘極FG拉出至基底。
圖3A至圖3F所繪示為本發明較佳實施例之一種NOR型快閃記憶胞的製造流程圖，其係用以說明本發明之快閃記憶體的製造方法。圖3A至圖3F中，區域A為對應圖1A中沿A-A’線的剖面，區域B為對應圖1A中沿B-B’線的剖面。
首先，請參照圖3A，提供基底300。此基底300例如是矽基底。基底300中例如已形成元件隔離結構302，並用以定義出主動區。元件隔離結構302之形成方法例如是區域氧化法(Local Oxidation，LOCOS)或淺溝渠隔離法(Shallow Trench Isolation，STI)。元件隔離結構302例如是在X方向上平行排列，且在X方向上延伸而呈條狀(如圖1A所示)。於此基底300上形成一層介電層304。介電層304的材質例如是氧化矽。介電層304的形成方法例如是熱氧化法或化學氣相沈積法。
請參照圖3B，於介電層304上形成導體層306，其材質例如是摻雜的多晶矽。此導體層306之形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後，進行離子植入步驟以形成之；或者以臨場植入摻質的方式，利用化學氣相沈積法而形成之。然後，於基底300上形成一層圖案化罩幕層(未圖示)，此圖案化罩幕層係成條狀分佈。移除未被圖案化罩幕層覆蓋之摻雜多晶矽層後，再移除圖案化罩幕層，即可形成圖案化的導體層306。圖案化的導體層306例如是在X方向上平行排列、在X方向上延伸而呈條狀，且位於元件隔離結構302之間的基底300上。
於經圖案化的導體層306上形成介電層308。介電層308之材質例如是氧化矽/氮化矽/氧化矽層。介電層308的形成方法例如是先以熱氧化法形成一層氧化矽後，再利用化學氣相沈積法依序形成氮化矽層與另一層氧化矽層。於基底300上形成另一層導體層310。導體層310之材質例如是摻雜的多晶矽。此導體層310之形成方法例如是利用化學氣相沈積法形成一層未摻雜多晶矽層後，進行離子植入步驟以形成之；或者以臨場植入摻質的方式，利用化學氣相沈積法而形成之。
請參照圖3C，於基底300上形成一層圖案化罩幕層(未圖示)，此圖案化罩幕層係成條狀分佈，用以定義出快閃記憶體之控制閘極。移除未被圖案化罩幕層覆蓋之摻雜多晶矽層後，即可形成作為快閃記憶體之控制閘極310a。然後，繼續移除未被圖案化罩幕層覆蓋的介電層308、圖案化的導體層306、介電層304以形
成閘間介電層308a、浮置閘極306a與穿隧介電層304a。其中，控制閘極310a、閘間介電層308a、浮置閘極306a與穿隧介電層304a構成堆疊閘極結構。之後，移除圖案化罩幕層。在圖3C中只繪示了兩個堆疊閘極結構，但本發明不限於此。其中，在區域B上的導體層310、介電層308、圖案化的導體層306與介電層304完全被移除，而暴露出元件隔離結構302。
然後，於基底300上形成罩幕層314，以覆蓋二堆疊閘極結構312之間的基底300(後續預形成輔助閘極的位置)。罩幕層314的形成方法例如先形成一層光阻材料層，之後進行微影製程以形成之。然後，以罩幕層314及二堆疊閘極結構314為罩幕，進行摻質植入，而於二堆疊閘極結構312之外側的基底300中一側(預定形成汲極區之那一側)之基底300中形成淡摻雜汲極區316。植入摻質的方法例如是進行一離子植入步驟。
請參照圖3D，移除罩幕層314後，於二堆疊閘極結構312的側壁形成間隙壁318。間隙壁318之形成方法例如是先於基底300上形成一層絕緣層(未圖示)後，利用非等向性蝕刻法移除部分絕緣層以形成之。之後，於基底300上形成罩幕層320，以覆蓋二堆疊閘極結構312之間的基底300(後續預形成輔助閘極的位置)。罩幕層320的形成方法例如先形成一層光阻材料層，之後進行微影製程以形成之。以罩幕層320及具有間隙壁318的二堆疊閘極結構312為罩幕，進行摻質植入，而於二堆疊閘極結構312之外側的基底300中一側(預定形成汲極區之那一側)之基底300中形成
而形成摻雜區322。植入摻質的方法例如是進行一離子植入步驟。其中，淡摻雜汲極區316與摻雜區322構成快閃記憶體之汲極區338。在另一實施例中，也可以視需要而只形成摻雜區322來作為快閃記憶體之汲極區324。
請參照圖3E，移除罩幕層320後，移除二堆疊閘極結構312之間的元件隔離結構302。移除二堆疊閘極結構312之間的元件隔離結構302的方法例如是先於基底300上形成一層圖案化罩幕層(未圖示)，此圖案化罩幕層具有成條狀的開口(在圖1A的Y方向延伸)以暴露出二堆疊閘極結構312之間的基底300(後續預形成輔助閘極的位置)，然後繼續移除未被圖案化罩幕層覆蓋的元件隔離結構302。之後，進行摻質植入，而於二堆疊閘極結構312之間的基底300中形成淡摻雜區326。
然後，於基底300上形成一層介電層，其中二堆疊閘極結構之間的基底300上的介電層作為輔助閘極介電層326。輔助閘極介電層326的材質例如是氧化矽。介電層的形成方法例如是熱氧化法、化學氣相沉積法或原子層沉積法。
請參照圖3F，於二堆疊閘極結構312之間的基底300上形成輔助閘極330。形成輔助閘極330的方法例如是先於於基底300上形成導體層，此導體層填滿二堆疊閘極結構312之間的間隙，然後移除部分此導體層以形成輔助閘極330。於移除部分導體層的方法包括回蝕刻法。而且，在輔助閘極330下方的基底300中，不具有元件隔離結構302，因此輔助閘極330會填入將元件隔
離結構302移除後所形成的溝渠中。
後續完成NOR型快閃記憶體之製程為習知技藝者所周知，在此不再贅述。
本發明係採用於二堆疊閘極結構312之間的基底300上形成輔助閘極330，由於沒有使用到微影技術，因此可以增加製程裕度。而且，在上述實施例中，係以形成兩個記憶胞結構為實例做說明。當然，使用本發明之NOR型快閃記憶體之製造方法，可以視實際需要而形成適當的數目記憶胞。本發明之NOR型快閃記憶體的製造方法，實際上是應用於形成整個記憶胞陣列。
在本發明的NOR型快閃記憶體及其製造方法中，在未施加電壓於輔助閘極之前，輔助閘極下方的基底中未形成有源極區，因此可以避免記憶胞產生從源極區至汲極區的漏電流。而且在操作記憶胞時，藉由於輔助閘極施加一電壓而於輔助閘極下方的基底中形成反轉層以作為源極區。由於本發明的NOR型快閃記憶體不需要如習知的分離閘極記憶體一般額外設置選擇閘極，因此可以在不增加記憶胞之尺寸的情況下，使記憶胞具有良好的電性表現。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧基底
106‧‧‧堆疊閘極結構
108‧‧‧穿隧介電層
110‧‧‧浮置閘極
112‧‧‧閘間介電層
114‧‧‧控制閘極
116‧‧‧輔助閘極
118‧‧‧輔助閘極介電層
120‧‧‧淡摻雜區
122‧‧‧汲極區
122a‧‧‧淡摻雜汲極區
122b‧‧‧摻雜區
124‧‧‧源極區
126‧‧‧間隙壁
A、B‧‧‧區域
MC1、MC2‧‧‧記憶胞
Claims (15)
- 一種NOR型快閃記憶體，包括：一第一記憶胞，設置於一基底上，該第一記憶胞包括：一堆疊閘極結構，設置於該基底上；一輔助閘極，設置於該堆疊閘極結構的一第一側的該基底上；一輔助閘極介電層，設置於該輔助閘極與該基底之間；一淡摻雜區，設置於該輔助閘極下方的該基底中，其中藉由於該輔助閘極施加一電壓而於該輔助閘極下方的基底中形成一反轉層以作為一源極區；以及一汲極區，設置於該堆疊閘極結構的一第二側的該基底中，該第一側與該第二側相對。
- 如申請專利範圍第1項所述之NOR型快閃記憶體，更包括一第二記憶胞，其與該第一記憶胞呈鏡像配置，共用該輔助閘極或該汲極區。
- 如申請專利範圍第1項所述之NOR型快閃記憶體，其中該堆疊閘極結構至少包括：一浮置閘極，設置於該基底上；一穿隧介電層，設置於該浮置閘極與該基底之間；一控制閘極，設置於該浮置閘極上；以及一閘間介電層，設置於該控制閘極與該浮置閘極之間。
- 如申請專利範圍第1項所述之NOR型快閃記憶體，更包括一間隙壁，設置於該堆疊閘極結構之側壁。
- 如申請專利範圍第1項所述之NOR型快閃記憶體，其中該浮置閘極之材質包括摻雜多晶矽。
- 如申請專利範圍第1項所述之NOR型快閃記憶體，其中該穿隧介電層之材質包括氧化矽。
- 如申請專利範圍第1項所述之NOR型快閃記憶體，其中該閘間介電層之材質包括氧化矽/氮化矽/氧化矽。
- 一種NOR型快閃記憶體的製造方法，包括：於一基底中形成一元件隔離結構；於該基底上形成至少二堆疊閘極結構；於該二堆疊閘極結構之外側的該基底中形成一汲極區；移除該二堆疊閘極結構之間的該元件隔離結構；於該二堆疊閘極結構之間的該基底中形成一淡摻雜區；於該二堆疊閘極結構之間的該基底上形成一輔助閘極介電層；以及於該二堆疊閘極結構之間的該基底上形成一輔助閘極。
- 如申請專利範圍第8項所述之NOR型快閃記憶體的製造方法，其中於該二堆疊閘極結構之外側的該基底中形成該汲極區的步驟包括：於該基底上形成一第一罩幕層，以覆蓋該二堆疊閘極結構之間的該基底；以該第一罩幕層及該二堆疊閘極結構為罩幕，進行摻質植入而形成該汲極區；以及 移除該第一罩幕層。
- 如申請專利範圍第8項所述之NOR型快閃記憶體的製造方法，其中更包括於該二堆疊閘極結構的側壁形成一間隙壁。
- 如申請專利範圍第10項所述之NOR型快閃記憶體的製造方法，其中於該二堆疊閘極結構之外側的該基底中形成該汲極區的步驟包括：於該基底上形成一第一罩幕層，以覆蓋該二堆疊閘極結構之間的該基底；以該第一罩幕層及該二堆疊閘極結構為罩幕，進行摻質植入而形成一淡摻雜汲極區；移除該第一罩幕層；於該二堆疊閘極結構的側壁形成該間隙壁；於該基底上形成一第二罩幕層，以覆蓋該二堆疊閘極結構之間的該基底；以該第二罩幕層及具有該間隙壁的該二堆疊閘極結構為罩幕，進行摻質植入而形成一摻雜區；以及移除該第二罩幕層。
- 如申請專利範圍第8項所述之NOR型快閃記憶體的製造方法，其中於該基底上形成至少二堆疊閘極結構的步驟包括：於該基底上形成一第一介電層；於該第一介電層上形成一第一導體層；圖案化該第一導體層； 於經圖案化的該第一導體層上形成一第二介電層；於該第二介電層上形成一第二導體層；圖案化該第二導體層以形成一控制閘極；以及圖案化該第二介電層、經圖案化的該第一導體層、該第一介電層以形成一閘間介電層、一浮置閘極與一穿隧介電層。
- 如申請專利範圍第8項所述之NOR型快閃記憶體的製造方法，其中於該二堆疊閘極結構之間的該基底上形成該輔助閘極介電層的方法包括熱氧化法、化學氣相沉積法或原子層沉積法。
- 如申請專利範圍第8項所述之NOR型快閃記憶體的製造方法，於該二堆疊閘極結構之間的該基底上形成一輔助閘極的步驟包括：於該基底上形成一第三導體層；以及移除部分該第三導體層以形成該輔助閘極。
- 如申請專利範圍第14項所述之NOR型快閃記憶體的製造方法，於移除部分該第三導體層以形成該輔助閘極的方法包括回蝕刻法。
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