KR100452037B1 - 반도체 소자의 제조방법 및 그 소자 - Google Patents

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KR100452037B1 KR10-2002-0042164A KR20020042164A KR100452037B1 KR 100452037 B1 KR100452037 B1 KR 100452037B1 KR 20020042164 A KR20020042164 A KR 20020042164A KR 100452037 B1 KR100452037 B1 KR 100452037B1
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 반도체 기판 상에 하부 비트 라인을 정의하는 마스크를 이용한 이온 주입을 실시하여 제1 방향으로 평행하게 배열된 복수의 하부 비트 라인을 형성하는 단계, 하부 비트 라인이 형성된 영역의 내부에 하부 필드 산화막을 형성하여 활성 영역 및 소자분리 영역을 정의하는 단계, 활성 영역 상부에 제1 전하 축적 절연막을 형성하는 단계, 하부 비트 라인의 제1 방향에 대해서 교차하는 제2 방향으로 평행하게 배열된 복수의 워드 라인을 형성하는 단계, 하부 비트 라인 및 워드 라인을 포함한 반도체 기판의 전체 구조 상부에 산화막을 증착하고 평탄화한 후, 워드 라인 상부의 산화막을 식각하여 제거하는 단계, 제1 전하 축적 절연막에 해당하는 워드 라인 상부에 제2 전하 축적 절연막을 형성하고, 하부 필드 산화막에 해당하는 워드 라인 상부에 상부 필드 산화막을 형성하는 단계, 반도체 기판의 전체 구조 상부에 폴리 실리콘을 증착하고, 폴리 실리콘에 상부 비트 라인을 정의하는 마스크를 이용한 이온 주입을 실시하여 상부 비트 라인을 형성하고, 상부 기판을 정의하는 마스크를 이용한 이온 주입을 실시하여 상부 기판을 형성하는 단계 및 상부 필드 산화막 상에 형성된 상부 비트 라인의 소정 부분을 제거하여 상부 비트 라인을 분리하는 단계를 포함하는 것을 특징으로 한다. 따라서, 하나의 셀에 4 비트의 정보를 저장함으로써 데이터 저장 용량을 증가시키고 셀의 밀도(density)를 향상시켜 결과적으로 메모리 칩(chip)의 사이즈를 줄일 수 있고 생산 단가를 줄일 수 있는 효과가 있다.

Description

반도체 소자의 제조방법 및 그 소자{Method for manufacturing semiconductor device and the device}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히 비휘발성 반도체 기억소자 중 MONOS/SONOS 구조를 갖는 반도체 소자의 제조방법에 관한 것이다.
현재, 공정기술 측면에서 비휘발성 반도체 메모리 기술(NVSM : Nonvolatile Semiconductor Memories)은 크게 플로팅 게이트(Floating Gate) 계열과 두 종류 이상의 유전막이 2중, 혹은 3중으로 적층된 MIS(Metal Insulator Semiconductor) 계열로 구분된다.
플로팅 게이트 계열은 전위 우물(Potential Well)을 이용하여 기억 특성을 구현하며, 현재 플래시 EEPROM(ElectricallyErasable Programmable Read Only Memory)으로 가장 널리 응용되고 있는 ETOX(EPROM Tunnel Oxide) 구조가 대표적이다. 반면에 MIS 계열은 유전막 벌크, 유전막-유전막 계면 및 유전막-반도체 계면에 존재하는 트랩(trap)을 이용하여 기억 기능을 수행한다. 현재 플래시 EEPROM으로 주로 응용되고 있는 MONOS(Metal-Oxide-Nitride-Oxide Semiconductor) 또는 SONOS(Semiconductor-Oxide-Nitride-Oxide Semiconductor)구조가 대표적인 예이다.
이하, 첨부된 도면을 참고하여 종래의 MONOS/SONOS 구조를 갖는 반도체 소자를 설명하면 다음과 같다.
도 10은 종래의 MIS 계열 비휘발성 반도체 기억소자 중 MONOS/SONOS 메모리 소자의 단면도이다. 도 10에 도시된 바와 같이, P형 반도체 기판(101)상의 일정영역에 제 1 산화막(102), 질화막(103), 제 2 산화막(104), 게이트 전극(105)이 차례로 적층되고, 상기 적층된 구조체 양측의 반도체 기판(101) 표면내에는 소스 영역(106)과 드레인 영역(107)이 형성되어 있다. 여기서 상기 제 1 산화막(102)은 터널링 산화막으로 이용되고, 제 2 산화막(104)은 블록킹 산화막으로 이용된다.
이와 같은 반도체 소자의 제조방법은, 반도체 기판(101)상에 제 1 산화막(102)을 형성하고, 상기 제 1 산화막(102)상에 질화막(103)과 제 2 산화막(104)을 차례로 형성하여 ONO(Oxide Nitride Oxide)구조를 형성한다. 이어서, 상기 ONO 구조가 형성된 반도체 기판(101)상에 불순물이 도핑된 폴리실리콘을 형성하고, 포토 및 식각 공정을 통하여 게이트 전극(105)을 형성한다. 그리고 상기선택적으로 제거된 게이트 전극(105)을 마스크로 이용하여 N형 불순물 이온을 주입하여 반도체 기판(101)의 표면내에 소스 영역(106)과 드레인 영역(107)을 형성한다.
이와 같은 구조에서 프로그래밍은 채널 핫 일렉트론 인젝션(Channel Hot Electron Injection) 방법을 이용한다. 즉, 게이트 전극(105)에 충분히 큰 양(+)의 전압을 인가하면, 반도체 기판(101)으로부터 전자가 반도체 기판 바로 위의 제1 산화막(102)을 터널링하여 질화막(103)으로 주입된다. 이때, 질화막(103)상의 제2 산화막(104)은 질화막(103)으로 주입된 전자가 게이트 전극(105)으로 누설되는 것을 방지함과 동시에 게이트 전극(105)으로부터 질화막(103)으로의 정공이 주입되는 것을 방지한다. 이와 같은 의미에서 반도체 기판(101)상의 제1 산화막(102)을 터널링 산화막이라고 칭하며, 상기 질화막(103)위의 제2 산화막(104)을 블록킹(blocking oxide) 산화막이라고 칭한다. 제1 산화막(102)을 터널링하여 질화막(103)으로 주입된 전자는 질화막 벌크 트랩 및 질화막 양쪽 가장자리의 각 계면트랩에 트래핑(trapping)되고, 문턱전압은 증가한다.
반면에 소거를 위해서는 핫 홀 인젝션(Hot Hole Injection) 방식을 이용하는데, 게이트 전극(105)에 음(-)의 전압을 인가하여 트래핑된 전자를 반도체 기판(101)으로 방출시켜 문턱전압을 프로그래밍 하기전의 값으로 감소시킨다. 여기서, 제1 산화막(102)의 두께는 프로그램 및 소거 측면에서는 감소시킬수록 유리하나, 기억유지 특성 측면에서는 증가시킬수록 유리하다.
이와 같은 MONOS/SONOS 구조를 갖는 비휘발성 메모리 소자는 각각 하나의 셀에 2 비트의 정보를 저장할 수 있다. 그런데 최근에는 메모리 반도체 소자가 컴퓨터나 휴대전화를 포함한 여러 가지 정보처리 장치에 광범위하게 사용되고, 대량의 정보를 기억해야 하므로 하나의 셀에 2 비트의 정보를 저장하는 방식은 메모리 소자의 정보 저장 능력에 있어서 문제가 된다.
본 발명이 이루고자 하는 기술적 과제는, 적층구조를 이용하여 하나의 셀에 4 비트의 정보를 저장함으로써 데이터 저장 능력을 향상시킬 수 있는 반도체 소자의 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 적층구조를 이용하여 하나의 셀에 4 비트의 정보를 저장함으로써 데이터 저장 능력을 향상시킬 수 있는 반도체 소자를 제공하는 데 있다.
도 1 내지 도 8은 본 발명의 일실시예에 의한 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도 및 평면도이다.
도 9는 본 발명의 일실시예에 의한 적층 구조를 갖는 반도체 소자의 동작을 설명하기 위한 소자의 단면도이다.
도 10은 종래 기술에 의한 MONOS/SONOS 메모리 소자의 단면도이다.
상기 과제를 이루기 위해, 본 발명에 의한 반도체 소자의 제조방법은, 반도체 기판 상에 하부 비트 라인을 정의하는 마스크를 이용한 이온 주입을 실시하여 제1 방향으로 평행하게 배열된 복수의 하부 비트 라인을 형성하는 단계, 하부 비트 라인이 형성된 영역의 내부에 하부 필드 산화막을 형성하여 활성 영역 및 소자분리 영역을 정의하는 단계, 활성 영역 상부에 제1 전하 축적 절연막을 형성하는 단계, 하부 비트 라인의 제1 방향에 대해서 교차하는 제2 방향으로 평행하게 배열된 복수의 워드 라인을 형성하는 단계, 하부 비트 라인 및 워드 라인을 포함한 반도체 기판의 전체 구조 상부에 산화막을 증착하고 평탄화한 후, 워드 라인 상부의 산화막을 식각하여 제거하는 단계, 제1 전하 축적 절연막에 해당하는 워드 라인 상부에 제2 전하 축적 절연막을 형성하고, 하부 필드 산화막에 해당하는 워드 라인 상부에 상부 필드 산화막을 형성하는 단계, 반도체 기판의 전체 구조 상부에 폴리 실리콘을 증착하고, 폴리 실리콘에 상부 비트 라인을 정의하는 마스크를 이용한 이온 주입을 실시하여 상부 비트 라인을 형성하고, 상부 기판을 정의하는 마스크를 이용한 이온 주입을 실시하여 상부 기판을 형성하는 단계 및 상부 필드 산화막 상에 형성된 상부 비트 라인의 소정 부분을 제거하여 상부 비트 라인을 분리하는 단계를 포함하는 것이 바람직하다.
상기 다른 과제를 이루기 위해, 본 발명에 의한 반도체 소자는 반도체 기판 상에 제1 방향으로 평행하게 배열된 복수의 하부 비트 라인, 하부 비트 라인 내에 형성되고, 활성 영역 및 소자분리 영역을 정의하는 하부 필드 산화막, 활성 영역상에 형성되고, 산화막상에 질화막과 산화막을 순차적으로 적층한 구조를 갖는 제1 전하 축적 절연막, 하부 비트 라인의 제1 방향에 대해서 교차하는 제2 방향으로 평행하게 배열된 복수의 워드 라인, 제1 전하 축적 절연막에 대응하는 워드 라인 상에 형성되고, 산화막상에 질화막과 산화막을 순차적으로 적층한 구조를 갖는 제2 전하 축적 절연막, 하부 필드 산화막에 대응하는 워드 라인 상에 형성되는 상부 필드 산화막, 하부 비트 라인에 대응하는 상부 필드 산화막 및 제2 전하 축적 절연막상에 제1 방향으로 평행하게 배열된 복수의 상부 비트 라인, 제2 전하 축적 절연막상의 복수의 상부 비트 라인 사이에 형성된 상부 기판을 구비하는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 그러나, 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 1 내지 도 8은 본 발명의 일실시예에 의한 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도 및 평면도이다.
먼저 도 1을 참조하면, 반도체 기판(10) 상에 비트 라인(12)을 형성한다. 이는 비트 라인의 각각에 대응하는 개구부를 가지는 포토 레지스트 패턴을 형성하고, 상기 포토 레지스트 패턴의 개구부를 통해 이온 주입을 실시함으로써 형성된다. 이온 주입은 비소(As) 등을 이용하여 실시할 수 있고, 따라서 상기 기판 내에는 비트 라인에 대응한 n형 확산 영역이 다수, 평행으로 형성된다.
도 2를 참조하면, 소정의 아이솔레이션(Isolation) 공정을 이용하여 비트라인 확산 영역(12) 내부에 하부 필드 산화막(14)을 형성한다. 이어서, 문턱전압 이온 주입 공정(Vt adjust Implantation)을 실시하여 불순물 영역(미도시)을 형성한다.
도 3을 참조하면, 활성 영역 상에 제1 ONO 막(16)을 형성한다. 보다 구체적으로는, 활성 영역에 있어서 노출된 기판 상부에 산화막(Oxide)을 형성하고, 상기 산화막의 상부에 질화막(Nitride)을 형성하고, 상기 질화막의 상부에 다시 산화막을 형성하여 산화막-질화막-산화막(Oxide-Nitride-Oxide)의 구조를 갖는 ONO 막을형성한다. 이때 산화막 및 질화막의 형성은 화학증착법(CVD) 등을 이용하여 형성할 수 있다.
다음으로, 도 4a를 참조하면, 비트 라인(12)이 뻗어있는 방향에 직교하는 방향으로 워드 라인(18)을 형성한다. 워드 라인은 소정의 마스크를 이용하여 폴리실리콘(Poly-silicon)으로 형성한다. 도 4b는 반도체 기판 위에 비트 라인(12) 및 워드 라인(18)이 형성된 모습을 보여주는 반도체 소자의 평면도로서, 비트 라인(BLi-1,BLi,BLi+1)과 워드 라인(WLi,WLi+1)이 서로 직교하면서 다수 배열되어 있는 것을 볼 수 있다. 결국 도 4b의 XX' 부분을 절단한 단면도가 도 4a가 된다. 또한 도 4b의 YY' 부분을 절단한 단면도가 도 4c로서, 반도체 기판상(10)에 비트 라인(12) 및 하부 필드 산화막(14)이 형성되어 있고, 그 상부에 비트 라인(12)에 직교하는 방향으로 워드 라인(18)이 다수 형성되어 있음을 알 수 있다.
이어서, 워드 라인 및 비트 라인을 포함한 반도체 기판의 전체 구조 상부에 산화막(미도시)을 증착하고, 화학기계적 연마(Chemical mechanical polishing;CMP) 공정을 이용하여 평탄화 한다. 이때 산화막은 7000Å 이하의 두께로 형성하는 것이 바람직하다. 다음으로 소정의 마스크를 이용한 식각 공정을 실시하여 워드 라인 상부에 있는 산화막을 제거한다. 따라서 도 5를 참조하면, 각각의 워드 라인(18) 사이에 산화막(20)이 형성되어 있는 구조가 된다.
도 6을 참조하면, 제2 ONO 막을 형성하기 위하여 반도체 기판(10)의 전체 구조 상부에 제1 산화막(22)을 증착하고, 이어서 제1 산화막(22)의 상부에질화막(24)을 증착한다. 이때 제1 산화막(22)은 50Å 이하의 두께로 형성하고, 질화막(24)은 60Å 이하의 두께로 형성하는 것이 바람직하다. 질화막을 증착하고 난 후, 제1 ONO 막이 형성된 영역을 제외한 모든 부분을 개방하는 포토 레지스트 패턴을 이용하여 제2 ONO 막이 형성되는 영역을 제외한 모든 부분의 질화막을 제거한다.
도 7을 참조하면, 전체 구조 상부에 산화막을 증착하고, 소정의 마스크를 이용한 식각 공정을 이용하여 비트 라인(12)의 하부 필드 산화막(14)에 대응하는 상부 필드 산화막(26)을 형성한다. 다음 포토 레지스트 패턴 형성의 오차(mis-align)로 인해 워드 라인 상의 산화막이 제거될 수 있으므로, 이를 방지하기 위하여 산화막을 증착하고 식각하여 스페이서(미도시)를 형성한다. 이때 산화막은 500Å 이하의 두께로 증착하는 것이 바람직하다.
다음으로 도 8을 참조하면, 반도체 기판의 전체 구조 상부에 50Å 이하의 두께로 제2 산화막(28)을 증착한다. 이로써 제2 ONO 막(22, 24 및 28)의 형성이 완료된다.
이어서, 반도체 기판의 전체 구조 상부에 폴리 실리콘을 증착한다. 다음, 소정의 마스크를 이용한 이온 주입을 실시하여 비트 라인으로 이용되는 N+ 영역(30)과 기판으로 이용되는 P+ 영역(32)을 정의한다. 이어서, 소정의 마스크를 이용한 식각 공정을 실시하여 상부 필드 산화막상에 형성된 N+ 영역을 소정 부분 제거하여 각 비트 라인을 분리한다.
이하, 도 9를 참조하여 상기 제조방법으로 형성된 반도체 소자의 동작에 대하여 설명한다.
도 9는 본 발명의 일실시예에 의한 적층 구조를 갖는 반도체 소자의 동작을 설명하기 위한 소자의 단면도로서, 제1 내지 제4 비트 라인(90, 91, 92 및 93), 공통 워드 라인(94), 제1 및 제2 ONO 막(95 및 96), 하부 기판(97) 및 상부 기판(98), 하부 필드 산화막(99) 및 상부 필드 산화막(100)으로 이루어진다. 여기서 제1 비트 라인(90)은 제1 소스로 이용되고, 제2 비트 라인(91)은 제1 드레인으로 이용된다. 또한 제3 비트 라인(92)은 제2 소스로 이용되고, 제4 비트 라인(93)은 제2 드레인으로 이용된다. 공통 게이트로 이용되는 워드 라인(94)은 상부 및 하부 구조가 공통으로 사용하고, 전자를 트래핑하기 위한 ONO 막(95 및 96)이 상부 및 하부 구조에 형성되어 있다.
먼저, 정보의 프로그램 과정에 대하여 설명한다. 프로그램 하기 위해서, 제1 소스(90)는 접지되고, 제1 드레인(91)에는 큰 정전압 ＋Vw1가, 또한 공통 게이트(94)에는 큰 정전압 ＋Vg1이 인가된다. 그 결과, 채널 영역의 제1 드레인(91)에서 전자의 가속에 의해 채널 내에 핫 일렉트론이 발생하고, 이와 같이 하여 형성된 핫 일렉트론이 제1 ONO막(95) 내에 주입된다. 주입된 핫 일렉트론은, 제1 ONO막(95) 내에서 제1 드레인(91) 근방의 부분에 보관 유지된다. 제1 드레인(91)과 제1 소스(90)에 인가되는 구동 전압을 바꿔 인가하는 것에 의해, 동일한 핫 일렉트론의 주입을 제1 ONO막(95)의 제1 소스 근방(90)에 있어서 행하는 것도 가능하다. 따라서, 제1 ONO막(95)을 갖는 하부 트랜지스터에는 1 셀 2 비트 프로그램이 가능하게 된다. 동일한 방법으로 제2 소스(92), 제2 드레인(93) 및 공통 게이트(94)에 각각 접지, ＋Vw2및 ＋Vg2를 인가하면 제2 ONO막(96)에 핫 일렉트론이 트래핑 되어 2 비트 기입이 가능하게 되고, 결국 1 셀 4 비트 프로그램이 가능하게 된다.
다음으로, 프로그램된 정보를 소거(Erase)할 때에는, 제1 드레인(91)에 큰 정전압 ＋Ve를 인가하고, 또한 공통 게이트(94)에 큰 음전압 －Vg3를 인가함으로써, 제1 드레인(91)으로부터 제1 ONO막(95)으로 홀(hole)을 주입하고, 제1 ONO막(95) 내에서 제1 드레인 근방 영역에 축적되어 있던 전하를 소멸시킨다. 전자가 제1 ONO막(95) 내의 제1 소스(90)근방 영역에 축적되어 있는 경우에는, 이러한 홀 주입을 제1 소스(90)로부터 하면 좋다. 또한 제2 ONO막(96)에 저장된 정보를 소거 할 때도 동일한 방법으로 실시한다.
그리고, 제1 ONO막(95)의 제1 드레인(91) 영역에 프로그램된 정보를 독출(Read)하는 경우에는, 공통 게이트 전극(94)에 소정의 게이트 전압 Vg4를 인가하고, 제1 드레인(91)은 접지하며, 제1 소스(90)에 독출 전압 Vr를 인가한다. 그 결과, 제1 ONO막(95)의 제1 드레인(91) 근방 영역에 전자가 축적되어 있지 않은 경우에는 반도체 기판(97)내를 제1 게이트 전극(94) 바로 밑에 형성된 채널을 통해서 캐리어(carrier)가 제1 드레인(91)으로부터 제1 소스(90)로 흐르는 것이 가능하다. 반대로, 제1 ONO막(95)의 제1 드레인(91) 근방 영역에 전자가 축적되어 있는 경우에는, 공통 게이트 전극(94) 바로 밑의 채널이 제1 드레인에 있어서 차단된다. 한편, 제1 ONO막(95)의 제1 소스(90) 근방 영역에 프로그램된 정보를 독출하는 경우에는, 제1 소스(90)는 접지하고, 제1 드레인(91)에 독출 전압 Vr을 인가하여 실시한다. 또한 제2 ONO막(96)에 저장된 정보를 독출할 때도 동일한 방법으로 실시한다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조방법은, MONOS/SONOS 구조를 갖는 반도체 소자의 셀 상부에 ONO 층 및 비트 라인을 적층구조로 형성하므로, 하나의 셀에 4 비트의 정보를 저장함으로써 데이터 저장 용량을 증가시키고 셀의 밀도(density)를 향상시켜 결과적으로 메모리 칩(chip)의 사이즈를 줄일 수 있고 생산 단가를 줄일 수 있는 효과가 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 본 발명의 기술적 사상의 범위내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.

Claims (7)

  1. (a) 반도체 기판 상에 하부 비트 라인을 정의하는 마스크를 이용한 이온 주입을 실시하여 제1 방향으로 평행하게 배열된 복수의 하부 비트 라인을 형성하는 단계;
    (b) 상기 하부 비트 라인이 형성된 영역의 내부에 하부 필드 산화막을 형성하여 활성 영역 및 소자분리 영역을 정의하는 단계;
    (c) 상기 활성 영역 상부에 제1 전하 축적 절연막을 형성하는 단계;
    (d) 상기 하부 비트 라인의 상기 제1 방향에 대해서 교차하는 제2 방향으로 평행하게 배열된 복수의 워드 라인을 형성하는 단계;
    (e) 상기 하부 비트 라인 및 워드 라인을 포함한 반도체 기판의 전체 구조 상부에 산화막을 증착하고 평탄화한 후, 상기 워드 라인 상부의 상기 산화막을 식각하여 제거하는 단계;
    (f) 상기 제1 전하 축적 절연막에 해당하는 상기 워드 라인 상부에 제2 전하 축적 절연막을 형성하고, 상기 하부 필드 산화막에 해당하는 상기 워드 라인 상부에 상부 필드 산화막을 형성하는 단계;
    (g) 상기 반도체 기판의 전체 구조 상부에 폴리 실리콘을 증착하고, 상기 폴리 실리콘에 상부 비트 라인을 정의하는 마스크를 이용한 이온 주입을 실시하여 상부 비트 라인을 형성하고, 상부 기판을 정의하는 마스크를 이용한 이온 주입을 실시하여 상부 기판을 형성하는 단계; 및
    (h) 상기 상부 필드 산화막 상에 형성된 상부 비트 라인의 소정 부분을 제거하여 상기 상부 비트 라인을 분리하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1 항에 있어서, 상기 (c) 단계는
    상기 활성 영역 상부에 제1 산화막을 형성하는 단계;
    상기 제1 산화막 상에 질화막을 형성하는 단계; 및
    상기 질화막 상에 제2 산화막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1 항에 있어서, 상기 (e) 단계의 상기 산화막은
    7000Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1 항에 있어서, 상기 (f) 단계는
    상기 반도체 기판의 전체 구조 상부에 제1 산화막 및 질화막을 순차적으로 증착하는 단계;
    상기 제1 전하 축적 절연막이 형성된 부분을 제외한 모든 부분의 상기 질화막을 제거하는 단계;
    상기 반도체 기판의 전체 구조 상부에 산화막을 증착하고 식각하여 상기 하부 필드 산화막에 대응하는 상부 필드 산화막을 형성하는 단계; 및
    상기 반도체 기판의 전체 구조 상부에 제2 산화막을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4 항에 있어서,
    상기 제1 산화막은 50Å 이하의 두께로 형성하고, 상기 질화막은 60Å 이하의 두께로 형성하고, 상기 제2 산화막은 50Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 반도체 기판 상에 제1 방향으로 평행하게 배열된 복수의 하부 비트 라인;
    상기 하부 비트 라인 내에 형성되고, 활성 영역 및 소자분리 영역을 정의하는 하부 필드 산화막;
    상기 활성 영역상에 형성되고, 산화막상에 질화막과 산화막을 순차적으로 적층한 구조를 갖는 제1 전하 축적 절연막;
    상기 하부 비트 라인의 상기 제1 방향에 대해서 교차하는 제2 방향으로 평행하게 배열된 복수의 워드 라인;
    상기 제1 전하 축적 절연막에 대응하는 상기 워드 라인 상에 형성되고, 산화막상에 질화막과 산화막을 순차적으로 적층한 구조를 갖는 제2 전하 축적 절연막;
    상기 하부 필드 산화막에 대응하는 상기 워드 라인 상에 형성되는 상부 필드 산화막;
    상기 하부 비트 라인에 대응하는 상기 상부 필드 산화막 및 제2 전하 축적 절연막상에 제1 방향으로 평행하게 배열된 복수의 상부 비트 라인;
    상기 제2 전하 축적 절연막상의 상기 복수의 상부 비트 라인 사이에 형성된 상부 기판을 구비하는 것을 특징으로 하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 제2 전하 축적 절연막의 산화막은 50Å 이하의 두께로 형성하고, 상기 제2 전하 축적 절연막의 상기 질화막은 60Å 이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자.
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