JPH10125810A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents
不揮発性半導体記憶装置およびその製造方法Info
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- JPH10125810A JPH10125810A JP8277747A JP27774796A JPH10125810A JP H10125810 A JPH10125810 A JP H10125810A JP 8277747 A JP8277747 A JP 8277747A JP 27774796 A JP27774796 A JP 27774796A JP H10125810 A JPH10125810 A JP H10125810A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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-
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Abstract
(57)【要約】
【課題】記憶情報を多値にし不揮発性半導体記憶装置の
集積度を向上させる。 【解決手段】半導体基板上の絶縁膜に開口部が形成され
前記開口部の半導体基板表面に拡散層あるいはシリサイ
ド層が形成され、その表面に第１のゲート絶縁膜が形成
され前記開口部内に第１の浮遊ゲート電極が形成され、
拡散層あるいはシリサイド層を第１の制御電極とし、前
記第１の浮遊ゲート電極表面に第２のゲート絶縁膜が形
成され、前記絶縁膜と第２のゲート絶縁膜上に被着する
ように設けられた半導体薄膜に薄膜トランジスタのチャ
ネル領域とソース・ドレイン領域とが形成され、半導体
薄膜上に第３のゲート絶縁膜が形成され第３のゲート絶
縁膜上に第２の浮遊ゲート電極が形成され、前記第２の
浮遊ゲート電極上に第４のゲート絶縁膜を介して第２の
制御ゲート電極が配設される。
集積度を向上させる。 【解決手段】半導体基板上の絶縁膜に開口部が形成され
前記開口部の半導体基板表面に拡散層あるいはシリサイ
ド層が形成され、その表面に第１のゲート絶縁膜が形成
され前記開口部内に第１の浮遊ゲート電極が形成され、
拡散層あるいはシリサイド層を第１の制御電極とし、前
記第１の浮遊ゲート電極表面に第２のゲート絶縁膜が形
成され、前記絶縁膜と第２のゲート絶縁膜上に被着する
ように設けられた半導体薄膜に薄膜トランジスタのチャ
ネル領域とソース・ドレイン領域とが形成され、半導体
薄膜上に第３のゲート絶縁膜が形成され第３のゲート絶
縁膜上に第２の浮遊ゲート電極が形成され、前記第２の
浮遊ゲート電極上に第４のゲート絶縁膜を介して第２の
制御ゲート電極が配設される。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置およびその製造方法に関し、特に多値情報を有する
浮遊ゲート型の不揮発性メモリ素子構造に関する。
装置およびその製造方法に関し、特に多値情報を有する
浮遊ゲート型の不揮発性メモリ素子構造に関する。
【０００２】
【従来の技術】情報の書き込み及びその消去が可能な不
揮発性記憶素子として浮遊ゲート型トランジスタがよく
知られている。この浮遊ゲート型トランジスタでは、半
導体表面上にソ−スとドレイン領域が設けられ、このソ
ースとドレイン領域との間にチャネル領域が形成され
る。そして、このチャネル領域上に順次形成された第１
の絶縁膜、浮遊ゲート、第２の絶縁膜、制御ゲートが形
成され、いわゆる浮遊ゲート型トランジスタが構成され
る。
揮発性記憶素子として浮遊ゲート型トランジスタがよく
知られている。この浮遊ゲート型トランジスタでは、半
導体表面上にソ−スとドレイン領域が設けられ、このソ
ースとドレイン領域との間にチャネル領域が形成され
る。そして、このチャネル領域上に順次形成された第１
の絶縁膜、浮遊ゲート、第２の絶縁膜、制御ゲートが形
成され、いわゆる浮遊ゲート型トランジスタが構成され
る。
【０００３】この浮遊ゲート型トランジスタでは、通常
第１のゲート電極が半導体基板主面のシリコン酸化膜上
に形成され、この第１のゲート電極の上部にシリコン酸
化膜とシリコン窒化膜の複合した層間絶縁膜が設けら
れ、更にこの層間絶縁膜の上部に第２のゲート電極であ
る制御ゲート電極が形成される。
第１のゲート電極が半導体基板主面のシリコン酸化膜上
に形成され、この第１のゲート電極の上部にシリコン酸
化膜とシリコン窒化膜の複合した層間絶縁膜が設けら
れ、更にこの層間絶縁膜の上部に第２のゲート電極であ
る制御ゲート電極が形成される。
【０００４】このような構造において、不揮発性の記憶
情報電荷は第１層ゲート電極である浮遊ゲート電極に蓄
積される。そこで、この情報電荷の書込み及び消去は、
半導体基板から浮遊ゲート電極への電子の注入及び浮遊
ゲート電極から半導体基板への電子の放出でそれぞれ行
われる。
情報電荷は第１層ゲート電極である浮遊ゲート電極に蓄
積される。そこで、この情報電荷の書込み及び消去は、
半導体基板から浮遊ゲート電極への電子の注入及び浮遊
ゲート電極から半導体基板への電子の放出でそれぞれ行
われる。
【０００５】このような不揮発性メモリでは、浮遊ゲー
トの電荷蓄積状態の相違による閾値電圧の相違をデー
タ”０”、デ−タ”１”として記憶される。すなわち１
ビットの情報が浮遊ゲートに記憶される。
トの電荷蓄積状態の相違による閾値電圧の相違をデー
タ”０”、デ−タ”１”として記憶される。すなわち１
ビットの情報が浮遊ゲートに記憶される。
【０００６】このような浮遊ゲート型トランジスタを用
いた不揮発性半導体記憶装置において、高集積化あるい
は高密度化が重要になってきている。そこで、特開平５
−８２７８７号公報には、薄膜トランジスタ構造をした
浮遊ゲート型トランジスタを用いる技術について記載さ
れている。
いた不揮発性半導体記憶装置において、高集積化あるい
は高密度化が重要になってきている。そこで、特開平５
−８２７８７号公報には、薄膜トランジスタ構造をした
浮遊ゲート型トランジスタを用いる技術について記載さ
れている。
【０００７】以下、このような薄膜トランジスタ構造を
した不揮発性メモリについて図８に基づいて説明する。
図８はこの不揮発性メモリの浮遊ゲート型トランジスタ
の断面図である。
した不揮発性メモリについて図８に基づいて説明する。
図８はこの不揮発性メモリの浮遊ゲート型トランジスタ
の断面図である。
【０００８】図８に示すように、半導体基板１０１上に
層間絶縁膜１０２が形成されている。そして、層間絶縁
膜１０２上に半導体薄膜１０３が形成され、半導体薄膜
１０３にソース・ドレイン領域１０３ａおよびチャネル
領域１０３ｂが形成されている。さらに、このチャネル
領域１０３ｂの表面を被覆するように第１の絶縁膜１０
４が設けられる。そして、この第１の絶縁膜１０４を介
してチャネル領域１０３ｂを覆うように浮遊ゲート電極
１０５が形成されている。
層間絶縁膜１０２が形成されている。そして、層間絶縁
膜１０２上に半導体薄膜１０３が形成され、半導体薄膜
１０３にソース・ドレイン領域１０３ａおよびチャネル
領域１０３ｂが形成されている。さらに、このチャネル
領域１０３ｂの表面を被覆するように第１の絶縁膜１０
４が設けられる。そして、この第１の絶縁膜１０４を介
してチャネル領域１０３ｂを覆うように浮遊ゲート電極
１０５が形成されている。
【０００９】そして、この浮遊ゲート電極１０５上に第
２の絶縁膜１０６が形成され、さらに、この第２の絶縁
膜１０６上に制御ゲート電極１０７が形成されている。
そして、この制御ゲート電極１０７は絶縁膜１０８で覆
われている。
２の絶縁膜１０６が形成され、さらに、この第２の絶縁
膜１０６上に制御ゲート電極１０７が形成されている。
そして、この制御ゲート電極１０７は絶縁膜１０８で覆
われている。
【００１０】
【発明が解決しようとする課題】このような従来の不揮
発性メモリの集積度のさらなる向上を図るために、浮遊
ゲート電極の寸法およびメモリセルの間隔の縮小がはか
られる。このような半導体装置の寸法はフォトリソグラ
フィ技術とドライエッチング技術の加工精度に依存して
いる。
発性メモリの集積度のさらなる向上を図るために、浮遊
ゲート電極の寸法およびメモリセルの間隔の縮小がはか
られる。このような半導体装置の寸法はフォトリソグラ
フィ技術とドライエッチング技術の加工精度に依存して
いる。
【００１１】しかし、フォトリソグラフィ技術で通常に
使用される縮小露光投影での解像度には限界がある。こ
のため、浮遊ゲート型トランジスタの微細化の向上には
限界があり、不揮発性メモリの集積度向上に限界が生じ
る。
使用される縮小露光投影での解像度には限界がある。こ
のため、浮遊ゲート型トランジスタの微細化の向上には
限界があり、不揮発性メモリの集積度向上に限界が生じ
る。
【００１２】また、この従来の技術では、半導体基板表
面に形成される浮遊ゲート型トランジスタ上に層間絶縁
膜を介して、上記薄膜トランジスタ構造をした別の浮遊
ゲート型トランジスタが積層するように形成できる。こ
のような構造の不揮発性メモリでは、確かにさらに高い
集積化が可能になる。しかし、このような不揮発性メモ
リ構造では、不揮発性半導体記憶装置のメモリセル領域
が凸状に出っ張り、半導体チップ上で高くなり平坦性が
非常に損なわれてしまう。そして、フォトリソグラフィ
技術の露光工程で焦点むらが生じるようになり、結局、
浮遊ゲート型トランジスタの微細加工が困難になる。
面に形成される浮遊ゲート型トランジスタ上に層間絶縁
膜を介して、上記薄膜トランジスタ構造をした別の浮遊
ゲート型トランジスタが積層するように形成できる。こ
のような構造の不揮発性メモリでは、確かにさらに高い
集積化が可能になる。しかし、このような不揮発性メモ
リ構造では、不揮発性半導体記憶装置のメモリセル領域
が凸状に出っ張り、半導体チップ上で高くなり平坦性が
非常に損なわれてしまう。そして、フォトリソグラフィ
技術の露光工程で焦点むらが生じるようになり、結局、
浮遊ゲート型トランジスタの微細加工が困難になる。
【００１３】このように、上記の従来の構造では、不揮
発性メモリの集積度はその構造に起因する製造プロセス
によって決まる最小寸法によって制限され、さらなる高
い集積度への要求に応えることができない。
発性メモリの集積度はその構造に起因する製造プロセス
によって決まる最小寸法によって制限され、さらなる高
い集積度への要求に応えることができない。
【００１４】本発明の目的は、記憶情報を多値状態にし
１ビット情報あたりの占有面積を低減して超高集積度が
可能になる浮遊ゲート型の不揮発性メモリ素子を提供す
ることにある。
１ビット情報あたりの占有面積を低減して超高集積度が
可能になる浮遊ゲート型の不揮発性メモリ素子を提供す
ることにある。
【００１５】
【課題を解決するための手段】このために本発明の不揮
発性半導体記憶装置では、一導電型の半導体基板上に形
成された絶縁膜と前記絶縁膜の所定の領域に形成され前
記半導体基板表面に達する開口部と前記開口部の前記半
導体基板表面に形成された逆導電型の拡散層と前記拡散
層表面に形成された第１のゲート絶縁膜と前記第１のゲ
ート絶縁膜上に被着され前記開口部に埋設される第１の
浮遊ゲート電極とを有し、前記拡散層を第１の制御電極
とし、前記第１の浮遊ゲート電極表面に第２のゲート絶
縁膜が形成され、前記絶縁膜と前記第２のゲート絶縁膜
上に被着するように設けられた半導体薄膜に薄膜トラン
ジスタのチャネル領域とソース・ドレイン領域とが形成
され、前記半導体薄膜上に第３のゲート絶縁膜が形成さ
れ、前記第３のゲート絶縁膜上に第２の浮遊ゲート電極
が形成され、前記第２の浮遊ゲート電極上に第４のゲー
ト絶縁膜を介して第２の制御ゲート電極が配設されてな
る不揮発性メモリ素子において、前記半導体薄膜のうち
前記第２のゲート絶縁膜に接する領域に前記薄膜トラン
ジスタの第１のチャネル領域が形成され、前記半導体薄
膜のうち前記第３のゲート絶縁膜に接する領域に前記薄
膜トランジスタの第２のチャネル領域が形成されてい
る。
発性半導体記憶装置では、一導電型の半導体基板上に形
成された絶縁膜と前記絶縁膜の所定の領域に形成され前
記半導体基板表面に達する開口部と前記開口部の前記半
導体基板表面に形成された逆導電型の拡散層と前記拡散
層表面に形成された第１のゲート絶縁膜と前記第１のゲ
ート絶縁膜上に被着され前記開口部に埋設される第１の
浮遊ゲート電極とを有し、前記拡散層を第１の制御電極
とし、前記第１の浮遊ゲート電極表面に第２のゲート絶
縁膜が形成され、前記絶縁膜と前記第２のゲート絶縁膜
上に被着するように設けられた半導体薄膜に薄膜トラン
ジスタのチャネル領域とソース・ドレイン領域とが形成
され、前記半導体薄膜上に第３のゲート絶縁膜が形成さ
れ、前記第３のゲート絶縁膜上に第２の浮遊ゲート電極
が形成され、前記第２の浮遊ゲート電極上に第４のゲー
ト絶縁膜を介して第２の制御ゲート電極が配設されてな
る不揮発性メモリ素子において、前記半導体薄膜のうち
前記第２のゲート絶縁膜に接する領域に前記薄膜トラン
ジスタの第１のチャネル領域が形成され、前記半導体薄
膜のうち前記第３のゲート絶縁膜に接する領域に前記薄
膜トランジスタの第２のチャネル領域が形成されてい
る。
【００１６】あるいは、一導電型の半導体基板上に形成
された絶縁膜と前記絶縁膜の所定の領域に形成され前記
半導体基板表面に達する開口部と前記開口部の前記半導
体基板表面に形成された逆導電型の拡散層と前記拡散層
上あるいは前記開口部の側壁に形成されたシリサイド層
と前記シリサイド層表面に形成された第１のゲート絶縁
膜と前記第１のゲート絶縁膜上に被着され前記開口部に
埋設される第１の浮遊ゲート電極とを有し、前記シリサ
イド層を第１の制御電極とし、前記第１の浮遊ゲート電
極表面に第２のゲート絶縁膜が形成され、前記絶縁膜と
前記第２のゲート絶縁膜上に被着するように設けられた
半導体薄膜に薄膜トランジスタのチャネル領域とソース
・ドレイン領域とが形成され、前記半導体薄膜上に第３
のゲート絶縁膜が形成され、前記第３のゲート絶縁膜上
に第２の浮遊ゲート電極が形成され、前記第２の浮遊ゲ
ート電極上に第４のゲート絶縁膜を介して第２の制御ゲ
ート電極が配設されてなる不揮発性メモリ素子におい
て、前記半導体薄膜のうち前記第２のゲート絶縁膜に接
する領域に前記薄膜トランジスタの第１のチャネル領域
が形成され、前記半導体薄膜のうち前記第３のゲート絶
縁膜に接する領域に前記薄膜トランジスタの第２のチャ
ネル領域が形成されている。
された絶縁膜と前記絶縁膜の所定の領域に形成され前記
半導体基板表面に達する開口部と前記開口部の前記半導
体基板表面に形成された逆導電型の拡散層と前記拡散層
上あるいは前記開口部の側壁に形成されたシリサイド層
と前記シリサイド層表面に形成された第１のゲート絶縁
膜と前記第１のゲート絶縁膜上に被着され前記開口部に
埋設される第１の浮遊ゲート電極とを有し、前記シリサ
イド層を第１の制御電極とし、前記第１の浮遊ゲート電
極表面に第２のゲート絶縁膜が形成され、前記絶縁膜と
前記第２のゲート絶縁膜上に被着するように設けられた
半導体薄膜に薄膜トランジスタのチャネル領域とソース
・ドレイン領域とが形成され、前記半導体薄膜上に第３
のゲート絶縁膜が形成され、前記第３のゲート絶縁膜上
に第２の浮遊ゲート電極が形成され、前記第２の浮遊ゲ
ート電極上に第４のゲート絶縁膜を介して第２の制御ゲ
ート電極が配設されてなる不揮発性メモリ素子におい
て、前記半導体薄膜のうち前記第２のゲート絶縁膜に接
する領域に前記薄膜トランジスタの第１のチャネル領域
が形成され、前記半導体薄膜のうち前記第３のゲート絶
縁膜に接する領域に前記薄膜トランジスタの第２のチャ
ネル領域が形成されている。
【００１７】ここで、前記第２のゲート絶縁膜のシリコ
ン酸化膜換算の膜厚と前記第３のゲート絶縁膜のシリコ
ン酸化膜換算の膜厚とが互いに異なるように形成され
る。
ン酸化膜換算の膜厚と前記第３のゲート絶縁膜のシリコ
ン酸化膜換算の膜厚とが互いに異なるように形成され
る。
【００１８】また、前記第１のチャネル領域と前記第２
のチャネル領域とは接しないように前記半導体薄膜の膜
厚が設定されている。
のチャネル領域とは接しないように前記半導体薄膜の膜
厚が設定されている。
【００１９】この不揮発性半導体記憶装置では、前記第
１の浮遊ゲート電極および第２の浮遊ゲート電極への記
憶情報電荷の蓄積はそれぞれ独立して行われ、前記第１
のチャネル領域と第２のチャネル領域の伝導度は前記第
１の浮遊ゲート電極と前記第２の浮遊ゲート電極とによ
り独立に制御されて、前記１個の不揮発性メモリ素子に
２ビットの情報が同時に記憶されるようになる。
１の浮遊ゲート電極および第２の浮遊ゲート電極への記
憶情報電荷の蓄積はそれぞれ独立して行われ、前記第１
のチャネル領域と第２のチャネル領域の伝導度は前記第
１の浮遊ゲート電極と前記第２の浮遊ゲート電極とによ
り独立に制御されて、前記１個の不揮発性メモリ素子に
２ビットの情報が同時に記憶されるようになる。
【００２０】また、本発明の不揮発性半導体記憶装置の
製造方法は、一導電型の半導体基板上に形成した絶縁膜
の所定の領域に一方向にのびる短冊状の開口部を形成し
前記開口部にセルフアラインに逆導電型の拡散層を形成
する工程と、前記拡散層表面に第１のゲート絶縁膜を形
成する工程と、前記第１のゲート絶縁膜上に被着し前記
開口部の一部を充填する第１の浮遊ゲート電極を形成す
る工程と、前記第１の浮遊ゲート電極表面に第２のゲー
ト絶縁膜を形成する工程と、前記絶縁膜と前記第２のゲ
ート絶縁膜上に被着し前記一方向にのびる短冊状の半導
体薄膜を形成する工程と、前記半導体薄膜上に第３のゲ
ート絶縁膜を形成し前記第３のゲート絶縁膜上であり前
記一方向にのびる短冊状の第２の浮遊ゲート電極を形成
する工程と、前記短冊状の第２の浮遊ゲート電極にセル
フアラインに短冊状のソース・ドレイン領域を前記半導
体薄膜に形成する工程と、前記短冊状の第２の浮遊ゲー
ト電極表面に第４のゲート絶縁膜を形成する工程と、前
記第４のゲート絶縁膜上であり前記一方向に直交する方
向に第２の制御電極を形成し前記第２の制御ゲート電極
をマスクに前記短冊状の第２の浮遊ゲート電極をパター
ニングする工程とを含む。
製造方法は、一導電型の半導体基板上に形成した絶縁膜
の所定の領域に一方向にのびる短冊状の開口部を形成し
前記開口部にセルフアラインに逆導電型の拡散層を形成
する工程と、前記拡散層表面に第１のゲート絶縁膜を形
成する工程と、前記第１のゲート絶縁膜上に被着し前記
開口部の一部を充填する第１の浮遊ゲート電極を形成す
る工程と、前記第１の浮遊ゲート電極表面に第２のゲー
ト絶縁膜を形成する工程と、前記絶縁膜と前記第２のゲ
ート絶縁膜上に被着し前記一方向にのびる短冊状の半導
体薄膜を形成する工程と、前記半導体薄膜上に第３のゲ
ート絶縁膜を形成し前記第３のゲート絶縁膜上であり前
記一方向にのびる短冊状の第２の浮遊ゲート電極を形成
する工程と、前記短冊状の第２の浮遊ゲート電極にセル
フアラインに短冊状のソース・ドレイン領域を前記半導
体薄膜に形成する工程と、前記短冊状の第２の浮遊ゲー
ト電極表面に第４のゲート絶縁膜を形成する工程と、前
記第４のゲート絶縁膜上であり前記一方向に直交する方
向に第２の制御電極を形成し前記第２の制御ゲート電極
をマスクに前記短冊状の第２の浮遊ゲート電極をパター
ニングする工程とを含む。
【００２１】あるいは、本発明の不揮発性半導体記憶装
置の製造方法は、一導電型の半導体基板上に形成した絶
縁膜の所定の領域に一方向にのびる短冊状の開口部を形
成し前記開口部にセルフアラインに逆導電型の拡散層を
形成する工程と、前記拡散層の表面あるいは開口部の側
壁にシリサイド層を選択的に形成する工程と、前記シリ
サイド層表面および前記絶縁膜表面に第１のゲート絶縁
膜を形成する工程と、前記第１のゲート絶縁膜上に被着
し前記開口部の一部を充填する第１の浮遊ゲート電極を
形成する工程と、前記第１の浮遊ゲート電極表面に第２
のゲート絶縁膜を形成する工程と、前記絶縁膜と前記第
２のゲート絶縁膜上に被着し前記一方向にのびる短冊状
の半導体薄膜を形成する工程と、前記半導体薄膜上に第
３のゲート絶縁膜を形成し前記第３のゲート絶縁膜上で
あり前記一方向にのびる短冊状の第２の浮遊ゲート電極
を形成する工程と、前記短冊状の第２の浮遊ゲート電極
にセルフアラインに短冊状のソース・ドレイン領域を前
記半導体薄膜に形成する工程と、前記短冊状の第２の浮
遊ゲート電極表面に第４のゲート絶縁膜を形成する工程
と、前記第４のゲート絶縁膜上であり前記一方向に直交
する方向に第２の制御電極を形成し前記第２の制御ゲー
ト電極をマスクに前記短冊状の第２の浮遊ゲート電極を
パターニングする工程とを含む。
置の製造方法は、一導電型の半導体基板上に形成した絶
縁膜の所定の領域に一方向にのびる短冊状の開口部を形
成し前記開口部にセルフアラインに逆導電型の拡散層を
形成する工程と、前記拡散層の表面あるいは開口部の側
壁にシリサイド層を選択的に形成する工程と、前記シリ
サイド層表面および前記絶縁膜表面に第１のゲート絶縁
膜を形成する工程と、前記第１のゲート絶縁膜上に被着
し前記開口部の一部を充填する第１の浮遊ゲート電極を
形成する工程と、前記第１の浮遊ゲート電極表面に第２
のゲート絶縁膜を形成する工程と、前記絶縁膜と前記第
２のゲート絶縁膜上に被着し前記一方向にのびる短冊状
の半導体薄膜を形成する工程と、前記半導体薄膜上に第
３のゲート絶縁膜を形成し前記第３のゲート絶縁膜上で
あり前記一方向にのびる短冊状の第２の浮遊ゲート電極
を形成する工程と、前記短冊状の第２の浮遊ゲート電極
にセルフアラインに短冊状のソース・ドレイン領域を前
記半導体薄膜に形成する工程と、前記短冊状の第２の浮
遊ゲート電極表面に第４のゲート絶縁膜を形成する工程
と、前記第４のゲート絶縁膜上であり前記一方向に直交
する方向に第２の制御電極を形成し前記第２の制御ゲー
ト電極をマスクに前記短冊状の第２の浮遊ゲート電極を
パターニングする工程とを含む。
【００２２】このように本発明では、不揮発性半導体記
憶装置のメモリセルを構成する不揮発性メモリ素子の第
１の浮遊ゲート電極および第２の浮遊ゲート電極への記
憶情報電荷の蓄積はそれぞれ独立して行われるようにな
る。そして、不揮発性メモリ素子の第１のチャネル領域
と第２のチャネル領域の伝導度は前記第１の浮遊ゲート
電極と前記第２の浮遊ゲート電極とにより独立に制御さ
れる。そして、１個の不揮発性メモリ素子に２ビットの
情報が同時に記憶されるようになる。このため、本発明
の場合には、１ビットの情報が格納される従来の浮遊ゲ
ート型トランジスタを用いる不揮発性半導体記憶装置の
場合より、その集積度は大幅に向上するようになる。
憶装置のメモリセルを構成する不揮発性メモリ素子の第
１の浮遊ゲート電極および第２の浮遊ゲート電極への記
憶情報電荷の蓄積はそれぞれ独立して行われるようにな
る。そして、不揮発性メモリ素子の第１のチャネル領域
と第２のチャネル領域の伝導度は前記第１の浮遊ゲート
電極と前記第２の浮遊ゲート電極とにより独立に制御さ
れる。そして、１個の不揮発性メモリ素子に２ビットの
情報が同時に記憶されるようになる。このため、本発明
の場合には、１ビットの情報が格納される従来の浮遊ゲ
ート型トランジスタを用いる不揮発性半導体記憶装置の
場合より、その集積度は大幅に向上するようになる。
【００２３】
【発明の実施の形態】次に、本発明の第１の実施の形態
である不揮発性メモリ素子の構造を図１に基づいて説明
する。図１はこの不揮発性メモリ素子の断面図である。
である不揮発性メモリ素子の構造を図１に基づいて説明
する。図１はこの不揮発性メモリ素子の断面図である。
【００２４】図１に示すように、一導電型の半導体基板
１上に選択的に層間絶縁膜２が形成されている。そし
て、この層間絶縁膜２の所定の領域に設けられた開口部
の半導体基板１表面に逆導電型の拡散層３が形成されて
いる。この拡散層３は本発明の不揮発性メモリ素子の第
１の制御ゲート電極となる。
１上に選択的に層間絶縁膜２が形成されている。そし
て、この層間絶縁膜２の所定の領域に設けられた開口部
の半導体基板１表面に逆導電型の拡散層３が形成されて
いる。この拡散層３は本発明の不揮発性メモリ素子の第
１の制御ゲート電極となる。
【００２５】そして、この拡散層３表面に第１のゲート
絶縁膜４が形成されている。さらに、この第１のゲート
絶縁膜４上であり上記開口部に埋設されるように第１の
浮遊ゲート電極５が設けられ、この第１の浮遊ゲート電
極５表面には第２のゲート絶縁膜６が形成されている。
絶縁膜４が形成されている。さらに、この第１のゲート
絶縁膜４上であり上記開口部に埋設されるように第１の
浮遊ゲート電極５が設けられ、この第１の浮遊ゲート電
極５表面には第２のゲート絶縁膜６が形成されている。
【００２６】そして、第２のゲート絶縁膜６上に薄膜ト
ランジスタのチャネル領域７が形成され、ソース・ドレ
イン領域８が形成されている。さらに、チャネル領域７
およびソース・ドレイン領域８を被覆するように、第３
のゲート絶縁膜９が形成されている。
ランジスタのチャネル領域７が形成され、ソース・ドレ
イン領域８が形成されている。さらに、チャネル領域７
およびソース・ドレイン領域８を被覆するように、第３
のゲート絶縁膜９が形成されている。
【００２７】そして、上記薄膜トランジスタのチャネル
領域７上に第３のゲート絶縁膜９を介して第２の浮遊ゲ
ート電極１０が設けられている。さらに、この第２の浮
遊ゲート電極１０の表面に第４のゲート絶縁膜１１が形
成されている。そして、この第４のゲート絶縁膜１１を
覆うようにして第２の制御ゲート電極１２が形成されて
いる。
領域７上に第３のゲート絶縁膜９を介して第２の浮遊ゲ
ート電極１０が設けられている。さらに、この第２の浮
遊ゲート電極１０の表面に第４のゲート絶縁膜１１が形
成されている。そして、この第４のゲート絶縁膜１１を
覆うようにして第２の制御ゲート電極１２が形成されて
いる。
【００２８】次に、このような不揮発性メモリ素子のア
レイ構成について、図２に基づいて説明する。図２はこ
の不揮発性メモリ素子で形成されたメモリ部の一部の平
面図である。ここで、このメモリ部はＮＡＮＤ構成にな
っており、一部はコンタクトレス・セル構造である。
レイ構成について、図２に基づいて説明する。図２はこ
の不揮発性メモリ素子で形成されたメモリ部の一部の平
面図である。ここで、このメモリ部はＮＡＮＤ構成にな
っており、一部はコンタクトレス・セル構造である。
【００２９】図２に示すように、短冊状の拡散層で構成
される第１の制御ゲート電極３ａが一定間隔に配設され
る。同様に、この第１の制御ゲート電極３ａの間に位置
するように短冊状のソース・ドレイン領域８が配設され
る。そして、このソース・ドレイン領域８間にまたがる
ように第１の浮遊ゲート電極５および第２の浮遊ゲート
電極１０が積層して形成される。ここで、第２の浮遊ゲ
ート電極１０には分かり易くするために斜線が施されて
いる。
される第１の制御ゲート電極３ａが一定間隔に配設され
る。同様に、この第１の制御ゲート電極３ａの間に位置
するように短冊状のソース・ドレイン領域８が配設され
る。そして、このソース・ドレイン領域８間にまたがる
ように第１の浮遊ゲート電極５および第２の浮遊ゲート
電極１０が積層して形成される。ここで、第２の浮遊ゲ
ート電極１０には分かり易くするために斜線が施されて
いる。
【００３０】そして、短冊状の第２の制御ゲート電極１
２が一定間隔に配設される。ここで、第２の制御ゲート
電極１２は第２の浮遊ゲート電極１０を完全に被覆する
ように形成される。
２が一定間隔に配設される。ここで、第２の制御ゲート
電極１２は第２の浮遊ゲート電極１０を完全に被覆する
ように形成される。
【００３１】このような不揮発性メモリ素子では、２つ
の浮遊ゲート型トランジスタが並列に接続して形成され
たものと等価になる。すなわち、図１に示すように、そ
の第１の浮遊ゲート型トランジスタは、チャネル領域７
およびソース・ドレイン領域８とを有し、第２のゲート
絶縁膜６を介して下層に形成される第１の浮遊ゲート電
極を浮遊ゲート電極とし、第１のゲート絶縁膜４を介し
て下層に形成される拡散層３を制御ゲート電極とするも
のである。そして、その第２の浮遊ゲート型トランジス
タは、チャネル領域７およびソース・ドレイン領域８と
を有し、第３のゲート絶縁膜９を介して積層される第２
の浮遊ゲート電極１０を浮遊ゲート電極とし、第４のゲ
ート絶縁膜１１を介して積層される第２の制御ゲート電
極１２を制御ゲート電極とするものである。
の浮遊ゲート型トランジスタが並列に接続して形成され
たものと等価になる。すなわち、図１に示すように、そ
の第１の浮遊ゲート型トランジスタは、チャネル領域７
およびソース・ドレイン領域８とを有し、第２のゲート
絶縁膜６を介して下層に形成される第１の浮遊ゲート電
極を浮遊ゲート電極とし、第１のゲート絶縁膜４を介し
て下層に形成される拡散層３を制御ゲート電極とするも
のである。そして、その第２の浮遊ゲート型トランジス
タは、チャネル領域７およびソース・ドレイン領域８と
を有し、第３のゲート絶縁膜９を介して積層される第２
の浮遊ゲート電極１０を浮遊ゲート電極とし、第４のゲ
ート絶縁膜１１を介して積層される第２の制御ゲート電
極１２を制御ゲート電極とするものである。
【００３２】このようにして、本発明の不揮発性半導体
記憶装置では、記憶情報を多値状態にし１ビット情報あ
たりの占有面積を低減して超高集積度が可能になる。
記憶装置では、記憶情報を多値状態にし１ビット情報あ
たりの占有面積を低減して超高集積度が可能になる。
【００３３】次に、このような不揮発性メモリ素子の多
値情報の読み出し動作について説明する。ここで、浮遊
ゲート電極に蓄積される情報電荷は電子のみとする。第
１の浮遊ゲート電極の電子消去時及び注入時の蓄積電子
量をＱ１Ｌ、Ｑ２Ｈとする。また第２の浮遊ゲート電極
の電子消去時及び注入時の蓄積電子量をＱ２Ｌ、Ｑ２Ｈ
とにする。さらに蓄積電子量Ｑ１Ｌ、Ｑ１Ｈ、Ｑ２Ｌ、
Ｑ２Ｈに対応するドレイン電流をＩ１Ｌ、Ｉ１Ｈ、Ｉ２
Ｌ、Ｉ２Ｈとする。
値情報の読み出し動作について説明する。ここで、浮遊
ゲート電極に蓄積される情報電荷は電子のみとする。第
１の浮遊ゲート電極の電子消去時及び注入時の蓄積電子
量をＱ１Ｌ、Ｑ２Ｈとする。また第２の浮遊ゲート電極
の電子消去時及び注入時の蓄積電子量をＱ２Ｌ、Ｑ２Ｈ
とにする。さらに蓄積電子量Ｑ１Ｌ、Ｑ１Ｈ、Ｑ２Ｌ、
Ｑ２Ｈに対応するドレイン電流をＩ１Ｌ、Ｉ１Ｈ、Ｉ２
Ｌ、Ｉ２Ｈとする。
【００３４】ここで、読み出し電圧を印加すると、不揮
発性メモリ素子のドレイン電流は、第１の浮遊ゲート電
極及び第２の浮遊ゲート電極における電子の蓄積の有無
により４通りの値をとるようになる。ただし、浮遊ゲー
ト型トランジスタの構造及び電子注入量の組み合わせに
より、Ｉ１Ｌ＝Ｉ２Ｌ、かつＩ１Ｈ＝Ｉ２Ｈとすると、
Ｉ１Ｌ＋Ｉ２Ｈ＝Ｉ１Ｈ＋Ｉ２Ｌとなり、トランジスタ
の駆動力は３通りの値しか得られないので、Ｉ１Ｌ≠Ｉ
２Ｌ，或いはＩ１Ｈ≠Ｉ２Ｈの少なくとも一方が成り立
つように、第２のゲート絶縁膜６と第３のゲート絶縁膜
９の膜厚を異なるようにする必要がある。このような条
件を満たした場合の、各浮遊ゲートの蓄積電子量とチャ
ネル全体に流れる電流の関係を考える。
発性メモリ素子のドレイン電流は、第１の浮遊ゲート電
極及び第２の浮遊ゲート電極における電子の蓄積の有無
により４通りの値をとるようになる。ただし、浮遊ゲー
ト型トランジスタの構造及び電子注入量の組み合わせに
より、Ｉ１Ｌ＝Ｉ２Ｌ、かつＩ１Ｈ＝Ｉ２Ｈとすると、
Ｉ１Ｌ＋Ｉ２Ｈ＝Ｉ１Ｈ＋Ｉ２Ｌとなり、トランジスタ
の駆動力は３通りの値しか得られないので、Ｉ１Ｌ≠Ｉ
２Ｌ，或いはＩ１Ｈ≠Ｉ２Ｈの少なくとも一方が成り立
つように、第２のゲート絶縁膜６と第３のゲート絶縁膜
９の膜厚を異なるようにする必要がある。このような条
件を満たした場合の、各浮遊ゲートの蓄積電子量とチャ
ネル全体に流れる電流の関係を考える。
【００３５】この時、Ｉ１Ｌ、Ｉ１Ｈ、Ｉ２Ｌ、Ｉ２Ｈ
の値は、Ｉ１Ｌ＋１２Ｌ、Ｉ１Ｈ＋Ｉ２Ｌ、Ｉ１Ｌ＋Ｉ
２Ｈ、Ｉ１Ｈ＋Ｉ２Ｈが等間隔になるように設定する
と、状態間の識別が容易となりより好ましい。例えばＩ
１Ｌ：Ｉ２Ｌ：Ｉ１Ｈ：Ｉ２Ｈ＝２：２：０：１となる
様な電子量Ｑ１Ｌ、Ｑ２Ｌ、Ｑ１Ｈ、Ｑ２Ｈを選択する
ことにより、４種の各状態で流れる電流比が（Ｉ１Ｌ＋
Ｉ２Ｌ）：（Ｉ１Ｌ＋Ｉ２Ｈ）：（Ｉ１Ｈ＋Ｉ２Ｌ）：
（Ｉ１Ｈ＋Ｉ２Ｈ）＝４：３：２：１と等間隔となり、
センスアンプによる４値の状態の識別が容易となる。
の値は、Ｉ１Ｌ＋１２Ｌ、Ｉ１Ｈ＋Ｉ２Ｌ、Ｉ１Ｌ＋Ｉ
２Ｈ、Ｉ１Ｈ＋Ｉ２Ｈが等間隔になるように設定する
と、状態間の識別が容易となりより好ましい。例えばＩ
１Ｌ：Ｉ２Ｌ：Ｉ１Ｈ：Ｉ２Ｈ＝２：２：０：１となる
様な電子量Ｑ１Ｌ、Ｑ２Ｌ、Ｑ１Ｈ、Ｑ２Ｈを選択する
ことにより、４種の各状態で流れる電流比が（Ｉ１Ｌ＋
Ｉ２Ｌ）：（Ｉ１Ｌ＋Ｉ２Ｈ）：（Ｉ１Ｈ＋Ｉ２Ｌ）：
（Ｉ１Ｈ＋Ｉ２Ｈ）＝４：３：２：１と等間隔となり、
センスアンプによる４値の状態の識別が容易となる。
【００３６】ここで、センスアンプのレファレンス電流
に３種類のものが用いられる。そして、これらのレファ
レンスに照合して４値の蓄積情報が識別される。
に３種類のものが用いられる。そして、これらのレファ
レンスに照合して４値の蓄積情報が識別される。
【００３７】なお、本発明の不揮発性メモリ素子への情
報の書き込み動作は、上記２つの浮遊ゲート型トランジ
スタがそれぞれ独立して行われる。そして、その方法は
従来の場合と同じである。
報の書き込み動作は、上記２つの浮遊ゲート型トランジ
スタがそれぞれ独立して行われる。そして、その方法は
従来の場合と同じである。
【００３８】次に、本発明の第１の実施の形態の不揮発
性メモリ素子の製造方法を図３と図４に基づいて説明す
る。図３および図４は上記不揮発性メモリ素子の製造工
程順の断面図である。
性メモリ素子の製造方法を図３と図４に基づいて説明す
る。図３および図４は上記不揮発性メモリ素子の製造工
程順の断面図である。
【００３９】図３（ａ）に示すように、半導体基板１の
表面にパターニングされた層間絶縁膜２とレジストマス
ク１３とがフォトリソグラフィ技術とドライエッチング
技術とで形成される。ここで、半導体基板１は導電型が
Ｐ型のシリコン基板であり、層間絶縁膜２は膜厚が１０
０ｎｍ程度のシリコン酸化膜である。そして、レジスト
マスク１３がイオン注入マスクにされ、ヒ素イオン１４
が開口部１５を通して半導体基板１表面に導入される。
このようにして、不純物導入層１６が形成される。次
に、レジストマスク１３が除去され、熱処理が施され
る。
表面にパターニングされた層間絶縁膜２とレジストマス
ク１３とがフォトリソグラフィ技術とドライエッチング
技術とで形成される。ここで、半導体基板１は導電型が
Ｐ型のシリコン基板であり、層間絶縁膜２は膜厚が１０
０ｎｍ程度のシリコン酸化膜である。そして、レジスト
マスク１３がイオン注入マスクにされ、ヒ素イオン１４
が開口部１５を通して半導体基板１表面に導入される。
このようにして、不純物導入層１６が形成される。次
に、レジストマスク１３が除去され、熱処理が施され
る。
【００４０】このようにして、図３（ｂ）に示すよう
に、半導体基板１表面に埋め込み拡散層３および開口部
１５を有する層間絶縁膜２が形成される。次に、図３
（ｃ）に示すように拡散層３表面に第１のゲート絶縁膜
４が形成される。この第１のゲート絶縁膜４は膜厚が１
５ｎｍ程度のシリコン熱酸化膜である。そして、第１の
半導体膜１７が化学気相成長（ＣＶＤ）法で堆積され
る。ここで、この第１の半導体膜１７は膜厚が１５０ｎ
ｍ程度のリン不純物を含有する多結晶シリコン膜であ
る。
に、半導体基板１表面に埋め込み拡散層３および開口部
１５を有する層間絶縁膜２が形成される。次に、図３
（ｃ）に示すように拡散層３表面に第１のゲート絶縁膜
４が形成される。この第１のゲート絶縁膜４は膜厚が１
５ｎｍ程度のシリコン熱酸化膜である。そして、第１の
半導体膜１７が化学気相成長（ＣＶＤ）法で堆積され
る。ここで、この第１の半導体膜１７は膜厚が１５０ｎ
ｍ程度のリン不純物を含有する多結晶シリコン膜であ
る。
【００４１】次に、この第１の半導体膜１７が化学的機
械研磨（ＣＭＰ）法で研磨される。この研磨により、図
３（ｄ）に示すように第１のゲート絶縁膜４上であり、
層間絶縁膜２に埋設されるようにして第１の浮遊ゲート
電極５が形成される。ここで、第１の浮遊ゲート電極５
の表面は層間絶縁膜２の表面より後退するように形成さ
れる。
械研磨（ＣＭＰ）法で研磨される。この研磨により、図
３（ｄ）に示すように第１のゲート絶縁膜４上であり、
層間絶縁膜２に埋設されるようにして第１の浮遊ゲート
電極５が形成される。ここで、第１の浮遊ゲート電極５
の表面は層間絶縁膜２の表面より後退するように形成さ
れる。
【００４２】次に、図４（ａ）に示すように第１の浮遊
ゲート電極５の表面が熱酸化され第２のゲート絶縁膜６
が形成される。ここで、この第２のゲート絶縁膜６は、
膜厚が１０ｎｍ程度のシリコン酸化膜である。次に、図
４（ｂ）に示すように層間絶縁膜２および第２のゲート
絶縁膜６を被覆するように第２の半導体膜１８が堆積さ
れる。ここで、この第２の半導体膜１８は膜厚が１５０
ｎｍ程度のシリコン膜である。このシリコン膜は多結晶
シリコン膜、無定型シリコン膜あるいは単結晶シリコン
膜である。そして、この第２の半導体膜には不純物濃度
が１０17原子／ｃｍ3 程度のボロン不純物が含有され
る。
ゲート電極５の表面が熱酸化され第２のゲート絶縁膜６
が形成される。ここで、この第２のゲート絶縁膜６は、
膜厚が１０ｎｍ程度のシリコン酸化膜である。次に、図
４（ｂ）に示すように層間絶縁膜２および第２のゲート
絶縁膜６を被覆するように第２の半導体膜１８が堆積さ
れる。ここで、この第２の半導体膜１８は膜厚が１５０
ｎｍ程度のシリコン膜である。このシリコン膜は多結晶
シリコン膜、無定型シリコン膜あるいは単結晶シリコン
膜である。そして、この第２の半導体膜には不純物濃度
が１０17原子／ｃｍ3 程度のボロン不純物が含有され
る。
【００４３】次に、この第２の半導体膜１８はフォトリ
ソグラフィ技術とドライエッチング技術とで島上に分離
加工される。そして、分離加工された半導体膜の表面は
熱酸化され、膜厚が１５ｎｍ程度のシリコン酸化膜が形
成される。これが図４（ｃ）に示す第３のゲート絶縁膜
９となる。
ソグラフィ技術とドライエッチング技術とで島上に分離
加工される。そして、分離加工された半導体膜の表面は
熱酸化され、膜厚が１５ｎｍ程度のシリコン酸化膜が形
成される。これが図４（ｃ）に示す第３のゲート絶縁膜
９となる。
【００４４】次に、図４（ｃ）に示すようにパターニン
グされた第２の浮遊ゲート電極１０が形成される。そし
て、この第２の浮遊ゲート電極１０がイオン注入マスク
にされヒ素イオンがイオン注入され熱処理が施される。
このようにして、分離加工された半導体薄膜に薄膜トラ
ンジスタのチャネル領域７およびソース・ドレイン領域
８が形成される。さらに、第２の浮遊ゲート電極１０の
表面に第４のゲート絶縁膜１１が形成される。ここで、
この第４のゲート絶縁膜１１は膜厚が１５ｎｍ程度のシ
リコン酸化膜である。なお、この第２の浮遊ゲート電極
１０にはリン不純物が含有される。
グされた第２の浮遊ゲート電極１０が形成される。そし
て、この第２の浮遊ゲート電極１０がイオン注入マスク
にされヒ素イオンがイオン注入され熱処理が施される。
このようにして、分離加工された半導体薄膜に薄膜トラ
ンジスタのチャネル領域７およびソース・ドレイン領域
８が形成される。さらに、第２の浮遊ゲート電極１０の
表面に第４のゲート絶縁膜１１が形成される。ここで、
この第４のゲート絶縁膜１１は膜厚が１５ｎｍ程度のシ
リコン酸化膜である。なお、この第２の浮遊ゲート電極
１０にはリン不純物が含有される。
【００４５】最後に、図１で説明した第２の制御ゲート
電極１２が形成され、本発明の不揮発性メモリ素子が完
成する。
電極１２が形成され、本発明の不揮発性メモリ素子が完
成する。
【００４６】次に、本発明の第２の実施の形態である不
揮発性メモリ素子の構造を図５に基づいて説明する。図
５はこの不揮発性メモリ素子の断面図である。
揮発性メモリ素子の構造を図５に基づいて説明する。図
５はこの不揮発性メモリ素子の断面図である。
【００４７】図５に示すように、一導電型の半導体基板
２１上に選択的に層間絶縁膜２２が形成されている。そ
して、この層間絶縁膜２２の所定の領域に設けられた開
口部の半導体基板２１表面に逆導電型の拡散層２３が形
成されている。そして、この拡散層２３の表面領域に選
択的にシリサイド層２４が形成されている。ここで、こ
のシリサイド層２４は本発明の不揮発性メモリ素子の第
１の制御ゲート電極となる。
２１上に選択的に層間絶縁膜２２が形成されている。そ
して、この層間絶縁膜２２の所定の領域に設けられた開
口部の半導体基板２１表面に逆導電型の拡散層２３が形
成されている。そして、この拡散層２３の表面領域に選
択的にシリサイド層２４が形成されている。ここで、こ
のシリサイド層２４は本発明の不揮発性メモリ素子の第
１の制御ゲート電極となる。
【００４８】そして、このシリサイド層２４および層間
絶縁膜２２の表面上に第１のゲート絶縁膜２５が形成さ
れている。さらに、この第１のゲート絶縁膜２５に埋設
されるように第１の浮遊ゲート電極２６が設けられ、こ
の第１の浮遊ゲート電極２６表面には第２のゲート絶縁
膜２７が形成されている。
絶縁膜２２の表面上に第１のゲート絶縁膜２５が形成さ
れている。さらに、この第１のゲート絶縁膜２５に埋設
されるように第１の浮遊ゲート電極２６が設けられ、こ
の第１の浮遊ゲート電極２６表面には第２のゲート絶縁
膜２７が形成されている。
【００４９】そして、第２のゲート絶縁膜２７上に薄膜
トランジスタのチャネル領域２８が形成され、ソース・
ドレイン領域２９が形成されている。さらに、チャネル
領域２８およびソース・ドレイン領域２９を被覆するよ
うに、第３のゲート絶縁膜３０が形成されている。
トランジスタのチャネル領域２８が形成され、ソース・
ドレイン領域２９が形成されている。さらに、チャネル
領域２８およびソース・ドレイン領域２９を被覆するよ
うに、第３のゲート絶縁膜３０が形成されている。
【００５０】そして、上記薄膜トランジスタのチャネル
領域２８上に第３のゲート絶縁膜３０を介して第２の浮
遊ゲート電極３１が設けられている。さらに、この第２
の浮遊ゲート電極３１の表面に第４のゲート絶縁膜３２
が形成されている。そして、この第４のゲート絶縁膜３
２を覆うようにして第２の制御ゲート電極３３が形成さ
れている。
領域２８上に第３のゲート絶縁膜３０を介して第２の浮
遊ゲート電極３１が設けられている。さらに、この第２
の浮遊ゲート電極３１の表面に第４のゲート絶縁膜３２
が形成されている。そして、この第４のゲート絶縁膜３
２を覆うようにして第２の制御ゲート電極３３が形成さ
れている。
【００５１】次に、本発明の第２の実施の形態の不揮発
性メモリ素子の製造方法を図６と図７に基づいて説明す
る。図６および図７は上記不揮発性メモリ素子の製造工
程順の断面図である。
性メモリ素子の製造方法を図６と図７に基づいて説明す
る。図６および図７は上記不揮発性メモリ素子の製造工
程順の断面図である。
【００５２】図６（ａ）に示すように、半導体基板２１
の表面にパターニングされた層間絶縁膜２２が形成され
る。ここで、層間絶縁膜２２は膜厚が２００ｎｍ程度の
シリコン酸化膜である。そして、ヒ素不純物のイオン注
入および熱処理で拡散層２３が形成される。
の表面にパターニングされた層間絶縁膜２２が形成され
る。ここで、層間絶縁膜２２は膜厚が２００ｎｍ程度の
シリコン酸化膜である。そして、ヒ素不純物のイオン注
入および熱処理で拡散層２３が形成される。
【００５３】次に、チタン薄膜３４がスパッタ法等で堆
積される。ここで、このチタン薄膜３４の膜厚は２０ｎ
ｍ程度である。そして、熱処理により拡散層２３のシリ
コンとチタン薄膜３４が反応しチタンシリサイドが形成
され、未反応のチタン薄膜は除去される。このようにし
て、図６（ｂ）に示すように拡散層２３表面にシリサイ
ド層２４が形成される。ここでは、層間絶縁膜２２表面
にはシリサイド層は形成されない。
積される。ここで、このチタン薄膜３４の膜厚は２０ｎ
ｍ程度である。そして、熱処理により拡散層２３のシリ
コンとチタン薄膜３４が反応しチタンシリサイドが形成
され、未反応のチタン薄膜は除去される。このようにし
て、図６（ｂ）に示すように拡散層２３表面にシリサイ
ド層２４が形成される。ここでは、層間絶縁膜２２表面
にはシリサイド層は形成されない。
【００５４】次に、図６（ｃ）に示すようにシリサイド
層２４表面および層間絶縁膜２２表面に第１のゲート絶
縁膜２５が形成される。この第１のゲート絶縁膜２５は
シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積
層膜（ＯＮＯ）膜であり、シリコン酸化膜換算で膜厚が
１０ｎｍ程度である。そして、第１の半導体膜３５がＣ
ＶＤ法で堆積される。ここで、この第１の半導体膜１６
は膜厚が２５０ｎｍ程度のリン不純物を含有する多結晶
シリコン膜である。
層２４表面および層間絶縁膜２２表面に第１のゲート絶
縁膜２５が形成される。この第１のゲート絶縁膜２５は
シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積
層膜（ＯＮＯ）膜であり、シリコン酸化膜換算で膜厚が
１０ｎｍ程度である。そして、第１の半導体膜３５がＣ
ＶＤ法で堆積される。ここで、この第１の半導体膜１６
は膜厚が２５０ｎｍ程度のリン不純物を含有する多結晶
シリコン膜である。
【００５５】次に、この第１の半導体膜３５がＣＭＰ法
で研磨される。この研磨により、図６（ｄ）に示すよう
に第１のゲート絶縁膜２５上であり、層間絶縁膜２２に
埋設されるようにして第１の浮遊ゲート電極２６が形成
される。
で研磨される。この研磨により、図６（ｄ）に示すよう
に第１のゲート絶縁膜２５上であり、層間絶縁膜２２に
埋設されるようにして第１の浮遊ゲート電極２６が形成
される。
【００５６】次に、図７（ａ）に示すように第１の浮遊
ゲート電極２６の表面が熱酸化され第２のゲート絶縁膜
２７が形成される。ここで、この第２のゲート絶縁膜２
７は、膜厚が１５ｎｍ程度のシリコン酸化膜である。
ゲート電極２６の表面が熱酸化され第２のゲート絶縁膜
２７が形成される。ここで、この第２のゲート絶縁膜２
７は、膜厚が１５ｎｍ程度のシリコン酸化膜である。
【００５７】次に、図７（ｂ）に示すように第１のゲー
ト絶縁膜２５および第２のゲート絶縁膜２７を被覆する
ように第２の半導体膜３６が堆積される。ここで、この
第２の半導体膜３６は膜厚が１００ｎｍ程度のシリコン
膜である。このシリコン膜は多結晶シリコン膜、無定型
シリコン膜あるいは単結晶シリコン膜である。そして、
この第２の半導体膜には不純物濃度が１０17〜１０18原
子／ｃｍ3 のボロン不純物が含有される。
ト絶縁膜２５および第２のゲート絶縁膜２７を被覆する
ように第２の半導体膜３６が堆積される。ここで、この
第２の半導体膜３６は膜厚が１００ｎｍ程度のシリコン
膜である。このシリコン膜は多結晶シリコン膜、無定型
シリコン膜あるいは単結晶シリコン膜である。そして、
この第２の半導体膜には不純物濃度が１０17〜１０18原
子／ｃｍ3 のボロン不純物が含有される。
【００５８】次に、この第２の半導体膜３６はフォトリ
ソグラフィ技術とドライエッチング技術とで島上に分離
加工される。そして、分離加工された半導体膜の表面は
熱酸化され、膜厚が１０ｎｍ程度のシリコン酸化膜が形
成される。これが図７（ｃ）に示す第３のゲート絶縁膜
３０となる。
ソグラフィ技術とドライエッチング技術とで島上に分離
加工される。そして、分離加工された半導体膜の表面は
熱酸化され、膜厚が１０ｎｍ程度のシリコン酸化膜が形
成される。これが図７（ｃ）に示す第３のゲート絶縁膜
３０となる。
【００５９】次に、図７（ｃ）に示すようにパターニン
グされた第２の浮遊ゲート電極３１が形成される。そし
て、この第２の浮遊ゲート電極３１がイオン注入マスク
にされヒ素イオンがイオン注入され熱処理が施される。
このようにして、分離加工された半導体薄膜に薄膜トラ
ンジスタのチャネル領域２８およびソース・ドレイン領
域２９が形成される。さらに、第２の浮遊ゲート電極３
１の表面および全体を被覆するように第４のゲート絶縁
膜３２が形成される。ここで、この第４のゲート絶縁膜
３２はＯＮＯ膜でありシリコン酸化膜での換算膜厚は１
５ｎｍ程度である。なお、この第２の浮遊ゲート電極３
１にはリン不純物が含有される。
グされた第２の浮遊ゲート電極３１が形成される。そし
て、この第２の浮遊ゲート電極３１がイオン注入マスク
にされヒ素イオンがイオン注入され熱処理が施される。
このようにして、分離加工された半導体薄膜に薄膜トラ
ンジスタのチャネル領域２８およびソース・ドレイン領
域２９が形成される。さらに、第２の浮遊ゲート電極３
１の表面および全体を被覆するように第４のゲート絶縁
膜３２が形成される。ここで、この第４のゲート絶縁膜
３２はＯＮＯ膜でありシリコン酸化膜での換算膜厚は１
５ｎｍ程度である。なお、この第２の浮遊ゲート電極３
１にはリン不純物が含有される。
【００６０】最後に、図５で説明した第２の制御ゲート
電極３３が形成され、本発明の不揮発性メモリ素子が完
成する。
電極３３が形成され、本発明の不揮発性メモリ素子が完
成する。
【００６１】この第２の実施の形態では、拡散層２３上
にシリサイド層２４が形成される。そして、このような
不揮発性メモリ素子が不揮発性半導体記憶装置のメモリ
セルとして使用されると、シリサイド層２４は第１の制
御ゲート電極であると共にそのままワード線の配線とし
て使用されるようになる。このため、第１の実施の形態
の場合に比べワード線の抵抗は大幅に低減し不揮発性半
導体記憶装置の動作速度が向上する。
にシリサイド層２４が形成される。そして、このような
不揮発性メモリ素子が不揮発性半導体記憶装置のメモリ
セルとして使用されると、シリサイド層２４は第１の制
御ゲート電極であると共にそのままワード線の配線とし
て使用されるようになる。このため、第１の実施の形態
の場合に比べワード線の抵抗は大幅に低減し不揮発性半
導体記憶装置の動作速度が向上する。
【００６２】
【発明の効果】このように上記の本発明の浮遊ゲート型
トランジスタの構造では、１つのメモリセルに４値に対
応する情報が蓄積される。このために、記憶情報の１ビ
ット情報あたりの占有面積が低減して超高集積度が容易
になる。
トランジスタの構造では、１つのメモリセルに４値に対
応する情報が蓄積される。このために、記憶情報の１ビ
ット情報あたりの占有面積が低減して超高集積度が容易
になる。
【００６３】そして、同一の設計基準で比較すれば、不
揮発性半導体記憶装置の集積度は、従来に比べて２倍に
増加するようになる。
揮発性半導体記憶装置の集積度は、従来に比べて２倍に
増加するようになる。
【図１】本発明の第１の実施の形態を説明する不揮発性
メモリ素子の断面図である。
メモリ素子の断面図である。
【図２】上記メモリセルのアレイ構成を示すための平面
図である。
図である。
【図３】上記メモリセルの製造工程順の断面図である。
【図４】本発明のメモリセルの製造工程順の断面図であ
る。
る。
【図５】本発明の第２の実施の形態を説明する不揮発性
メモリ素子の断面図である。
メモリ素子の断面図である。
【図６】上記メモリセルの製造工程順の断面図である。
【図７】上記メモリセルの製造工程順の断面図である。
【図８】従来の技術を説明するための浮遊ゲート型トラ
ンジスタの断面図である。
ンジスタの断面図である。
１，２１，１０１ 半導体基板 ２，２２，１０２ 層間絶縁膜 ３，２３ 拡散層 ３ａ 第１の制御ゲート電極 ４，２５ 第１のゲート絶縁膜 ５，２６ 第１の浮遊ゲート電極 ６，２７ 第２のゲート絶縁膜 ７，２８，１０３ｂ チャネル領域 ８，２９，１０３ａ ソース・ドレイン領域 ９，３０ 第３のゲート絶縁膜 １０，３１ 第２の浮遊ゲート電極 １１，３２ 第４のゲート絶縁膜 １２，３３ 第２の制御ゲート電極 １３ レジストマスク １４ ヒ素イオン １５ 開口部 １６ 不純物導入層 １７，３５ 第１の半導体膜 １８，３６ 第２の半導体膜 ２４ シリサイド層 １０３ 半導体薄膜 １０４ 第１の絶縁膜 １０５ 浮遊ゲート電極 １０６ 第２の絶縁膜 １０７ 制御ゲート電極 １０８ 絶縁膜
Claims (7)
- 【請求項１】 一導電型の半導体基板上に形成された絶
縁膜と前記絶縁膜の所定の領域に形成され前記半導体基
板表面に達する開口部と前記開口部の前記半導体基板表
面に形成された逆導電型の拡散層と前記拡散層表面に形
成された第１のゲート絶縁膜と前記第１のゲート絶縁膜
上に被着され前記開口部に埋設される第１の浮遊ゲート
電極とを有し、前記拡散層を第１の制御電極とし、前記
第１の浮遊ゲート電極表面に第２のゲート絶縁膜が形成
され、前記絶縁膜と前記第２のゲート絶縁膜上に被着す
るように設けられた半導体薄膜に薄膜トランジスタのチ
ャネル領域とソース・ドレイン領域とが形成され、前記
半導体薄膜上に第３のゲート絶縁膜が形成され、前記第
３のゲート絶縁膜上に第２の浮遊ゲート電極が形成さ
れ、前記第２の浮遊ゲート電極上に第４のゲート絶縁膜
を介して第２の制御ゲート電極が配設されてなる不揮発
性メモリ素子において、前記半導体薄膜のうち前記第２
のゲート絶縁膜に接する領域に前記薄膜トランジスタの
第１のチャネル領域が形成され、前記半導体薄膜のうち
前記第３のゲート絶縁膜に接する領域に前記薄膜トラン
ジスタの第２のチャネル領域が形成されていることを特
徴とする不揮発性半導体記憶装置。 - 【請求項２】 一導電型の半導体基板上に形成された絶
縁膜と前記絶縁膜の所定の領域に形成され前記半導体基
板表面に達する開口部と前記開口部の前記半導体基板表
面に形成された逆導電型の拡散層と前記拡散層上あるい
は前記開口部の側壁に形成されたシリサイド層と前記シ
リサイド層表面に形成された第１のゲート絶縁膜と前記
第１のゲート絶縁膜上に被着され前記開口部に埋設され
る第１の浮遊ゲート電極とを有し、前記シリサイド層を
第１の制御電極とし、前記第１の浮遊ゲート電極表面に
第２のゲート絶縁膜が形成され、前記絶縁膜と前記第２
のゲート絶縁膜上に被着するように設けられた半導体薄
膜に薄膜トランジスタのチャネル領域とソース・ドレイ
ン領域とが形成され、前記半導体薄膜上に第３のゲート
絶縁膜が形成され、前記第３のゲート絶縁膜上に第２の
浮遊ゲート電極が形成され、前記第２の浮遊ゲート電極
上に第４のゲート絶縁膜を介して第２の制御ゲート電極
が配設されてなる不揮発性メモリ素子において、前記半
導体薄膜のうち前記第２のゲート絶縁膜に接する領域に
前記薄膜トランジスタの第１のチャネル領域が形成さ
れ、前記半導体薄膜のうち前記第３のゲート絶縁膜に接
する領域に前記薄膜トランジスタの第２のチャネル領域
が形成されていることを特徴とする不揮発性半導体記憶
装置。 - 【請求項３】 前記第２のゲート絶縁膜のシリコン酸化
膜換算の膜厚と前記第３のゲート絶縁膜のシリコン酸化
膜換算の膜厚とが互いに異なるように形成されているこ
とを特徴とする請求項１または請求項２記載の不揮発性
半導体記憶装置。 - 【請求項４】 前記第１のチャネル領域と前記第２のチ
ャネル領域とが接しないように前記半導体薄膜の膜厚が
設定されていることを特徴とする請求項１、請求項２ま
たは請求項３記載の不揮発性半導体記憶装置。 - 【請求項５】 前記第１の浮遊ゲート電極および第２の
浮遊ゲート電極への記憶情報電荷の蓄積はそれぞれ独立
して行われ、前記第１のチャネル領域と第２のチャネル
領域の伝導度は前記第１の浮遊ゲート電極と前記第２の
浮遊ゲート電極とにより独立に制御されて、前記１個の
不揮発性メモリ素子に２ビットの情報が同時に記憶され
ることを特徴とする請求項１から請求項４のうち１つの
請求項に記載の不揮発性半導体記憶装置。 - 【請求項６】 一導電型の半導体基板上に形成した絶縁
膜の所定の領域に一方向にのびる短冊状の開口部を形成
し前記開口部にセルフアラインに逆導電型の拡散層を形
成する工程と、前記拡散層表面に第１のゲート絶縁膜を
形成する工程と、前記第１のゲート絶縁膜上に被着し前
記開口部の一部を充填する第１の浮遊ゲート電極を形成
する工程と、前記第１の浮遊ゲート電極表面に第２のゲ
ート絶縁膜を形成する工程と、前記絶縁膜と前記第２の
ゲート絶縁膜上に被着し前記一方向にのびる短冊状の半
導体薄膜を形成する工程と、前記半導体薄膜上に第３の
ゲート絶縁膜を形成し前記第３のゲート絶縁膜上であり
前記一方向にのびる短冊状の第２の浮遊ゲート電極を形
成する工程と、前記短冊状の第２の浮遊ゲート電極にセ
ルフアラインに短冊状のソース・ドレイン領域を前記半
導体薄膜に形成する工程と、前記短冊状の第２の浮遊ゲ
ート電極表面に第４のゲート絶縁膜を形成する工程と、
前記第４のゲート絶縁膜上であり前記一方向に直交する
方向に第２の制御電極を形成し前記第２の制御ゲート電
極をマスクに前記短冊状の第２の浮遊ゲート電極をパタ
ーニングする工程と、を含むことを特徴とする不性半導
体記憶装置の製造方法。 - 【請求項７】 一導電型の半導体基板上に形成した絶縁
膜の所定の領域に一方向にのびる短冊状の開口部を形成
し前記開口部にセルフアラインに逆導電型の拡散層を形
成する工程と、前記拡散層の表面あるいは開口部の側壁
にシリサイド層を選択的に形成する工程と、前記シリサ
イド層表面および前記絶縁膜表面に第１のゲート絶縁膜
を形成する工程と、前記第１のゲート絶縁膜上に被着し
前記開口部の一部を充填する第１の浮遊ゲート電極を形
成する工程と、前記第１の浮遊ゲート電極表面に第２の
ゲート絶縁膜を形成する工程と、前記絶縁膜と前記第２
のゲート絶縁膜上に被着し前記一方向にのびる短冊状の
半導体薄膜を形成する工程と、前記半導体薄膜上に第３
のゲート絶縁膜を形成し前記第３のゲート絶縁膜上であ
り前記一方向にのびる短冊状の第２の浮遊ゲート電極を
形成する工程と、前記短冊状の第２の浮遊ゲート電極に
セルフアラインに短冊状のソース・ドレイン領域を前記
半導体薄膜に形成する工程と、前記短冊状の第２の浮遊
ゲート電極表面に第４のゲート絶縁膜を形成する工程
と、前記第４のゲート絶縁膜上であり前記一方向に直交
する方向に第２の制御電極を形成し前記第２の制御ゲー
ト電極をマスクに前記短冊状の第２の浮遊ゲート電極を
パターニングする工程と、を含むことを特徴とする不性
半導体記憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8277747A JP2877103B2 (ja) | 1996-10-21 | 1996-10-21 | 不揮発性半導体記憶装置およびその製造方法 |
| US08/954,924 US5929479A (en) | 1996-10-21 | 1997-10-21 | Floating gate type non-volatile semiconductor memory for storing multi-value information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8277747A JP2877103B2 (ja) | 1996-10-21 | 1996-10-21 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125810A true JPH10125810A (ja) | 1998-05-15 |
| JP2877103B2 JP2877103B2 (ja) | 1999-03-31 |
Family
ID=17587773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8277747A Expired - Fee Related JP2877103B2 (ja) | 1996-10-21 | 1996-10-21 | 不揮発性半導体記憶装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5929479A (ja) |
| JP (1) | JP2877103B2 (ja) |
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|---|---|---|---|---|
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| US6281545B1 (en) * | 1997-11-20 | 2001-08-28 | Taiwan Semiconductor Manufacturing Company | Multi-level, split-gate, flash memory cell |
| US5972753A (en) * | 1997-12-04 | 1999-10-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of self-align cell edge implant to reduce leakage current and improve program speed in split-gate flash |
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