JPH02244767A

JPH02244767A - 不揮発性半導体メモリ装置

Info

Publication number: JPH02244767A
Application number: JP6380689A
Authority: JP
Inventors: Kazuya Matsuzawa; 松沢　一也
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-03-17
Filing date: 1989-03-17
Publication date: 1990-09-28

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、電気的書込みが可能な不揮発性半導体メモリ
装置に関する。

（従来の技術）電気的書込みを可能とした不揮発性半導体メモリ（ＥＰ
ＲＯＭ）として、半導体基板上に浮遊ゲート等の電荷蓄
積層と制御ゲートを積層したＭＯＳ）ランジスタ構造の
メモリセルを用いたものが広く知られている。電気的書
込みは、半導体基板から電荷蓄積層ヘアバランシェ注入
やホットエレクトロン注入或いはトンネル注入等を利用
して行われる。電荷蓄積層の電荷蓄積状態に応じて異な
るしきい値電圧の違いを２値情報の０““１”にり・１
応させることにより、情報記憶を行なう。データ消去は
、例えば紫外線を照射し、て電荷蓄積層の電荷を放出さ
せることにより、−括消去が行われる。データ消去を電
気的に行なうようにし５たものは、Ｅ２　ＦＲＯＭと呼
ばれる。この電気的／１１去法としては、電荷蓄積層の
電荷を制御ゲート側或いは基板側にトネル電流により放
出させる方法が用いられる。

この様な電荷蓄積層と制御ゲートを積層した構造のメモ
リセルを用いたＥＰＲＯＭ或いはＥ２ＦＲＯＭでは、デ
ータ読出し時、制御ゲートに印加するゲー　ト電圧が電
荷蓄積層を介して基板チャネル部に加わるため、効率が
悪い。即ち通常のＭＯＳトランジスタと比較し２て、チ
ャネル制御に利用される実効ゲート電圧は低く、同じゲ
ート電圧を印加した時に小さいチャネル電流しか流せな
い。また特に微細素子を高密度に集積した場合、素子分
離が難しくなり、基板電位の影響を受けやすい、といっ
た問題がある。

（発明が解決しようとする課題）以上の様に、電荷蓄積層と制御ゲー　トの積層構造を持
つ従来のＥＰＲＯＭ或いはＥ２ＦＲＯＭでは、読出し時
のチャネル制御性が悪く、素子分離が難しいとう問題が
あった。

本発明はこの様な問題を解決１．た不揮発性半導体メモ
リ装置を提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明にかかる不揮発性半導体メモリ装置は、新しいメ
モリセル構造として、ソースおよびドレイン拡散層が形
成された半導体層の上下にそれぞれ絶縁膜を介して形成
された制御ゲートと電荷蓄積層とが対向して配置された
構造を有する。換言すれば本発明のメモリセル構造は、
通常のＭＯＳトランジスタのチャネル領域下部の半導体
層内に電荷蓄積層を埋め込んだものということができる
。

より具体的には、本発明のメモリセルは２層の半導体層
を用いて構成される。第１の半導体層には書込み用に用
いられるソース、ドレイン拡散層或いは制御ゲートが形
成され、この上に第１の絶縁膜を介して電荷蓄積層が形
成される。電荷蓄積層の表面は第２の絶縁膜で覆われ、
この電荷蓄積層が形成された第１の半導体層上に第２の
半導体層が積層される。この第２の半導体層の表面部に
ソース１　ドレイン拡散層が形成され、第３の絶縁膜を
介して制御ゲートが形成される。第２の半導体層に形成
されるソース。ドレイン拡散層は好ましくは、電荷蓄積
層表面の第２の絶縁膜に接する状態で形成される。

メモリセルアレイの構成は、第１の半導体層に形成され
るソース、ドレイン拡散層または制御電極を第１の配線
層として一方向に連続的に配設し、第２の半導体層内の
ソース、ドレイン拡散層は第１の配線層とは交差する方
向に連続的に第２の配線層として配設し、その上部の制
御ゲー　トは第１の配線層と同じ方向に走る第３の配線
層に共通接続して制御配線とする。

（作用）本発明の構造によれば、読出し時に制御ゲートにより制
御されるチャネル領域の下に電荷蓄積層があるから、チ
ャネル制御性がよく、従来より低い電圧で情報読出しが
出来る。従来と同程度の７■Ｓ圧を用いれば、実効ゲー
ト電圧が高いから従来より高速の情報読出しが可能にな
る。

また基板としての第１の半導体層上に絶縁膜で分離され
た状態で第２の半導体層を積層してこの第２の半導体層
内に読出し用のＭＯＳトランジスタを構成すれば、読出
し用のＭＯＳトランジスタ部は基板電位の影響を受けず
、例えば周辺回路を第１の半導体層内に形成した場合に
、周辺回路とメモリセル領域の電気的分離が確実になり
、信頼性の高いＥＰＲＯＭ或いはＥ”　ＰＲＯＭが得ら
れる。

（実施例）以ド、本発明の実施例を図面を参照して説明する。

第１図は、本発明の一実施例のメモリセルの基本構造を
示す。下地基板である第１のシリコン層１の表面部に、
ソース、ドレイン拡散層であるｎ′型型数散層２形成さ
れ、これら拡散層２の間のシリコン層表面にゲート絶縁
膜である第１の絶縁膜４が形成され、この上に電荷蓄積
層である浮遊ゲート４が形成されている。浮遊ゲート４
および第１のシリコン層上は第２の絶縁膜５で覆われこ
の上にｐ型の第２のシリコン層６が堆積されている。第
２のシリコン層６の表面には浮遊ゲート５上に位置する
部分をチャネル領域とするようにソース、ドレイン拡散
層となるｎ＋型型数散層７形成されている。第２のシリ
コン層６の浮遊ゲート４上の厚みは例えば数１０００人
ないし１μｍ程度の薄いものとし、拡散層７は浮遊ゲー
ト４表面の絶縁膜４に達する深さとする。そしてこれら
拡散層７間のチャネル領域上にゲート絶縁膜である第３
の絶縁膜を介してゲート電極９が形成されている。

このメモリセルは、二つのＭＯＳトランジスタが絶縁膜
により分離されて縦方向に積層された構造と言うことが
できる。言い換えれば、第２のシリコン層６に形成され
たＭＯＳトランジスタのチャネル領域直下に浮遊ゲート
が形成されていると言うこともできる。

このメモリセルの動作原理は次ぎの通りである。

データ書込は、例えばド部の第１のシリコン層１内の拡
散層２を用いて、一方の接合部でアバランシェ崩壊を起
し、第２のシリコン層６内の拡散層７を制御ゲートとし
て用いて、発生した電子を浮遊ゲート４に選択的に注入
することにより行なわれる。情報は、浮遊ゲート４内の
電子の蓄積状態により第２のシリコン層６内のＭＯＳト
ランジスタのしきい値が異なることを利用して記憶する
。

すなわち浮遊ゲート４の電位は第２のシリコン層６内の
ＭＯＳ）ランジスタに対して基板バイアスを与えること
になるから、このＭＯＳトランジスタのしきい値の差と
して二値情報“０゛、“１゜を記憶することになる。従
って情報読出しは、上部のＭＯＳトランジスタのゲート
電極９に所定の読出し電圧を印加して、チャネル電流の
大小又は有無により、“０”、“１“の判定を行う。デ
ータ消去は、例えば紫外線を照射して浮遊ゲート４内の
電子を放出させることにより行われる。電気的消去を行
うには、浮遊ゲート４中の電子を第１のシリコン層１ま
たは第２のシリコン層６に放出させればよい。例えば、
第１のシリコン層１及びそのなかの拡散層２に同時に正
の高電圧を印加して浮遊ゲート４中の電子を第１のシリ
コン層１側に抜き取ることができる。この時同時に第２
のシリコン層６およびその中の拡散層７に同時に負の制
御電圧を印加しても良い。又第２のシリコン層６及びそ
のなかの拡散層７に同時に正の高電圧を印加して浮遊ゲ
ート４中の電子を第２のシリコン層６側に抜き取ること
もできる。

第１図では一つのメモリセル部分の基本構造を示したが
、実際にはこの様なメモリセルが複数個マトリックス配
列されてＥＰＲＯＭ或いはＥ２ＦＲＯＭのメモリセルア
レイが構成される。

そのようなメモリセルアレイ構成を次に説明する。

第２図はそのようなメモリセルアレイの一つのメモリセ
ル部を切開して示す斜視図であり、第３図はそのレイア
ウトである。図に示すように、第１のシリコン層１内の
ｎ″′型拡散拡散層２方向（Ｘ方向）に連続的に第１の
配線層として配設される。この第１の配線層は、データ
書込時のビット線として用いられる。第２のシリコン層
６内のｎ“拡散層７はこれと交差する方向（Ｘ方向）に
連続的に第２の配線層として配設される。この第２の配
線層は、読出し時のビット線として、又書込時の制御線
として用いられる。そしてこれらの配線層の各交点位置
に浮遊ゲート４が配置され、これら浮遊ゲート４の位置
がメモリセルＭ　（Ｍ　１１．＋Ｍ、、、・・・）とな
る。各メモリセル上のゲート電極９はそれぞれメモリセ
ル上に設けられ、これらは第１の配線層と同じ方向に連
続する第３の配線層１１により共通接続される。第３の
配線層１１は、読出し時の制御線となる。なおメモリセ
ルアレイは、第３図に示すようにＸ方向に隣接する二つ
のメモリセルが対を構成する。すなわちメモリセルＭ　
＋　ｌ＋　Ｍ　１□に着目すると、拡散層７□を両者で
共用し、拡散層７＋、７３はそれぞれに独立に設ける。

メモリセルＭ１２とＭｌ、の間では拡散層７．。

７４が分離されて形成される。

第４図（ａ）〜（ｈ）は、このメモリセルアレイの製造
」二程を示す。まず、ｐ型シリコン基板１に熱酸化によ
り薄い第１の絶縁膜３を形成し、この上に第１層ポリシ
リコン層によりＸ方向に帯状に連続する状態で浮遊ゲー
ト４を形成する。そしてこの浮遊ゲート４をマスクとし
て不純物をイオン注入してＸ方向に連続するｎ１拡散層
２を形成する（第４図（ａ））。次に帯状にパターン形
成された浮遊ゲート４を選択エツチングにより島状にパ
タニングして、各メモリセル領域にこれが配列された状
態を得る（第４図（ｂ））。その後、浮遊ゲト４の表面
を熱酸化により第２の絶縁膜５で覆った後、全面に第２
層ポリシリコン層６を堆積し、これを例えばボロンのイ
オン注入よりｐ型化する（第４図（Ｃ））。次に熱酸化
によりシリコン層６の表面に第３の絶縁膜８を形成し、
この上に第３層ポリシリコン層によってＸ方向に連続す
る状態で複数本の制御電極９を形成する。この制御電極
９は、後にメモリセル領域毎に分割されるが、この段階
では浮遊ゲート４の配列に沿って連続的に形成される。

次の工程で連続する拡散層を作る不純物拡散用のマスク
として用いる為である。すなわちこの制御電極９をマス
クとして、例えばＡｓをイオン注入して、制御電極９と
同様に連続するソース、ドレイン拡散層であるｎ＋型抵
拡散層７形成する（第４図（ｄ））。このｎ＋型抵拡散
層７、その深さが浮遊ゲート４表面の絶縁膜に達する深
さとする。次に全面にＣＶＤにより絶縁膜１０を堆積し
、その表面にレジスト１３を塗布して平坦化する（第４
図（ｅ））。これを反応性イオンエツチングにより全面
エツチングしてゲート電極９の表面を露出させ、その周
囲は絶縁膜１０で埋め込まれた平坦な状態を得る（第４
図（ｒ））。その後、ＡΩ等の金属膜を堆積し、レジス
ト・マスク１４を用いてこれをバターニゲして制御電極
９とは直交するＸ方向に帯状に連続する状態の複数本の
第３の配線層１１を形成する（第４図（ｇ））。そして
この配線層１］およびレジスト１４をマスクとして制御
電極９を選択エツチングしてメモリセル領域にのみ残し
てバターニングする（第４図（ｈ））。これにより、各
メモリセル領域に夫々分離されて配置された制御電極９
は、配線層１１によりＸ方向に共通接続されたことにな
る。

この様にマトリクス配列されたメモリセルアレイでの選
択書き込みおよび読出しの動作は次のように行われる。

第３図を用いて説明する。例えば、メモリセルＭ、２に
対する選択書込みの動作は、下部の拡散層２１．２２間
に正の高電圧を印加してアバランシェ崩壊を起こし、こ
の時同時に上部の拡散層配線７．を制御電極としてこれ
に正の高電圧を印加して、メモリセルＭ１□の浮遊ゲー
ト４に電子を選択的に注入する。Ｘ方向に並ぶ他のメモ
リセルで同時にアバランシェ崩壊が生じるが、上部拡散
層配線の残りを低電位に保つことにより、それらでの電
子注入を防止することができる。又拡散層７１，７゜間
に高電圧を印加してアバランシェ崩壊を起し、このとき
同時に下部の拡散層２、を制御電極として正の高電圧を
印加して、Ｍ　１２の浮遊ゲート４に電子を選択的に注
入することもできる。

データ読出しの動作は、最上部の制御配線層１１に選択
的に正の所定の読出し電圧を印加することにより行なわ
れる。浮遊ゲート４に電子が蓄積されているメモリセル
ではこれにより上部のＭＯＳトランジスタに大きい負の
バックゲートバイアスがかかり、電子が蓄積されていな
いメモリセルではバットゲートバイアスはかからない。

従って、上部拡散層７をデータ線として選択された列の
メモリセルのチャネル電流を検知することにより、情報
が読み出される。例えば、メモリセルＭ　目、　Ｍ　（
２の対に行目すると、両者で共用する拡散層配線７２を
共通電位（たとえばＯＶ）とし、これと拡散層配線７ｉ
、７ｉの夫々の間でチャネル電流を検知すればよい。こ
れにより、例えば選択されたひとつの制御配線１１１に
沿う複数のメモリセルのデータを並列に読出すことがで
きる。

データ消去は、紫外線を照射して全メモリセルの／＃遊
アゲート４電子を放出させることにより、−括消去が出
来る。電気的消去は、一つのメモリセルについて先に説
明した方法を全メモリセルに付い０行なうことにより、
やはり一括消去ができる。

この実施例によれば、読出し動作時、従来のように制御
電極とこれにより制御されるチャネルの間にｔ′２遊ゲ
ートが存在する構造と異なり、実効ゲート電圧が低下す
ることがｔい。従ってチャネル制御性が優れ°Ｃおり、
たとえば従来より低い＠源電圧で動作させることができ
る。従来と同じ５ｖ程度の電源電圧を用いれば、大きい
チャネル電流を流せるからそれだけ高速動作が可能にな
る。また、ｌ￥遊ゲート及びその上部の読出し川のＭＯ
Ｓトランジスタ部は、基板である第１のシリコン層１か
ら絶縁膜３によって完全に電気的に分離されている。こ
の結県周辺回路を第１のシリコン層１内に形成した場合
のメモリセル領域の基板電位の周辺回路からの影響がな
くなり、信頼性の高いＥＰＲＯＭ或いはＥ’　ＰＲＯＭ
が得られる。

本発明の別の実施例を次に説明する。上記実施例ではＦ
部の第１のシリコン［茜および上部の第２のシリコン層
内配線を形成したが、次の実施例では第１、のシリコン層
にはメモリセル配列に沿った制御ゲート配線のみを配設
する。

第５図はその実施例の基本メモリセル単体を、第１図に
対応させて示す。第６図および第７図は同様にメモリセ
ルアレイを構成した場合の先の実施例の第２図および第
３図に対応する斜視図およびレイアウト図である。これ
らの図で先の実施例と対応する部分には先の実施例と同
一符号を付して詳細な説明は省略する。第５図と第１図
を比較して明らかなように先の実施例での第１のシリコ
ン層内のソース、ドレイン拡散層２に対応し２て、。

この実施例では、第１のシリコン層１の表面に形成され
た厚い絶縁膜１６内の浮遊ゲート４下に制御ゲート電極
１５が埋め込まれている。マトリクスを構成する場合に
はこの制御電極１５は、第６図及び第７図に示されるよ
うにＸ方向に連続的に第１の配線層として配設される。

即ち第１のシリコン層１上の第１の配線層１５と最上部
の第３の配線層１１とは同じ方向に並行にして走り、第
２のシリコン層６内のソース、ドレイン拡散層配線であ
る第２の配線層７がこれらに直交して走る。

第８図（ａ）〜（１１）は、この実施例のメモリセルア
レイの製造」二程を先の実施例の第４図（ａ）〜（ｈ）
に対応させて示す。この実施例ではまず、基板としての
第１のシリコン層１の表面にＣＶＤなどにより厚い絶縁
膜１６を形成し、この絶縁膜１６にＸ方向に走る溝を形
成して、ポリシリコン層からなる制御電極としての第１
の配線層１５を埋込み形成する（第８図（ａ））。この
後節１の配線層］５の表面に第１の絶縁膜゛うを形成し
７、その上に第１の配線層１５上に島状に配列されるよ
うにｔ乎遊ゲート４を形成する（第８図（ｂ））。以下
の−Ｅ程は、先の実施例と同様である。

この実施例のメモリセルアレイでのデータ書込みおよび
読出しの動作は次の通りである。データ書込みは、第５
図のメモリセル単体で説明すれば、第２のシリコン層内
のソース、ドレイン拡散層７間に正の高電圧を印加して
アバランシェ崩壊を生じさせ、発生した電子を浮遊ゲー
ト４に注入することにより行われる。このとき浮遊ゲー
ｈ　４下の制御電極１５に同時に正の高電圧を印加する
ことにより効率よくかつ選択的に浮遊ゲート４に電子を
注入することができる。これがメモリセルアレイを構成
した時の選択書込に利用される。即ち第７図を用いて選
択書き込みの動作を説明すれば、メモリセルＭ、２への
書込みの場合を例にとると、第２の配線層７のうち７□
を低電位（例えばＯＶ）とし、７３に正の高電圧を印加
する。残の第２の配線層はすべて低電位とする。同時に
第１．の配線層１５のうち、１５．に選択的に正の高電
圧を印加し、残りは低電位とする。これにより、第２の
配線層７３に沿うメモリセル領域でアバランシェが生じ
、第１の配線層１５．で選択されたメモリセルＭ１２で
のみ選択的に電子注入が生じる。データ読出し７の動作
は、先の実施例と同様である。データ消去は、紫外線照
射による一括消去の他、電気的な消去も可能である。電
気的消去は、第２の配線層７及びこれが形成されたｐ型
シリコン層６と第１の配線層１５間に高電圧を印加し２
、浮遊ゲート４内の電子を第１の配線層１５側または第
２の配線層７側に放出させることにより行われる。

この実施例によっても先の実施例と同様の効果が得られ
る。

本発明は上記実施例に限られない。たとえば第１の実施
例においては、第１のシリコン層および第２のシリコン
層に形成されるＭＯＳトランジスタを共にｒ１チャネル
としたが、これらはｐチャネルとすることもでき、また
一方をｎチャネル、他方を■〕チャネルとすることもで
きる。また第２の実施例においＣは、第１の配線層１５
を絶縁膜に埋め込まれたポリシリコン配線としたが、こ
れは第１の実施例と同様に拡散層配線とすることもでき
る。

その池水発明はその趣旨を逸脱しない範囲で種々変形し
て実施することができる。

［発明の効果］以上述べたように本発明によれば、読出し時に電流が流
れるチャネル領域と制御ゲートの間に電荷蓄積層が設け
られる通常のメモリセル構造と異なり、チャネル領域の
下に電荷蓄積層が埋込み形成された構造とすることによ
り、読み出し効率がよく、また周辺回路との電気的分離
特性が優れたＥＰＲＯＭ或いはＥ’　ＦＲＯＭを得るこ
とができる。

【図面の簡単な説明】

第１図は本発明の一実施例のメモリセルの基本構造を示
す断面図、第２図は同実施例のメモリセルアレイの１メ
モリセル部を示す一部切開斜視図、第３図はそのメモリ
セルアレイのレイアウト図、第４図（ａ）〜（１１）は
その製造工程を説明するための斜視図、第５図は他の実
施例のメモリセルの基本構造を示す断面図、第６図は同
実施例のメモリセルアレイの１メモリセル部を示す一部
切開斜視図、第７図はそのメモリセルアレイのレイアウ
ト図、第８図（ａ）〜（ｈ）はその製造工程を説明する
ための斜視図である。〕・・・ｐ型シリコ〉・層（第１の崖導体層）、２・・
・ソース９　ドレイン拡散層（第１の配線層）、３・・
・第］の絶縁膜、４・・・浮遊ゲート、５・・・第２の
絶縁膜、６・・・ｐ型シリコン層（第２の平等体層）、
７・・・ソース、ドレイン拡散層（第２の配線層）、８
・・・第２の絶縁膜、９・・・制御電極、１１・・・第
３の配線層、１５・・・制御電極（第１の配線層）、１
６・・・絶縁膜。第１図出願人代理人　弁理士　鈴江武彦第図１′ 第４図第４図第５図第図第８図

Claims

【特許請求の範囲】

（１）半導体基板に電荷蓄積層を有するメモリセルがマ
トリクス状に配列形成された不揮発性半導体メモリ装置
であって、前記メモリセルは、第１導電型半導体層に互
いに離隔した第２導電型のソースおよびドレイン拡散層
が形成され、これらソースおよびドレイン拡散層間の半
導体層の上下に絶縁膜を介して形成された制御電極と電
荷蓄積層とが対向して配置された構造を有し、前記電荷
蓄積層の電荷蓄積状態に対応するチャネル電流の大小を
２値情報に対応させるようにしたことを特徴とする不揮
発性半導体メモリ装置。
（２）電荷蓄積層を有するメモリセルがマトリクス状に
配列形成された不揮発性半導体メモリ装置であって、メ
モリセルは、表面にソースおよびドレイン拡散層が形成
された第１の半導体層と、この第１の半導体層のチャネ
ル領域上に第１の絶縁膜を介して形成された電荷蓄積層
と、この電荷蓄積層の表面を覆う第２の絶縁膜と、前記
電荷蓄積層が形成された第１の半導体層上に堆積形成さ
れた第２の半導体層と、この第２の半導体層表面の前記
電荷蓄積層上の部分がチャネル領域となるように第２の
半導体層に拡散形成されたソースおよびドレイン拡散層
と、これらソースおよびドレイン拡散層間のチャネル領
域上に第３の絶縁膜を介して形成された制御電極とを有
し、前記電荷蓄積層の電荷蓄積状態に対応して変化する
前記第２の半導体層のチャネル電流の大小を２値情報に
対応させるようにしたことを特徴とする不揮発性半導体
メモリ装置。
（３）電荷蓄積層を有するメモリセルがマトリクス状に
配列形成された不揮発性半導体メモリ装置であって、第１の半導体層と、この半導体層表面に一方向に連続して複数本配列形成さ
れた逆導電型拡散層からなる第１の配線層と、これら第１の配線層に挟まれた第１の半導体層上に第１
の絶縁膜を介して複数個配列形成された電荷蓄積層と、これら電荷蓄積層の表面を覆う第２の絶縁膜と、前記電
荷蓄積層が配列形成された第１の半導体層上に堆積形成
された第２の半導体層と、この第２の半導体層表面の前記電荷蓄積層上に位置する
チャネル部分を挟むように、前記第１の配線層と交差す
る方向に連続して複数本配列形成された逆導電型拡散層
からなる第２の配線層と、これら第２の配線層が形成さ
れた第２の半導体層上に第３の絶縁膜を介して前記各電
荷蓄積層上に位置するように配設された複数個の制御電
極と、これら制御電極を前記第１の配線層と同じ方向に
共通接続する複数本の第３の配線層とを有し、前記第１
の配線層と第２の配線層に選択的に電圧を印加して第１
の半導体層と電荷蓄積層間の電荷のやりとりによりデー
タの書込みを行い、前記第３の配線層と第２の配線層に
選択的に電圧を印加して前記第２の配線層間で前記電荷
蓄積層の電荷蓄積状態に対応して変化する前記第２の半
導体層のチャネル電流の大小を検出してデータ読出しを
行なうようにしたことを特徴とする不揮発性半導体メモ
リ装置。
（４）電荷蓄積層を有するメモリセルがマトリクス状に
配列形成された不揮発性半導体メモリ装置であって、前
記メモリセルは、表面に第１の制御電極が形成された第
１の半導体層と、この第１の半導体層の第１の制御電極
上に第１の絶縁膜を介して形成された電荷蓄積層と、こ
の電荷蓄積層の表面を覆う第２の絶縁膜と、前記電荷蓄
積層が形成された第１の半導体層上に堆積形成された第
２の半導体層と、この第２の半導体層表面の前記電荷蓄
積層上の部分がチャネル領域となるように第２の半導体
層に拡散形成されたソースおよびドレイン拡散層と、こ
れらソースおよびドレイン拡散層間のチャネル領域上に
第３の絶縁膜を介して形成された第２の制御電極とを有
し、前記電荷蓄積層の電荷蓄積状態に対応して変化する
前記第２の半導体層のチャネル電流の大小を２値情報に
対応させるようにしたことを特徴とする不揮発性半導体
メモリ装置。
（５）電荷蓄積層を有するメモリセルがマトリクス状に
配列形成された不揮発性半導体メモリ装置であって、第１の半導体層と、この半導体層表面に一方向に連続して複数本配列形成さ
れた第１の制御電極となる第１の配線層と、これら第１の配線層上に第１の絶縁膜を介して複数個配
列形成された電荷蓄積層と、これら電荷蓄積層の表面を覆う第２の絶縁膜と、前記電
荷蓄積層が配列形成された第１の半導体層上に堆積形成
された第２の半導体層と、この第２の半導体層表面の前記電荷蓄積層上のチャネル
部分を挟むように、前記第１の配線層と交差する方向に
連続して複数本配列形成された逆導電型拡散層からなる
第２の配線層と、これら第２の配線層が形成された第２の半導体層上に第
３の絶縁膜を介して前記電荷蓄積層上にそれぞれ位置す
るように配設された複数個の第２の制御電極と、これら第２の制御電極を前記第１の配線層と同じ方向に
共通接続する複数本の第３の配線層とを有し、前記第１の配線層と第２の配線層に選択的に電圧を印加
して第１の半導体層と電荷蓄積層間の電荷のやりとりに
よりデータの書込みを行い、前記第３の配線層と第２の
配線層に選択的に電圧を印加して前記第２の配線層間で
前記電荷蓄積層の電荷蓄積状態に対応して変化する前記
第２の半導体層のチャネル電流の大小を検出してデータ
読出しを行なうようにしたことを特徴とする不揮発性半
導体メモリ装置。