JPH01146371A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH01146371A
JPH01146371A JP62306123A JP30612387A JPH01146371A JP H01146371 A JPH01146371 A JP H01146371A JP 62306123 A JP62306123 A JP 62306123A JP 30612387 A JP30612387 A JP 30612387A JP H01146371 A JPH01146371 A JP H01146371A
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floating gate
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    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体記憶装置に関するもので、特に電気的
情報の書込と消去が可能な不揮発メモリ、いわゆるＥＥ
ＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌＥｒａｓａｂｌｅ　　
ａｎｄ　　Ｐｒｏｇｒａｍｍａｂｌｅ　　Ｒｅａｄ　　
０ｎｌｙ　Ｍｅｍｏｒｙ）の構造に関するものである。
［従来の技術］ 近年コンピュータは高速、大容量化されてきた。
その結果、容易にプログラムが可能であり、かつ高集積
化の可能な記憶装置が要求されている。コンピュータに
よく使用される記憶装置としてフローティングゲートを
用いたＥＥＦＲＯＭがある。
従来の高集積化を目的としたＥＥＦＲＯＭがたとえば米
国特許節４，５５８，３３９号、第４゜４１７．２６４
号、第４．５９０．５０３号に記載されている。これら
の中で開示されたＥＥＰＲＯＭは、すべて基板の上の第
１層目にコントロールゲートを有し、第２層目にフロー
ティングゲートを有している。フローティングゲートを
第２層目に置くことによってコントロールゲートとの結
合容量を減らすことなく基板との結合容量を減らして高
集積化を図っている。
一方ＥＥＦＲＯＭのフローティングゲートの電位をｖＦ
１プログラム電圧をＶＰＰ　とすると■ＦとＶＰＰ　と
は次の関係を有する。
ここでＣＩとはフローティングゲートとコントロールゲ
ート間の容量であり、ＣｔとはＥＥＰＲＯＭの構成要素
の全容量である。したがってプログラム電圧ＶＰＰを小
さくするにはフローティングゲートとコントロールゲー
ト間の容量Ｃ４とＥＥＰＲＯＭの構成要素の全容量Ｃ１
との比を大きくする必要があった。
上記の従来のＥＥＰＲＯＭは上式のＣＴを減らすことに
よって容量比を大きくしていた。しかし、Ｃｔを減らす
だけでは限界がある。そこでＣ４を大きくする方法が考
えられた。高集積化が可能でかつＣ７を大きくするため
、コントロールゲートが２つのポリシリコン層から形成
され、その間にフローティングゲートが形成された。こ
の改良されたＥＥＰＲｏＭが米国特許４，５１３．３９
７に開示されている。
第５Ａ図は米国特許節４．５１３．３９７に示されたＥ
ＥＰＲＯＭの平面図であり、第５Ｂ図は第５Ａ図のＶＢ
−ＶＢで示す部分の断面図であり、第５Ｃ図はＥＥＰＲ
ＯＭのメモリセルの配置を示す図である。
第５Ａ図、第５Ｂ図を参照して従来の書込／消去特性の
改善されたＥＥＦＲＯＭが説明される。
従来のＥＥＰＲＯＭは、ｎ型基板１１の上に形成された
ｐウェル３１内に形成される。ＥＥＰＲＯＭは、第１の
コントロールゲートとなる第１のポリシリコン層１５と
、その上に絶縁膜２４を介して形成され、かつその一部
が第１のポリシリコン層の下部に延在しているフローテ
ィングゲートとなる第２のポリシリコン層２と、第２の
ポリシリコン層の上に絶縁膜２７を介して形成された第
２のコントロールゲートとなる第３のポリシリコン層１
６と、ｐウェル内に形成されたソースおよびドレインと
なるｎ＋拡散層９．１２と、素子分離のためのフィール
ド酸化膜１０とを含む。
フローティングゲートに電子を注入するときは、ｐウェ
ル３１に対してコントロールゲート１５．１６に一定電
圧が印加される。その結果、トンネル領域１４を介して
電子がフローティングゲートに注入される。フローティ
ングゲートから電子が引き抜かれるときには、コントロ
ールゲート１５．１６に対してｐウェル３１に一定電圧
が印加される。その結果、トンネル領域１４を介して電
子がドレイン１２に引き抜かれる。フローティングゲー
ト内の電子の読出は、コントロールゲート１５．１６に
一定電圧が与えられることによって行なわれる。
従来のＥＥＦＲＯＭのメモリセルの配置が第５Ｃ図に示
される。図から明らかなように従来のＥＥＰＲＯＭでは
第２コントロールゲートがワード線となっている。
従来の改良されたＥＥＰＲＯＭは、上に述べたように、
コントロールゲートを第１のポリシリコン１５と第３の
ポリシリコン１６とから構成することによって前記Ｃ４
の値を大きくした。その結果、高集積化がある程度可能
でかつ書込、消去特性が改善されていた。
［発明が解決しようとする問題点］ 従来のＥＥＦＲＯＭは上記のような構造を有しているた
め、電子の注入、引抜きがフローティングゲート２と基
板１１との間で行なわれる。そのため、電子が引き抜か
れるときは基板に高電圧が印加される必要がある。しか
し基板全体に高電圧が印加されると全メモリセルの電子
がすべて引き抜かれるという問題がある。そこで１バイ
トごとにｐウェルで分離され、ウェルごとに高電圧が印
加され、１バイト分の電子が引き抜かれる。
ところで、一般にｎ型基板にｐウェルが形成されるとき
は、ウェル深さは４〜５μｍとなる。その結果横方向（
平面方向）へもｐ壁領域が３〜４μｍ拡がる。したがっ
て複数のｐウェル間を電気的に分離するためには、５〜
１０μｍ程度の広い分離領域が必要である。バイト数が
多くなればなるほど、ｐウェル間の分離に必要な層面積
は多くなる。その結果、このような構造のＥＥＰＲＯＭ
は高集積化ができない。
この発明は上記のような問題点を解消するためになされ
たもので、低電圧でメモリ内容の書込、消去が可能で、
かつ、高集積化の、可能な半導体記憶装置を提供するこ
とを目的とする。
［問題点を解決するための手段］ この発明に係る半導体記憶装置は、コントロールゲート
を２層構造としてその間にフローティングゲートを形成
するとともに、フローティングゲートへの電子の注入、
引き抜きをフローティングゲートと基板上に形成された
基板と逆導電型式ををする不純物領域との間で行なうよ
うにしたものである。
好ましい実施例によれば半導体記憶装置は、ｎ型基板の
主表面上に形成されたｎ型不純物領域がソース奉ドレイ
ンであり、ソース、ドレイン間の上に絶縁膜を介して形
成された第１層のポリシリコン層がセレクトゲートであ
るセレクトゲートトランジスタと、セレクトゲートトラ
ンジスタに直列に接続され、フローティングゲートの上
下面に絶縁膜を介して形成された２層のコントロールゲ
ートを有するフローティングゲートトランジスタとを含
み、フローティングゲートへの電子の注入、引き抜きは
セレクトゲートトランジスタに高電圧をかけることによ
って行なう。
［作用］ この発明に係る半導体記憶装置はコントロールゲートが
２層構造であり、その間にフローティングゲートが存在
するためコントロールゲートとフローティングゲート間
の結合容量が大きくできる。
またフローティングゲートへの電子の注入、引き抜きが
基板上に形成された半導体領域を介して行なわれるため
、バイトごとに基板上をウェルで区切る必要がない。
［発明の実施例］ 以下、この発明の一実施例を図について説明する。第１
Ａ図はこの発明の一実施例によるＥＥＦＲＯＭの平面図
、第１Ｂ図は第１Ａ図のＩＢ−ＩＢ線における断面図、
第１Ｃ図は第１Ａ図のＩＣ−ＩＣ線における断面図、第
２図は第１Ａ図に示したＥＥＰＲＯＭがアレイ上に配置
された場合の平面図であり、第３図はこの発明に係るＥ
ＥＰＲＯＭのメモリセルの配置を示す図である。
この半導体記憶装置は、半導体基板１１の主表面上に形
成されるフローティングゲートトランジスタＴＲＩと選
択用トランジスタＴＲ２とを含む。
フローティングゲートトランジスタは半導体基板１１の
主表面上に形成されたソース、ドレイン領域８．９と、
半導体基板１１上に絶縁膜を介して形成される第１のコ
ントロールゲート１５と、第１のコントロールゲート１
５を覆ってその上に絶縁膜を介して形成されるフローテ
ィングゲート２と、フローティングゲート２の上に絶縁
膜を介して形成される第２のコントロールゲート１６と
を含む。ソース、ドレイン領域８．９は、半導体基板１
１の主表面上に半導体基板１１とは逆の導電型式を持つ
不純物を拡散して形成される。
選択用トランジスタＴＲ２は、半導体基板１１の主表面
上に形成されたソース領域８とコンタクト穴５を介して
ビット線に接続されたドレイン領域１２と、半導体基板
１１上に絶縁膜を介して形成された選択ゲート３とを含
む。
フローティングゲートトランジスタＴＲＩと、選択用ト
ランジスタＴＲ２との間にはトンネル領域１４を含む不
純物拡散層８が存在する（不純物拡散層８は先に述べた
ようにフローティングゲートトランジスタＴＲＩのソー
ス領域であり、かつ選択用トランジスタＴＲ２のソース
領域でもある。
）。
不純物拡散層８は平面図上フローティングゲート２によ
って覆われている。トンネル領域１４はフローティング
ゲート２によって完全に覆われるように配置されている
。トンネル領域１４は半導体基板１１の主表面上に形成
されるトンネル絶縁膜６と不純物拡散層８とを含む。ト
ンネル領域１４の一端部は選択ゲート３と第１のコント
ロールゲート１５によって規定される。トンネル領域他
の端部は選択ゲート３と第１のコントロールゲート１５
に直交するように規定されている。
第２図は第１Ａ図で示した１ビツトのメモリセルがアレ
イ上に配置された場合の平面図である。
第２図において破線で囲まれた部分が１ビツト分に相当
する。第２図においてコンタクトホール１３は第１のコ
ントロールゲート１５と第２のコントロールゲート１６
とを接続するためのものである。同一バイト内で少なく
とも１箇所でコントロールゲート１５と第２のコントロ
ールゲート１６とが電気的に接続される必要がある。第
１および第２のコントロールゲート１５．１６を同電位
に保つためである。
次に第１Ａ図、第１Ｂ図、第１Ｃ図を参照して動作につ
いて述べる。フローティングゲート２に電子が注入され
るときには、選択ゲート３が高電圧にされる。その結果
選択用トランジスタＴＲ２がオン状態になる。ビット線
４が０ボルトに設定　　　　゛される。第１のコントロ
ールゲート１５と第２のコントロールゲート１６とがプ
ログラム電圧に設定される。ソース線９がＯボルトに設
定される。
フローティングゲート２から電子が引き抜かれるときに
は、選択ゲート３が高電圧に設定される。
その結果選択用トランジスタＴＲ２がオン状態になる。
ビット線４がプログラム電圧に設定される。
第１のコントロールゲート１５と第２のコントロールゲ
ート１６とが０ボルトに設定される。ソース領域９がフ
ローティングにされる。以上のように電位が設定される
ことによりトンネル絶縁膜６に高電界が印加され、トン
ネル電流が流れる。読出時には、選択用トランジスタＴ
Ｒ２がオン状態にされる。ビット線４に適当な電位が与
えられる。
第１のコントロールゲー）１５と第２のコントロールゲ
ート１６に適当な電位が与えられる。このとき、第１の
コントロールゲート１５の下部に反転層７が形成される
。ソース領域９が０ボルトに設定される。この状態で反
転層７とソース領域９との間にチャネルが形成されるか
否かが判断される。その結果によってフローティングゲ
ートのバイナリ状態がチエツクされる。
この発明に係るＥ　Ｅ　Ｆ　ＲＯＭのメモリセルの配置
が第３図に示される。図から明らかなようにこの発明に
係るＥＥＦＲＯＭでは選択用トランジスタＴＲ２のゲー
ト電極がワード線に接続され、第１および第２のコント
ロールゲートはコントロールゲート線に接続されている
。
この発明に係るＥＥＦＲＯＭの製造プロセスが第４Ａ図
〜第４■図を参照して説明される。
まず基板１１が準備され、その上に第１ゲート酸化膜２
１が形成される（第４Ａ図）。ｎ型にドープされた第１
のポリシリコン層２２が第１ゲート酸化膜上に形成され
る。その上に酸化膜、窒化膜の２層膜２３が形成され、
選択ゲート３と第１のコントロールゲート１５のパター
ンがエツチングにより形成される（第４Ｂ図）。第１ゲ
ート酸化膜がエツチングにより除去された後、第２ゲー
ト酸化膜２４が形成される（第４Ｃ図）。第２ゲート酸
化膜２４上にフォトレジスト２５が形成される。フォト
レジスト２５がマスクとなり、選択ゲート３と第１のコ
ントロールゲート１５間のアパーチャ領域にヒ素がイオ
ン注入される（第４Ｄ図）。上記アパーチャ内のトンネ
ル領域１４の第１ゲート酸化膜２１が除去される（第４
Ｅ図）。
フォトレジスト２５が除去される。トンネル酸化膜が約
１０ｎｍ形成される。第２ゲート酸化膜２４、トンネル
領域１４上にｎ型にドープされたポリシリコン２６が形
成される。ｎ型にドープされた第２のポリシリコン２６
層上に酸化膜、窒化膜の２層膜２７が形成される（第４
Ｆ図）。フローティングゲート２のパターンが形成され
る（第４Ｇ図）。フローティングゲート２の上にｎ形に
ドープされた第３のポリシリコン層２８が形成される。
第３のポリシリコン層２８の上に酸化膜２９が形成され
る。第２のコントロールゲートのパターンが形成される
。ポリシリコンの３層構造の両端部でかつ基板１１の主
表面上にヒ素がイオン注入される。その結果ｎ型のソー
ス、ドレイン領域が基板１１の主表面上に形成される（
第４Ｈ図）。
３層のポリシリコン、ｎ型のソース、ドレイン領域上に
酸化膜３０が形成される。酸化膜３０の上にビット線と
なるアルミ配線層が形成され、上記ｎ型のソース領域と
接続される（第４■図）。以下通常のプロセスに従って
金属配線層等が形成される。その結果この発明に係るＥ
ＥＦＲＯＭが完成される。
［発明の効果］ この発明に係る半導体記憶装置はコントロールゲートを
２層構造としてその間にフローティングゲートを形成す
るとともに、フローティングゲートへの電子の注入、引
き抜きをフローティングゲートと基板上に形成された基
板と逆の導電型式を有する不純物領域との間で行なうよ
うにした。その結果、この発明に係る半導体記憶装置は
、コントロールゲートとフローティングゲート間の結合
容量を大きくできる。また電子の注入、引き抜き時には
不純物層のみに高電圧を印加すればよいため、バイトご
とに基板上をウェルで区切る必要がなく、高集積化に適
したＥＥＰＲＯＭが提供できるという効果がある。
【図面の簡単な説明】
第１Ａ図はこの発明の一実施例によるＥＥＦＲＯＭの平
面図であり、第１Ｂ図は第１Ａ図のＩＢ−ＩＢ線で示す
部分の断面図であり、第１Ｃ図は第１Ａ図のＩＣ−ＩＣ
線で示す部分の断面図である。 第２図は第１Ａ図に示したＥＥＰＲＯＭがアレイ状に配
置された場合の平面図である。 第３図はこの発明に係るＥ　Ｅ　Ｐ　ＲＯＭのメモリセ
ルの配置を示す図である。 第４Ａ図〜第４１図はこの発明に係るＥＥＰＲＯＭの製
造プロセスを示す図である。 第５Ａ図は従来のＥＥＦＲＯＭを示す平面図であり、第
５Ｂ図は第５Ａ図のＶＢ−ＶＢで示す部分の断面図あり
、第５Ｃ図は従来のＥＥＰＲＯＭのメモリセルの配置を
示す図である。 図において、２はフローティングゲート、３は選択ゲー
ト（ワード線）、４はビット線、５はコンタクト穴、６
はトンネル絶縁膜、７は反転層、８は不純物拡散層、９
はフローティングゲートトランジスタのソース領域、１
０は素子分離酸化膜、１１はｐ型半導体基板、１２は選
択用ゲートトランジスタのドレイン領域、１３はコンタ
クトホール、１４はトンネル領域、１５は第１のコント
ロールゲート、１６は第２のコントロールゲート、２１
は第１ゲート酸化膜、２２は第１のポリシリコン層、２
３は酸化膜、窒化膜の２層膜、２４は第２ゲート酸化膜
、２５はフォトレジスト、２６は第２のポリシリコン層
、２７は酸化膜、窒化膜の２層膜、２８は第３のポリシ
リコン層、２９は酸化膜、３０は酸化膜である。 なお、各図中、同一符号は同一または相当部分を示す。 第１Ａ図 Ｂ ２：フローた〉ゲケ“斗　　　　　　１ｏ：素子分離酸
化膜３；ｉ＋に昏ト　（ワード”４１）　　　　　　　
　１２：＆ｆｆｆ出トラシトランつ１パレイレ４自プ睨
′４：　ビーソト１．表　　　　　　　　　　　　　　
　　　１４：　ト〉ネ）し伸１反シース臂ゆＶ 第３図 Ｍ５Ａ図 第５Ｂ図 ３１：Ｐフエ（し 第５Ｃ図 Ｓ：ゝ／−ス Ｄ：）’ルイン Ｗ：　フード碌

Claims (5)

    【特許請求の範囲】
  1. （１）主表面を有し、第１導電型式の予め定める不純物
    濃度を有する半導体基板と、 前記半導体基板の主表面上に間隔を隔てて形成され、第
    １のチャネル領域と第２のチャネル領域とを規定する第
    ２導電型式の第１、第２および第３の不純物領域と、前
    記第１のチャネル領域の上に絶縁膜を介して形成された
    第１の導体層と、前記第２のチャネル領域上の一部に絶
    縁膜を介して形成された第２の導体層と、 少なくとも前記第２導体層の一部と、前記第２導体層が
    形成される領域を除く領域であってかつ前記第２チャネ
    ル領域と、前記第２導電型式の第２の不純物領域との上
    に絶縁膜を介して形成された、前記第２導体層に印加さ
    れる電圧に応じて情報電荷を蓄積させるための第３の導
    体層と、前記第３の導体層の上に絶縁膜を介して形成さ
    れた第４の導体層とを含み、前記第３の導体層と、前記
    第２導電型式の第２の不純物領域との間に形成される絶
    縁膜はトンネル電流を通過させるための薄い絶縁膜であ
    り、前記第２の導体層と前記第４の導体層とは電気的に
    接続された半導体記憶装置。
  2. （２）前記第１導体層と前記第２導電型式の第１の不純
    物領域と、前記第２導電型式の第２の不純物領域とは第
    １の電界効果トランジスタを形成し、前記第１導体層は
    ゲート電極であり、前記第２導電型式の第１の半導体領
    域はドレインまたはソースのいずれか一方領域であり、
    前記第２導電型式の第２の半導体領域はドレインまたは
    ソースのいずれか他方領域である特許請求の範囲第１項
    に記載の半導体記憶装置。
  3. （３）前記第２の導体層と前記第３の導体層と前記第４
    の導体層と、前記第２導電型式の第２の不純物領域と、
    前記第２導電型式の第３の不純物領域とは第２の電界効
    果トランジスタを形成し、前記第２の導体層、前記第４
    の導体層はコントロ−ルゲート電極であり、前記第３の
    導体層はフローティングゲート電極であり、前記第２導
    電型式の第２の不純物領域はドレインまたはソースのい
    ずれか一方領域であり、前記第２導電型式の第３の不純
    物領域はドレインまたはソースのいずれか他方領域であ
    る特許請求の範囲第２項に記載の半導体記憶装置。
  4. （４）前記第１の電界効果トランジスタはセレクトゲー
    トトランジスタを含み、前記第２の電界効果トランジス
    タはフローティングゲートトランジスタを含み、前記第
    ２導電型式の第１の不純物領域はビット線に接続され、 それによって、第１の電位が前記セレクトゲートに印加
    され、第２の電位が前記コントロールゲートに印加され
    、０Ｖが前記ビット線に印加された時前記フローティン
    グゲートに情報電荷が書込まれ、 第１の電位が前記セレクトゲートに印加され、第２の電
    位が前記ビット線に印加され、０Ｖが前記コントロール
    ゲートに印加された時前記フローティングゲートから情
    報電荷が消去される特許請求の範囲第３項に記載の半導
    体記憶装置。
  5. （５）前記半導体記憶装置が複数個集まって１バイトの
    半導体記憶装置が構成され、前記第２導体層と前記第４
    導体層とは前記１バイトの中で少なくとも１箇所で電気
    的に接続されている半導体記憶装置をさらに含む特許請
    求の範囲第４項に記載の半導体記憶装置。
JP62306123A 1987-12-02 1987-12-02 半導体記憶装置 Expired - Lifetime JPH07120719B2 (ja)

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