JPS5961187A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPS5961187A JPS5961187A JP57171338A JP17133882A JPS5961187A JP S5961187 A JPS5961187 A JP S5961187A JP 57171338 A JP57171338 A JP 57171338A JP 17133882 A JP17133882 A JP 17133882A JP S5961187 A JPS5961187 A JP S5961187A
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は浮遊ダートと制御ダートを有するメモリ素子を
半導体基板上にマトリクス状に集積形成して々る不揮発
性半導体メモリ装置に係り、特に雷．気的にかつ選択的
に眉き替え可能とした不揮発性半導体メモリ装置に関す
る。
半導体基板上にマトリクス状に集積形成して々る不揮発
性半導体メモリ装置に係り、特に雷．気的にかつ選択的
に眉き替え可能とした不揮発性半導体メモリ装置に関す
る。
第１図（、）〜（ｃ）は、本発明者らが先に提案した電
気的書き替え可能な不揮発性メモリのメモリ素子構造を
示している。Ｐ型シリコン基板１にｎ＋ンース２および
ｎドレイン３が設けらノｔ１チャネル領域上に絶縁膜４
１ｒ４２を介して浮遊グート５，第１の制御ダート６が
積層形成されている。チャネル領域に隣接した位置には
ソース２と連続するｎ＋Ｊｆ！Ｉ７が設けられ、浮遊ゲ
ート５はこのｎ擺７上に極薄絶縁膜４３を介して延在さ
せている。この一層７は書き替え領域である。また第１
の制御ゲート６とは別に、絶縁膜４２ 、および４３に
より絶縁されて浮遊ケ゛−ト５に対して容量結合する第
２の制御ゲート８が設けられている。
気的書き替え可能な不揮発性メモリのメモリ素子構造を
示している。Ｐ型シリコン基板１にｎ＋ンース２および
ｎドレイン３が設けらノｔ１チャネル領域上に絶縁膜４
１ｒ４２を介して浮遊グート５，第１の制御ダート６が
積層形成されている。チャネル領域に隣接した位置には
ソース２と連続するｎ＋Ｊｆ！Ｉ７が設けられ、浮遊ゲ
ート５はこのｎ擺７上に極薄絶縁膜４３を介して延在さ
せている。この一層７は書き替え領域である。また第１
の制御ゲート６とは別に、絶縁膜４２ 、および４３に
より絶縁されて浮遊ケ゛−ト５に対して容量結合する第
２の制御ゲート８が設けられている。
このメモリ素子は浮遊り゛−ト５がチャネル領域の一部
をおおうオフセットタート構造とし、残りのチャネル領
域を第１の制御り−） ６ ｄ；おおうように々ってい
る。ｔだ、ソース２および部、■の制？６１１ケ゛−ト
ロはＸ方向に連続的に形成され、ドレイン３ｄＹ方向に
共通接続され、第２の制御ダート８けＹ方向に連続的に
形成さねて、マトリクス配列がなされている。
をおおうオフセットタート構造とし、残りのチャネル領
域を第１の制御り−） ６ ｄ；おおうように々ってい
る。ｔだ、ソース２および部、■の制？６１１ケ゛−ト
ロはＸ方向に連続的に形成され、ドレイン３ｄＹ方向に
共通接続され、第２の制御ダート８けＹ方向に連続的に
形成さねて、マトリクス配列がなされている。
このメモリ素子では、第１．第２の制御ケ９−トロ、８
およびｎ”＠７の電位関係を選ぶことにより、ｎ＋１Ｍ
７と浮遊ケ゛−ト５の間でトンネル市。
およびｎ”＠７の電位関係を選ぶことにより、ｎ＋１Ｍ
７と浮遊ケ゛−ト５の間でトンネル市。
流による電荷の授受を行って記憶内容の省き替えが行わ
れる。また読出しは、第１の制御ケ゛−）１５に一定の
電位を与えてチャネル電流が流れるか否かにより、′１
” ＩＩ Ｑ ＩＩを判定することで行われる。
れる。また読出しは、第１の制御ケ゛−）１５に一定の
電位を与えてチャネル電流が流れるか否かにより、′１
” ＩＩ Ｑ ＩＩを判定することで行われる。
このメモリ素子では、浮遊ゲート５をオフセット構造と
し第１の制御ゲート６が残りのチャネル領域をおおうよ
うにしているため、消去動作によって浮遊ダート下が′
Ｄタイプになったとしても、第１の制御ゲート６がＯＶ
の非選択状態でチャネル電流が流れることが防止される
。
し第１の制御ゲート６が残りのチャネル領域をおおうよ
うにしているため、消去動作によって浮遊ダート下が′
Ｄタイプになったとしても、第１の制御ゲート６がＯＶ
の非選択状態でチャネル電流が流れることが防止される
。
ところで、この第１図のメモリ素子では、トンネル電流
にまり鳩き替えを行う領域をチャネル領域とはフィール
ド絶縁膜で隔てられた位置に設けるため、素子の微細化
、従って高集積化が難し”ｏ″！！た浮遊ケ゛−ト５下
のしきい値をその両側でダートとして働く第１の制御ケ
゛−トロ下のしきい値よシ高くした方が素子特性上好ま
しいが、第１図の構造では工程的に浮遊’ｒ”−）５下
のしきい値制御のだめのイオン注入が先になり、浮遊ケ
゛−ト５下のしきい値を高くすると、第１の制御ダート
６下のしきい値を下げるたムここに先のイオン注入にお
けるのとは逆’ｚ４’Ｎ型を掬える不糾物のイオン注入
を行う必要があり、従ってしきい値制御が難しい。
にまり鳩き替えを行う領域をチャネル領域とはフィール
ド絶縁膜で隔てられた位置に設けるため、素子の微細化
、従って高集積化が難し”ｏ″！！た浮遊ケ゛−ト５下
のしきい値をその両側でダートとして働く第１の制御ケ
゛−トロ下のしきい値よシ高くした方が素子特性上好ま
しいが、第１図の構造では工程的に浮遊’ｒ”−）５下
のしきい値制御のだめのイオン注入が先になり、浮遊ケ
゛−ト５下のしきい値を高くすると、第１の制御ダート
６下のしきい値を下げるたムここに先のイオン注入にお
けるのとは逆’ｚ４’Ｎ型を掬える不糾物のイオン注入
を行う必要があり、従ってしきい値制御が難しい。
本発明は上記の点に鑑み、素子の一層の微細化、高集積
化が回部で、しかもしきい値制御が容易力不揮発性半導
体メモリ装置を析供することを目的とする。
化が回部で、しかもしきい値制御が容易力不揮発性半導
体メモリ装置を析供することを目的とする。
本発明においては、捷ずｆ！遊ケ゛−トと卯１の制御ケ
゛−トの積層順序を従来と逆にする。即ち第１の制御ケ
゛−トをチャネル領域の一部をおおうように配設し５、
この第１の制御ケ゛−ト上を横切ってチャネル領域をお
おうように浮遊ケ９−トを配設する。捷たトンネル電流
による■き替え領域は、ソース、ドレインを結ぶ直線」
二にソース捷たはドレインと一体的にチャネル領域に接
して、例えば第１の制御ダートと自己整合的に形成する
。浮遊ダートの上には更に絶縁膜を介して第２の制御ゲ
ートを配設する。
゛−トの積層順序を従来と逆にする。即ち第１の制御ケ
゛−トをチャネル領域の一部をおおうように配設し５、
この第１の制御ケ゛−ト上を横切ってチャネル領域をお
おうように浮遊ケ９−トを配設する。捷たトンネル電流
による■き替え領域は、ソース、ドレインを結ぶ直線」
二にソース捷たはドレインと一体的にチャネル領域に接
して、例えば第１の制御ダートと自己整合的に形成する
。浮遊ダートの上には更に絶縁膜を介して第２の制御ゲ
ートを配設する。
本発明によるメモリ素子では、書き替え弔貞域がチャネ
ル領域に接して設けられ、フィールド絶縁膜による分離
を必要としないため、従来より微細化，高集積化が可能
である。壕だ、第１の制御ケ゛ート下のしきい値を制御
するだめのイオン注入後、浮遊ダート下のしきい値を制
御するだめのイオン注入を行って、浮遊ダート下のしき
い値を第１の制御ダート下のそれより高くすることが容
易にできる。
ル領域に接して設けられ、フィールド絶縁膜による分離
を必要としないため、従来より微細化，高集積化が可能
である。壕だ、第１の制御ケ゛ート下のしきい値を制御
するだめのイオン注入後、浮遊ダート下のしきい値を制
御するだめのイオン注入を行って、浮遊ダート下のしき
い値を第１の制御ダート下のそれより高くすることが容
易にできる。
本発明の一実施例のメモリ素子構造をＦ２図（８）ｌ
（ｂ）に示す。この構造を第３図（ａ）〜（ｆ）の製造
工程断面図により、製造工程に従って説明する。
（ｂ）に示す。この構造を第３図（ａ）〜（ｆ）の製造
工程断面図により、製造工程に従って説明する。
捷ずＰ型シリコン基板１１に熱酸化により酸化膜１４，
を形成し、この上に多結晶シリコン力・らなる第１の制
御ダート１５を形成する（第３図（ａ））。次にドレイ
ン領域側をマスク材２１でおおい、ＡＢのイオン注入に
より書き替え領域となる１層１７を形成する（第３図（
ｂ））。次に熱酸化により再ＩＷ全面に酸化膜１４２を
形成し、この上に１き潜え領域上に開口をもつマスクセ
２２金形成して酸化膜工、チングを行う（卯２３図（Ｃ
））。そしてここに極薄酸化膜１４３を形成した後、多
結晶シリコンによりチャネル領域上からこの極薄酸化ハ
９１４３上に延在するように、卯、１の制御’ｙ”−）
７５上を横切って浮遊ダート１６を形成する（第３し１
ｄ））。この後、熱酸化による酸化Ｍｅ Ｉ ４４を形
成し、多結晶シリコンを堆積してこれを・ｅターニング
して第２の制御ケ゛−ト１８を形成する（第３図（ｅ）
）。そして、不純物のイオン吾人により、ｎノース１２
および層トレイ７１３を形成（、ＣＶｒ）酸化１ｌＯ−
２３により全面をおおった後、開口を形成して、ドレイ
ン１３をＹ方向について共通接続す／−重極配紳２４を
形成する（第３図（ｆ））。
を形成し、この上に多結晶シリコン力・らなる第１の制
御ダート１５を形成する（第３図（ａ））。次にドレイ
ン領域側をマスク材２１でおおい、ＡＢのイオン注入に
より書き替え領域となる１層１７を形成する（第３図（
ｂ））。次に熱酸化により再ＩＷ全面に酸化膜１４２を
形成し、この上に１き潜え領域上に開口をもつマスクセ
２２金形成して酸化膜工、チングを行う（卯２３図（Ｃ
））。そしてここに極薄酸化膜１４３を形成した後、多
結晶シリコンによりチャネル領域上からこの極薄酸化ハ
９１４３上に延在するように、卯、１の制御’ｙ”−）
７５上を横切って浮遊ダート１６を形成する（第３し１
ｄ））。この後、熱酸化による酸化Ｍｅ Ｉ ４４を形
成し、多結晶シリコンを堆積してこれを・ｅターニング
して第２の制御ケ゛−ト１８を形成する（第３図（ｅ）
）。そして、不純物のイオン吾人により、ｎノース１２
および層トレイ７１３を形成（、ＣＶｒ）酸化１ｌＯ−
２３により全面をおおった後、開口を形成して、ドレイ
ン１３をＹ方向について共通接続す／−重極配紳２４を
形成する（第３図（ｆ））。
なお、第１の制御ケ゛−ト１５はＸ方向に連続的に配設
され、第２の制御ケ゛−ト１８はＹ方向に連続的に配設
される。ソース１２は、第２の制御ケ゛−ト１８と交差
する部分に予めｎ層を拡散形成しておくことによってＸ
方向に連続的につながるようにする。また、ソース、ド
、レイン形成後の書き替え領域の１層１７はこれに重ね
てソース１２が拡散形成されるため、実質的にノース１
２のチャネル領域側に突き出だ延長部分とみることがで
きる状態になる。
され、第２の制御ケ゛−ト１８はＹ方向に連続的に配設
される。ソース１２は、第２の制御ケ゛−ト１８と交差
する部分に予めｎ層を拡散形成しておくことによってＸ
方向に連続的につながるようにする。また、ソース、ド
、レイン形成後の書き替え領域の１層１７はこれに重ね
てソース１２が拡散形成されるため、実質的にノース１
２のチャネル領域側に突き出だ延長部分とみることがで
きる状態になる。
こうしてこの実施例によれば、書き替え領域をチャネル
領域からフィールド絶縁膜で隔てた位置に設けることな
く、チャネル領域に接してソースと一体的に設けるから
、メモリ素子の微細化が図られ、従って高集積化が図ら
れる。また、第１の制御ダートと浮遊ケ゛−トの積層順
序を従来と逆にしたことにより、浮遊ケ゛−ト下のしき
い値を第１の制御ダート下のそれより高くして安定化を
図るしきい値制御が容易になる。
領域からフィールド絶縁膜で隔てた位置に設けることな
く、チャネル領域に接してソースと一体的に設けるから
、メモリ素子の微細化が図られ、従って高集積化が図ら
れる。また、第１の制御ダートと浮遊ケ゛−トの積層順
序を従来と逆にしたことにより、浮遊ケ゛−ト下のしき
い値を第１の制御ダート下のそれより高くして安定化を
図るしきい値制御が容易になる。
なお、実施例ではｎチャネルのメモリ素子につき説明し
たが、本発明はＰチャネルでも同様に適用できることは
明らかである。その他本発明はその主旨を逸脱しない範
囲で種々実施することができる。
たが、本発明はＰチャネルでも同様に適用できることは
明らかである。その他本発明はその主旨を逸脱しない範
囲で種々実施することができる。
第１図（ａ）〜（Ｃ）は従来のメモリ素子構造を示す平
面図およびそのＡ−Ｘ、Ｂ−ＩＩ（断面図、第２図（ａ
） 、 （ｂ）は本発明の一実施例のメモ１ノ素子構う
告を示す平面図およびその人−に断面図、第３図（ａ）
〜（ｆ）は同実施例の素子製造工程を示す断面Ｖである
０ １ノ・・・Ｐ型シリコン基板、１２・・・ソース、１３
・・・ドレイン、１４１〜１４＜ ・・・酸イＬ膜、
１５・・第１の制御り°−ト、１６・・浮遊ケ゛−）、
１７・・・ｎ層、１８・・・第２の制御ダート。 出願人代理人 弁理士 鈴 江 武、彦第 １ 鱈 第 ２ｒ：４ （ａ） 第３図 第 ３５１１
面図およびそのＡ−Ｘ、Ｂ−ＩＩ（断面図、第２図（ａ
） 、 （ｂ）は本発明の一実施例のメモ１ノ素子構う
告を示す平面図およびその人−に断面図、第３図（ａ）
〜（ｆ）は同実施例の素子製造工程を示す断面Ｖである
０ １ノ・・・Ｐ型シリコン基板、１２・・・ソース、１３
・・・ドレイン、１４１〜１４＜ ・・・酸イＬ膜、
１５・・第１の制御り°−ト、１６・・浮遊ケ゛−）、
１７・・・ｎ層、１８・・・第２の制御ダート。 出願人代理人 弁理士 鈴 江 武、彦第 １ 鱈 第 ２ｒ：４ （ａ） 第３図 第 ３５１１
Claims (1)
- 【特許請求の範囲】 （］） 浮遊ケ゛−トと制御ダートを有するメモリ素
子を半導体基板上にマトリクス状に集積形式してなる不
揮発性半導体メモリ装置において、各メモリ素子は、半
導体基板に互いに離隔して形成されたソースおよびドレ
インと、これらソース、ドレイン間のチャネル領域の一
部をおおうように絶縁膜を介して形成された卯、１の制
御ダートと、この第１の制御ダート上を絶縁膜を介し、
で横切り前記チャネル領域からソース捷たｄドレインの
一部をおおうように形成されソース捷たはドレインの一
部に極Ｎ絶縁膜を介して対向する浮遊ケ゛−トと、この
浮遊ダート上に絶縁膜を介して形成された第２の制御ケ
°−トとから構成したことを特徴とする不揮発性半導体
メモリ装置。 （２）前記各メモリ素子は、ソースおよび第１の制御ダ
ートが一方向に共通接続されるかまたは連続的に形成さ
れ、ドレインおよび第２の制御ケ゛−トがこれと直交す
る方向に共通接続されるかまたは連続的に形成されてい
る特許請求の範囲第１項記載の不揮発性半導体メ□モリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171338A JPS5961187A (ja) | 1982-09-30 | 1982-09-30 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57171338A JPS5961187A (ja) | 1982-09-30 | 1982-09-30 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5961187A true JPS5961187A (ja) | 1984-04-07 |
Family
ID=15921366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57171338A Pending JPS5961187A (ja) | 1982-09-30 | 1982-09-30 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5961187A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6466971A (en) * | 1987-09-07 | 1989-03-13 | Nec Corp | Floating gate tunnel oxide film type semiconductor memory element |
| JPH01146371A (ja) * | 1987-12-02 | 1989-06-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| EP0676088A1 (en) * | 1992-12-28 | 1995-10-11 | YU, Shih-Chiang | Non-volatile semiconductor memory cell |
-
1982
- 1982-09-30 JP JP57171338A patent/JPS5961187A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6466971A (en) * | 1987-09-07 | 1989-03-13 | Nec Corp | Floating gate tunnel oxide film type semiconductor memory element |
| JPH01146371A (ja) * | 1987-12-02 | 1989-06-08 | Mitsubishi Electric Corp | 半導体記憶装置 |
| EP0676088A1 (en) * | 1992-12-28 | 1995-10-11 | YU, Shih-Chiang | Non-volatile semiconductor memory cell |
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