JPS62210678A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、不揮発性
記憶機能を有する半導体集積回路装置に適用して有効な
技術に関するものである。

〔従来の技術〕

紫外線消去型の不揮発性記憶機能を有する半導体集積回
路装置（以下、ＥＰＲＯＭという）は、電界効果トラン
ジスタでメモリセルが構成されている。この電界効果ト
ランジスタは、フローティングゲート電極とコントロー
ルゲート電極とを有している。

メモリセルは、データ線とワード線との交差部に設けら
れている。データ線は、メモリセルのドレイン領域に接
続されている。ワード線は、メモリセルのコントロール
ゲート電極に接続されている。メモリセルのソース領域
は、それと一体に形成されたソース線（例えば、ｎ型の
半導体領域）に接続されている。

なお、ＥＦＲＯＭについては、例えば、特願昭６０−１
８４１４１号に記載されている。

〔発明が解決しようとする問題点〕

本発明者は、前述のＥＰＲＯＭにおける検討の結果、次
のような間屈点が生じることを見出した。

前記メモリセルのドレイン領域とデータ線は、メモリセ
ルを覆う層間絶縁膜に接続孔を形成して接続されている
。接続孔は、層間絶縁膜上にフオトレジス１−マスクを
形成し、このマスクを用いてエツチングすることで形成
される。この接続孔は、メモリセルのゲート電極とデー
タ線との絶縁耐圧を確保できる寸法とマスク合せ余裕度
とが必要とされるので、ゲート電極と所定間隔を有して
形成される。このため、メモリセルのドレイン領域側の
面積が増大するので、ＥＰＲＯＭの集積度が低下する。

また、メモリセルのソース領域に接続されるソース線は
、２０〜３０［Ω／ロコ程度の高い比抵抗値を有する半
導体領域（拡散Ｍ）で構成されている。

このため−ＥＰＲＯＭの情報の書込動作速度及び読出動
作速度が低下する。

本発明の目的は、不揮発性記憶機能を有する半導体集積
回路装置の集積度を向上するとともに。

情報の書込動作速度及び読出動作速度の高速化を図るこ
とが可能な技術を提供することにある。

また１本発明の他の目的は、前記目的に加えて、メモリ
セルのｆｔ！気的時的特性ラツキを低減することが可能
な技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔間悪点を解決するための手段〕

本顆において開示される発明のうち１代表的なものの概
要を説明すれば、下記のとおりである。

不揮発性記憶機能を有する半導体集積回路装置において
、電界効果トランジスタ（メモリセル）のドレイン領域
とそれに接続されるデータ線との間に、ドレイン領域に
対して自己整合で形成される中間導電層を設け、この中
間導電層と同一導電層で、所定方向に複数配置される電
界効果トランジスタの夫々のソース領域間を接続するソ
ース線を設ける。

〔作　用〕

上記した手段によれば、メモリセルのドレイン領域とデ
ータ線は、ゲート電極とデータ線との絶縁耐圧を確保す
る寸法及びマスク合せ余裕度を必要としないで接続する
ことができるので、集積度を向上できるとともに、ソー
ス線を半導体領域よりも比抵抗値が小さい導電層で構成
することができるので、情報の書込動作速度及び読出動
作速度の高速化を図ることができる。

〔実施例〕

以下、本発明の構成について、本発明をＥＰＲＯＭに適
用した一実施例とともに説明する。

なお、企図において、同一の機能を有するものは同一の
符号を付け、その繰り返しの説明は省略する。

本発明の一実施例であるＥＦＲＯＭのメモリセルアレイ
を第１図（平面図）で示し、第１図の■−■線で切った
断面を第２図で示す。第１図及び後述する第３図は、本
実施例の構成をわかり易くするために、フィールド絶縁
膜以外の絶縁膜は図示しない。

第１図において、１は単結晶シリコンからなるｐ−型の
半導体基板（又はウェル領域）である。２はフィールド
絶縁膜、３はｐ型のチャネルストッパ領域である。

前記フィールド絶縁膜２は、第３図（所定の製造工程に
おける平面図）で示すように、列方向（ソース線の延在
する方向）に所定の間隔を有し、行方向（ソース線と交
差する方向又はデータ線の延在する方向）に延在して設
けられている。このフィールド絶縁膜２は１行方向に配
置されるメモリセルを構成する電界効果トランジスタＱ
のチャネル幅（ゲート幅）、ソース領域幅及びドレイン
領域幅を規定し、ソース線と交差するように構成されて
いる。

メモリセルを構成する電界効果トランジスタＱは、ゲー
ト絶縁膜４、フローティングゲート電極５、ゲート絶縁
膜６、コントロールゲート電Ｉ！７、ｎ型の半導体領域
９とｒｌ”型の半導体領域１２とからなるソース領域（
Ｓ）及びドレイン領域（Ｄ）で構成されている。

フローティングゲート電極５は、例えば、抵抗１直を低
減する不純物（Ｐ又はＡｓ）が導入された多結晶シリコ
ン膜で構成されている。コントロールゲート電極７は、
例えば、前記不純物が導入された多結晶シリコン膜で構
成されている。また、コン１−ロールゲート電極７は、
単層の高融点金属（Ｍｏ、Ｔｉ、Ｔａ、Ｗ）膜或は高融
点金属シリサイド（ＭｏＳｉ２．ＴｉＳｉ２．ＴａＳｉ
２．ＷＳｉ２）膜で構成する。またコントロールゲート
電極７は、多結晶シリコン膜の上部に高融点金ｇｌｌＱ
或は高融点金属シリサイド膜を設けた複合膜（ポリサイ
ド膜）で構成する。コントロールゲート電極７は、列方
向に配置される他の電界効果トランジスタＱのコントロ
ールゲート電極７と一体に構成されており、ワードｆｉ
（ＷＬ）７Ａを構成する。

ソース領域（Ｓ）又はドレイン領域（Ｄ）の低不純物濃
度のｎ型の半導体領域９は、高不純物濃度のｒｌ”型の
半導体領域１２とチャネル形成領域（半導体基板１）と
の間に設けられている。この半導体領域９は、ドレイン
領域近傍における電界強度を緩和する所３　Ｌ　Ｄ　Ｄ
　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ旦ｒａｉｎ）構造を構
成する。

コントロールゲート電極７の上部には、上層の導電層と
の絶縁耐圧を確保するために、絶縁膜８が設けられてい
る。フローティングゲート電極５及びコントロールゲー
ト電極７の側部には、上層の導電層との絶縁耐圧を確保
する絶縁［１０が設けられている。この絶縁膜１０は、
ドレイン領域に対してデータ線を自己整合で接続する接
続孔及びソース領域Ｓ及びドレイン領域りの半導体領域
１２を形成するためのエツチングマスクを構成する。

この電界効果トランジスタＱは、接続孔１１に設けられ
た中間導電層１３Ａを介してそのドレイン領域（半導体
領域１２）Ｄがデータ線（ＤＬ）１６と電気的に接続さ
れている。

接続孔１１は、フローティングゲート電ｔＩｉＡ５及び
コントロールグー１〜電極７の側部に設けられた絶縁膜
ｌＯで構成されている。絶縁膜１０は、その膜厚（大々
のゲート電極の側面からの厚さ）の制御性が良く、しか
も！！！２造工程におけるマスク合せを必要としないで
所謂自己整合的に構成される。

ソース領域（Ｓ）及びドレイン領域ＣＤ）は夫々のゲー
ト電極に対して自己整合で構成されるので、中間導電層
１３Ａは、ドレイン領域（Ｄ）に対して自己整合で構成
される。この中間導電層１３Ａは。

例えば、コントロールゲート電極７と同様に、単層の多
結晶シリコン膜、高融点金属膜又は高融点金属シリサイ
ド膜或はそれらの複合膜で構成する。

データ線１６は、中間導電層１３Ａを覆う層間絶縁膜１
４に設けられた接続孔１５を通して中間導電層１３Ａと
接続され５Ｍ！１間絶縁膜１４上部を行方向に延在して
設けられている。データ線１６は１例えば、情報の書込
動作速度及び読出動作速度の高速化を図るために、アル
ミニウム膜、添加物（Ｓｉ、Ｃｕ等）を含有するアルミ
ニウム膜等の比抵抗値が小さな導電性材料で構成する。

電界効果トランジスタＱのソース領域（Ｓ）には、中間
基ＴＩ！層１３Ａと同一導電層で設けられたソース線（
ＳＬ）１３Ｂが接続孔１１を通して電気的に接続されて
いる。ソース線１３Ｂは、列方向に複数配置される電界
効果トランジスタＱのソース領域（Ｓ）の夫々に接続さ
れ、列方向に延在して設けられている。

このように、電界効果１−ランジスタＱのドレイン領域
（Ｄ）に、それに対して自己整合で構成される中間導電
層１３Ａを介してデータ線１６を接続することにより、
フローティングゲート電極５及びコントロールゲート電
極７の夫々のゲート電極とデータ線１６との絶縁耐圧を
確保する寸法及び製造工程におけるマスク合せ余裕度を
必要としないので、ドレイン領域（Ｄ）の面積を縮小す
ることができる。すなわち、電界効果トランジスタの面
積を縮小し、ＥＰＲＯＭの集積度を向上することができ
る。

また、電界効果トランジスタＱのソース領域（Ｓ）に中
間基１！層１３Ａと同一導電層で構成されるソース線１
３Ｂを設けることにより、ソース線１３Ｂを数［Ω／ロ
コ程度の半導体領域１２よりも小さな比抵抗値で構成す
ることができるので。

情報の書込動作速度及び読出動作速度の高速化を図るこ
とができる。また、基準電位（例えば、回路の接地電位
０［Ｖ］）に対するソース線１３Ｂの電位の上昇を低減
することができるので、メモリセルアレイ内に延在する
夫々のソース線１３Ｂの電位を均一化するとともに、電
界効果トランジスタＱの特性のバラツキを低減すること
ができる。

また、？！！界効果トランジスタＱのドレイン領域（Ｄ
）とデータ線１６との間に中間導電ＪＷ１３Ａを設ける
ことにより、夫々の合金化を防止することができるので
、所謂アルミスパイクを防止することができる。なお、
アルミスパイクをさらに防止するために、ドレイン領域
（Ｄ）と中間導電層１３Ａとの間にバリアメタル（Ｔｉ
Ｎ等）を設けてもよい。また、中間導電Ｊ１１３Ａとデ
ータ線１６との間に高融点金属シリサイド膜を設けても
よい。

また、絶縁膜１０を介在させ、フローティングゲート電
極５の側部に沿って、中間基？！！Ｍ！Ｊ１３Ａ及びソ
ース線１３Ｂを設けることにより、居間絶ａ膜１４中を
拡散する水分（８２０）をフローティングゲート電極５
に達しないように阻止することができる。すなわち、フ
ローティングゲートｆｆ１ｔ１５に蓄積される情報とな
る電子と水分との結合を防止できるので、情報の保持特
性を向上することができる。また、情報の保持特性をさ
らに向上するために、居間絶ａ膜１４と中間導電層１３
Ａ及びソース線１３Ｂとの間にち密な膜質の窒化シリコ
ン膜等を設けてもよい。

また、前記フィールド絶縁膜２を、電界効果トランジス
タＱのチャネル幅、ソース領域幅及びドレイン領域幅を
規定し、ソース線と交差しその交差する方向に延在して
設けることにより、フィールド絶縁膜２の平面形状に角
部をなくすことができるので、フィールド絶縁膜２の平
面形状をそのマスクパターンに対して正確に構成するこ
とができる。したがって、電界効果トランジスタＱのチ
ャネル幅のバラツキを低減し、それに流れる電流量を安
定にすることができるので、情報の書込特性及び読出特
性の安定化を図ることができる。

次に１本実施例の製造方法について、第４図乃至第８図
（各製造工程毎に示す断面図）を用いて簡単に説明する
。

まず、単結晶シリコンからなるｐ−型の半導体基板１の
主面に、フィールド絶縁膜２及びｎ型のチャネルストッ
パ領域３ｔ＋−形成する。

この後、第４図に示すように、電界効果トランジスタ形
成領域の半導体基板１の主面上にゲート絶縁膜４を形成
する。

第４図に示すゲート絶縁膜４を形成する工程の後に、第
５図に示すように、フローティングゲート電極５．ゲー
ト絶縁膜６．コントロールゲート電極７、ワード線７Ａ
及び絶縁膜８を形成する。

前記ゲートｆ！！極４及び６は、例えば、熱酸化で形成
した酸化シリコン膜で形成する。前記絶縁膜８は、コン
トロールゲートｆｌｔｍ７とその上層の導電Ｎ（中間導
電層、ソース線）との絶縁耐圧を確保できるように、例
えば、ＣＶＤで形成した酸化シリコン膜、窒化シリコン
膜、又はそれらの複合膜で形成する。

この後、ソース領域及びドレイン領域形成領域の半導体
基板１の主面部にｎ型の半導体領域（ＬＤＤ部）９を形
成する。半導体領域９は、絶縁膜８（又はそのエツチン
グマスク）及びフィールド絶ｇＰＩＡ２を不純物導入用
マスクとして用い、ｎ型の不純物（例えば、Ａｓ）をイ
オン打込みで導入することで形成できる。この半導体領
域９は、周辺回路のＬＤＤ構造のＭＩＳＦＥＴのＬＤＤ
部よりも高い不純物濃度で構成される。

そして、第６図に示すように、フローティングゲ−１へ
電極５及びコントロールゲート電極７を覆う絶縁膜１７
を形成する。絶縁膜１７は、主に。

フローティングゲート電極５に蓄積される情報となる電
荷の保持特性を向上するために、ち密な膜質の熱酸化で
形成した酸化シリコン膜を用いる。

第６図に示す絶＃Ｃ膜１７を形成する工程の後に。

絶縁膜１７を介在させて、フローティングゲートｆｆｉ
　ｆ１５及びコントロールゲート電極７の側部に、絶縁
膜１０を形成する。絶縁膜１０は、例えば。

全面にＣＶＤで形成した酸化シリコン膜に、反応性イオ
ンエツチング等の異方性エツチングを施して形成する。

したがって、絶縁膜１０は、前述のように、膜厚の制御
性が良く、シかも製造工程におけるマスク合せを必要と
しないで自己整合的に形成される。この絶ａｓｉｏを形
成する異方性エツチングで、絶縁ｖ１１０下部以外の露
出する絶縁膜１７は除去され、半導体基板１の主面が露
出する。

この後、露出された半導体基板１の主面に、不純物導入
用の絶Ｂ膜（図示していない）を形成する。

この絶縁膜は、重金属の汚染を防止するバリア層及び不
純物の導入による半導体基板１の主面の結晶欠陥を緩和
するバッファ店として用いる。

そして、フローティングゲート電極５及びコントロール
ゲート電極７の側部の半導体基板１の主面部に、ｎ゛型
の半導体領域１２を形成する。この半導体領域１２は、
絶縁膜８，１ｏ及びフィールド絶＄１［２を不純物導入
用マスクとして用い、前記絶ａｒＩＡを通してｎ型の不
純物（例えば、Ｐ）をイオン打込みで導入することで形
成できる。この半導体領域１２を形成する工程で、メモ
リセルを構成する電界効果トランジスタＱが略完成する
。

この後、ソース領域（Ｓ）及びドレイン領域（Ｄ）上の
前記絶ａ［を、主に絶縁膜１０をエツチングマスクとし
て除去し、第７図に示すように、半導体領域１２が露出
する接続孔１１を形成する。この接続孔１１は、ソース
領域（Ｓ）及びドレイン領域（Ｄ）に対して自己整合で
形成される。

第７図に示す接続孔１１を形成する工程の後に。

第８図に示すように、接続孔１１を通して、中間導電Ｗ
１１３Ａ及びソース線１３Ｂを形成する。中間導電層１
３Ａ及びソース線１３Ｂは、ソース領域（Ｓ）及びドレ
イン領域（Ｄ）に対して自己整合で形成され、しかも、
それらは同一製造工程で形成できる。

第８図に示す中間導電層１３Ａ及びソース線１３Ｂを形
成する工程の後に、熱酸化を施し、ソース領域（Ｓ）又
はドレイン領域（Ｄ）とソース線１３Ｂ又は中間導電層
１３Δとが合せズレにより、ソース領域（Ｓ）又はドレ
イン領域（Ｄ）が露出しないように、それらを覆う絶縁
膜（図示していない）を形成する。この絶縁膜は、ＣＶ
Ｄで形成してもよい。

この後、前記第１図及び第２図に示すように、層間絶Ｒ
１１１１４、接続孔１５及びデータ線（ＤＬ）１６を形
成する。これら一連の製造工程を施すことにより１本実
施例のＥＰＲＯＭは完成する。

以上１本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが１本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて１種々変形し得ることは勿論である。

例えば、本発明は、メモリセルに接続されるソース線を
、列方向に配置される電界効果トランジスタＱのソース
領域（半導体領域１２）と一体に構成されたソース線（
拡散Ｍ）と、このソース線に接続される前記ソース線１
３Ｂとで構成してもよい。

また１本発明は、データ線及びソース線にメモリセルが
接続されるマスクＲＯＭ　（読出専用の不揮発性記憶機
能）、ＥＥＦＲＯＭ（電気的消去型不揮発性記憶機能）
を有する半導体集積回路装置に適用することができる。

〔発明の効果〕

本願において開示される発明のうち、代表的なものによ
って得られる効果を簡単に説明すれば、次のとおりであ
る。

不揮発性記憶機能を有する半導体集積回路装置においで
、電界効果トランジスタ（メモリセル）のドレイン領域
とそれに接続されるデータ線との間に、トレイン領域に
対して自己整合で形成される中間溝？ｌｉ層を設け、該
中間導電層と同一導電層で。

所定方向に複数配置される電界効果トランジスタの夫々
のソース領域間を接続するソース線を設けることにより
、メモリセルのトレイン領域とデータ線は、ゲート電極
とデータ線との絶縁耐圧を確保する寸法及びマスク合せ
余裕度を必要としないで接続することができるので、集
積度を向上できるとともに、ソース線を半導体領域より
も比抵抗値が小さい導電層で構成することができるので
、情報の書込動作速度及び読出動作速度の高速化を図る
ことができる。

【図面の簡単な説明】

第１図は、本発明の一実施例であるＥＰＲＯＭのメモリ
セルアレイの平面図、 第２図は、第１図の■−■線で切った断面図、第３図は
、第１図に示すメモリセルアレイの所定の製造工程にお
ける平面図。 第４図乃至第８図は、第２図に示すメモリセルの各製造
工程毎に示す断面図である。 図中、１・・・半導体基板、４，６・・・ゲート絶縁膜
。 ５・・・フローティングゲート電極、７・・・コントロ
ールゲート電極、７Ａ、ＷＬ・・・ワード線、８，１゜
・・絶縁膜、９，１２・・・半導体領域、１１．１５・
・・接続孔、１３Ａ・・・中間導電層、１３Ｂ、ＳＬ・
・・ソース線、１６．ＤＬ・・・データ線、Ｓ・・・ソ
ース領域。 Ｄ・・・ドレイン領域、Ｑ・・・電界効果トランジスタ
である。

Claims (1)

1. 【特許請求の範囲】 １、電界効果トランジスタでメモリセルを構成する不揮
   発性記憶機能を有する半導体集積回路装置であって、電
   界効果トランジスタのドレイン領域とそれに接続される
   データ線との間に、ドレイン領域に対して自己整合で形
   成される中間導電層を設け、該中間導電層と同一導電層
   で、所定方向に複数配置される電界効果トランジスタの
   夫々のソース領域間を接続するソース線を設けたことを
   特徴とする半導体集積回路装置。 ２、前記電界効果トランジスタは、読出専用、紫外線消
   去型又は電気的消去型不揮発性記憶機能を構成するメモ
   リセルであることを特徴とする特許請求の範囲第１項に
   記載の半導体集積回路装置。 ３、前記中間導電層は、ゲート電極の側部に形成された
   絶縁膜に沿って設けられたことを特徴とする特許請求の
   範囲第１項に記載の半導体集積回路装置。 ４、前記電界効果トランジスタのチャネル幅、ソース領
   域幅及びドレイン領域幅は、フィールド絶縁膜で規定さ
   れていることを特徴とする特許請求の範囲第１項に記載
   の半導体集積回路装置。 ５、前記電界効果トランジスタのチャネル幅、ソース領
   域幅及びドレイン領域幅は、前記ソース線と交差し、そ
   の交差する方向に延在するフィールド絶縁膜で規定され
   ていることを特徴とする特許請求の範囲第１項に記載の
   半導体集積回路装置。