JPH0697695B2 - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPH0697695B2
JPH0697695B2 JP59240618A JP24061884A JPH0697695B2 JP H0697695 B2 JPH0697695 B2 JP H0697695B2 JP 59240618 A JP59240618 A JP 59240618A JP 24061884 A JP24061884 A JP 24061884A JP H0697695 B2 JPH0697695 B2 JP H0697695B2
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film
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silicon film
insulating film
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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Description

【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、半導体集積回路装置に使用される絶縁膜の絶縁破壊
電界強度を向上する技術に適用して有効な技術に関する
ものである。
［背景技術］ 紫外線消去型不揮発性記憶機能を有する半導体集積回路
装置（以下、EPROMという）は、複数のメモリセルが規
則的に配置されてメモリセルアレイを構成している。前
記メモリセルは、フローフィングゲート電極とコントロ
ールゲート電極とを有する電界効果トランジスタによっ
て構成されている。
フローティングゲート電極は、多結晶シリコン膜で形成
され、コントロールゲート電極との間の層間絶縁膜は、
多結晶シリコン膜に熱酸化技術を施して形成した酸化シ
リコン膜で形成されている。酸化シリコン膜は、ち密な
膜質で形成することができるので、フローティングゲー
ト電極に蓄積される情報となる電荷の保持特性を良好に
することができる。
フローティングゲート電極は、製造工程を低減するため
に、周辺部で配線、MISFETのゲート電極等で使用される
多結晶シリコン膜と同一製造工程によって形成される。
そして、周辺部に使用される多結晶シリコン膜は、信号
伝達遅延時間を短縮して高速化を図るために、高い不純
物濃度、例えば、比抵抗値で1.0×10-3［Ω・cm］程度
に形成される。このため、フローティングゲート電極も
同等の高い不純物濃度で形成される。
しかしながら、かかる技術における検討の結果、本発明
者は、フローティングゲート電極の多結晶シリコン膜の
不純物濃度を高く形成すると、コントロールゲート電極
間等の層間絶縁膜の絶縁破壊電界強度が劣化するという
問題点を見い出した。
この結果、コントロールゲート電極、半導体基板等への
リークが多くなるので、情報となる電荷の保持特性が劣
化し、誤動作等の電気的信頼性を低下してしまう。
なお、EPROMにおいて、情報となる電荷の保持特性を向
上する技術については、例えば、特願昭59−32355（出
願日59.2.24）の明細書及び図面に記載されている。
［発明の目的］ 本発明の目的は、半導体集積回路装置において、導電膜
間に設けられる層間絶縁膜の絶縁破壊電界強度を向上す
ることが可能な技術を提供することにある。
本発明の他の目的は、半導体集積回路装置において、導
電膜間に設けられる層間絶縁膜の絶縁破壊電界強度を向
上し、かつ、動作時間の高速化を図ることが可能な技術
を提供することにある。
本発明の他の目的は、フローティングゲート電極を有す
る電界効果トランジスタを備えた半導体集積回路装置に
おいて、導電膜間に設けられる層間絶縁膜の絶縁破壊電
界強度を向上し、かつ、動作時間の高速化を図ることが
可能な技術を提供することにある。
本発明の他の目的は、半導体集積回路装置において、製
造工程を低減し、導電膜間に設けられる層間絶縁膜の絶
縁破壊電界強度を向上し、動作時間の高速化を図ること
が可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
すなわち、本発明によれば以下の工程からなることに特
徴づけられている。半導体基体の一主面におけるメモリ
セルアレイが形成されるべき第１の領域とその周辺回路
が形成されるべき第２の領域とに、第１層目の多結晶シ
リコン膜を形成する工程と、 前記多結晶シリコン膜に所定の不純物を導入することに
より、第２の領域に比べて第１の領域に形成された多結
晶シリコン膜の不純物濃度が低くなるようにする工程
と、 前記第１の領域の多結晶シリコン膜表面と前記第２の領
域の多結晶シリコン膜表面に、前記第１の領域の多結晶
シリコン膜と前記第２の領域の多結晶シリコン膜との表
面を熱酸化することによりそれぞれ厚さの異なる酸化シ
リコン膜から成る絶縁膜を形成する工程と、 前記第１の領域の多結晶シリコン膜上部に、前記多結晶
シリコン膜表面の絶縁膜を介在させて第２層目の導電層
を形成する工程とを備える。
これによって、メモリセル部の電気的信頼性を向上させ
るとともに周辺回路部の高速化を図ることができる。
以下、本発明の構成について、本発明を、EPROMに適用
した実施例とともに説明する。
［実施例Ｉ］ 第１図は、本発明の実施例Ｉを説明するためのEPROMの
メモリセルアレイ部と周辺部（周辺回路）とを示す要部
断面図である。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
第１図において、１は単結晶シリコンからなるp-型の半
導体基板であり、EPROMを構成するためのものである。
２はフィールド絶縁膜であり、半導体素子形成領域とな
る半導体基板１の主面上部に設けられている。３はｐ型
のチャネルストッパ領域であり、半導体素子形成領域と
なる半導体基板１の主面部に設けられている。フィール
ド絶縁膜２、チャネルストッパ領域３は、半導体素子間
を電気的に分離するためのものである。
4A、4Bは絶縁膜であり、半導体素子形成領域となる半導
体基板１の主面部に設けられている。絶縁膜4A、4Bは、
主として、電界効果トランジスタのゲート絶縁膜を構成
するためのものである。
5A、5Bは導電膜であり、絶縁膜4A又は4Bの所定の上部に
設けられている。
導電膜5Aは、メモリセルとなる電界効果トランジスタの
フローティングゲート電極として使用され、情報となる
電荷を蓄積するためのものである。
導電膜5Bは、周辺部の電界効果トランジスタのゲート電
極として使用されるものである。
導電膜5A、5Bは、多結晶シリコン膜で構成されており、
導電膜5Aは、導電膜5Bに比べて低い不純物濃度を有して
いる。具体的に、導電膜5Aは、例えば、比抵抗値で1.3
×10-3［Ω・cm］程度以上に設定する。
6A、6B、6Cは絶縁膜である。
絶縁膜6Aは、導電膜5Aを覆うように設けられており、主
として、フローティングゲート電極とコントロールゲー
ト電極との間の層間絶縁膜（ゲート電極）の構成及び情
報となる電荷の保持特性を向上するためのものである。
絶縁膜6Bは、導電膜5Bを覆うように設けられており、主
として、ソース領域又はドレイン領域を形成する不純物
がチャネル領域に導入されるのを制御する不純物導入用
マスクを構成するためのものである。
導電層6Cは、半導体素子形成領域となる半導体基板１の
主面部に設けられており、主として、電界効果トランジ
スタのゲート絶縁膜を構成するためのものである。
前記絶縁膜6A、6Bは、導電膜（多結晶シリコン膜）5A、
5Bに熱酸化技術を施して形成した酸化シリコン膜で形成
されている。そして、絶縁膜6Aは、低い不純物濃度の導
電膜5A（例えば、比抵抗値で1.3×10-3［Ω・cm］程
度）で形成されているので、例えば、絶縁膜6Bに比べ
て、７×106［V/cm］程度以上の高い絶縁破壊電界強度
を得ることができる。すなわち、導電膜5A（フローティ
ングゲート電極）に蓄積される情報となる電荷が半導体
基板１、コントロールゲート電極等へリークするのを抑
制することができ、情報の保持特性を向上することがで
きる。
また、絶縁膜6Aは、低い不純物濃度の導電膜5Aで形成さ
れており、酸化速度が遅いので、絶縁膜6Bに比べて薄い
膜厚で形成される。これは、メモリセルとなる電界効果
トランジスタのチャネル領域に加わる電界が強くなるの
で、情報の読み出し動作時間を短縮することができる。
さらに、絶縁膜6Aの酸化速度が遅いので、その膜厚の制
御性を良好にすることができる。
逆に、絶縁膜6Bは、高い不純物濃度の導電層5Bで形成さ
れているので、絶縁膜6Aに比べて厚い膜厚で形成され
る。これは、ソース領域又はドレイン領域を形成する不
純物が、チャネル領域に導入されることを抑制する不純
物導入用マスクとして使用することができるので、しき
い値電圧の変動を防止し、電界効果トランジスタの電気
的信頼性を向上することができる。
7A、7Cは導電膜であり、絶縁膜6Aを介在させて導電膜5A
の上部又は絶縁膜6Cの所定の上部に設けられている。
導電膜7Aは、所定方向の複数の導電膜5Aの上部を延在し
て設けられ、コントロールゲート電極を構成するための
ものである。
導電膜7Cは、周辺部の電界効果トランジスタのゲート電
極を構成するためのものである。
導電膜7A、7Cは、信号伝達遅延時間を短縮するために、
例えば、導電膜5Bと略同等の高い不純物濃度の多結晶シ
リコン膜で形成する。また、導電膜7A、7Cは、さらに信
号伝達遅延時間を短縮するために、高い不純物濃度の多
結晶シリコン膜の上部に高融点金属膜（Mo,Ti,Ta,W）又
はそのシリサイド膜（MoSi2，TiSi2，TaSi2，WSi2）を
設けた導電膜を使用してもよい。また、単に高融点金属
膜、又はそのシリサイド膜を使用してもよい。
8A、8Cは絶縁膜である。
絶縁膜8Aは、少なくとも導電膜5A、7Aを覆うように設け
られている。
絶縁膜8Cは、導電膜7Cを覆うように設けられている。絶
縁膜8Cは、前記絶縁膜6Bと同様に、ソース領域又はドレ
イン領域を形成する不純物がチャネル領域に導入される
のを抑制する不純物導入用マスクとして使用される。
絶縁膜8A（導電膜7Aを覆う部分）、8Cは、前記絶縁膜6B
と略同等の膜厚で形成すればよい。
9A、9B、9Cはn+型の半導体領域であり、導電層5A、7A、
5B、7Cの両側部の半導体基板１の主面部に設けられてい
る。
この導電層9A、9B、9Cは、電界効果トランジスタのソー
ス領域又はドレイン領域を構成するためのものである。
メモリセルとなる電界効果トランジスタQmは、半導体基
板１、絶縁膜4A、6A、導電層5A、7A及び一対の半導体領
域9Aによって構成されている。
周辺部の電界効果トランジスタQ1は、半導体基板１、絶
縁膜4B、導電膜5B及び一対の半導体領域9Bによって構成
されている。
周辺部の電界効果トランジスタQ2は、半導体基板１、絶
縁膜6C、導電膜7C及び一対の半導体領域9Cによって構成
されている。
10は絶縁膜であり、電界効果トランジスタ等の半導体素
子を覆うように設けられている。
11は接続孔であり、所定の半導体領域9A、9B、9C上部の
絶縁膜4A、4B、6C、10又は所定の導電層5B、7A、7C上部
の絶縁膜6B、8A、8C、10を除去して設けられている。
12A乃至12Dは導電膜であり、所定の半導体領域9A、9B、
9Cと電気的に接続し絶縁膜10上部を延在して設けられて
いる。
導電膜12Aは、電界効果トランジスタQmに接続されるデ
ータ線DLを構成するためのものである。導電膜12Bは、
電界効果トランジスタQmに接続されるグランド線GLを構
成するためのものである。
導電膜12C、12Dは、電界効果トランジスタQ1、Q2に接続
される配線を構成するためのものである。
これらの導電膜12A乃至12Dは、信号伝達遅延時間を短縮
し、動作時間の高速化を得るために、例えばアルミニウ
ム膜で形成する。
図示されていないが、導電膜5B、7C（例えば、多結晶シ
リコン膜）と導電膜12C、12D（例えば、アルミニウム
膜）との接続部において、導電膜5B、7Cが高い不純物濃
度で形成されているので、それらの接触抵抗値を小さく
することができる。これによって、特に周辺部における
配線の信号伝達遅延時間を短縮することができ、動作時
間の高速化を図ることができる。
次に、本実施例Ｉの具体的な製造方法について説明す
る。
第２図乃至第６図は、本発明の実施例Ｉの製造方法を説
明するための各製造工程におけるEPROMのメモリセルア
レイ部と周辺部とを示す要部断面図である。
まず、単結晶シリコンからなるP-型の半導体基板１を用
意する。そして、半導体素子形成領域となる半導体基板
１の主要部及び主面上部に、フィールド絶縁膜２及びｐ
型のチャネルストッパ領域３を形成する。
この後、第２図に示すように、半導体素子形成領域とな
る半導体基板１の主面上部に、主として、電界効果トラ
ンジスタのゲート絶縁膜として使用される絶縁膜4A、4
B、4Cを形成する。この絶縁膜4A、4B、4Cは、電界効果
トランジスタの電気的特性の安定化、メモリセルでの情
報となる電荷の保持特性を向上させる等のために、半導
体基板１に熱酸化技術を施して形成した酸化シリコン膜
を用いる。
第２図に示す絶縁膜4A、4B、4Cを形成する工程の後に、
メモリセルの電界効果トランジスタのフローティングゲ
ート電極及び周辺部の電界効果トランジスタのゲート電
極を形成するために、絶縁膜4A、4B、4C及びフィールド
絶縁膜２の上部全面に多結晶シリコン膜を形成する。こ
の多結晶シリコン膜は、製造工程における第１層目の導
電層形成工程によって構成される。なお、多結晶シリコ
ン膜に替て、非晶質シリコン膜を形成してもよい。
そして、第３図の示すように、前記形成された多結晶シ
リコン膜の全面に、主として、フローティングゲート電
極を形成するための第１回目の不純物を導入し、低い不
純物濃度の多結晶シリコン膜5aを形成する。
この多結晶シリコン膜5aは、層間絶縁膜の絶縁破壊電界
強度を向上するために、例えば、CVD技術で形成した後
にリンを拡散し、比抵抗値で1.3×10-3［Ω・cm］程度
以上に設定する。また、不純物の導入は、リン拡散に替
て、イオン注入技術でリン、ヒ素等の不純物を導入し、
引き伸し拡散を施して形成してもよい。
第３図に示す多結晶シリコン膜5aを形成する工程の後
に、メモリセルとなる電界効果トランジスタ形成領域の
多結晶シリコン膜5a上部に、周辺部の電界効果トランジ
スタのゲート電極、配線等を形成するために、不純物導
入用マスク13を形成する。不純物導入用マスク13は、レ
ジスト膜、CVD技術で形成した酸化シリコン膜等で形成
する。
そして、不純物導入用マスク13を用い、それ以外の多結
晶シリコン膜5aに第２回目の不純物を導入し、第４図に
示すように、高い不純物濃度の多結晶シリコン膜5bを形
成する。
この多結晶シリコン膜5bは、周辺部における信号伝達遅
延時間を短縮するために、例えば、リンを拡散し、比抵
抗値で1.3×10-3［Ω・cm］程度以下に設定する。ま
た、不純物の導入は、リン拡散に替て、イオン注入技術
でリン、ヒ素等の不純物を導入し、引き伸し拡散を施し
て形成してもよい。
第４図に示す多結晶シリコン膜5bを形成する工程の後
に、不純物導入用マスク13を除去する。
そして、多結晶シリコン膜5a、5bにパターンニングを施
し、フローティングゲート電極を形成する導電膜5c及び
ゲート電極となる導電膜5Bを形成する。なお、この導電
膜5c及び5Bを形成する工程で、絶縁膜4Cが除去される。
この後、第５図に示すように、導電膜5c、5Bを覆うよう
な絶縁膜6A、6Bを形成し、半導体基板１の主面上部に絶
縁膜6Cを形成する。絶縁膜6A、6B、6Cは、多結晶シリコ
ン膜又は単結晶シリコン（半導体基板１）に熱酸化技術
を施して形成した酸化シリコン膜で形成する。
絶縁膜6Aは、導電膜5c（低い不純物濃度の多結晶シリコ
ン膜）の熱酸化で形成されているので、絶縁破壊電界強
度が高く、その膜厚を薄くすることができる。また、絶
縁膜6Bは、導電膜5Bの熱酸化で形成されているので、膜
厚を厚く形成することができる。
第５図に示す絶縁膜6A、6B、6Cを形成する工程の後に、
絶縁膜6A、6B、6Cの上部全面に、メモリセルの電界効果
トランジスタのコントロールゲート電極、周辺部の電界
効果トランジスタのゲート電極、配線等を形成するため
の多結晶シリコン膜を形成する。この多結晶シリコン膜
は、信号伝達遅延時間を短縮するために、例えば、CVD
技術で形成した後にリンを拡散し、比抵抗値で1.3×10
-3［Ω・cm］程度以下に設定する。多結晶シリコン膜
は、製造工程における第２層目の導電膜形成工程によっ
て形成される。
そして、前記多結晶シリコン膜及び導電膜5cにパターン
ニングを施し、フローティングゲート電極となる導電膜
5A、コントロールゲート電極となる導電膜7A、ゲート電
極となる導電膜7Cを形成する。
この後、導電膜5A、7Aを覆う絶縁膜8A、導電膜7Cを覆う
絶縁膜8Cを形成する。この絶縁膜8A、8Cは、導電膜5A、
7A、7Cに熱酸化技術を施して形成した酸化シリコン膜で
形成する。そして、絶縁膜8Aは、特に、導電膜5Aの両側
部で絶縁破壊電界強度の高いものを形成することがで
き、フローティングゲート電極に蓄積される情報となる
電荷の保持特性を向上することができる。また、絶縁膜
8Aは、導電膜7Aで形成されているので、膜厚を厚くする
ことができる。絶縁膜8Cは、導電膜7Cで形成されるの
で、膜厚を厚くすることができる。
この後、電界効果トランジスタのソース領域又はドレイ
ン領域を形成するために、第６図に示すように、導電膜
5A、7Aの両側部、導電膜5Bの両側部、導電膜7Cの両側部
にn+型の半導体領域9A、9B、9Cを形成する。半導体領域
9A、9B、9Cは、主として、フィールド絶縁膜２、ゲート
電極となる導電膜7A、5B、7C及び絶縁膜8A、6B、8Cを不
純物導入用マスクとして用い、例えば、リンイオン又は
ヒ素イオンをイオン注入技術で導入して形成する。
この半導体領域9A、9B、9Cを形成する不純物は、高い不
純物濃度の導電膜7A、5B、7Cで形成した膜厚が厚い絶縁
膜8A、6B、8Cを不純物導入用マスクとして使用している
ので、電界効果トランジスタのチャネル領域へ導入され
ることを抑制することかできる。
第６図に示す半導体領域9A、9B、9Cを形成する工程の後
に、絶縁膜10を形成し、接続孔11を形成する。
そして、前記第１図に示すように、接続孔11を通して所
定の半導体領域9A、9B、9Cと電気的に接続するように、
絶縁膜10上部に導電膜12A乃至12Dを形成する。
導電膜12A乃至12Dは、例えば、スパッタ技術によって形
成したアルミニウム膜で形成する。導電膜12A乃至12D
は、製造工程における第３層目の導電膜形成工程によっ
て形成される。
これら一連の製造工程によって、本実施例ＩのEPROMは
完成する。なお、この後に、保護膜等の処理工程を施し
てもよい。
次に、多結晶シリコン膜の比抵抗値と絶縁破壊電界強度
との関係について説明する。
第７図は、本発明の実施例Ｉを説明するための多結晶シ
リコン膜の比抵抗値と絶縁破壊電界強度との関係を示す
図である。
第７図において、横軸は多結晶シリコン膜の比抵抗値
（１×10-3［Ω・cm］）を示す。縦軸は絶縁破壊電界強
度（１×106［V/cm］）を示す。Δは3500［オングスト
ローム（以下、Ａという）］程度の膜厚で形成した多結
晶シリコン膜、□は2000［Ａ］程度の膜厚で形成した多
結晶シリコン膜、○は1500［Ａ］程度の膜厚で形成した
多結晶シリコン膜の絶縁破壊電界強度を示す。
第７図から明らかなように、熱酸化技術を施すことによ
って形成される酸化シリコン膜の絶縁破壊電界強度は、
多結晶シリコン膜の不純物濃度（比抵抗値）に大きく依
存する。多結晶シリコン膜の比抵抗値を1.3×10-3［Ω
・cm］程度以上にすると、７×106［V/cm］程度以上の
絶縁破壊電界強度を得ることができる。これは、その膜
質が良好な単結晶シリコンに熱酸化技術を施すことによ
って形成される酸化シリコン膜（10×106［V/cm］程度
の絶縁破壊電界強度）に比べて、略70［％］程度の絶縁
破壊電界強度を得ることができる。すなわち、導電膜間
に設けられる層間絶縁膜の絶縁破壊電界強度を向上する
ことができる。特に、EPROMのメモリセルとなる電界効
果トランジスタは、低い不純物濃度の多結晶シリコン膜
でフローティングゲート電極（導電膜5A）を形成し、そ
の後に酸化シリコン膜（絶縁膜6A、8A）を形成している
ので、フローティングゲート電極に蓄積される情報とな
る電荷の保持特性を向上することができる。
［実施例II］ 本実施例IIは、前記実施例Ｉと異なる他の製造方法でEP
ROMを形成した例について説明するためのものである。
第８図及び第９図は、本発明の実施例IIの製造方法を説
明するための各製造工程におけるEPROMのメモリセルア
レイ部と周辺部とを示す要部断面図である。
前記実施例Ｉの第２図に示す絶縁膜4A、4B、4Cを形成す
る工程の後に、絶縁膜4A、4B、4C及びフィールド絶縁膜
２の上部全面に多結晶シリコン膜5dを形成する。
そして、メモリセルの電界効果トランジスタ形成領域と
なる前記多結晶シリコン膜5d上部に、不純物導入用マス
ク13を形成する。
この後、不純物導入用マスク13を用いてそれ以外の多結
晶シリコン膜5dに周辺部の電界効果トランジスタのゲー
ト電極、配線等を形成するための第１回目の不純物を導
入し、第８図に示すように、適度な不純物濃度の多結晶
シリコン膜5eを形成する。
第８図に示す多結晶シリコン膜5eを形成する工程の後
に、不純物導入用マスク13を除去する。
そして、多結晶シリコン膜5d、5eに第２回目の不純物を
導入し、第９図に示すように、メモリセルとなる電界効
果トランジスタ形成領域に低い不純物濃度の多結晶シリ
コン膜5aを形成し、それ以外の領域に高い不純物濃度の
多結晶シリコン膜5bを形成する。
この後、前記実施例Ｉの第４図に示す工程以後の工程を
施すことによって、本実施例IIのEPROMは完成する。
［効果］ 以上説明したように、本願において開示された新規の技
術によれば、以下に述べるような効果を得ることができ
る。
（１）低い不純物濃度の多結晶シリコン膜を設け、該多
結晶シリコン膜に熱酸化技術を施して層間絶縁膜となる
酸化シリコン膜を構成し、該層間絶縁膜を介在させて前
記多結晶シリコン膜上部に導電膜を構成したので、層間
絶縁膜の絶縁破壊電界強度を向上することができる。
（２）前記（１）により、酸化速度の遅い低い不純物濃
度の多結晶シリコン膜で層間絶縁膜を構成したので、そ
の膜厚の制御性を良好にすることができる。
（３）前記（１）及び（２）により、半導体集積回路装
置の電気的信頼性を向上することができる。
（４）高い不純物濃度と小さな比抵抗値の多結晶シリコ
ン膜で電界効果トランジスタのゲート電極、配線等を構
成したので、信号伝達遅延時間を短縮することができ
る。
（５）前記（４）により、多結晶シリコン膜とアルミニ
ウム配線との接触抵抗値を小さくすることができるの
で、信号伝達遅延時間を短縮することができる。
（６）前記（４）及び（５）により、半導体集積回路装
置の作動時間の高速化を図ることができる。
（７）前記（１）及び（６）により、導電膜間に設けら
れる層間絶縁膜の絶縁破壊電界強度を向上し、かつ、動
作時間の高速化を図ることができる。
（８）フローティングゲート電極を低い不純物濃度の多
結晶シリコン膜で設け、該多結晶シリコン膜に熱酸化技
術を施して層間絶縁膜となる酸化シリコン膜を構成し、
該層間絶縁膜を介在して前記多結晶シリコン膜上部に導
電膜を構成してメモリセルとなる電界効果トランジスタ
を構成したので、層間絶縁膜の絶縁破壊電界強度を向上
することができる。
（９）前記（８）により、フローティングゲート電極を
有する電界効果トランジスタの情報の保持特性を向上す
ることができる。
（10）前記（４）により、高い不純物濃度の多結晶シリ
コン膜に熱酸化技術を施して酸化シリコン膜を構成した
ので、その膜厚を厚くすることができる。
（11）前記（10）により、前記酸化シリコン膜を不純物
導入用マスクとして用い、電界効果トランジスタのソー
ス領域又はドレイン領域を構成する不純物がチャネル領
域に導入されるのを抑制することができるので、電界効
果トランジスタの電気的信頼性を向上することができ
る。
（12）前記（１）乃至（11）により、半導体集積回路装
置の電気的信頼性と動作時間の高速化とを図ることがで
きる。
（13）多結晶シリコン膜の不純物濃度を制御する少なく
とも２度の不純物導入工程を有する半導体集積回路装置
の製造方法において、いずれか一方の不純物導入工程を
防止する不純物導入用マスクを一枚通過することによっ
て、異なる不純物濃度の多結晶シリコン膜を別々に形成
する場合に比べて製造工程を低減することができる。
（14）前記（12）及び（13）により、製造工程を低減
し、かつ、半導体集積回路装置の電気的信頼性と動作時
間の高速化とを図ることができる。
以上、本発明者によってなされた発明を、前記実施例に
もとずき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
例えば、前記実施例は、本発明を、単チャネル型の電界
効果トランジスタを備えた半導体集積回路装置に適用し
た例について説明したが、相補型の電界効果トランジス
タを備えた半導体集積回路装置に適用してもよい。
また、前記実施例は、本発明を、絶縁膜を介在させてフ
ローティングゲート電極とコントロールゲート電極とで
構成される電界効果トランジスタを有するEPROMに適用
した例について説明したが、多結晶シリコン膜上部に絶
縁膜を介在させて導電膜が設けられた半導体集積回路装
置に適用してもよい。具体的には、電気的に書込み、消
去が行なえるEEPROMを有する半導体集積回路装置、CCD
を有する半導体集積回路装置、ダイナミック型RAMを有
する半導体集積回路装置、スタティック型RAMを有する
半導体集積回路装置等に適用してもよい。
【図面の簡単な説明】
第１図は、本発明の実施例Ｉを説明するためのEPROMの
メモリセルアレイ部と周辺部とを示す要部断面図、 第２図乃至第６図は、本発明の実施例Ｉの製造方法を説
明するための各製造工程におけるEPROMのメモリセルア
レイ部と周辺部とを示す要部断面図、 第７図は、本発明の実施例Ｉを説明するための多結晶シ
リコン膜の比抵抗値と絶縁破壊電界強度との関係を示す
図、 第８図及び第９図は、本発明の実施例IIの製造方法を説
明するための各製造工程におけるEPROMのメモリセルア
レイ部と周辺部とを示す要部断面図である。 図中、１…半導体基板、２…フィールド絶縁膜、３…チ
ャネルストッパ領域、4A、4B、6A、6B、6C、8A、8C、10
…絶縁膜、5A、5B、7A、7C、12A乃至12D…導電膜、9A、
9B、9C…半導体領域、11…接続孔、13…不純物導入用マ
スクである。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】半導体基体の一主面におけるメモリセルア
    レイが形成されるべき第１の領域とその周辺回路が形成
    されるべき第２の領域とに、第１層目の多結晶シリコン
    膜を形成する工程と、 前記多結晶シリコン膜に所定の不純物を導入することに
    より、第２の領域に比べて第１の領域に形成された多結
    晶シリコン膜の不純物濃度が低くなるようにする工程
    と、 前記第１の領域の多結晶シリコン膜表面と前記第２の領
    域の多結晶シリコン膜表面に、前記第１の領域の多結晶
    シリコン膜と前記第２の領域の多結晶シリコン膜との表
    面を熱酸化することによりそれぞれ厚さの異なる酸化シ
    リコン膜から成る絶縁膜を形成する工程と、 前記第１の領域の多結晶シリコン膜上部に、前記多結晶
    シリコン膜表面の絶縁膜を介在させて第２層目の導電層
    を形成する工程とを備えたことを特徴とする半導体集積
    回路装置の製造方法。
  2. 【請求項２】前記第２の領域に比べて第１の領域に形成
    された多結晶シリコン膜の不純物濃度を低く形成する工
    程は、第１の領域と第２の領域に形成された多結晶シリ
    コン膜に第１回目の不純物を導入する工程と、第２の領
    域に形成された多結晶シリコン膜に第２回目の不純物を
    導入する工程とを有してなることを特徴とする特許請求
    の範囲第１項に記載の半導体集積回路装置の製造方法。
  3. 【請求項３】前記第２の領域に比べて第１の領域に形成
    された多結晶シリコン膜の不純物濃度を低く形成する工
    程は、第２の領域に形成された多結晶シリコン膜に第１
    回目の不純物を導入する工程と、第１の領域と第２の領
    域とに形成された多結晶シリコン膜に第２回目の不純物
    を導入する工程とを有してなることを特徴とする特許請
    求の範囲第１項に記載の半導体集積回路装置の製造方
    法。
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