JP3309960B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体記憶
装置及びその製造方法に関し、特に、メモリセルの読み
出し速度のばらつきを抑制したスタックトゲート型フラ
ッシュメモリに関する。
装置及びその製造方法に関し、特に、メモリセルの読み
出し速度のばらつきを抑制したスタックトゲート型フラ
ッシュメモリに関する。
【０００２】
【従来の技術】フラッシュメモリ又はフラッシュＥＥＰ
ＲＯＭは、記憶されたビットを電気的に一括消去できる
不揮発性メモリであり、その一つとして、従来、スタッ
クトゲート型フラッシュメモリが知られている。
ＲＯＭは、記憶されたビットを電気的に一括消去できる
不揮発性メモリであり、その一つとして、従来、スタッ
クトゲート型フラッシュメモリが知られている。
【０００３】図２１は従来のスタックトゲート型フラッ
シュメモリのブロック図である。図２１に示すように、
複数個（たとえば１２８個）のメモリセル２２７のドレ
インは副ビット線２２４でＹ方向に共通に配線されてい
る。又、さらに配線抵抗を下げるため、副ビット線２２
４には、セレクトトランジスタ２２８を介して、主ビッ
ト線２２３に接続されている。また、複数個（たとえば
１２８個）のメモリセル２２７のソースは、副ソース線
２２６で共通に配線されている。また、副ソース線２２
６は、配線抵抗を下げるため、主ソース線２２５に接続
されている。
シュメモリのブロック図である。図２１に示すように、
複数個（たとえば１２８個）のメモリセル２２７のドレ
インは副ビット線２２４でＹ方向に共通に配線されてい
る。又、さらに配線抵抗を下げるため、副ビット線２２
４には、セレクトトランジスタ２２８を介して、主ビッ
ト線２２３に接続されている。また、複数個（たとえば
１２８個）のメモリセル２２７のソースは、副ソース線
２２６で共通に配線されている。また、副ソース線２２
６は、配線抵抗を下げるため、主ソース線２２５に接続
されている。
【０００４】このようなブロックがＸ方向に繰り返され
てメモリ全体が構成される。
てメモリ全体が構成される。
【０００５】次に、このスタックトゲート型フラッシュ
メモリへの書き込みについて説明する。メモリセル２２
７に接続された制御ゲート電極に−９Ｖ、メモリセル２
２７の副ビット線２２４に接続された主ビット線２２３
に５Ｖ、又メモリセル２２７に接続された副ビット線２
２４に接続されたセレクトトランジスタ２２８をオンさ
せ、基板に０Ｖ、ソースを０Ｖに設定して行われる。以
上の設定で、浮遊ゲートからドレインにＦｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍ電流（ＦＮ電流）が流れ（浮遊ゲート
電極から電子が引き抜かれ）、メモリセル２２７のしき
い値が５Ｖから１Ｖに下がる。
メモリへの書き込みについて説明する。メモリセル２２
７に接続された制御ゲート電極に−９Ｖ、メモリセル２
２７の副ビット線２２４に接続された主ビット線２２３
に５Ｖ、又メモリセル２２７に接続された副ビット線２
２４に接続されたセレクトトランジスタ２２８をオンさ
せ、基板に０Ｖ、ソースを０Ｖに設定して行われる。以
上の設定で、浮遊ゲートからドレインにＦｏｗｌｅｒ−
Ｎｏｒｄｈｅｉｍ電流（ＦＮ電流）が流れ（浮遊ゲート
電極から電子が引き抜かれ）、メモリセル２２７のしき
い値が５Ｖから１Ｖに下がる。
【０００６】一方、消去の場合には、制御ゲートに１２
Ｖ、基板に−４Ｖ、ソースに−４Ｖ、ドレインを開放に
する事により、行われる。以上の設定で、基板から浮遊
ゲート電極にＦＮ電流が流れ（基板から浮遊ゲート電極
に電子が注入され）、メモリセルのしきい値は、１Ｖか
ら５Ｖへ上昇する。
Ｖ、基板に−４Ｖ、ソースに−４Ｖ、ドレインを開放に
する事により、行われる。以上の設定で、基板から浮遊
ゲート電極にＦＮ電流が流れ（基板から浮遊ゲート電極
に電子が注入され）、メモリセルのしきい値は、１Ｖか
ら５Ｖへ上昇する。
【０００７】又、読み出しの場合には、メモリセル２２
７に接続された制御ゲートに５Ｖ、メモリセル２２７の
副ビット線２２４に接続された主ビット線２２３に１Ｖ
を印加し、またメモリセル２２７に接続された副ビット
線２２４に接続されたセレクトトランジスタ２２８をオ
ンさせ、基板に０Ｖ、ソースを０Ｖに設定して行われ
る。
７に接続された制御ゲートに５Ｖ、メモリセル２２７の
副ビット線２２４に接続された主ビット線２２３に１Ｖ
を印加し、またメモリセル２２７に接続された副ビット
線２２４に接続されたセレクトトランジスタ２２８をオ
ンさせ、基板に０Ｖ、ソースを０Ｖに設定して行われ
る。
【０００８】図２２は、従来のスタックトゲート型フラ
ッシュメモリのレイアウト図である。図２２に示すよう
に、従来のスタックトゲート型フラッシュメモリは、Ｐ
型シリコン基板２０１に素子分離領域２０２を設け、こ
の素子分離領域に接してドレイン領域２１２ａ、２１２
ｂを設けこの２つのドレイン領域の間に共通のソース領
域２１３を設けている。金属配線２２２はこのソース領
域２１３に接続されている。又、浮遊ゲート電極２１９
と制御ゲート電極２２０は層間絶縁膜を介して形成され
ているが、図２２は平面レイアウト図であるため、図中
では重なっている。
ッシュメモリのレイアウト図である。図２２に示すよう
に、従来のスタックトゲート型フラッシュメモリは、Ｐ
型シリコン基板２０１に素子分離領域２０２を設け、こ
の素子分離領域に接してドレイン領域２１２ａ、２１２
ｂを設けこの２つのドレイン領域の間に共通のソース領
域２１３を設けている。金属配線２２２はこのソース領
域２１３に接続されている。又、浮遊ゲート電極２１９
と制御ゲート電極２２０は層間絶縁膜を介して形成され
ているが、図２２は平面レイアウト図であるため、図中
では重なっている。
【０００９】図２３は、従来のスタックトゲート型フラ
ッシュメモリのＸＸ'断面図である。図２３に示すよう
に、Ｐ型シリコン基板２０１の表面の素子分離領域には
素子分離酸化膜２０２が設けられ、素子形成領域にはス
タックトゲート型のメモリセルが設けられている。それ
ぞれのメモリセルは、Ｐ型シリコン基板２０１の表面に
設けられたゲート酸化膜２０３と、ゲート酸化膜２０３
を介してＰ型シリコン基板２０１の表面上には、浮遊ゲ
ート電極２１９と、浮遊ゲート電極２１９の表面上に設
けられた（膜厚５ｎｍ程度の酸化シリコン膜、膜厚７ｎ
ｍ程度の窒化シリコン膜および膜厚６ｎｍ程度の酸化シ
リコン膜が積層されてなる）ゲート絶縁膜２１７と、ゲ
ート絶縁膜２１７を介して浮遊ゲート電極２１９上に設
けられたワード線を兼ねる制御ゲート電極２２０と、Ｐ
型シリコン基板２０１の表面に設けられたソース領域２
１３と、Ｐ型シリコン基板２０１の表面に設けられたド
レイン領域２１２ａ、２１２ｂとから構成されている。
ッシュメモリのＸＸ'断面図である。図２３に示すよう
に、Ｐ型シリコン基板２０１の表面の素子分離領域には
素子分離酸化膜２０２が設けられ、素子形成領域にはス
タックトゲート型のメモリセルが設けられている。それ
ぞれのメモリセルは、Ｐ型シリコン基板２０１の表面に
設けられたゲート酸化膜２０３と、ゲート酸化膜２０３
を介してＰ型シリコン基板２０１の表面上には、浮遊ゲ
ート電極２１９と、浮遊ゲート電極２１９の表面上に設
けられた（膜厚５ｎｍ程度の酸化シリコン膜、膜厚７ｎ
ｍ程度の窒化シリコン膜および膜厚６ｎｍ程度の酸化シ
リコン膜が積層されてなる）ゲート絶縁膜２１７と、ゲ
ート絶縁膜２１７を介して浮遊ゲート電極２１９上に設
けられたワード線を兼ねる制御ゲート電極２２０と、Ｐ
型シリコン基板２０１の表面に設けられたソース領域２
１３と、Ｐ型シリコン基板２０１の表面に設けられたド
レイン領域２１２ａ、２１２ｂとから構成されている。
【００１０】ドレイン領域２１２ａ、２１２ｂは、第１
の多結晶シリコン膜パターンに自己整合的なＮ＋型拡散
層からなり、副ビット線を構成している。ドレイン領域
２１２ａ、２１２ｂは、セレクトトランジスタを介し、
メモリセルの表面を覆う層間絶縁膜２２１に設けられた
コンタクト孔を介して、層間絶縁膜２２１の表面上に設
けられた主ビット線２２２に接続されている。またソー
ス領域２１３は、第１の多結晶シリコン膜パターンに自
己整合的なＮ＋型拡散層からなり、副ソース線を構成し
ている。隣接する２つのメモリセルは、ソース領域２１
３を共有している。ソース領域２１３は、メモリセルの
表面を覆う層間絶縁膜２２１に設けられたコンタクト孔
を介して、層間絶縁膜２２１の表面上に設けられた主ソ
ース線に接続されている。
の多結晶シリコン膜パターンに自己整合的なＮ＋型拡散
層からなり、副ビット線を構成している。ドレイン領域
２１２ａ、２１２ｂは、セレクトトランジスタを介し、
メモリセルの表面を覆う層間絶縁膜２２１に設けられた
コンタクト孔を介して、層間絶縁膜２２１の表面上に設
けられた主ビット線２２２に接続されている。またソー
ス領域２１３は、第１の多結晶シリコン膜パターンに自
己整合的なＮ＋型拡散層からなり、副ソース線を構成し
ている。隣接する２つのメモリセルは、ソース領域２１
３を共有している。ソース領域２１３は、メモリセルの
表面を覆う層間絶縁膜２２１に設けられたコンタクト孔
を介して、層間絶縁膜２２１の表面上に設けられた主ソ
ース線に接続されている。
【００１１】図２４は、従来のスタックトゲート型フラ
ッシュメモリのＹＹ′断面図である。図２４に示すよう
に、Ｐ型シリコン基板２０１にメモリセルトランジスタ
のためのゲート酸化膜２０３、浮遊ゲート電極２１９、
ゲート絶縁膜２１７、及び制御ゲート電極２２０が順序
積層されている。
ッシュメモリのＹＹ′断面図である。図２４に示すよう
に、Ｐ型シリコン基板２０１にメモリセルトランジスタ
のためのゲート酸化膜２０３、浮遊ゲート電極２１９、
ゲート絶縁膜２１７、及び制御ゲート電極２２０が順序
積層されている。
【００１２】図２５乃至３２は、上述した従来のスタッ
クトゲート型フラッシュメモリの製造工程図である。
クトゲート型フラッシュメモリの製造工程図である。
【００１３】図２５に示すように、Ｐ型シリコン基板２
０１の表面の素子分離領域には膜厚０．５ｕｍ程度の素
子分離酸化膜２０２が設けられている。次に、全面にゲ
ート酸化膜２０３を形成し、第１の多結晶シリコン膜２
０４、酸化膜２０５、窒化膜２０６を順次積層させる。
０１の表面の素子分離領域には膜厚０．５ｕｍ程度の素
子分離酸化膜２０２が設けられている。次に、全面にゲ
ート酸化膜２０３を形成し、第１の多結晶シリコン膜２
０４、酸化膜２０５、窒化膜２０６を順次積層させる。
【００１４】次に、図２６に示すように、フォトレジス
ト膜パターン２０７をマスクとして、窒化膜２０６、酸
化膜２０５、第１の多結晶シリコン膜２０４を順次除去
して、窒化膜パターン２１０、酸化膜パターン２０９、
第１の多結晶シリコン膜パターン２０８が形成される。
引き続き、たとえばヒ素をイオン注入し、Ｐ型シリコン
基板２０１に不純物を導入させる。
ト膜パターン２０７をマスクとして、窒化膜２０６、酸
化膜２０５、第１の多結晶シリコン膜２０４を順次除去
して、窒化膜パターン２１０、酸化膜パターン２０９、
第１の多結晶シリコン膜パターン２０８が形成される。
引き続き、たとえばヒ素をイオン注入し、Ｐ型シリコン
基板２０１に不純物を導入させる。
【００１５】次に、図２７に示すように、全面に酸化膜
を形成し、エッチバックすることにより、窒化膜パター
ン２１０、酸化膜パターン２０９、第１の多結晶シリコ
ン膜パターン２０８の側部にサイドウォール酸化膜２１
１が形成される。必要ならば、さらにヒ素をイオン注入
してもよい。引き続き、所定の温度で熱処理を行い、不
純物が活性化され、ドレイン領域２１２ａ，２１２ｂ、
ソース領域２１３が形成される。
を形成し、エッチバックすることにより、窒化膜パター
ン２１０、酸化膜パターン２０９、第１の多結晶シリコ
ン膜パターン２０８の側部にサイドウォール酸化膜２１
１が形成される。必要ならば、さらにヒ素をイオン注入
してもよい。引き続き、所定の温度で熱処理を行い、不
純物が活性化され、ドレイン領域２１２ａ，２１２ｂ、
ソース領域２１３が形成される。
【００１６】次に、図２８に示すように、全面に埋め込
み酸化膜２１４を成長させ、ＣＭＰを行い、窒化膜パタ
ーン２１０、酸化膜パターン２０９を除去する。次に、
図２９に示すように、全面に第２の多結晶シリコン膜２
１５を成長させる。次に、図３０に示すように、第２の
多結晶シリコン膜２１５をパターンニングして、第２の
多結晶シリコン膜パターン２１６が形成される。
み酸化膜２１４を成長させ、ＣＭＰを行い、窒化膜パタ
ーン２１０、酸化膜パターン２０９を除去する。次に、
図２９に示すように、全面に第２の多結晶シリコン膜２
１５を成長させる。次に、図３０に示すように、第２の
多結晶シリコン膜２１５をパターンニングして、第２の
多結晶シリコン膜パターン２１６が形成される。
【００１７】次に、図３１に示すように、全面に酸化シ
リコン膜、窒化シリコン膜、酸化シリコン膜（ＯＮＯ
膜）よりなるゲート絶縁膜２１７を形成させる。
リコン膜、窒化シリコン膜、酸化シリコン膜（ＯＮＯ
膜）よりなるゲート絶縁膜２１７を形成させる。
【００１８】次に、図３２に示すように、全面に第３の
多結晶シリコン膜を成長させる。
多結晶シリコン膜を成長させる。
【００１９】次に、第３の多結晶シリコン膜、ゲート絶
縁膜２１７、第２の多結晶シリコン膜パターン２１６、
及び第１の多結晶シリコン膜パターン２０８を順次エッ
チングして、第１の多結晶シリコン膜パターン２０８及
び第２の多結晶シリコン膜パターン２１６からなる浮遊
ゲート電極２１９、第３の多結晶シリコン膜からなる制
御ゲート電極２２０がそれぞれ形成される。
縁膜２１７、第２の多結晶シリコン膜パターン２１６、
及び第１の多結晶シリコン膜パターン２０８を順次エッ
チングして、第１の多結晶シリコン膜パターン２０８及
び第２の多結晶シリコン膜パターン２１６からなる浮遊
ゲート電極２１９、第３の多結晶シリコン膜からなる制
御ゲート電極２２０がそれぞれ形成される。
【００２０】次に、図２３に示すように、全面層間絶縁
膜２２１を形成し、所定の場所にコンタクト孔を開口す
る（図示せず）。続いて、全面に金属膜が形成され、こ
の金属膜がパターンニングされて金属配線２２２が形成
される。
膜２２１を形成し、所定の場所にコンタクト孔を開口す
る（図示せず）。続いて、全面に金属膜が形成され、こ
の金属膜がパターンニングされて金属配線２２２が形成
される。
【００２１】
【発明が解決しようとする課題】しかし、従来のスタッ
クトゲート型フラッシュメモリにおいては、第１の多結
晶シリコン膜パターンのミスアラインメントが起きる場
合がある。すなわち、図２６に示したように、そのよう
なミスアラインメントが生じると、ソースを共有する２
つのメモリセルのドレイン領域２１２ａ、２１２ｂの面
積が異なる結果となる。そのため、副ビット線の拡散層
抵抗が異なり、読み出し速度が著しく異なるという問題
が生じる。
クトゲート型フラッシュメモリにおいては、第１の多結
晶シリコン膜パターンのミスアラインメントが起きる場
合がある。すなわち、図２６に示したように、そのよう
なミスアラインメントが生じると、ソースを共有する２
つのメモリセルのドレイン領域２１２ａ、２１２ｂの面
積が異なる結果となる。そのため、副ビット線の拡散層
抵抗が異なり、読み出し速度が著しく異なるという問題
が生じる。
【００２２】そこで、本発明は、不揮発性半導体記憶装
置のメモリセルの読み出し速度のばらつきを抑制するこ
とを課題としている。
置のメモリセルの読み出し速度のばらつきを抑制するこ
とを課題としている。
【００２３】
【課題を解決するための手段】上記の課題を解決するた
めの本発明は、半導体基板上にソースを共有する２つの
メモリセルを形成して一対とし、前記一対同士をトレン
チで素子分離した不揮発性半導体記憶装置であって、前
記メモリセルの各々のドレイン領域の面積は等しくし、
前記トレンチは金属膜及び埋め込み酸化膜を有し、前記
金属膜を前記メモリセルのドレインに接続するようにし
ている。
めの本発明は、半導体基板上にソースを共有する２つの
メモリセルを形成して一対とし、前記一対同士をトレン
チで素子分離した不揮発性半導体記憶装置であって、前
記メモリセルの各々のドレイン領域の面積は等しくし、
前記トレンチは金属膜及び埋め込み酸化膜を有し、前記
金属膜を前記メモリセルのドレインに接続するようにし
ている。
【００２４】又、本発明は、半導体基板上にソースを共
有する２つのメモリセルを形成して一対とし、前記一対
同士をトレンチで素子分離した不揮発性半導体記憶装置
の製造方法であって、半導体基板上にゲート酸化膜、第
１多結晶シリコン膜、第１酸化膜、及び窒化膜を順序積
層し、パターンニングして、一定周期のゲート配列を形
成し、前記ゲート配列をマスクとして、半導体基板に不
純物を注入し、前記ゲート配列の側壁にサイドウォール
酸化膜を形成し、前記ソースをフォトレジストで保護
し、前記フォトレジスト及び前記サイドウォール酸化膜
をマスクとして、トレンチを形成するようにしている。
また、半導体基板上にソースを共有する２つのメモリセ
ルを形成して一対とし、前記一対同士をトレンチで素子
分離した不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上にゲート酸化膜、第１多結晶シリコン
膜、第１酸化膜及び窒化膜を順序積層し、パターンニン
グして、一定周期のゲート配列を形成し、前記ゲート配
列をマスクとして、半導体基板に不純物を注入し、前記
ゲート配列の側壁にサイドウォール酸化膜を形成し、前
記ソースをフォトレジストで保護し、前記フォトレジス
ト及び前記サイドウォール酸化膜をマスクとしてトレン
チを形成し、前記トレンチの側壁に前記メモリセルのド
レインの一部又は全部を露出させ、前記ドレイン部を除
いて前記トレンチの側壁及び底面に酸化膜を形成し、前
記トレンチの底部を除き側壁に第２多結晶シリコン膜を
形成し、前記トレンチの底部を除き側壁に金属膜を形成
し、前記トレンチ全面に酸化膜を形成することを特徴と
する。
有する２つのメモリセルを形成して一対とし、前記一対
同士をトレンチで素子分離した不揮発性半導体記憶装置
の製造方法であって、半導体基板上にゲート酸化膜、第
１多結晶シリコン膜、第１酸化膜、及び窒化膜を順序積
層し、パターンニングして、一定周期のゲート配列を形
成し、前記ゲート配列をマスクとして、半導体基板に不
純物を注入し、前記ゲート配列の側壁にサイドウォール
酸化膜を形成し、前記ソースをフォトレジストで保護
し、前記フォトレジスト及び前記サイドウォール酸化膜
をマスクとして、トレンチを形成するようにしている。
また、半導体基板上にソースを共有する２つのメモリセ
ルを形成して一対とし、前記一対同士をトレンチで素子
分離した不揮発性半導体記憶装置の製造方法であって、
前記半導体基板上にゲート酸化膜、第１多結晶シリコン
膜、第１酸化膜及び窒化膜を順序積層し、パターンニン
グして、一定周期のゲート配列を形成し、前記ゲート配
列をマスクとして、半導体基板に不純物を注入し、前記
ゲート配列の側壁にサイドウォール酸化膜を形成し、前
記ソースをフォトレジストで保護し、前記フォトレジス
ト及び前記サイドウォール酸化膜をマスクとしてトレン
チを形成し、前記トレンチの側壁に前記メモリセルのド
レインの一部又は全部を露出させ、前記ドレイン部を除
いて前記トレンチの側壁及び底面に酸化膜を形成し、前
記トレンチの底部を除き側壁に第２多結晶シリコン膜を
形成し、前記トレンチの底部を除き側壁に金属膜を形成
し、前記トレンチ全面に酸化膜を形成することを特徴と
する。
【００２５】すなわち、本発明においては、第１の多結
晶シリコン膜パターンに対して、素子分離領域をセルフ
アラインで形成することにより、ソース領域に隣接する
２つのメモリセルに接続される（副ビット線である）拡
散層の領域が同面積となるようにしている。
晶シリコン膜パターンに対して、素子分離領域をセルフ
アラインで形成することにより、ソース領域に隣接する
２つのメモリセルに接続される（副ビット線である）拡
散層の領域が同面積となるようにしている。
【００２６】
【発明の実施の形態】以下、図面を参照して、本発明の
実施の形態について説明する。
実施の形態について説明する。
【００２７】図１は、本発明の不揮発性半導体記憶装置
のレイアウト図である。図１に示すように、本発明の不
揮発性半導体記憶装置は、Ｐ型シリコン基板１０１に素
子分離領域１２１を設け、この素子分離領域１２１に接
してドレイン領域１１１ａ、１１１ｂを設け、この２つ
のドレイン領域の間に共通のソース領域１１２を設けて
いる。金属配線１２９はこのソース領域１１２に接続さ
れている。又、浮遊ゲート電極１２６と制御ゲート電極
１２７は層間絶縁膜を介して形成されているが、図１は
平面レイアウト図であるため、図中では重なっている。
のレイアウト図である。図１に示すように、本発明の不
揮発性半導体記憶装置は、Ｐ型シリコン基板１０１に素
子分離領域１２１を設け、この素子分離領域１２１に接
してドレイン領域１１１ａ、１１１ｂを設け、この２つ
のドレイン領域の間に共通のソース領域１１２を設けて
いる。金属配線１２９はこのソース領域１１２に接続さ
れている。又、浮遊ゲート電極１２６と制御ゲート電極
１２７は層間絶縁膜を介して形成されているが、図１は
平面レイアウト図であるため、図中では重なっている。
【００２８】図２は、本発明の不揮発性半導体記憶装置
のＸＸ′断面図である。図２に示すように、Ｐ型シリコ
ン基板１０１の表面素子形成領域にはスタックトゲート
型のメモリセルが設けられている。それぞれのメモリセ
ルは、Ｐ型シリコン基板１０１の表面に設けられたゲー
ト酸化膜１０２と、ゲート酸化膜１０２を介してＰ型シ
リコン基板１０１の表面上には、浮遊ゲート電極１２６
と、浮遊ゲート電極１２６上の第３の多結晶シリコン膜
パターン１２３と、第３の多結晶シリコン膜パターン１
２３の表面上に設けられた（膜厚５ｎｍ程度の酸化シリ
コン膜、膜厚７ｎｍ程度の窒化シリコン膜および膜厚６
ｎｍ程度の酸化シリコン膜が積層されてなる）ゲート絶
縁膜１２４と、ゲート絶縁膜１２４を介して浮遊ゲート
電極１２６上に設けられたワード線を兼ねる制御ゲート
電極１２７と、Ｐ型シリコン基板１０１の表面に設けら
れたソース領域１１２と、Ｐ型シリコン基板１０１の表
面に設けられたドレイン領域１１１ａ、１１１ｂとから
構成されている。
のＸＸ′断面図である。図２に示すように、Ｐ型シリコ
ン基板１０１の表面素子形成領域にはスタックトゲート
型のメモリセルが設けられている。それぞれのメモリセ
ルは、Ｐ型シリコン基板１０１の表面に設けられたゲー
ト酸化膜１０２と、ゲート酸化膜１０２を介してＰ型シ
リコン基板１０１の表面上には、浮遊ゲート電極１２６
と、浮遊ゲート電極１２６上の第３の多結晶シリコン膜
パターン１２３と、第３の多結晶シリコン膜パターン１
２３の表面上に設けられた（膜厚５ｎｍ程度の酸化シリ
コン膜、膜厚７ｎｍ程度の窒化シリコン膜および膜厚６
ｎｍ程度の酸化シリコン膜が積層されてなる）ゲート絶
縁膜１２４と、ゲート絶縁膜１２４を介して浮遊ゲート
電極１２６上に設けられたワード線を兼ねる制御ゲート
電極１２７と、Ｐ型シリコン基板１０１の表面に設けら
れたソース領域１１２と、Ｐ型シリコン基板１０１の表
面に設けられたドレイン領域１１１ａ、１１１ｂとから
構成されている。
【００２９】ドレイン領域１１１ａ、１１１ｂは、第１
の多結晶シリコン膜パターンに自己整合的なＮ＋型拡散
層からなり、副ビット線を構成している。さらにドレイ
ン領域１１１ａ、１１１ｂは、セレクトトランジスタを
介し、メモリセルの表面を覆う層間絶縁膜１２８に設け
られた図示しないコンタクト孔を介して、層間絶縁膜１
２８の表面上に設けられた主ビット線に接続されてい
る。またソース領域１１２は、第１の多結晶シリコン膜
パターンに自己整合的なＮ＋型拡散層からなり副ソース
線となる。隣接する２つのメモリセルは、ソース領域１
１２を共有している。ソース領域１１２は、メモリセル
の表面を覆う層間絶縁膜１２８に設けられた図示しない
コンタクト孔を介して、層間絶縁膜１２８の表面上に設
けられた主ソース線に接続されている。
の多結晶シリコン膜パターンに自己整合的なＮ＋型拡散
層からなり、副ビット線を構成している。さらにドレイ
ン領域１１１ａ、１１１ｂは、セレクトトランジスタを
介し、メモリセルの表面を覆う層間絶縁膜１２８に設け
られた図示しないコンタクト孔を介して、層間絶縁膜１
２８の表面上に設けられた主ビット線に接続されてい
る。またソース領域１１２は、第１の多結晶シリコン膜
パターンに自己整合的なＮ＋型拡散層からなり副ソース
線となる。隣接する２つのメモリセルは、ソース領域１
１２を共有している。ソース領域１１２は、メモリセル
の表面を覆う層間絶縁膜１２８に設けられた図示しない
コンタクト孔を介して、層間絶縁膜１２８の表面上に設
けられた主ソース線に接続されている。
【００３０】図３は、本発明の不揮発性半導体記憶装置
のＹＹ′断面図である。図３に示すように、Ｐ型シリコ
ン基板１０１にメモリセルトランジスタのためのゲート
酸化膜１０２、浮遊ゲート電極１２６、第３の多結晶シ
リコン膜パターン、ゲート絶縁膜１２４、及び制御ゲー
ト電極１２７、が順序積層されている。
のＹＹ′断面図である。図３に示すように、Ｐ型シリコ
ン基板１０１にメモリセルトランジスタのためのゲート
酸化膜１０２、浮遊ゲート電極１２６、第３の多結晶シ
リコン膜パターン、ゲート絶縁膜１２４、及び制御ゲー
ト電極１２７、が順序積層されている。
【００３１】次に、図４乃至２０を参照して、本発明の
不揮発性半導体記憶装置の製造方法について説明する。
不揮発性半導体記憶装置の製造方法について説明する。
【００３２】図４に示すように、Ｐ型シリコン基板１０
１の全面にゲート酸化膜１０２を形成し、第１の多結晶
シリコン膜１０３、酸化膜１０４、窒化膜１０５を順次
積層させる。
１の全面にゲート酸化膜１０２を形成し、第１の多結晶
シリコン膜１０３、酸化膜１０４、窒化膜１０５を順次
積層させる。
【００３３】次に、図５に示すように、フォトレジスト
膜パターン１０６をマスクとして、窒化膜１０５、酸化
膜１０４、第１の多結晶シリコン膜１０３を順次除去し
て、窒化膜パターン１０９、酸化膜パターン１０８、第
１の多結晶シリコン膜パターン１０７が形成される。引
き続き、たとえばヒ素をイオン注入し、Ｐ型シリコン基
板１０１に不純物を導入させる。
膜パターン１０６をマスクとして、窒化膜１０５、酸化
膜１０４、第１の多結晶シリコン膜１０３を順次除去し
て、窒化膜パターン１０９、酸化膜パターン１０８、第
１の多結晶シリコン膜パターン１０７が形成される。引
き続き、たとえばヒ素をイオン注入し、Ｐ型シリコン基
板１０１に不純物を導入させる。
【００３４】次に、図６に示すように、全面に酸化膜を
形成し、エッチバックすることにより、窒化膜パターン
１０９、酸化膜パターン１０８、第１の多結晶シリコン
膜パターン１０７の側部にサイドウォール酸化膜１１０
が形成される。必要ならば、さらにヒ素をイオン注入し
てもよい。また、ソース領域とドレイン領域は、別々に
イオン注入を行ってもよい。引き続き、所定の温度で熱
処理を行い、不純物が活性化され、ドレイン領域１１１
ａ，ｂ、ソース領域１１２が形成される。
形成し、エッチバックすることにより、窒化膜パターン
１０９、酸化膜パターン１０８、第１の多結晶シリコン
膜パターン１０７の側部にサイドウォール酸化膜１１０
が形成される。必要ならば、さらにヒ素をイオン注入し
てもよい。また、ソース領域とドレイン領域は、別々に
イオン注入を行ってもよい。引き続き、所定の温度で熱
処理を行い、不純物が活性化され、ドレイン領域１１１
ａ，ｂ、ソース領域１１２が形成される。
【００３５】次に、図７に示すように、フォトレジスト
膜パターン１１４を形成した後、サイドウォール酸化膜
１１０とフォトレジスト膜１１４をマスクとして、Ｐ型
シリコン基板１０１をエッチングし、トレンチ１１３を
形成する。
膜パターン１１４を形成した後、サイドウォール酸化膜
１１０とフォトレジスト膜１１４をマスクとして、Ｐ型
シリコン基板１０１をエッチングし、トレンチ１１３を
形成する。
【００３６】次に、図８に示すように、全面に酸化膜１
１５を成長させる。
１５を成長させる。
【００３７】次に、図９に示すように、トレンチ１１３
を覆うようにフォトレジスト膜パターン１１６を形成す
る。
を覆うようにフォトレジスト膜パターン１１６を形成す
る。
【００３８】次に、図１０に示すように、ウェットエッ
チを行い、ドレイン領域１１１ａ、１１１ｂの一部のメ
モリセル部を露出させ、トレンチ部分に酸化膜１１５を
残す。
チを行い、ドレイン領域１１１ａ、１１１ｂの一部のメ
モリセル部を露出させ、トレンチ部分に酸化膜１１５を
残す。
【００３９】次に、図１１に示すように、第２の多結晶
シリコン膜１１７を全面に成長させる。
シリコン膜１１７を全面に成長させる。
【００４０】次に、図１２に示すように、全面エッチバ
ックを行い、続いてソース領域上のみ開口されたフォト
レジスト膜パターンをマスクとして（図示せず）第２の
多結晶シリコン膜１１７をエッチングし、トレンチの側
部のみ第２の多結晶シリコン膜パターン１１８が形成さ
れる。
ックを行い、続いてソース領域上のみ開口されたフォト
レジスト膜パターンをマスクとして（図示せず）第２の
多結晶シリコン膜１１７をエッチングし、トレンチの側
部のみ第２の多結晶シリコン膜パターン１１８が形成さ
れる。
【００４１】次に、図１３に示すように、タングステン
シリサイド１１９を全面に成長させる。
シリサイド１１９を全面に成長させる。
【００４２】次に、図１４に示すように、全面エッチバ
ックを行い、続いてソース領域上のみ開口されたフォト
レジスト膜パターンをマスクとして（図示せず）タング
ステンシリサイド１１９をエッチングし、トレンチの側
部のみタングステンシリサイドパターン１２０が形成さ
れる。この工程の説明では、多結晶シリコン膜とタング
ステンシリサイド膜の積層膜で説明したが、他の金属で
もなんら差し支えはない。
ックを行い、続いてソース領域上のみ開口されたフォト
レジスト膜パターンをマスクとして（図示せず）タング
ステンシリサイド１１９をエッチングし、トレンチの側
部のみタングステンシリサイドパターン１２０が形成さ
れる。この工程の説明では、多結晶シリコン膜とタング
ステンシリサイド膜の積層膜で説明したが、他の金属で
もなんら差し支えはない。
【００４３】次に、図１５に示すように、全面に埋め込
み酸化膜１２１を成長させ、ＣＭＰを行い、窒化膜パタ
ーン１０９、酸化膜パターン１０８を除去する。
み酸化膜１２１を成長させ、ＣＭＰを行い、窒化膜パタ
ーン１０９、酸化膜パターン１０８を除去する。
【００４４】次に、図１６に示すように、全面に第３の
多結晶シリコン膜１２２を成長させる。
多結晶シリコン膜１２２を成長させる。
【００４５】次に、図１７に示すように、第３の多結晶
シリコン膜１２２をパターンニングして、第３の多結晶
シリコン膜パターン１２３が形成される。
シリコン膜１２２をパターンニングして、第３の多結晶
シリコン膜パターン１２３が形成される。
【００４６】次に、図１８に示すように、全面に酸化シ
リコン膜、窒化シリコン膜、酸化シリコン膜（ＯＮＯ
膜）よりなるゲート絶縁膜１２４を形成させる。
リコン膜、窒化シリコン膜、酸化シリコン膜（ＯＮＯ
膜）よりなるゲート絶縁膜１２４を形成させる。
【００４７】次に、図１９に示すように、全面に第４の
多結晶シリコン膜１２５を成長させる。
多結晶シリコン膜１２５を成長させる。
【００４８】次に、図２０に示すように、第４の多結晶
シリコン膜１２５、ゲート絶縁膜１２４、第３の多結晶
シリコン膜パターン１２３、及び第１の多結晶シリコン
膜パターン１０７を順次エッチングして、第１の多結晶
シリコン膜パターン１０７及び第３の多結晶シリコン膜
パターン１２３からなる浮遊ゲート電極１２６、第４の
多結晶シリコン膜からなる制御ゲート電極１２７がそれ
ぞれ形成される。次に全面層間絶縁膜１２８を形成す
る。
シリコン膜１２５、ゲート絶縁膜１２４、第３の多結晶
シリコン膜パターン１２３、及び第１の多結晶シリコン
膜パターン１０７を順次エッチングして、第１の多結晶
シリコン膜パターン１０７及び第３の多結晶シリコン膜
パターン１２３からなる浮遊ゲート電極１２６、第４の
多結晶シリコン膜からなる制御ゲート電極１２７がそれ
ぞれ形成される。次に全面層間絶縁膜１２８を形成す
る。
【００４９】次に、所定の場所にコンタクト孔を開口し
（図示せず）、全面に金属膜が形成し、この金属膜がパ
ターンニングされて、図２に示した金属配線１２９が形
成される。
（図示せず）、全面に金属膜が形成し、この金属膜がパ
ターンニングされて、図２に示した金属配線１２９が形
成される。
【００５０】なお本発明のメモリセルの構成および書き
込み、消去、読み出し動作は、従来のものと同じであ
る。
込み、消去、読み出し動作は、従来のものと同じであ
る。
【００５１】
【発明の効果】以上説明した本発明によれば、第１の多
結晶シリコン膜パターンに対して、素子分離領域をセル
フアラインで形成しているので、ソース領域に隣接する
２つのメモリセルに接続される（副ビット線である）拡
散層の領域が同面積となり、埋め込み拡散層抵抗が同じ
になる。
結晶シリコン膜パターンに対して、素子分離領域をセル
フアラインで形成しているので、ソース領域に隣接する
２つのメモリセルに接続される（副ビット線である）拡
散層の領域が同面積となり、埋め込み拡散層抵抗が同じ
になる。
【００５２】又、本発明によれば、第１の多結晶シリコ
ン膜パターンに対して、素子分離領域をセルフアライン
で形成し、拡散層に金属配線を接続させるているので、
拡散層抵抗を下げることができ、読み出し速度を向上さ
せることができる。
ン膜パターンに対して、素子分離領域をセルフアライン
で形成し、拡散層に金属配線を接続させるているので、
拡散層抵抗を下げることができ、読み出し速度を向上さ
せることができる。
【図１】本発明の不揮発性半導体記憶装置のレイアウト
図。
図。
【図２】本発明の不揮発性半導体記憶装置のＸＸ'断面
図。
図。
【図３】本発明の不揮発性半導体記憶装置のＹＹ'断面
図。
図。
【図４】本発明の不揮発性半導体記憶装置の製造工程
図。
図。
【図５】本発明の不揮発性半導体記憶装置の製造工程図
（ 続き ）。
（ 続き ）。
【図６】本発明の不揮発性半導体記憶装置の製造工程図
（ 続き ）。
（ 続き ）。
【図７】本発明の不揮発性半導体記憶装置の製造工程図
（ 続き ）。
（ 続き ）。
【図８】本発明の不揮発性半導体記憶装置の製造工程図
（ 続き ）。
（ 続き ）。
【図９】本発明の不揮発性半導体記憶装置の製造工程図
（ 続き ）。
（ 続き ）。
【図１０】本発明の不揮発性半導体記憶装置の製造工程
図（ 続き ）。
図（ 続き ）。
【図１１】本発明の不揮発性半導体記憶装置の製造工程
図（ 続き ）。
図（ 続き ）。
【図１２】本発明の不揮発性半導体記憶装置の製造工程
図（ 続き ）。
図（ 続き ）。
【図１３】本発明の不揮発性半導体記憶装置の製造工程
図（ 続き ）。
図（ 続き ）。
【図１４】本発明の不揮発性半導体記憶装置の製造工程
図（ 続き ）。
図（ 続き ）。
【図１５】本発明の不揮発性半導体記憶装置の製造工程
図（ 続き ）。
図（ 続き ）。
【図１６】本発明の不揮発性半導体記憶装置の製造工程
図（ 続き ）。
図（ 続き ）。
【図１７】本発明の不揮発性半導体記憶装置の製造工程
図（ 続き ）。
図（ 続き ）。
【図１８】本発明の不揮発性半導体記憶装置の製造工程
図（ 続き ）。
図（ 続き ）。
【図１９】本発明の不揮発性半導体記憶装置の製造工程
図（ 続き ）。
図（ 続き ）。
【図２０】本発明の不揮発性半導体記憶装置の製造工程
図（ 続き ）。
図（ 続き ）。
【図２１】従来のスタックトゲート型フラッシュメモリ
のブロック図。
のブロック図。
【図２２】従来のスタックトゲート型フラッシュメモリ
のレイアウト図。
のレイアウト図。
【図２３】従来のスタックトゲート型フラッシュメモリ
のＸＸ'断面図。
のＸＸ'断面図。
【図２４】従来のスタックトゲート型フラッシュメモリ
ＹＹ'断面図。
ＹＹ'断面図。
【図２５】従来のスタックトゲート型フラッシュメモリ
の製造工程図。
の製造工程図。
【図２６】従来のスタックトゲート型フラッシュメモリ
の製造工程図（ 続き ）。
の製造工程図（ 続き ）。
【図２７】従来のスタックトゲート型フラッシュメモリ
の製造工程図（ 続き ）。
の製造工程図（ 続き ）。
【図２８】従来のスタックトゲート型フラッシュメモリ
の製造工程図（ 続き ）。
の製造工程図（ 続き ）。
【図２９】従来のスタックトゲート型フラッシュメモリ
の製造工程図（ 続き ）。
の製造工程図（ 続き ）。
【図３０】従来のスタックトゲート型フラッシュメモリ
の製造工程図（ 続き ）。
の製造工程図（ 続き ）。
【図３１】従来のスタックトゲート型フラッシュメモリ
の製造工程図（ 続き ）。
の製造工程図（ 続き ）。
【図３２】従来のスタックトゲート型フラッシュメモリ
の製造工程図（ 続き ）。
の製造工程図（ 続き ）。
１０１ Ｐ型シリコン基板 １０２ ゲート酸化膜 １０３ 第１の多結晶シリコン膜 １０４ 第１の酸化膜 １０５ 窒化膜 １０６ フォトレジスト膜パターン １０７ 第１の多結晶シリコン膜パターン １０８ 酸化膜パターン １０９ 窒化膜パターン １１０ サイドウォール酸化膜 １１１ａ、ｂ ドレイン領域 １１２ ソース領域 １１３ トレンチ １１４ フォトレジスト膜パターン １１５ 第２の酸化膜 １１６ フォトレジスト膜パターン １１７ 第２の多結晶シリコン膜 １１８ 第２の多結晶シリコン膜パターン １１９ タングステンシリサイド １２０ タングステンシリサイドパターン １２１ 埋め込み酸化膜 １２２ 第３の多結晶シリコン膜 １２３ 第３の多結晶シリコン膜パターン １２４ ゲート絶縁膜 １２５ 第４の多結晶シリコン膜 １２６ 浮遊ゲート電極 １２７ 制御ゲート電極 １２８ 層間絶縁膜 １２９ 金属配線 ２０１ Ｐ型シリコン基板 ２０２ 素子分離酸化膜 ２０３ ゲート酸化膜 ２０４ 第１の多結晶シリコン膜 ２０５ 酸化膜 ２０６ 窒化膜 ２０７ フォトレジスト膜パターン ２０８ 第１の多結晶シリコン膜パターン ２０９ 酸化膜パターン ２１０ 窒化膜パターン ２１１ サイドウォール酸化膜 ２１２ａ、ｂ ドレイン領域 ２１３ ソース領域 ２１４ 埋め込み酸化膜 ２１５ 第２の多結晶シリコン膜 ２１６ 第２の多結晶シリコン膜パターン ２１７ ゲート絶縁膜 ２１８ 第３の多結晶シリコン膜 ２１９ 浮遊ゲート電極 ２２０ 制御ゲート電極 ２２１ 層間絶縁膜 ２２２ 金属配線 ２２３ 主ビット線 ２２４ 副ビット線 ２２５ 主ソース線 ２２６ 副ソース線 ２２７ メモリセル ２２８ セレクトトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 21/76 H01L 27/115 H01L 29/788 H01L 29/792
Claims (1)
- 【請求項１】 半導体基板上にソースを共有する２つの
メモリセルを形成して一対とし、前記一対同士をトレン
チで素子分離した不揮発性半導体記憶装置の製造方法で
あって、 前記半導体基板上にゲート酸化膜、第１多結晶シリコン
膜、第１酸化膜及び窒化膜を順序積層し、パターンニン
グして、一定周期のゲート配列を形成し、 前記ゲート配列をマスクとして、半導体基板に不純物を
注入し、 前記ゲート配列の側壁にサイドウォール酸化膜を形成
し、 前記ソースをフォトレジストで保護し、前記フォトレジ
スト及び前記サイドウォール酸化膜をマスクとしてトレ
ンチを形成し、 前記トレンチの側壁に前記メモリセルのドレインの一部
又は全部を露出させ、前記ドレイン部を除いて前記トレ
ンチの側壁及び底面に酸化膜を形成し、 前記トレンチの底部を除き側壁に第２多結晶シリコン膜
を形成し、 前記トレンチの底部を除き側壁に金属膜を形成し、 前記トレンチ全面に酸化膜を形成することを特徴とする
不揮発性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25304898A JP3309960B2 (ja) | 1998-09-07 | 1998-09-07 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25304898A JP3309960B2 (ja) | 1998-09-07 | 1998-09-07 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000091543A JP2000091543A (ja) | 2000-03-31 |
| JP3309960B2 true JP3309960B2 (ja) | 2002-07-29 |
Family
ID=17245767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25304898A Expired - Fee Related JP3309960B2 (ja) | 1998-09-07 | 1998-09-07 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3309960B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9666595B2 (en) | 2015-03-12 | 2017-05-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100364803B1 (ko) * | 2000-11-15 | 2002-12-16 | 주식회사 하이닉스반도체 | 비휘발성 메모리 제조 방법 |
-
1998
- 1998-09-07 JP JP25304898A patent/JP3309960B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9666595B2 (en) | 2015-03-12 | 2017-05-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method of manufacturing the same |
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| Publication number | Publication date |
|---|---|
| JP2000091543A (ja) | 2000-03-31 |
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